JP2006100581A - Semiconductor apparatus and its manufacturing method - Google Patents
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Abstract
Description
本発明はボール状の導電端子を有するＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置の歩留まり及び信頼性を高めるために有用な技術に関する。 The present invention relates to a technique useful for increasing the yield and reliability of a BGA (Ball Grid Array) type semiconductor device having ball-shaped conductive terminals.
近年、パッケージ技術として、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法とほぼ同サイズの外形寸法を有する小型パッケージをいう。従来より、ＣＳＰの一種として、ＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半田等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他方の面上に形成される半導体チップと電気的に接続したものである。 In recent years, CSP (Chip Size Package) has attracted attention as a package technology. The CSP refers to a small package having an outer dimension substantially the same as the outer dimension of a semiconductor chip. Conventionally, a BGA type semiconductor device is known as a kind of CSP. In this BGA type semiconductor device, a plurality of ball-shaped conductive terminals made of a metal member such as solder are arranged in a grid pattern on one main surface of a package, and electrically connected to a semiconductor chip formed on the other surface of the package. Is connected to.
そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。 When incorporating this BGA type semiconductor device into an electronic device, each conductive terminal is crimped to a wiring pattern on the printed circuit board, thereby electrically connecting the semiconductor chip and the external circuit mounted on the printed circuit board. Connected.
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等の他のＣＳＰ型半導体装置に比べて、多数の導電端子を設けることができ、しかも小型化できるという長所を有する。このＢＧＡ型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。 Such a BGA type semiconductor device is provided with a larger number of conductive terminals than other CSP type semiconductor devices such as SOP (Small Outline Package) and QFP (Quad Flat Package) having lead pins protruding from the side. And has the advantage of being able to be downsized. This BGA type semiconductor device has an application as an image sensor chip of a digital camera mounted on a mobile phone, for example.
図１０は従来のＢＧＡ型の半導体装置の概略構成を成すものであり、図１０（ａ）は、このＢＧＡ型の半導体装置の表面側の斜視図である。また、図１０（ｂ）はこのＢＧＡ型の半導体装置の裏面側の斜視図である。 FIG. 10 shows a schematic configuration of a conventional BGA type semiconductor device, and FIG. 10A is a perspective view of the surface side of the BGA type semiconductor device. FIG. 10B is a perspective view of the back side of the BGA type semiconductor device.
ＢＧＡ型の半導体装置１００は、第１及び第２のガラス基板１０４ａ、１０４ｂの間に半導体チップ１０１が樹脂１０５ａ、１０５ｂを介して封止されている。第２のガラス基板１０４ｂの一主面上、即ちＢＧＡ型の半導体装置１００の裏面上には、ボール状の端子（以下、導電端子１１１と称す）が格子状に複数配置されている。この導電端子１１１は、第２の配線１０９を介して半導体チップ１へと接続される。複数の第２の配線１０９には、それぞれ半導体チップ１０１の内部から引き出されたアルミニウム配線が接続されており、各導電端子１１１と半導体チップ１０１との電気的接続がなされている。 In the BGA type semiconductor device 100, the semiconductor chip 101 is sealed between the first and second glass substrates 104a and 104b via resins 105a and 105b. On one main surface of the second glass substrate 104b, that is, on the back surface of the BGA type semiconductor device 100, a plurality of ball-shaped terminals (hereinafter referred to as conductive terminals 111) are arranged in a lattice shape. The conductive terminal 111 is connected to the semiconductor chip 1 through the second wiring 109. Aluminum wires drawn from the inside of the semiconductor chip 101 are connected to the plurality of second wirings 109, respectively, and electrical connection between each conductive terminal 111 and the semiconductor chip 101 is made.
上述した技術は、以下の特許文献１に記載されている。
しかし、上述したような技術では、ウエハ面内の個々のチップを識別する方法が無かった。そのため、ダイシングしてピックアップすると、そのチップがウエハ面内のどの位置にあったものかもわからなくなる。そのため、もし、不良のウエハ面内分布があったとしてもわからなかった。
However, in the technique as described above, there is no method for identifying individual chips in the wafer surface. For this reason, when picking up after dicing, it is impossible to know where the chip is located on the wafer surface. Therefore, even if there was a defective distribution in the wafer surface, it was not known.
そこで、本発明の半導体装置は、ウエハを構成する複数の半導体チップが、当該半導体チップ毎に異なる識別マークを有し、前記識別マークが半導体チップの配線層と同一の層から成り、二進数により識別されるものであることを特徴とするものである。
また、本発明の半導体装置は、ウエハを構成する複数の半導体チップが、当該半導体チップ毎に異なる識別マークを有し、前記識別マークが配線層を被覆する保護膜から成り、二進数により識別されるものであることを特徴とするものである。
更に、本発明の半導体装置の製造方法は、ウエハを構成する複数の半導体チップが、当該半導体チップ毎に異なる識別マークを有し、前記識別マークを半導体チップ形成工程内の配線形成工程と同一工程で、当該識別マークを二進数により識別するように形成することを特徴とするものである。
また、本発明の半導体装置の製造方法は、ウエハを構成する複数の半導体チップが、当該半導体チップ毎に異なる識別マークを有し、前記識別マークを半導体チップ形成工程における配線層を被覆する保護膜形成工程と同一工程で、当該識別マークを二進数により識別するように形成することを特徴とするものである。
Therefore, in the semiconductor device of the present invention, the plurality of semiconductor chips constituting the wafer have different identification marks for each semiconductor chip, and the identification marks are made of the same layer as the wiring layer of the semiconductor chip, and are expressed in binary numbers. It is characterized by being identified.
In the semiconductor device of the present invention, the plurality of semiconductor chips constituting the wafer have different identification marks for each semiconductor chip, and the identification marks are formed of a protective film covering the wiring layer, and are identified by binary numbers. It is characterized by being.
Furthermore, in the method for manufacturing a semiconductor device of the present invention, the plurality of semiconductor chips constituting the wafer have different identification marks for each semiconductor chip, and the identification marks are formed in the same process as the wiring forming process in the semiconductor chip forming process. Thus, the identification mark is formed so as to be identified by a binary number.
In the semiconductor device manufacturing method according to the present invention, the plurality of semiconductor chips constituting the wafer have different identification marks for each semiconductor chip, and the identification mark covers the wiring layer in the semiconductor chip forming step. In the same process as the forming process, the identification mark is formed so as to be identified by a binary number.
本発明によれば、半導体装置内に識別マークを形成することで、ダイシングして個々の半導体装置をピックアップした後も、ウエハ面内のどの位置にあった半導体装置であるかを認識できるため、解析の際に、不良のウエハ面内依存性を調査することができる。
According to the present invention, by forming the identification mark in the semiconductor device, it is possible to recognize the position of the semiconductor device in the wafer surface after dicing and picking up the individual semiconductor devices. During the analysis, it is possible to investigate the in-wafer dependency on the wafer surface.
次に、本発明による半導体装置の製造方法を、図１乃至図９を参照しながら説明する。 Next, a method for manufacturing a semiconductor device according to the present invention will be described with reference to FIGS.
図１において、半導体基板１ａを用意する。この半導体基板１ａは、例えばＣＣＤのイメージセンサや半導体メモリ等を、半導体のプロセスにより形成したものである。そして、その表面上には第１の絶縁膜２を介して、後に、半導体チップ毎に分断するための境界Ｓ（ダイシングラインまたはスクライブラインと呼ばれる。）付近で、所定の間隙を有するように形成された第１の配線３を有している。ここで、第１の配線３は、アルミニウム、アルミニウム合金または銅等の金属膜から成り、半導体装置のボンディングパットを境界Ｓ付近まで拡張させたパッドである。即ち、第１の配線３は外部接続パッドであって、半導体装置の図示しない回路と電気的に接続されている。尚、本実施形態では、境界Ｓに所定間隔を有して一対の第１の配線３が形成されたものとして説明するが、本発明は境界Ｓを跨ぐように第１の配線となる金属膜が形成されたものを用いて、後工程で当該金属膜を分断して前述したような一対の第１の配線を構成するプロセスに適用しても良い。 In FIG. 1, a semiconductor substrate 1a is prepared. The semiconductor substrate 1a is formed by, for example, a CCD image sensor, a semiconductor memory, or the like formed by a semiconductor process. Then, on the surface thereof, a first gap is formed in the vicinity of a boundary S (referred to as a dicing line or a scribe line) to be divided for each semiconductor chip later through the first insulating film 2. The first wiring 3 is provided. Here, the first wiring 3 is a pad made of a metal film such as aluminum, an aluminum alloy, or copper, and a bonding pad of the semiconductor device extended to the vicinity of the boundary S. That is, the first wiring 3 is an external connection pad and is electrically connected to a circuit (not shown) of the semiconductor device. In the present embodiment, a description will be given on the assumption that a pair of first wirings 3 are formed with a predetermined interval at the boundary S. However, the present invention is a metal film that becomes the first wiring so as to straddle the boundary S. In the process of forming the pair of first wirings as described above, the metal film may be divided in a later step by using the one in which the first wiring is formed.
続いて、第１の配線３が形成された半導体基板１ａ上に、支持板として用いるガラス基板４を、透明の接着剤としてのエポキシ樹脂５を用いて接着する。尚、ここでは、支持板としてガラス基板、接着剤としてエポキシ樹脂を使用しているが、シリコン基板やプラスチックの板、更には他の材質のものからなる透明な板を支持板として用いてもよく、接着剤はこれらの支持板に対して適切な接着剤を選択すればよい。 Subsequently, a glass substrate 4 used as a support plate is bonded onto the semiconductor substrate 1a on which the first wiring 3 is formed using an epoxy resin 5 as a transparent adhesive. Here, a glass substrate is used as the support plate, and an epoxy resin is used as the adhesive, but a silicon substrate, a plastic plate, or a transparent plate made of another material may be used as the support plate. As the adhesive, an appropriate adhesive may be selected for these support plates.
その後、前記半導体基板１ａについて、ガラス基板４を接着した面と反対側の面である半導体基板１の裏面をバックグラインドして、基板の厚さを薄くする。 Thereafter, the back surface of the semiconductor substrate 1 that is the surface opposite to the surface to which the glass substrate 4 is bonded is back-ground to reduce the thickness of the substrate.
図２において、前記半導体基板１ａについてガラス基板４と反対側の面にある半導体基板１ａの裏面に対して、第１の配線３の一部上方に開口部を設けた不図示のレジストパターンをマスクとして等方性エッチングを行い開口部Ｋ１を形成するとともに、各半導体チップ１に分断する。これにより、境界Ｓの部分で逆Ｖ字型の溝が形成され、第１の絶縁膜２が露出した状態となる。このとき、開口部Ｋ１の上部、即ち、各半導体チップ１の端部である逆Ｖ字型の溝の角部は、角張った状態となっている。 In FIG. 2, a resist pattern (not shown) provided with an opening above a part of the first wiring 3 is masked with respect to the back surface of the semiconductor substrate 1a on the surface opposite to the glass substrate 4 of the semiconductor substrate 1a. As a result, isotropic etching is performed to form the opening K1, and the semiconductor chip 1 is divided. As a result, an inverted V-shaped groove is formed at the boundary S, and the first insulating film 2 is exposed. At this time, the upper portion of the opening K1, that is, the corner portion of the inverted V-shaped groove, which is the end portion of each semiconductor chip 1, is in an angular state.
図３において、前記半導体チップ１を被覆するように、ガラス基板４と反対側の面に対して、第２の絶縁膜６を形成する。本実施形態では、シランベースの酸化膜を３μｍ程度成膜する。 In FIG. 3, a second insulating film 6 is formed on the surface opposite to the glass substrate 4 so as to cover the semiconductor chip 1. In this embodiment, a silane-based oxide film is formed to a thickness of about 3 μm.
図４において、前記半導体チップ１において、ガラス基板４の反対側の面に不図示のレジストを塗布し、パターニングすることで開口部Ｋ２を形成する。前記レジスト膜をマスクにして、第２の絶縁膜６、第１の絶縁膜２をエッチングし、第１の配線３の底面の一部を露出させる。 In FIG. 4, in the semiconductor chip 1, a resist (not shown) is applied to the opposite surface of the glass substrate 4 and patterned to form an opening K2. Using the resist film as a mask, the second insulating film 6 and the first insulating film 2 are etched to expose a part of the bottom surface of the first wiring 3.
図５において、後に導電端子１１を形成する位置に対して垂直方向に見て重なる位置に柔軟性を有する緩衝部材７を形成する。尚、緩衝部材７は導電端子１１に加わる力を吸収し、導電端子１１の接合時のストレスを緩和する機能を持つものである。尚、本実施形態では、緩衝部材７の材質として有機系のレジスト膜を用いて、半導体チップ上に当該レジスト膜を形成し、当該レジスト膜をパターニング形成しているが、緩衝性を有する材料のものであれば良く、種々の材質のものが適用できる。更に言えば、本発明は緩衝部材７の不使用を制限するものではない。 In FIG. 5, the buffer member 7 having flexibility is formed at a position overlapping the position where the conductive terminal 11 is formed later when viewed in the vertical direction. The buffer member 7 has a function of absorbing a force applied to the conductive terminal 11 and relieving stress when the conductive terminal 11 is joined. In the present embodiment, an organic resist film is used as the material of the buffer member 7, and the resist film is formed on the semiconductor chip and patterned. Any material can be used, and various materials can be applied. Furthermore, the present invention does not limit the non-use of the buffer member 7.
次に、図６において、前記ガラス基板４の反対側の面である半導体チップの裏面側に前記第２の絶縁膜６及び緩衝部材７を被覆するようにアルミニウム、アルミニウム合金または銅等の金属膜を形成し、当該金属膜をパターニングして第２の配線８を形成する。これにより、図６に示すように第１の配線３と第２の配線８が電気的に接続される。また、この金属膜のパターニング工程時に各半導体チップを識別するためのチップ識別マークを形成する。 Next, in FIG. 6, a metal film such as aluminum, aluminum alloy, or copper so as to cover the second insulating film 6 and the buffer member 7 on the back surface side of the semiconductor chip, which is the opposite surface of the glass substrate 4. Then, the metal film is patterned to form the second wiring 8. Thereby, as shown in FIG. 6, the 1st wiring 3 and the 2nd wiring 8 are electrically connected. Further, a chip identification mark for identifying each semiconductor chip is formed during the patterning process of the metal film.
本工程は本発明の特徴となる工程であり、ウエハ２０を構成する複数の半導体チップ２１に対して、第２の配線８と同一層から成る識別マークを形成するものである。本実施形態では、図９に示すように半導体チップ２１内の空き領域に２進数による識別マーク２２を形成している。 This process is a process that is a feature of the present invention, in which identification marks made of the same layer as the second wiring 8 are formed on a plurality of semiconductor chips 21 constituting the wafer 20. In the present embodiment, as shown in FIG. 9, an identification mark 22 is formed by binary numbers in an empty area in the semiconductor chip 21.
ここで、図９（ａ）はウエハの外観図で、図９（ｂ）は半導体チップの平面図で、図９（ｃ）は識別マークの形状を示す平面図である。図９（ａ）に示すようにウエハのオリフラ部を下にした状態で、Ｘ座標、Ｙ座標を規定している。そして、各半導体チップ２１の位置座標は、Ｘ座標に沿って紙面右側に移動することで１ずつ進み、またＹ座標に沿って紙面上側に移動することで１ずつ進むように設定されている。そのため、図９（ａ）の点線内に位置する隣り合った半導体チップ２１の位置情報は、以下の通りとなる。即ち、紙面左側の半導体チップ２１の識別マーク２２ａの位置座標（Ｘ，Ｙ）は、図９（ｃ）に示すように（０１１１０＝１４，０１１１０＝１４）となり、当該識別マーク２２ａの右隣りの識別マーク２２ｂの位置座標（Ｘ，Ｙ）は、図９（ｃ）に示すように（０１１１１＝１５，０１１１０＝１４）となる。
このように本発明では、ウエハ２０を構成する複数の半導体チップ毎に異なる形状の識別マーク２２を有しているため、後工程であるダイシング工程によりウエハ２０を複数の半導体チップ２１に分断し、それらの半導体チップ２１をピックアップした後も、ウエハ面内のどの位置にあった半導体チップ２１であるかを認識できるため、解析の際に、不良のウエハ面内依存性を調査することができる。
9A is an external view of the wafer, FIG. 9B is a plan view of the semiconductor chip, and FIG. 9C is a plan view showing the shape of the identification mark. As shown in FIG. 9A, the X coordinate and the Y coordinate are defined with the orientation flat portion of the wafer facing down. The position coordinates of each semiconductor chip 21 are set to advance by 1 by moving to the right side of the drawing along the X coordinate, and by 1 by moving to the upper side of the drawing along the Y coordinate. Therefore, the positional information on the adjacent semiconductor chips 21 located within the dotted line in FIG. 9A is as follows. That is, the position coordinates (X, Y) of the identification mark 22a of the semiconductor chip 21 on the left side of the paper are (01110 = 14, 01110 = 14) as shown in FIG. 9C, and are adjacent to the right of the identification mark 22a. The position coordinates (X, Y) of the identification mark 22b are (01111 = 15, 01110 = 14) as shown in FIG.
As described above, in the present invention, since the plurality of semiconductor chips constituting the wafer 20 have the identification marks 22 having different shapes, the wafer 20 is divided into a plurality of semiconductor chips 21 by a dicing process as a post process, Even after the semiconductor chips 21 are picked up, it is possible to recognize the position of the semiconductor chip 21 in the wafer surface, so that it is possible to investigate the in-wafer dependency on the wafer surface during the analysis.
また、識別マーク２２は半導体チップ形成工程内の配線形成工程と同一工程により形成されることで、識別マーク２２を形成するための特別な工程を追加する必要はなく、配線パターニング用マスクのマスク変更だけで対応できる。しかも、当該識別マーク２２を二進数により識別するように形成しているため、比較的、識別マーク２２を小さくすることができ、本実施形態のようなウエハレベルＣＳＰのような微細なチップに対しても、各々識別マーク２２を形成することができる。 Further, since the identification mark 22 is formed by the same process as the wiring forming process in the semiconductor chip forming process, it is not necessary to add a special process for forming the identification mark 22, and the mask of the wiring patterning mask is changed. It can correspond only by. In addition, since the identification mark 22 is formed so as to be identified by a binary number, the identification mark 22 can be made relatively small, and a fine chip such as a wafer level CSP as in this embodiment can be used. However, each identification mark 22 can be formed.
本発明の二進数のマークであれば、例えば数字から成るマークに比べると、およそ７０％も小さくできる。即ち、数字マーク３０では、図１１（ａ）に示すように最小デザインルールを□１個分とすると、座標Ｘ，Ｙのそれぞれ２桁の数字を表すときに必要な面積は縦５×横１５＝７５マスになり、これに対して、図１１（ｂ）に示すように二進数の識別マーク２２では、同じく縦３×横７（横７マスは、数字２桁（０〜９９）を表すのに７ビット（１２８）必要なため）＝２１マスになり、非常に配置スペースの効率が良くなります。なお、数字のマークは桁数を変更したり、周囲の余白部分を計算に入れる等、計算方法によって変化するものである。 The binary mark of the present invention can be reduced by about 70% as compared with, for example, a mark composed of numbers. That is, in the number mark 30, as shown in FIG. 11 (a), if the minimum design rule is □, the area required for representing two-digit numbers in the coordinates X and Y is 5 × 15 = 75 squares, on the other hand, as shown in FIG. 11 (b), the binary identification mark 22 similarly represents vertical 3 × horizontal 7 (horizontal 7 squares represent two digits (0 to 99). However, 7 bits (128) are required) = 21 squares, which greatly improves the efficiency of the arrangement space. Note that the number mark changes depending on the calculation method, such as changing the number of digits or taking the surrounding margin into the calculation.
また、本実施形態では識別マーク２２を第２の配線８と同一層から成る金属層から構成しているが、本発明はこれに制限されるものではなく、他の製造工程を経て半導体装置に形成される膜を用いることができる。例えば、後述する第２の配線８を被覆する保護膜１０と同一膜から成る識別マークを用いても良い。この場合、保護膜１０の下にダミーの配線層を形成することで水分や汚染等の侵入を防止する。 In the present embodiment, the identification mark 22 is composed of a metal layer made of the same layer as the second wiring 8, but the present invention is not limited to this, and the semiconductor device is subjected to other manufacturing processes. A film to be formed can be used. For example, an identification mark made of the same film as the protective film 10 that covers the second wiring 8 described later may be used. In this case, a dummy wiring layer is formed under the protective film 10 to prevent intrusion of moisture or contamination.
続いて、図７において、前記ガラス基板４の反対側の面に対して無電解メッキ処理を行い、第２の配線８上にＮｉ−Ａｕメッキ膜（不図示）を形成した後に、全面に保護膜１０を形成する。保護膜１０を形成するためには、ガラス基板４の反対側の面を上に向けて、熱硬化性の有機系樹脂を上方から滴下し、半導体基板自体を回転させることで、この回転により生じる遠心力を利用し、当該有機系樹脂を基板面上に広げる。これにより、第２の配線８の表面に保護膜１０を形成することができる。尚、保護膜１０の形成は、上述したスピン塗布法に限らず、スプレー塗布法を用いても良い。このスプレー塗布法によれば、より膜厚の均一な保護膜１０を形成することができる。 Subsequently, in FIG. 7, an electroless plating process is performed on the opposite surface of the glass substrate 4 to form a Ni—Au plating film (not shown) on the second wiring 8, and then the entire surface is protected. A film 10 is formed. In order to form the protective film 10, a thermosetting organic resin is dropped from above with the opposite surface of the glass substrate 4 facing upward, and the semiconductor substrate itself is rotated. The organic resin is spread on the substrate surface using centrifugal force. Thereby, the protective film 10 can be formed on the surface of the second wiring 8. The formation of the protective film 10 is not limited to the spin coating method described above, and a spray coating method may be used. According to this spray coating method, the protective film 10 having a more uniform film thickness can be formed.
その後、導電端子１１を形成する部分の保護膜１０をレジストマスクを用いたエッチングにより除去して開口部を形成し、その部分に導電端子１１を形成する。前記導電端子１１は、半田バンプや金バンプで作成する。特に、金バンプを用いる場合、導電端子１１の厚さを、１６０μｍから数μｍ〜数十μｍに減少させることができる。 Thereafter, the protective film 10 where the conductive terminal 11 is to be formed is removed by etching using a resist mask to form an opening, and the conductive terminal 11 is formed in that portion. The conductive terminal 11 is made of a solder bump or a gold bump. In particular, when gold bumps are used, the thickness of the conductive terminal 11 can be reduced from 160 μm to several μm to several tens of μm.
そして、図８において、境界Ｓに沿ってダイシングを行い、各々の半導体装置１３に分離する。
また、本実施形態では、半導体チップ１の表面側にのみガラス基板４を有した半導体装置１３に本発明を適用した例を紹介したが、従来構造と同様に半導体チップ１の裏面側にもガラス基板を有した半導体装置に本発明を適用することを制限するものではない。
Then, in FIG. 8, dicing is performed along the boundary S to separate each semiconductor device 13.
In the present embodiment, the example in which the present invention is applied to the semiconductor device 13 having the glass substrate 4 only on the front surface side of the semiconductor chip 1 has been introduced. However, the glass is also formed on the back surface side of the semiconductor chip 1 as in the conventional structure. Application of the present invention to a semiconductor device having a substrate is not limited.
１ 半導体チップ
１ａ 半導体基板
２ 第１の絶縁膜
３ 第１の配線
４ ガラス基板
５ 樹脂
６ 第２の絶縁膜
８ 第２の配線
１０ 保護膜
１１ 導電端子
１３ 半導体装置
２０ ウエハ
２１ 半導体チップ
２２ 識別マーク
DESCRIPTION OF SYMBOLS 1 Semiconductor chip 1a Semiconductor substrate 2 1st insulating film 3 1st wiring 4 Glass substrate 5 Resin 6 2nd insulating film 8 2nd wiring 10 Protective film
11 Conductive terminal
13 Semiconductor device 20 Wafer 21 Semiconductor chip 22 Identification mark
Claims (10)
前記識別マークが半導体チップの配線層と同一の層から成り、二進数により識別されるものであることを特徴とする半導体装置。
A plurality of semiconductor chips constituting the wafer have identification marks having different shapes for the respective semiconductor chips,
The semiconductor device according to claim 1, wherein the identification mark is made of the same layer as the wiring layer of the semiconductor chip and is identified by a binary number.
前記第１の配線に接続され、絶縁膜を介して前記半導体チップ裏面まで延在された第２の配線と、
前記第２の配線上に保護膜が形成され、当該保護膜の開口部を介して当該第２の配線に接続された導電端子とを有する半導体装置において、
前記第２の配線と同一層から成るチップ識別マークが前記半導体チップ裏面に形成されていることを特徴とする半導体装置。 A support plate bonded via an adhesive on the semiconductor chip on which the first wiring is formed;
A second wiring connected to the first wiring and extending to the back surface of the semiconductor chip via an insulating film;
In the semiconductor device having a protective film formed on the second wiring and having a conductive terminal connected to the second wiring through the opening of the protective film,
A semiconductor device, wherein a chip identification mark made of the same layer as the second wiring is formed on the back surface of the semiconductor chip.
The semiconductor device according to claim 2, wherein the identification mark is identified by a binary number.
前記第１の配線に接続され、絶縁膜を介して前記半導体チップ裏面まで延在された第２の配線と、
前記第２の配線上に保護膜が形成され、当該保護膜の開口部を介して当該第２の配線に接続された導電端子とを有する半導体装置において、
前記保護膜から成るチップ識別マークが前記半導体チップ裏面に形成されていることを特徴とする半導体装置。 A support plate bonded via an adhesive on the semiconductor chip on which the first wiring is formed;
A second wiring connected to the first wiring and extending to the back surface of the semiconductor chip via an insulating film;
In the semiconductor device having a protective film formed on the second wiring and having a conductive terminal connected to the second wiring through the opening of the protective film,
A semiconductor device, wherein a chip identification mark made of the protective film is formed on the back surface of the semiconductor chip.
前記識別マークを半導体チップ形成工程内の配線形成工程と同一工程で、かつ当該識別マークを二進数により識別するように形成することを特徴とする半導体装置の製造方法。 A plurality of semiconductor chips constituting the wafer have identification marks having different shapes for the respective semiconductor chips,
A method of manufacturing a semiconductor device, characterized in that the identification mark is formed in the same step as the wiring formation step in the semiconductor chip formation step, and the identification mark is identified by a binary number.
前記第１の配線に接続され、絶縁膜を介して前記半導体チップ裏面にまで延在する第２の配線を形成すると共に、当該半導体チップ裏面に第２の配線と同一層から成るチップ識別マークを形成する工程と、
前記第２の配線上に保護膜を形成し、当該保護膜の開口部を介して当該第２の配線に接続された導電端子を形成する工程とを有することを特徴とする半導体装置の製造方法。
Adhering the first support plate to the semiconductor chip on which the first wiring is formed via an adhesive;
A second wiring connected to the first wiring and extending to the back surface of the semiconductor chip through an insulating film is formed, and a chip identification mark made of the same layer as the second wiring is formed on the back surface of the semiconductor chip. Forming, and
Forming a protective film on the second wiring, and forming a conductive terminal connected to the second wiring through the opening of the protective film. .
8. The method of manufacturing a semiconductor device according to claim 7, wherein the identification mark is formed so as to be identified by a binary number.
前記第１の配線に接続され、絶縁膜を介して前記半導体チップ裏面にまで延在する第２の配線を形成する工程と、
前記第２の配線上に保護膜を形成すると共に、当該半導体チップ裏面に保護膜と同一膜から成るチップ識別マークを形成する工程と、
前記保護膜の開口部を介して当該第２の配線に接続された導電端子を形成する工程とを有することを特徴とする半導体装置の製造方法。 Adhering the first support plate to the semiconductor chip on which the first wiring is formed via an adhesive;
Forming a second wiring connected to the first wiring and extending to the back surface of the semiconductor chip through an insulating film;
Forming a protective film on the second wiring and forming a chip identification mark made of the same film as the protective film on the back surface of the semiconductor chip;
Forming a conductive terminal connected to the second wiring through the opening of the protective film.
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