JP2006093199A - 配線基板、半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法 - Google Patents

Abstract

【課題】 配線間の絶縁信頼性も確保し、微細な配線を有する信頼性の高い配線基板（マザーボード、半導体チップ搭載基板）と半導体パッケージ及びその製造方法を提供する。
【解決手段】 層間絶縁層と配線が一層以上形成された配線基板であって、少なくとも前記配線の一層において、配線と層間絶縁層の間に、金属と絶縁材料を含む混合層を有し、かつ配線間の絶縁抵抗値が１ＧΩ以上となるように前記配線間の前記混合層が除去されている配線基板。
【選択図】 図１

Description

本発明は、配線基板、半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法に関する。

近年の情報化社会の発展は目覚しく、民生機器ではパソコン、携帯電話などの小型化、軽量化、高性能化、高機能化が進められ、産業用機器としては無線基地局、光通信装置、サーバ、ルータなどのネットワーク関連機器など、大型、小型を問わず、同じように機能の向上が求められている。また、情報伝達量の増加に伴い、年々扱う信号の高周波化が進む傾向にあり、高速処理および高速伝送技術の開発が進められている。実装関係についてみると、ＣＰＵ、ＤＳＰや各種のメモリなどのＬＳＩの高速化、高機能化と共に、新たな高密度実装技術としてシステムオンチップ（ＳｏＣ）、システムインパッケージ（ＳｉＰ）などの開発が盛んに行われている。

このために、半導体チップ搭載基板やマザーボードも、高周波化、高密度配線化、高機能化に対応するために、ビルドアップ方式の多層配線基板が使用されるようになってきた。高密度微細配線の形成において、エッチングにより配線を形成するサブトラクト法で、歩留り良く形成できる配線は、配線幅／配線間隔（以下、Ｌ／Ｓという。）＝５０μｍ／５０μｍが限度である。更に微細なＬ／Ｓ＝３５μｍ／３５μｍ程度の配線形成では、表面に比較的薄い金属層（シード層）を形成しておき、その上にめっきレジストを形成して、電気めっきで配線を必要な厚さに形成し、めっきレジストを剥離後に、シード層をソフトエッチングで除去するというセミアディティブ法が使用され始めている。シード層を形成する方法としては、無電解めっき法や薄い金属箔を張り合わせる方法が一般的である。しかし、無電解めっき法は層間絶縁層表面を物理的、または化学的な方法で処理してその表面を親水化・粗面化する工程を必要とする上、生成した配線層と層間絶縁層間の接着力も低い。また、シード層のエッチングの際にエッチング残りが発生するという問題がある。一方、薄い金属箔を張り合わせる方法は１μｍを下回るような金属箔を作製することは困難である。

これらの問題を解決する方法として、０．５μｍを下回るようなシード層を、真空蒸着、スパッタリング、イオンプレーティングを用いて作製する方法が知られている。さらに、層間絶縁層とシード層間の高い接着力を得るために、近年、プラズマアシスト（特許文献１参照）やサンプルにバイアスを印加する（特許文献２参照）ことにより、金属を層間絶縁層中に打ち込むことによって、シード層と層間絶縁層の間に、混合層（層間絶縁層を形成している絶縁材料と金属が混在した層）を作製することによって、配線と層間絶縁層との接着力を向上させる方法が提案されている。

特開２００３−４９０１３号公報 特開２００２−２８０７１０号公報

ところが、上記のような方法では、配線を形成した後に、シード層を除去する際において、シード層の除去を行うウエットエッチング液では、混合層をすべて取り除くことができず、配線間の絶縁抵抗値が低いという問題（絶縁不良）があった。本発明は、前記の問題を解決し、配線間の絶縁信頼性も確保し、微細な配線を有する信頼性の高い配線基板（マザーボード、半導体チップ搭載基板）と半導体パッケージを提供する。

上記課題を解決するために、本発明は次のように構成される。
（１）層間絶縁層と配線が一層以上形成された配線基板であって、少なくとも前記配線の一層において、配線と層間絶縁層の間に、金属と絶縁材料を含む混合層を有し、かつ配線間の絶縁抵抗値が１ＧΩ以上となるように前記配線間の前記混合層が除去されていることを特徴とする配線基板。
（２）前記混合層の除去が、前記配線をエッチング用マスクとして、ドライプロセスを含む少なくとも一つ以上の処理で行われたことを特徴とする（１）に記載の配線基板。
（３）前記混合層は、配線間において異方的に除去されていることを特徴とする（１）また（２）に記載の配線基板。
（４）前記層間絶縁層は、熱硬化性の絶縁材料が主成分であることを特徴とする（１）〜（３）のいずれかに記載の配線基板。
（５）（１）〜（４）のいずれかに記載の配線基板を用いた半導体チップ搭載基板であって、前記配線基板が少なくとも２層以上の配線層を有し、かつ前記配線基板の一方の表面には半導体チップ接続端子が、他方の表面には外部接続端子が形成されていることを特徴とする半導体チップ搭載基板。
（６）層間絶縁層と配線が一層以上形成された配線基板の製造方法であって、層間絶縁層を形成する工程、層間絶縁層表面に金属と絶縁材料を含む混合層を形成する工程、混合層表面に配線を形成する工程、配線間の絶縁抵抗値が１ＧΩ以上となるように前記配線間の前記混合層を除去する工程を含む配線基板の製造方法。
（７）前記混合層を除去する工程が、前記配線をエッチング用マスクとして、ドライプロセスを含む少なくとも一つ以上の処理によって行われる工程である（６）に記載の配線基板の製造方法。
（８）前記混合層を除去する工程が、配線間の前記混合層を異方的に除去する工程である（６）または（７）に記載の配線基板の製造方法。
（９）前記層間絶縁層が、熱硬化性の絶縁材料を主成分とする層間絶縁層である（６）〜（８）のいずれかに記載の配線基板の製造方法。
（１０）（１）〜（４）のいずれかに記載の配線基板又は（６）〜（９）のいずれかに記載の配線基板の製造方法により製造された配線基板を用いた半導体チップ搭載基板の製造方法であって、前記配線基板に少なくとも２層以上の配線層を形成する工程、前記配線基板の一方の表面に半導体チップ接続端子を形成する工程、前記配線基板の他方の表面に外部接続端子を形成する工程を含む半導体チップ搭載基板の製造方法。
（１１）（５）記載の半導体チップ搭載基板、または（１０）記載の半導体チップ搭載基板の製造方法で製造された半導体チップ搭載基板と、前記半導体チップ搭載基板に搭載された半導体チップと、前記半導体チップを封止する樹脂から構成される半導体パッケージ。
（１２）（５）記載の半導体チップ搭載基板又は（１０）記載の半導体チップ搭載基板の製造方法で製造された半導体チップ搭載基板を用いた半導体パッケージの製造方法であって、前記半導体チップ搭載基板を準備する工程、前記半導体チップ搭載基板に半導体チップを搭載する工程、前記半導体チップを樹脂で封止する工程を含む半導体パッケージの製造方法。

混合層を形成することで層間絶縁層と配線の接着性が良好になり、配線を形成した後に配線をエッチング用マスクとして混合層を除去することによって、配線間の絶縁信頼性も確保でき、微細な配線を有する信頼性の高い配線基板（マザーボード、半導体チップ搭載基板）と半導体パッケージ及びその製造方法を提供できる。

以下、図面を用いて本発明の実施の形態を説明する。ここでは配線基板として半導体チップ搭載基板について説明するが、以下に記載する実施の形態は、一般の配線基板でも同様に行うことができる。

（混合層）
本発明の配線基板は、層間絶縁層と配線が一層以上形成された配線基板であって、少なくとも前記配線の一層において、配線と層間絶縁層の間に、金属と絶縁材料を含む混合層を有し、かつ配線間の絶縁抵抗値が１ＧΩ以上となるように前記配線間の前記混合層が除去されている。層間絶縁層は絶縁材料で形成され、また配線は銅で形成されていることが好ましい。混合層は、絶縁材料と金属を含む層であり、層間絶縁層と配線の接着性を向上させることを目的とした層である。よって層間絶縁層を形成している絶縁材料と混合層を形成している絶縁材料は、同一もしくは同一種類の材料であることが好ましい。また混合層中の金属は特に限定はしないが、配線と密着性の良い金属が好ましく、例えばＡｌ、Ｓｉ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｎ、Ｚｒ、Ｍｏ、Ｐｄ、Ｗなどが挙げられる。

混合層中の金属の濃度（ａｔｏｍ％）は、層間絶縁層中に金属が含まれている場合は、少なくとも層間絶縁層中の金属の濃度以上であり、０．１ａｔｏｍ％以上１０ａｔｏｍ％以下含むことが好ましく、０．５ａｔｏｍ％以上１ａｔｏｍ％以下含むことがより好ましい。また、混合層中の濃度の分布は、混合層の作製方法によっても異なるが、配線層と平行な面においては、接着性の面から均一であることが好ましい。一方、配線層と垂直な面は、金属の濃度は均一ではなく、配線側において最も高く、連続的に減少して層間絶縁層との界面において最も低くなることが好ましい。混合層中の金属の濃度が、０．１ａｔｏｍ％未満では、接着性を向上させる効果が低く、また１０ａｔｏｍ％を超えると混合層の絶縁抵抗値が低く、また混合層の除去がしづらく、配線間の絶縁抵抗値を１ＧΩ以上とすることが困難となる。また、混合層の厚さは特に限定はしないが、０．０１μｍ以上３μｍ以下であることが好ましく、０．１μｍ以上１μｍ以下であることがより好ましい。混合層の厚さが、０．１μｍ未満では、接着性を向上させる効果が低く、また３μｍを超えると混合層の除去がしづらく、配線間の絶縁抵抗値を１ＧΩ以上とすることが困難となる。

（絶縁材料）
本発明の配線基板の層間絶縁層としては、熱硬化性の絶縁材料、熱可塑性の絶縁材料、またはそれらの混合絶縁材料が使用できるが、層間絶縁層は熱硬化性の絶縁材料を主成分とするのが好ましい。また層間絶縁層となる絶縁材料としては、コア基板も使用でき、その材質は特に問わないが、有機基材、セラミック基材、シリコン基材、ガラス基材などが挙げられる。また混合層の絶縁材料も同様に、熱硬化性の絶縁材料、熱可塑性の絶縁材料、またはそれらの混合絶縁材料が使用できるが、熱硬化性の絶縁材料を主成分とするのが好ましい。

熱硬化性の絶縁材料としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス（２−ヒドロキシエチル）イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、３量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂、ノルボルネン樹脂等を用いることができる。熱可塑性の絶縁材料としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。絶縁材料には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。

（混合層の形成法）
混合層の形成法としては、層間絶縁層を形成している絶縁材料の表面層に特定の方法で、前記の金属を拡散させ、混合層としてもよく、あるいは金属を拡散させた絶縁材料を層間絶縁層表面に塗布法、プレス法、ロールラミネータ法等で形成し、混合層としてもよいが、作業効率の点から層間絶縁層を形成している絶縁材料の表面層に特定の方法で、前記の金属を拡散させる方法が好ましい。混合層を形成する前記特定の方法としては、プラズマアシストによる物理的蒸着法（蒸着、スパッタリング、イオンプレーティングなどを含む）や、あるいは、層間絶縁層表面や絶縁材料表面にバイアスを印加することによる物理的蒸着法（蒸着、スパッタリング、イオンプレーティングなどを含む）、あるいは逆スパッタリング法などがある。逆スパッタリング法では、金属源はチャンバーやサンプルホルダーである。他の方法としては、金属をイオンとして打ち込むイオンガンのような方法や、金属薄膜を形成した後、プラズマ処理を施したり、熱処理をかけることによって、金属を層間絶縁層や絶縁材料中に拡散させる方法などもある。また、真空プラズマやイオンガンなどの処理において、処理を行う真空チャンバー（真空槽）やチャンバー中の構造物が、アルマイトなど耐プラズマ性がある物質で被覆されていないときは、混合層を作製できる。この際も、前記真空チャンバーやチャンバー中の構造物が金属源となる。なお、混合層の形成方法には、プラズマアシストによる物理的蒸着法のように、シード層（薄い金属層）を同時に形成することが可能である方法があり、工程数削減に有効であり好ましい。

（配線間の絶縁抵抗値）
本発明の配線基板は、配線間の絶縁抵抗値が１ＧΩ以上となるように配線間の混合層が除去されている。なお配線間の絶縁抵抗値は、例えば、配線長：５０ｍｍ、配線幅：５μｍ、配線間隔：５μｍ、配線厚：５μｍの一対の配線を作製し、この時の配線間の抵抗値等で表すことができる。

（混合層除去後の断面）
配線間の絶縁不良を解決するために、配線間の絶縁抵抗値を１ＧΩ以上にするように、配線間の混合層の一部又は全部を除去することが重要である。図１に、配線形成後の配線部分の断面図を示し、図２〜図１０に配線間の混合層や層間絶縁層の一部又は全部を除去し、配線間の絶縁抵抗値を１ＧΩ以上にした後の配線部分の断面図を示した。断面図には配線１、混合層２及び層間絶縁層３を示した。微細配線を形成し、アンダーカットによる配線剥離を抑制するために、図２〜図４に示すように配線間の混合層及び層間絶縁層が異方的に除去されていることが最も好ましい。なお混合層が、配線間において異方的に除去されるとは、図２〜７に示したように、一定方向（配線の厚みと同方向）の除去された厚みがそれ以外の方向(配線の厚みと直角方向)の除去された厚みと比べて大きい状態である。図２は配線間の混合層の一部を除去した場合であり、図３は配線間の混合層の全部を除去した場合であり、図４はさらに配線間の層間絶縁層の一部も除去した場合の断面模式図である。このとき、いずれの場合においても配線間の絶縁抵抗値は１ＧΩ以上になるようにすることが重要である。

配線間の混合層及び層間絶縁層を完全に異方的に除去できず、図５〜図７に示すように、若干のアンダーカットが発生してもよい。なお図５は配線間の混合層の一部を除去した場合であり、図６は配線間の混合層の全部を除去した場合であり、図７はさらに配線間の層間絶縁層の一部も除去した場合の断面模式図である。このとき、いずれの場合においても配線間の絶縁抵抗値は１ＧΩ以上になるようにすることが重要である。また、配線間の混合層及び層間絶縁層は図８〜図１０に示すように、等方的に除去されていてもかまわない。図８は配線間の混合層の一部を除去した場合であり、図９は配線間の混合層の全部を除去した場合であり、図１０はさらに配線間の層間絶縁層の一部も除去した場合の断面模式図である。このとき、いずれの場合においても配線間の絶縁抵抗値は１ＧΩ以上になるようにすることが重要である。

（混合層の除去方法）
本発明では、配線間の絶縁抵抗値を１ＧΩ以上にするように、配線間の混合層の一部又は全部を、除去する。また、混合層だけでなく、層間絶縁層の一部を同時に取り除いてもよい。配線間の絶縁抵抗値を１ＧΩ以上にするための混合層の除去方法としては、含まれている金属を、絶縁材料と共に除去することができる方法であればよい。また層間絶縁層も除去できる方法であることが好ましい。その方法は、配線形成後、前記配線をエッチング用マスクとして、ドライプロセス（ドライエッチング法）、あるいはウエットエッチング法とドライプロセス（ドライエッチング法）を組み合わせた方法であることが好ましい。なお、この際に使用するウエットエッチング法、ドライエッチング法は、配線の細りを押さえるために、配線と比較して、混合層のエッチングレートが大きいことが好ましい。これらの方法を用いた際のエッチングレートは、混合層のエッチングレート／配線のエッチングレートにおいて、１以上が好ましく、５以上がより好ましく、１０以上がさらに好ましい。

（ウエットエッチング法）
混合層の除去にウエットエッチング法を用いる場合、そのウエットエッチング液には、クロム／硫酸液、アルカリ過マンガン酸液、フッ化ナトリウム／クロム／硫酸液、ホウフッ酸液などが挙げられる。なお、ウエットエッチング法を用いた混合層の除去工程は、例えばレーザ等で穴あけ後のスミアを除去するいわゆるデスミア工程や、無電解めっきのために層間絶縁層表面に粗化形状を形成する工程として行なってもよい。

（ドライエッチング法）
混合層の除去に用いるドライプロセスであるドライエッチング法としては、ダウンフローエッチング法、プラズマエッチング法、励起ガスエッチング法、リアクティブイオンエッチング（ＲＩＥ）法、Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ（ＩＣＰ）方式のＲＩＥ法、Ｅｌｅｃｔｒｏｎ Ｃｙｃｒｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ（ＥＣＲ）方式のＲＩＥ法、不活性ガスを用いたスパッタエッチング法、スパッタビームイオンエッチング法、大気圧プラズマエッチング法などが挙げられる。また混合層は、前記したように配線間において異方的に除去されることが好ましい。そしてこれらの方法の中には、たとえばＲＩＥ法のように、異方性エッチング（異方的な除去）が可能であるドライエッチング法があり、前記ＲＩＥ法は、等方性エッチングであるウエットエッチング法や、等方性のドライエッチング法と比較して、配線接着部分のアンダーカットの発生を抑えることができ、好ましい。

このため、除去する混合層の厚みと配線幅にもよるが、Ｌ／Ｓ＝３５μｍ／３５μｍ未満の微細な配線を形成する際には、ＲＩＥ法のような異方性ドライエッチング法を用いることがより好ましい。その理由は、たとえば、５μｍの配線幅を有する配線基板において、混合層および層間絶縁層の一部を２μｍだけ等方性エッチングした場合、配線下の接着部分の幅が１μｍ程度になり、配線の剥離が発生しやすくなるためである。また、ドライエッチング法を用いてエッチングを行う際には、処理する配線基板の配置が重要である。特に、ＲＩＥ法のような異方性エッチングの場合、エッチャーであるイオン、ラジカル、プラズマが配線基板に対して垂直に入射されるように配置することが好ましい。

（半導体チップ搭載基板）
図１１及び図１８に、本発明の半導体チップ搭載基板の一実施例（片面層間絶縁層２層）の断面模式図を示した。ここでは、層間絶縁層を片面にのみ形成した実施形態で説明するが、必要に応じて図１８に示すように層間絶縁層は両面に形成しても良い。

本発明の半導体チップ搭載基板は、例えば図１１に示すように、半導体チップが搭載される側のコア基板１００上に、半導体チップ接続端子及び第１の層間接続端子１０１を含む第１の配線１０６ａが形成される。コア基板の他方の側には、第２の層間接続端子１０３を含む第２の配線１０６ｂが形成され、第１の層間接続端子と第２の層間接続端子は、コア基板の第１の層間接続用ＩＶＨ（バイアホール）１０２を介して電気的に接続される。コア基板の第２の配線側には、層間絶縁層１０４が形成され、層間絶縁層上には第３の層間接続端子を含む第３の配線１０６ｃが形成され、第２の層間接続端子と第３の層間接続端子は、第２の層間接続用ＩＶＨ１０８を介して電気的に接続される。

層間絶縁層が複数形成される場合は、同様の構造を積層し、最外層の層間絶縁層上には、マザーボードと接続される外部接続端子１０７が形成される。配線の形状や各々の接続端子の配置等は特に制限されず、搭載する半導体チップや目的とする半導体パッケージを製造するために、適宜設計可能である。また、半導体チップ接続端子と第１の層間接続端子等を共用することも可能である。更に、最外層の層間絶縁層上には、必要に応じてソルダレジスト等の絶縁被覆１０９を設けることもできる。

（コア基板）
前記したようにコア基板の材質は特に問わないが、有機基材、セラミック基材、シリコン基材、ガラス基材などが使用できる。熱膨張係数や絶縁性を考慮すると、セラミックや、ガラスを用いることが好ましい。ガラスのうち非感光性ガラスとしては、ソーダ石灰ガラス（成分例：ＳｉＯ_２：６５〜７５ｗｔ％、Ａｌ_２Ｏ_３：０．５〜４ｗｔ％、ＣａＯ：５〜１５ｗｔ％、ＭｇＯ：０．５〜４ｗｔ％、Ｎａ_２Ｏ：１０〜２０ｗｔ％）、ホウ珪酸ガラス（成分例：ＳｉＯ_２：６５〜８０ｗｔ％、Ｂ_２Ｏ_３：５〜２５ｗｔ％、Ａｌ_２Ｏ_３：１〜５ｗｔ％、ＣａＯ：５〜８ｗｔ％、ＭｇＯ：０．５〜２ｗｔ％、Ｎａ_２Ｏ：６〜１４ｗｔ％、Ｋ_２Ｏ：１〜６ｗｔ％）等が挙げられる。また、感光性ガラスとしてはＬｉ_２Ｏ−ＳｉＯ_２系結晶化ガラスに感光剤として金イオン及び銀イオンを含むものが挙げられる。

有機基板としては、ガラス布に樹脂を含浸させた材料を積層した基板や樹脂フィルムが使用できる。使用する樹脂としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できる。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス（２−ヒドロキシエチル）イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、３量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂、ノルボルネン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。

これらの樹脂には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。コア基板の厚さは１００〜８００μｍの範囲であるのが、ＩＶＨ形成性の点で好ましく、更に１５０〜５００μｍの範囲であるのがより好ましい。

（熱膨張係数）
前記のようにコア基板表面に、熱硬化性の絶縁材料、熱可塑性の絶縁材料樹脂、またはそれらの混合絶縁材料を使用して層間絶縁層を形成した場合、半導体チップの熱膨張係数とコア基板の熱膨張係数とが近似していて、かつコア基板の熱膨張係数と層間絶縁層の熱膨張係数とが近似していることが好ましいが、これに限定したものではない。さらに、半導体チップ、コア基板、層間絶縁層の各々の熱膨張係数をα１、α２、α３（ｐｐｍ／℃）としたとき、α１≦α２≦α３であることがより好ましい。

具体的には、コア基板の熱膨張係数α２は、７〜１３ｐｐｍ／℃が好ましく、更に好ましくは９〜１１ｐｐｍ／℃である。層間絶縁層の熱膨張係数α３は１０〜４０ｐｐｍ／℃であるのが好ましく、更に好ましくは１０〜２０ｐｐｍ／℃であり、１１〜１７ｐｐｍ／℃が特に好ましい。

（ヤング率）
層間絶縁層のヤング率は、１〜５ＧＰａであるのが熱ストレスに対する応力緩和の点で好ましい。層間絶縁層中の充填材は、層間絶縁層の熱膨張係数が１０〜４０ｐｐｍ／℃、ヤング率が１〜５ＧＰａになるように添加量を適宜調整して添加するのが好ましい。
（半導体チップ搭載基板の製造方法）
半導体チップ搭載基板は、以下の製造方法の組み合わせで製造することができる。製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。なお一般の配線基板でも同様に行うことができる。

（配線形成方法）
配線の形成方法としては、コア基板表面または層間絶縁層上に金属箔を形成し、金属箔の不要な箇所をエッチングで除去する方法（サブトラクト法）、コア基板表面または層間絶縁層上の必要な箇所にのみ、めっきにより配線を形成する方法（アディティブ法）、コア基板表面または層間絶縁層上にシード層（薄い金属層）を形成し、その後、電解めっきで必要な配線を形成した後、シード層（薄い金属層）をエッチングで除去する方法（セミアディティブ法）がある。なお層間絶縁層上に形成された混合層表面に対しても同様の方法で、配線を形成することができる。

（エッチングによる配線形成）
金属箔の配線となる箇所にエッチングレジストを形成し、エッチングレジストから露出した箇所に、化学エッチング液をスプレー噴霧して、不要な金属箔をエッチング除去し、配線を形成することができる。例えば、金属箔として銅箔を用いる場合、エッチングレジストは、通常の配線板に用いることのできるエッチングレジスト材料を使用できる。例えばレジストインクをシルクスクリーン印刷してエッチングレジストを形成したり、またエッチングレジスト用ネガ型感光性ドライフィルムを銅箔の上にラミネートして、その上に配線形状に光を透過するフォトマスクを重ね、紫外線で露光し、露光しなかった箇所を現像液で除去してエッチングレジストを形成する。

（めっきによる配線形成）
また、配線は、コア基板または層間絶縁層上の必要な箇所にのみ、めっきを行うことで形成することも可能であり、通常のめっきによる配線形成技術を用いることができる。例えば、コア基板に無電解めっき用触媒を付着させた後、めっきが行われない表面部分にめっきレジストを形成して、無電解めっき液に浸漬し、めっきレジストに覆われていない箇所にのみ、無電解めっきを行い配線を形成する。

（セミアディティブ法による配線形成）
形成されたシード層上に、めっきレジストを必要なパターンに形成し、シード層を介して電解銅めっきにより配線を形成する。その後、めっきレジストを剥離し、最後にシード層をエッチング等により除去し、配線が形成できる。

（セミアディティブ法のシード層の形成方法）
コア基板表面または層間絶縁層上に、セミアディティブ法のシード層を形成する方法は、蒸着またはめっきによる方法と、金属箔を貼り合わせる方法がある。また同様の方法で、サブトラクト法の金属箔を形成することもできる。

（蒸着又はめっきによるシード層の形成）
シード層の形成法は、コア基板表面または層間絶縁層上、またはそれらの上に形成した中間層表面に蒸着、スパッタリング、イオンプレーティング、クラスターイオンビーム、または化学的気相成長（ＣＶＤ）、めっき等によって、シード層を形成することができる。例えば、シード層として、スパッタリングにより下地金属と薄膜銅層を形成する場合、薄膜銅層を形成するために使用されるスパッタリング装置は、２極スパッタリング、３極スパッタリングなどの多極スパッタリング、マグネトロンスパッタリング、ＲＦスパッタリング、ミラートロンスパッタリング、反応性スパッタリング等を用いることができる。スパッタリングに用いるターゲットは、密着を確保するために、例えばＡｌ、Ｓｉ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｎ、Ｚｒ、Ｍｏ、Ｐｄ、Ｗおよびそれらの合金を一層、もしくはそれ以上の層を下地金属として用い、０．１〜５０ｎｍスパッタリングする。その後、銅をターゲットにして１００〜５００ｎｍスパッタリングして薄膜銅層を形成できる。また、コア基板表面または層間絶縁層上にシード層としてめっき銅を、０．５〜３μｍ無電解銅めっきし、形成することもできる。

（金属箔を貼り合わせる方法）
コア基板または層間絶縁層に接着機能がある場合は、金属箔をプレスやラミネートによって貼り合わせることによりシード層を形成することもできる。しかし、薄い金属層を直接貼り合わせるのは非常に困難であるため、厚い金属箔を張り合わせた後にエッチング等により薄くする方法や、キャリア付金属箔を貼り合わせた後にキャリア層を剥離する方法などがある。例えば前者としてはキャリア銅／ニッケル／薄膜銅の三層銅箔があり、キャリア銅をアルカリエッチング液で、ニッケルをニッケルエッチング液で除去し、後者としてはアルミ、銅、絶縁樹脂などをキャリアとしたピーラブル銅箔などが使用でき、５μｍ以下のシード層を形成できる。また、厚み９〜１８μｍの銅箔を貼り付け、５μｍ以下になるように、エッチングにより均一に薄くし、シード層を形成してもかまわない。

（配線の形状）
配線の形状は特に問わないが、少なくとも半導体チップが搭載される側には半導体チップ接続端子１６（ワイヤボンド端子等）、その反対面にはマザーボードと電気的に接続される外部接続端子（はんだボール等が搭載される箇所）及びそれらを繋ぐ展開配線、層間接続端子等から構成される。また、配線の配置も特に問わないが、図１３に示したように（内層配線、層間接続端子等は省略）、半導体チップ接続端子より内側に外部接続端子を形成したファン−インタイプや、図１４に示したような半導体チップ接続端子の外側に外部接続端子を形成したファン−アウトタイプ、またはこれらを組み合わせたタイプでもよい。図１５に、ファン−インタイプ半導体チップ搭載基板の平面図を、図１６にファン−アウトタイプ半導体チップ搭載基板の平面図を示した。なお、半導体チップ接続端子１６の形状は、ワイヤボンド接続やフリップチップ接続などが、可能であれば、特に問わない。また、ファン−アウト、ファン−インどちらのタイプでも、ワイヤボンド接続やフリップチップ接続などは、可能である。さらに必要に応じて、半導体チップと電気的に接続されないダミーパターン２１（図１６参照）を形成してもかまわない。ダミーパターンの形状や配置も特には問わないが、半導体搭載領域に均一に配置するのが好ましい。これによって、ダイボンド接着剤で半導体チップを搭載する際に、ボイドが発生しにくくなり、信頼性を向上できる。

（バイアホール）
本発明の半導体チップ搭載基板は、複数の配線層を有するため、各層の配線を電気的に接続するためのバイアホールを設けることができる。バイアホールは、コア基板または層間絶縁層に接続用の穴を設け、この穴を導電性ペーストやめっき等で充填し形成できる。穴の加工方法としては、パンチやドリルなどの機械加工、レーザ加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング加工などがある。また、層間絶縁層のバイアホール形成方法としては、予め層間絶縁層に導電性ペーストやめっきなどで導電層を形成し、これをコア基板にプレス等で積層する方法などもある。

（絶縁被覆の形成）
半導体チップ搭載基板の外部接続端子側には絶縁被覆１０９（図１１〜１４、１８参照）を形成することができる。パターン形成は、ワニス状の材料であれば印刷で行うことも可能であるが、より精度を確保するためには、感光性のソルダレジスト、カバーレイフィルム、フィルム状レジストを用いるのが好ましい。材質としては、エポキシ系、ポリイミド系、エポキシアクリレート系、フルオレン系の材料を用いることができる。

このような絶縁被覆は硬化時の収縮があるため、片面だけに形成すると基板に大きな反りを生じやすい。そこで、必要に応じて半導体チップ搭載基板の両面に絶縁被覆を形成することもできる。さらに、反りは絶縁被覆の厚みによって変化するため、両面の絶縁被覆の厚みは、反りが発生しないように調整することがより好ましい。その場合、予備検討を行い、両面の絶縁被覆の厚みを決定することが好ましい。また、薄型の半導体パッケージとするには、絶縁被覆の厚みが５０μｍ以下であることが好ましく、３０μｍ以下がより好ましい。

（配線表面へのめっき）
配線の必要な部分にニッケル、金めっきを順次施すことができる。さらに必要に応じてニッケル、パラジウム、金めっきとしても良い。これらのめっきは、配線の半導体チップ接続端子と、マザーボードまたは他の半導体パッケージと電気的に接続するための外部接続端子に施されるのが一般的である。このめっきは、無電解めっき、または電解めっきのどちらを用いてもよい。

（半導体チップ搭載基板の製造）
このような半導体チップ搭載基板は、以下のような工程で製造することができる。なお一般の配線基板でも同様に行うことができる。図１２の（ａ）〜（ｇ）に、本発明の半導体チップ搭載基板の製造方法の実施形態の一例を断面模式図で示す。ただし、製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。

（工程ａ）
（工程ａ）は、図１２（ａ）に示したようにコア基板１００上に第１の配線１０６ａを形成する工程である。例えば片面に銅層が形成されたコア基板に第１の配線形状にエッチングレジストを形成し、塩化銅や塩化鉄などのエッチング液を用いて配線を形成することができる。ガラス基板上に銅層を作製するには、スパッタリング、蒸着、めっき等により薄膜を形成した後、電気銅めっきで膜厚を所望の厚みまでめっきすることにより、銅層を得ることができる。また、配線を形成する前に、プラズマアシストによる物理的蒸着法（蒸着、スパッタリング、イオンプレーティングなどを含む）、バイアスを印加することによる物理的蒸着法（蒸着、スパッタリング、イオンプレーティングなどを含む）、逆スパッタリング法、金属をイオンとして打ち込むイオンガンのような方法、プラズマ処理、熱処理方法などにより金属を拡散させ、コア基板表面に混合層を形成してもよい。

なお、第１の配線１０６ａは、第１の層間接続端子１０１及び半導体チップ接続端子（半導体チップと電気的に接続される部分）を含んでおり、微細配線の形成方法としてはセミアディティブ法を用いても良い。また、混合層を形成することによって、層間絶縁層（コア基板）と第１の配線の接着性を確保してもよいが、配線形成後に、ドライプロセス（ドライエッチング法）、あるいはウエットエッチング法とドライプロセス（ドライエッチング法）を組み合わせた方法で、配線間の絶縁抵抗値を１ＧΩ以上にするように配線間の混合層を除去する。

（工程ｂ）
（工程ｂ）は、図１２（ｂ）に示したように、前記第１の層間接続端子１０１と、後述する第２の配線とを接続するための第１の層間接続用ＩＶＨ１０２（バイアホール）を形成する工程である。バイアホールの形成は、コア基板が非感光性基材の場合、レーザ光を用いることができる。非感光性基材としては、前述した非感光性ガラスなどが挙げられるが、これに限定したものではない。この場合、使用するレーザ光は限定されるものではなく、ＣＯ_２レーザ、ＹＡＧレーザ、エキシマレーザ等を用いることができる。また、コア基板が感光性基材の場合、バイアホール以外の領域をマスクし、バイアホール部に紫外光を照射する。なお感光性基材としては、前述した感光性ガラスなどが挙げられるが、これに限定したものではない。この場合、紫外光を照射後、熱処理とエッチングによりバイアホールを形成する。また、コア基板が、有機溶剤等の薬液による化学エッチング加工が可能な基材の場合は、化学エッチングによってバイアホールを形成することもできる。形成されたバイアホールは層間を電気的に接続するために、導電性のペーストやめっきなどで充填して層間接続のための導電層を形成することができる。

（工程ｃ）
（工程ｃ）は、図１２（ｃ）に示したように、コア基板の第１の配線１０６ａと反対側の面に第２の配線１０６ｂを形成する工程である。コア基板の第１の配線と反対の面に（工程ａ）と同様に銅層を形成し、その銅層を必要な配線形状にエッチングレジストを形成し、塩化銅や塩化鉄等のエッチング液を用いて第２の配線を形成する。銅層の形成方法としては、（工程ａ）と同様にスパッタリング、蒸着、無電解めっきなどで銅薄膜を形成した後、電気銅めっきを用いて所望の厚みまで銅めっきすることにより銅層が得られる。

なお、第２の配線は第２の層間接続端子１０３を含んでおり、微細配線の形成方法としてはセミアディティブ法を用いても良い。また、（工程ａ）と同様にして混合層を形成し、層間絶縁層（コア基板）と第２の配線の接着性を確保してもよいが、配線形成後に、配線間の絶縁抵抗値を１ＧΩ以上にするように、（工程ａ）と同様に混合層を除去する。

（工程ｄ）
（工程ｄ）は、図１２（ｄ）に示すように前記第２の配線を形成した面に層間絶縁層１０４を形成する工程である。まず、第２の配線表面に表面処理を施した後、コア基板１００表面及び第２の配線１０６ｂ表面に、層間絶縁層１０４を形成する。層間絶縁層１０４の絶縁材料としては、前記したように熱硬化性の絶縁材料、熱可塑性の絶縁材料、またはそれらの混合絶縁材料が使用できるが、熱硬化性の絶縁材料を主成分とするのが好ましい。ワニス状の絶縁材料の場合、印刷やスピンコートで、またはフィルム状の絶縁材料の場合、ラミネートやプレスなどの手法を用いて層間絶縁層を得ることができる。絶縁材料が、熱硬化性の絶縁材料を含む場合は、さらに加熱硬化させることが好ましい。

（工程ｅ）
（工程ｅ）は、図１２（ｅ）に示したように、前記層間絶縁層に第２の層間接続用のＩＶＨ（バイアホール）１０８を形成する工程であり、バイアホールの形成手段としては、一般的なレーザ穴あけ装置を使用することができる。レーザ穴あけ機で用いられるレーザの種類はＣＯ_２レーザ、ＹＡＧレーザ、エキシマレーザ等を用いることができるが、ＣＯ_２レーザが生産性及び穴品質の点で好ましい。また、ＩＶＨ径が３０μｍ未満の場合は、レーザ光を絞ることが可能なＹＡＧレーザが適している。また、層間絶縁層が有機溶剤等の薬液による化学エッチング加工が可能な材料の場合は、化学エッチングによってバイアホールを形成することもできる。

（工程ｆ）
（工程ｆ）は、図１２（ｆ）に示したように、前記第２の層間接続用のＩＶＨ（バイアホール）１０８が形成された層間絶縁層上に、第３の配線１０６ｃを形成する工程である。またＬ／Ｓ＝３５μｍ／３５μｍ以下の微細な配線を形成するプロセスとしては、前記したセミアディティブ法が好ましい。その際の工程は、層間絶縁層上に、該層間絶縁層と後述する配線３との接着力を確保するために、（工程ａ）と同様にして混合層を作製する。その後、蒸着法、スパッタリング法、めっき法などにより、シード層を形成する。その後、前述の方法で形成されたシード層上に、めっきレジストを必要なパターンに形成し、シード層を介して電解銅めっきにより配線を形成する。その後、めっきレジストを剥離し、最後にシード層をエッチング等により除去し、微細な配線が形成できる。なお、第２の配線は第２の層間接続端子１０３を含んでいる。シード層をエッチング等により除去することによって、微細な配線を形成した後、前記配線をエッチング用マスクとして、配線間の絶縁抵抗値が１ＧΩ以上になるように（工程ａ）と同様に混合層を除去する。

（工程ｄ）から（工程ｆ）までを繰り返して、図１２（ｇ）に示すように層間絶縁層１０４を２層以上形成してもよい。この場合、最外の層間絶縁層上に形成された層間接続端子が、外部接続端子１０７となる。

（工程ｇ）
（工程ｇ）は、図１２（ｇ）に示したように、外部接続端子以外の配線等を保護するための絶縁被覆１０９を形成する工程である。絶縁被覆材としては、ソルダレジストが一般的に用いられ、熱硬化型や紫外線硬化型のものが使用できるが、レジスト形状を精度良く仕上げることができる紫外線硬化型のものが好ましい。

（半導体チップ搭載基板の形状）
半導体チップ搭載基板２２の形状は、特に問わないが、図１７に示したようなフレーム形状にすることが好ましい。半導体チップ搭載基板の形状をこのようにすることで、半導体パッケージの組立てを効率よく行うことができる。以下、好ましいフレーム形状について詳細に説明する。

図１７に示したように、半導体パッケージ領域１３（１個の半導体パッケージとなる部分）を行及び列に各々複数個等間隔で格子状に配置したブロック２３を形成する。さらに、このようなブロックを複数個行及び列に形成する。図１７では、２個のブロックしか記載していないが、必要に応じて、ブロックも格子状に配置してもよい。ここで、半導体パッケージ領域間のスペース部の幅は、５０〜５００μｍが好ましく、１００〜３００μｍがより好ましい。さらに、後に半導体パッケージを切断するときに使用するダイサーのブレード幅と同じにするのが最も好ましい。

このように半導体パッケージ領域を配置することで、半導体チップ搭載基板の有効利用が可能になる。また、半導体チップ搭載基板の端部には、位置決めのマーク等１１を形成することが好ましく、貫通穴によるピン穴であることがより好ましい。ピン穴の形状や配置は、形成方法や半導体パッケージの組立て装置に合うように選択すればよい。

さらに、前記半導体パッケージ領域間のスペース部や前記ブロックの外側には補強パターン２４を形成することが好ましい。補強パターンは、別途作製し半導体チップ搭載基板と貼り合わせてもよいが、半導体パッケージ領域に形成される配線と同時に形成された金属パターンであることが好ましく、さらに、その表面には、配線と同様のニッケル、金などのめっきが施すか、絶縁被覆をすることがより好ましい。補強パターンが、このような金属の場合は、電解めっきの際のめっきリードとして利用することも可能である。また、ブロックの外側には、ダイサーで切断する際の切断位置合わせマーク２５を形成することが好ましい。このようにして、フレーム形状の半導体チップ搭載基板２２を作製することができる。

（半導体パッケージ）
図１３に、本発明のフリップチップタイプ半導体パッケージの実施形態の一例を断面模式図で示す。図１３に示したように、本発明の半導体パッケージは、上記本発明の半導体チップ搭載基板に、さらに半導体チップ１１１が搭載されているもので、半導体チップと半導体チップ接続端子とを接続バンプ１１２を用いてフリップチップ接続することによって電気的に接続して得ることができる。

さらに、これらの半導体パッケージには、図示するように、半導体チップと半導体チップ搭載基板の間をアンダーフィル材１１３で封止することが好ましい。アンダーフィル材の熱膨張係数は、半導体チップ及びコア基板１００の熱膨張係数と近似していることが好ましいがこれに限定したものではない。さらに好ましくは（半導体チップの熱膨張係数）≦（アンダーフィル材の熱膨張係数）≦（コア基板の熱膨張係数）である。さらに、半導体チップの搭載には異方導電性フィルム（ＡＣＦ）や導電性粒子を含まない接着フィルム（ＮＣＦ）を用いて行うこともできる。この場合は、アンダーフィル材で封止する必要がないため、より好ましい。さらに、半導体チップを搭載する際に超音波を併用すれば、電気的な接続が低温でしかも短時間で行えるため特に好ましい。

また、図１４には、ワイヤボンドタイプ半導体パッケージの実施形態の断面図を示した。半導体チップの搭載には、一般のダイボンドペーストも使用できるが、ダイボンドフィルム１１７を用いるのがより好ましい。半導体チップと半導体チップ接続端子との電気的な接続は金ワイヤ１１５を用いたワイヤボンドで行うのが一般的である。半導体チップの封止は、半導体用封止樹脂１１６をトランスファモールドで行うことができる。その場合、半導体チップの少なくともフェース面を半導体用封止樹脂で封止するが、封止領域は、必要な部分だけを封止しても良いが、図１４のように半導体パッケージ領域全体を封止するのが、より好ましい。これは、半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板において、基板と封止樹脂を同時にダイサー等で切断する場合、特に有効な方法である。

また、マザーボードとの電気的な接続を行うために、外部接続端子には、例えば、はんだボール１１４を用いることができる。はんだボールには、共晶はんだやＰｂフリーはんだが用いられる。はんだボールを外部接続端子に固着する方法としては、Ｎ_２リフロー装置を用いるのが一般的であるがこれに限定したものではない。

半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板においては、最後に、ダイサー等を用いて個々の半導体パッケージに切断する。

以下に、本発明を実施例に基づいて詳細に説明するが、本発明はこれに限定されるものではない。
（実施例１）
（工程ａ）
コア基板１００として０．４ｍｍ厚のソーダガラス基板（熱膨張係数１１ｐｐｍ／℃）を用意し、片面にスパッタリングにより２００ｎｍの銅薄膜を作製した後、電気銅めっきで１０μｍの厚さまでめっきを行った。なおスパッタリングは、ロードロック式スパッタリング装置型式ＳＩＨ−３５０−Ｔ０８（株式会社アルバック社製、商品名）を用いて、以下に示した条件１で行った。その後、第１の配線１０６ａとなる部分にエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして第１の配線１０６ａ（第１の層間接続端子１０１及び半導体チップ接続端子を含む）を形成した。
条件１
パワー：５００Ｗ
アルゴン流量：１００ＳＣＣＭ
真空度：７．０×１０^−１Ｐａ
基板温度：室温（２５℃）
成膜レート：５２ｎｍ／ｍｉｎ

（工程ｂ）
第１の配線が形成されたガラス基板の第１の配線と反対面から第１の層間接続端子に到達するまで、レーザで穴径５０μｍのＩＶＨ穴を形成した。レーザにはＹＡＧレーザＬＡＶＩＡ−ＵＶ２０００（住友重機械工業株式会社製、商品名）を使用し、周波数４ｋＨｚ、ショット数５０、マスク径０．４ｍｍの条件でＩＶＨ穴の形成を行った。得られたＩＶＨの穴に導電性ペーストＭＰ−２００Ｖ（日立化成工業株式会社製、商品名）を充填して、１６０℃３０分で硬化し、ガラス基板の第１の層間接続端子と電気的に接続し、第１の層間接続用ＩＶＨ（バイアホール）１０２を形成した。

（工程ｃ）
（工程ｂ）で形成された第１の層間接続用ＩＶＨ（バイアホール）１０２と電気的に接続するために、ガラス基板の、第１の配線と反対側の面にスパッタリングにより２００ｎｍの銅薄膜を作製した後、電気銅めっきで１０μｍの厚さまでめっきを行った。スパッタリングは、（工程ａ）と同様に行った。さらに、（工程ａ）と同様に第２の配線の形状にエッチングレジストを形成し、塩化第二鉄エッチング液を用い、エッチングして第２の配線１０６ｂ（第２の層間接続端子１０３を含む）を形成した。

（工程ｄ）
（工程ｃ）で形成した第２の配線側の面に、配線の表面処理として、２００ｍｌ／Ｌに調整した酸性脱脂液Ｚ−２００（ワールドメタル社製、商品名）に、液温５０℃で２分間浸漬した後、液温５０℃の水に２分間浸漬することにより湯洗し、さらに１分間水洗した。次いで、３．６Ｎの硫酸水溶液に１分間浸漬し、１分間水洗した後、黒化処理液ＨＩＳＴ−５００（日立化成工業株式会社製、商品名）に８５℃で３０秒間浸漬した。この後、５分間水洗し、還元処理液ＨＩＳＴ−１００（日立化成工業株式会社製、商品名）に４０℃で２分４０秒間浸漬し、さらに１０分間水洗を行った。この前処理工程を経た後に、酢酸によりｐＨ５に調整した水溶液に、アミノメチルトリメチルシランの濃度が０．５重量％となるように調整した水溶液に２５℃で、１０分間浸漬した。さらに水洗することなく、常温（２５℃）にて乾燥を行った。

次に、層間絶縁層１０４を次のように形成した。すなわち、シアネ―トエステル系樹脂組成物の絶縁材料ワニスをスピンコート法により、条件１５００ｒｐｍで、ガラス基板上に塗布し、厚み２０μｍの層間絶縁層を形成した後、常温（２５℃）から６℃／ｍｉｎの昇温速度で２３０℃まで加熱し、２３０℃で８０分間保持することにより熱硬化し、１５μｍの層間絶縁層を形成した。

（工程ｅ）
層間絶縁層１０４の表面から第２の層間接続用端子１０３に到達するまで、レーザで穴径５０μｍのＩＶＨ穴を形成した。レーザにはＹＡＧレーザＬＡＶＩＡ−ＵＶ２０００（住友重機械工業株式会社製、商品名）を使用し、周波数４ｋＨｚ、ショット数２０、マスク径０．４ｍｍの条件でＩＶＨ穴の形成を行った。

（工程ｆ）
混合層の形成工程として、第３の配線１０６ｃと（工程ｄ）で形成した層間絶縁層１０４の接着力を確保するために、逆スパッタリングによって、層間絶縁層表面にシアネ―トエステル系樹脂組成物（絶縁材料）と金属の混合層を作製した。混合層の形成はＸＰＳ（Ｘ線光電子分光分析法）やＳＩＭＳ（２次イオン質量分析法）を用いて分析することによって観察した。混合層は、金属の濃度が表面において１ａｔｏｍ％であり、連続的に減少しており、１μｍの深さでは、０．１ａｔｏｍ％であり、１μｍの深さまで混合層として認められたが、層間絶縁層の金属の濃度は、更に２μｍの深さまで連続的に減少していることを確認した。なお混合層中の金属は、主にクロムであった。逆スパッタリングは、ロードロック式スパッタリング装置型式ＳＩＨ−３５０−Ｔ０８（株式会社アルバック社製、商品名）を用いて、以下に示した条件２で行った。
条件２
パワー：５００Ｗ
アルゴン流量：１００ＳＣＣＭ
真空度：７．０×１０^−１Ｐａ
基板温度：室温（２５℃）
処理時間：１０分

次にスパッタリングにより、下地金属クロム層１０ｎｍを作製し、さらに真空中から取り出すことなくスパッタリングにより、銅層２００ｎｍを作製することによってシード層を形成した。スパッタリングは、ロードロック式スパッタリング装置型式ＳＩＨ−３５０−Ｔ０８（株式会社アルバック社製、商品名）を用いて以下に示した条件３で行った。
条件３
（クロム）
パワー：５００Ｗ
アルゴン流量：１００ＳＣＣＭ
真空度：７．０×１０^−１Ｐａ
基板温度：室温（２５℃）
成膜レート：３４ｎｍ／ｍｉｎ
（銅）
パワー：５００Ｗ
アルゴン流量：１００ＳＣＣＭ
真空度：７．０×１０^−１Ｐａ
基板温度：室温（２５℃）
成膜レート：５２ｎｍ／ｍｉｎ

次に、めっきレジストＡＺ９２４５（クラリアント・ジャパン株式会社製、商品名）を用い、スピンコート法で薄膜銅層上に、膜厚８μｍのめっきレジスト層を形成した。その後、８００ｍＪ／ｃｍ^２の条件で露光し、現像液ＡＺ４００Ｋデベロッパー（クラリアント・ジャパン株式会社製、商品名）用いて２３℃で６分間浸漬揺動し、最小Ｌ／Ｓ＝５μｍ／５μｍの回路レジストパターンを形成した。その後、硫酸銅めっき液を用いてパターン銅めっきを５μｍ行った。めっきレジストの剥離は、Ｎメチル２−ピロリドンを用いて室温（２５℃）で１分間浸漬し除去した。シード層のクイックエッチングには、銅層のエッチングはＣＰＥ−７００（三菱瓦斯化学株式会社製、商品名）の５倍希釈液を用いて、３０℃で３０秒間浸漬揺動することにより、除去した。クロム層のクイックエッチングはフェリシアン化カリウム３００ｇ／Ｌ、水酸化カリウム５０ｇ／Ｌの組成のエッチング液で、３０℃で３０秒間浸漬揺動することにより除去することにより、配線を形成した。

次に、混合層の除去工程として、混合層を、配線をエッチング用マスクとしてＲＩＥ法を行うことによって２μｍの深さだけエッチングした。この際のエッチングは、混合層だけでなく層間絶縁層の一部も除去した。ＲＩＥ法はＲＩＥ装置型式ＣＳＥ−１１１０（株式会社アルバック社製、商品名）を用いて、条件４で行った。またＲＩＥ法を用いたことにより、異方性エッチング（異方的な除去）が可能となり、アンダーカットが発生せず、混合層は、配線間の幅（スペース）のみ除去された。
条件４
パワー：１２５Ｗ
使用ガスと流量：アルゴン；１７．５ＳＣＣＭ、酸素；５０ＳＣＣＭ
基板温度：室温（２５℃）
真空度：１０Ｐａ
エッチングレート：１７０ｎｍ／ｍｉｎ

（工程ｇ）
この後、（工程ｄ）〜（工程ｆ）までを再度繰り返し、層間絶縁層及び外部接続端子１０７を含む最外層の配線をさらに一層形成し、最後に絶縁被覆１０９であるソルダレジストを形成して、図１１（１パッケージ分の断面図）、図１５（１パッケージ分の平面図）、及び図１７（半導体チップ搭載基板全体図）に示すようなファン−インタイプＢＧＡ用半導体チップ搭載基板を作製した。

（工程ｈ）
前記（工程ａ）〜（工程ｇ）により作製された半導体チップ搭載基板の半導体チップ搭載領域に、接続バンプ１１２の形成された半導体チップ１１１を、フリップチップボンダを用いて超音波を印加しながら必要な数だけ搭載した。さらに、半導体チップ搭載基板と半導体チップの隙間に、半導体チップ端部からアンダーフィル材１１３を注入し、オーブンを用いて８０℃で１時間の１次硬化及び１５０℃で４時間の２次硬化を行った。次に、外部接続端子に直径０．４５ｍｍの鉛・錫共晶はんだボール１１４をＮ_２リフロー装置で融着した。最後に、幅２００μｍのブレードを装着したダイサーで半導体チップ搭載基板を切断し、図１３に示す半導体パッケージを作製した。

（実施例２）
（工程ｆ）において、混合層の除去工程として、ＲＩＥ法を行う代わりに、真空プラズマエッチングを施した。それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した。真空プラズマエッチングはプラズマリアクター装置型式ＰＲ−５０１Ａ（ヤマト科学株式会社製、商品名）を用いて条件５で行った。この際のエッチングも、混合層だけでなく層間絶縁層の一部も除去した。なお、真空プラズマエッチングは等方性エッチング法であるために、オーバーエッチングしすぎるとアンダーカットにより配線の剥離が発生する。このため、エッチング深さを１．５μｍにした。
条件５
パワー：３００Ｗ
使用ガスと流量：ＣＦ_４；２０ＳＣＣＭ、酸素；５０ＳＣＣＭ
基板温度：室温（２５℃）
真空度：１００Ｐａ
エッチングレート：３００ｎｍ／ｍｉｎ

（実施例３）
（工程ｆ）において、配線間の絶縁抵抗試験を行うことが可能なように、露光の際のマスクを変えることによって、配線長が３ｍｍ、Ｌ／Ｓ＝５μｍ／５μｍ、７μｍ／７μｍ、１０μｍ／１０μｍ、１５μｍ／１５μｍのくし型パターン配線をそれぞれ２５対形成した。それ以外の工程は実施例１と同様にして、絶縁抵抗試験用基板を作製した。また（工程ｆ）において、銅配線のピール強度の測定を行うことが可能なように、露光の際のマスクを変えることによって、配線幅が１０ｍｍで、パターン銅めっき厚が１８μｍのパターン配線を形成した。それ以外の工程は実施例１と同様にして、ピール強度の測定用基板を作製した。

（実施例４）
（工程ｆ）において、配線間の絶縁抵抗試験を行うことが可能なように、露光の際のマスクを変えることによって、配線長が３ｍｍ、Ｌ／Ｓ＝５μｍ／５μｍ、７μｍ／７μｍ、１０μｍ／１０μｍ、１５μｍ／１５μｍのくし型パターン配線をそれぞれ２５対形成した。それ以外の工程は実施例２と同様にして、絶縁抵抗試験用基板を作製した。また（工程ｆ）において、銅配線のピール強度の測定を行うことが可能なように、露光の際のマスクを変えることによって、配線幅が１０ｍｍで、パターン銅めっき厚が１８μｍのパターン配線を形成した。それ以外の工程は実施例２と同様にして、ピール強度の測定用基板を作製した。

（比較例１）
（工程ｆ）において、混合層の除去工程を行なわなかった以外は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した。

（比較例２）
（工程ｆ）において、混合層の形成工程及び混合層の除去工程を行なわなかった以外は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した。

（比較例３）
（工程ｆ）において、混合層の除去工程を行なわなかった以外は実施例３と同様にして、絶縁抵抗試験用基板及びピール強度の測定用基板を作製した。

（比較例４）
（工程ｆ）において、混合層の形成工程及び混合層の除去工程を行なわなかった以外は実施例３と同様にして、絶縁抵抗試験用基板及びピール強度の測定用基板を作製した。

以上のように作製した実施例１〜２および比較例１〜２に対し、以下の半導体パッケージの信頼性試験を行い、結果を表１に示した。また、実施例３〜４および比較例３〜４に対し、配線間の絶縁抵抗試験を行い、結果を表２〜５に示した。また実施例３〜４および比較例３〜４に対し、銅配線のピール強度の測定試験を行い、結果を表６に示した。

（半導体パッケージの信頼性試験）
実施例１〜２および比較例１〜２の半導体パッケージを、１２１℃、２気圧飽和、２時間の条件で吸湿処理を行った後、到達温度２４０℃、長さ２ｍのリフロー炉に０．５ｍ／分の条件で流し、２２個のサンプルをリフローし、クラックの発生を調べ、発生した場合をＮＧとした。結果を表１に示した。

（絶縁抵抗試験）
実施例３〜４および比較例３〜４によって作製した絶縁抵抗試験用基板を用いて、くし型パターンの配線間の絶縁抵抗試験をそれぞれ試料数４個で行った。なお絶縁抵抗試験には、デジタルマルチメータ型式３４５７Ａ（株式会社ヒューレットパッカード社製、商品名）を使用した。それぞれの絶縁抵抗の測定結果について、表２（Ｌ／Ｓ＝５μｍ／５μｍ）、表３（Ｌ／Ｓ＝７μｍ／７μｍ）、表４（Ｌ／Ｓ＝１０μｍ／１０μｍ）、表５（１５μｍ／１５μｍ）に示した。なお、測定結果の単位はΩであり、１ＧΩ以上の結果が得られたものについては＞１０^９と示した。

（銅配線のピール強度の測定試験）
実施例３〜４および比較例３〜４によって作製したピール強度の測定用基板を用いて、ピール強度（銅配線引き剥がし強度）の測定試験を行った。結果を表６に示した。

実施例１〜４に示したように、本発明の場合、配線間の絶縁抵抗値は１ＧΩ以上であり、また、半導体パッケージの信頼性試験においてもクラックは発生しなかった。それに対して、比較例２、４に示したように、混合層を形成することなく半導体パッケージを作製した場合は、配線間の絶縁抵抗試値は良好であったものの、半導体パッケージの信頼性試験において、すべてのサンプルでクラックが発生し、またピール強度（銅配線引き剥がし強度）も０．２ｋＮ／ｍ以下と低かった。また、比較例３に示したように、混合層を形成しても、本発明を用いて配線間の混合層を１ＧΩ以上になるように除去しなかった場合、配線間の絶縁抵抗値はいずれにおいても１ｋΩ以下と低く、不良となった。従って、本発明のとおり、混合層を形成することで層間絶縁層と配線の接着性（ピール強度）が良好になり、配線を形成した後に上記配線をエッチング用マスクとして混合層を除去することによって、配線間の絶縁信頼性も確保できる。これによって、微細な配線を有する信頼性の高い配線基板（マザーボード、半導体チップ搭載基板）と半導体パッケージが製造できる。

混合層を除去する前の配線と混合層と層間絶縁層の断面構造図。 本発明を用いて混合層を除去した後の配線部分の一例を示す断面構造図（異方性エッチングを行い、配線間の絶縁抵抗値が１ＧΩ以上になるように混合層の一部を除去した場合）。 本発明を用いて混合層を除去した後の配線部分の一例を示す断面構造図（異方性エッチングを行い、混合層をすべて除去した場合）。 本発明を用いて混合層を除去した後の配線部分の一例を示す断面構造図（異方性エッチングを行い、オーバーエッチングによって混合層だけでなく層間絶縁層の一部も除去した場合）。 本発明を用いて混合層を除去した後の配線部分の一例を示す断面構造図（異方性エッチングを行い、配線間の絶縁抵抗値が１ＧΩ以上になるように混合層の一部を除去し、若干アンダーカットが発生している場合）。 本発明を用いて混合層を除去した後の配線部分の一例を示す断面構造図（異方性エッチングを行い、混合層をすべて除去し、若干アンダーカットが発生している場合）。 本発明を用いて混合層を除去した後の配線部分の一例を示す断面構造図（異方性エッチングを行い、オーバーエッチングによって混合層だけでなく層間絶縁層の一部も除去し、若干アンダーカットが発生している場合）。 本発明を用いて混合層を除去した後の配線部分の一例を示す断面構造図（等方性エッチングを行い、配線間の絶縁抵抗値が１ＧΩ以上になるように混合層の一部を除去し、アンダーカットが発生している場合）。 本発明を用いて混合層を除去した後の配線部分の一例を示す断面構造図（等方性エッチングを行い、混合層をすべて除去し、若干アンダーカットが発生している場合）。 本発明を用いて混合層を除去した後の配線部分の一例を示す断面構造図（等方性エッチングを行い、オーバーエッチングによって混合層だけでなく層間絶縁層の一部も除去し、若干アンダーカットが発生している場合）。 本発明の一実施形態が適用される半導体チップ搭載基板の断面図。 （ａ）〜（ｇ）は本発明の半導体チップ搭載基板の製造方法の一実施形態を示す工程図。 本発明の一実施形態が適用されるフリップチップタイプ半導体パッケージの断面図。 本発明の一実施形態が適用されるワイヤボンドタイプ半導体パッケージの断面図。 本発明のファン−インタイプ半導体チップ搭載基板の平面図。 本発明のファン−アウトタイプ半導体チップ搭載基板の平面図。 本発明の半導体チップ搭載基板のフレーム形状を表す平面図。 本発明の一実施形態が適用される半導体チップ搭載基板の断面図。

符号の説明

１ 配線
２ 混合層
３ 層間絶縁層
１１ 位置決めマーク（位置合わせ用ガイド穴）
１３ 半導体パッケージ領域
１４ ダイボンドフィルム接着領域（フリップチップタイプ）
１５ 半導体チップ搭載領域（フリップチップタイプ）
１６ 半導体チップ接続端子
１７ ダイボンドフィルム接着領域（ワイヤボンドタイプ）
１８ 半導体チップ搭載領域（ワイヤボンドタイプ）
１９ 外部接続端子
２０ 展開配線
２１ ダミーパターン
２２ 半導体チップ搭載基板
２３ ブロック
２４ 補強パターン
２５ 切断位置合わせマーク
１００ コア基板
１０１ 第１の層間接続端子
１０２ 第１の層間接続用ＩＶＨ（バイアホール）
１０３ 第２の層間接続端子
１０４ 層間絶縁層
１０５ 第３の層間接続用ＩＶＨ（バイアホール）
１０６ａ 第１の配線
１０６ｂ 第２の配線
１０６ｃ 第３の配線
１０７ 外部接続端子
１０８ 第２の層間接続用ＩＶＨ（バイアホール）
１０９ 絶縁被覆
１１１ 半導体チップ
１１２ 接続バンプ
１１３ アンダーフィル材
１１４ はんだボール
１１５ 金ワイヤ
１１６ 半導体用封止樹脂
１１７ ダイボンドフィルム

Claims (12)

1. 層間絶縁層と配線が一層以上形成された配線基板であって、少なくとも前記配線の一層において、配線と層間絶縁層の間に、金属と絶縁材料を含む混合層を有し、かつ配線間の絶縁抵抗値が１ＧΩ以上となるように前記配線間の前記混合層が除去されていることを特徴とする配線基板。
2. 前記混合層の除去が、前記配線をエッチング用マスクとして、ドライプロセスを含む少なくとも一つ以上の処理で行われたことを特徴とする請求項１に記載の配線基板。
3. 前記混合層は、配線間において異方的に除去されていることを特徴とする請求項１また２に記載の配線基板。
4. 前記層間絶縁層は、熱硬化性の絶縁材料が主成分であることを特徴とする請求項１〜３のいずれかに記載の配線基板。
5. 請求項１〜４のいずれかに記載の配線基板を用いた半導体チップ搭載基板であって、前記配線基板が少なくとも２層以上の配線層を有し、かつ前記配線基板の一方の表面には半導体チップ接続端子が、他方の表面には外部接続端子が形成されていることを特徴とする半導体チップ搭載基板。
6. 層間絶縁層と配線が一層以上形成された配線基板の製造方法であって、層間絶縁層を形成する工程、層間絶縁層表面に金属と絶縁材料を含む混合層を形成する工程、混合層表面に配線を形成する工程、配線間の絶縁抵抗値が１ＧΩ以上となるように前記配線間の前記混合層を除去する工程を含む配線基板の製造方法。
7. 前記混合層を除去する工程が、前記配線をエッチング用マスクとして、ドライプロセスを含む少なくとも一つ以上の処理によって行われる工程である請求項６に記載の配線基板の製造方法。
8. 前記混合層を除去する工程が、配線間の前記混合層を異方的に除去する工程である請求項６または７に記載の配線基板の製造方法。
9. 前記層間絶縁層が、熱硬化性の絶縁材料を主成分とする層間絶縁層である請求項６〜８のいずれかに記載の配線基板の製造方法。
10. 請求項１〜４のいずれかに記載の配線基板又は請求項６〜９のいずれかに記載の配線基板の製造方法により製造された配線基板を用いた半導体チップ搭載基板の製造方法であって、前記配線基板に少なくとも２層以上の配線層を形成する工程、前記配線基板の一方の表面に半導体チップ接続端子を形成する工程、前記配線基板の他方の表面に外部接続端子を形成する工程を含む半導体チップ搭載基板の製造方法。
11. 請求項５記載の半導体チップ搭載基板又は請求項１０記載の半導体チップ搭載基板の製造方法で製造された半導体チップ搭載基板と、前記半導体チップ搭載基板に搭載された半導体チップと、前記半導体チップを封止する樹脂から構成される半導体パッケージ。
12. 請求項５記載の半導体チップ搭載基板又は請求項１０記載の半導体チップ搭載基板の製造方法で製造された半導体チップ搭載基板を用いた半導体パッケージの製造方法であって、前記半導体チップ搭載基板を準備する工程、前記半導体チップ搭載基板に半導体チップを搭載する工程、前記半導体チップを樹脂で封止する工程を含む半導体パッケージの製造方法。
    
    
    

Images