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JP2006066714A - Transistor - Google Patents

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JP2006066714A
JP2006066714A JP2004248829A JP2004248829A JP2006066714A JP 2006066714 A JP2006066714 A JP 2006066714A JP 2004248829 A JP2004248829 A JP 2004248829A JP 2004248829 A JP2004248829 A JP 2004248829A JP 2006066714 A JP2006066714 A JP 2006066714A
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JP
Japan
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emitter
base
transistor
electrode
bonding pad
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Application number
JP2004248829A
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Japanese (ja)
Inventor
Akira Yoshii
亮 吉井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to JP2004248829A priority Critical patent/JP2006066714A/en
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a transistor which is capable of keeping superior transistor characteristics without complicating manufacturing steps, and further is capable of being small-sized. <P>SOLUTION: In a transistor (1), a base electrode (15) and an emitter electrode (17) are mutually separately formed within the same plane, a plurality of emitter regions (13) are approximately equally distributively disposed, and a base bonding pad region (18) and an emitter bonding pad region (19) are provided, respectively, as wire bonding regions in the base electrode (15) and the emitter electrode (17). Right under the base bonding pad region (18) and the emitter bonding pad region (19), bonding spots of a part of the plurality of emitter regions (13) and a base layer 12 are disposed. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、トランジスタに関する。   The present invention relates to a transistor.

近年、電子機器の小型化及び高機能化に伴い、電子機器の中に組み込まれるトランジスタに関しても小型化及び高機能化が要望されている。元来、トランジスタの電極構造としては、ベース電極とエミッタ電極とが同一面内において互いに分離して形成された所謂単層電極構造が一般的であったが、より小型化及び高機能化されたトランジスタを実現するために、ベース電極とエミッタ電極とが絶縁層を介して積層された所謂二層電極構造のトランジスタが、例えば特許文献１等に提案されている。   In recent years, with the miniaturization and high functionality of electronic devices, there has been a demand for miniaturization and high functionality of transistors incorporated in electronic devices. Originally, as a transistor electrode structure, a so-called single-layer electrode structure in which a base electrode and an emitter electrode are separated from each other in the same plane is generally used. In order to realize a transistor, a transistor having a so-called two-layer electrode structure in which a base electrode and an emitter electrode are stacked via an insulating layer has been proposed in, for example, Patent Document 1.

図５〜図７は、特許文献１に提案された二層電極構造のトランジスタの説明図である。このうち、図５は、電極構造を除外したトランジスタの構造を示しており、図５Ａはトランジスタの上面図、図５Ｂは図５ＡのV−V線断面図、図５Ｃは図５ＡのVI−VI線断面図である。また、図６はトランジスタのベース電極上においてワイヤーボンディングされた部分の断面図であり、図７はトランジスタのエミッタ電極上においてワイヤーボンディングされた部分の断面図である。   5 to 7 are explanatory diagrams of a transistor having a two-layer electrode structure proposed in Patent Document 1. FIG. 5 shows the structure of the transistor excluding the electrode structure. FIG. 5A is a top view of the transistor, FIG. 5B is a cross-sectional view taken along the line V-V in FIG. 5A, and FIG. It is line sectional drawing. FIG. 6 is a cross-sectional view of a portion wire-bonded on the base electrode of the transistor, and FIG. 7 is a cross-sectional view of a portion wire-bonded on the emitter electrode of the transistor.

図５Ａ〜Ｃに示すように、トランジスタ１００は、第１導電型のコレクタ層１０１と、コレクタ層１０１上に形成された第２導電型のベース層１０２と、ベース層１０２の表面に形成されたメッシュ状の溝部１０２ａに埋設された第１導電型のエミッタ領域１０３とを備えている。即ち、トランジスタ１００は、エミッタ領域１０３がメッシュ状に形成されている（以降、この構造を「メッシュエミッタ構造」という）。なお、本明細書において、「第１導電型」とは、Ｐ型またはＮ型のことを指し、「第２導電型」とは、「第１導電型」と逆の導電型を指す。例えば、「第１導電型」がＰ型の場合、「第２導電型」はＮ型となる。   As shown in FIGS. 5A to 5C, the transistor 100 is formed on the surface of the first conductivity type collector layer 101, the second conductivity type base layer 102 formed on the collector layer 101, and the surface of the base layer 102. And a first conductivity type emitter region 103 embedded in the mesh-shaped groove 102a. That is, in the transistor 100, the emitter region 103 is formed in a mesh shape (hereinafter, this structure is referred to as “mesh emitter structure”). In the present specification, “first conductivity type” refers to P type or N type, and “second conductivity type” refers to a conductivity type opposite to “first conductivity type”. For example, when the “first conductivity type” is P type, the “second conductivity type” is N type.

また、トランジスタ１００は、上記構成に加え、図６に示すように、ベース層１０２及びエミッタ領域１０３の表面に形成された絶縁皮膜１０４と、ベース層１０２上の絶縁皮膜１０４の一部に設けられたベースコンタクト穴１０５と、エミッタ領域１０３上の絶縁皮膜１０４の一部に設けられたエミッタコンタクト穴１０６と、ベースコンタクト穴１０５を埋めるようにしてベース層１０２及び絶縁皮膜１０４の一部上に設けられた第１ベース電極１１１と、エミッタコンタクト穴１０６を埋めるようにしてエミッタ領域１０３及び絶縁皮膜１０４の一部上に設けられた第１エミッタ電極１１２と、各々の第１ベース電極１１１間を繋ぐ第２ベース電極１１４と、第２ベース電極１１４と第１エミッタ電極１１２との間の電気的絶縁を保つ層間絶縁膜１１３ａとを備えている。そして、第２ベース電極１１４上においてワイヤーボンディングする際は、第２ベース電極１１４上の表面領域の一部であるベースボンディングパッド領域にボンディングワイヤー１１０ａを圧着する。   In addition to the above structure, the transistor 100 is provided on the insulating film 104 formed on the surfaces of the base layer 102 and the emitter region 103 and a part of the insulating film 104 on the base layer 102 as shown in FIG. The base contact hole 105, the emitter contact hole 106 provided in a part of the insulating film 104 on the emitter region 103, and the base layer 102 and a part of the insulating film 104 provided so as to fill the base contact hole 105. The first base electrode 111 thus formed, the first emitter electrode 112 provided on a part of the emitter region 103 and the insulating film 104 so as to fill the emitter contact hole 106, and each first base electrode 111 are connected. Maintaining electrical insulation between the second base electrode 114 and the second base electrode 114 and the first emitter electrode 112 And an interphase insulating film 113a. When wire bonding is performed on the second base electrode 114, the bonding wire 110a is pressure-bonded to the base bonding pad region that is a part of the surface region on the second base electrode 114.

更に、トランジスタ１００は、図７に示すように、各々の第１エミッタ電極１１２（図中では１つのみ図示）間を繋ぐ第２エミッタ電極１１５と、第２エミッタ電極１１５と第１ベース電極１１１との間の電気的絶縁を保つ層間絶縁膜１１３ｂとを備えている。そして、第２エミッタ電極１１５上においてワイヤーボンディングする際は、第２エミッタ電極１１５上の表面領域の一部であるエミッタボンディングパッド領域にボンディングワイヤー１１０ｂを圧着する。   Further, as shown in FIG. 7, the transistor 100 includes a second emitter electrode 115, a second emitter electrode 115, and a first base electrode 111 that connect the first emitter electrodes 112 (only one is shown in the figure). And an interlayer insulating film 113b that keeps electrical insulation between them. When wire bonding is performed on the second emitter electrode 115, the bonding wire 110 b is pressure-bonded to an emitter bonding pad region that is a part of the surface region on the second emitter electrode 115.

以上のように構成されたトランジスタ１００は、各電極上でワイヤーボンディングされた状態において、図６に示すように、ベース層１０２が、第１ベース電極１１１と第２ベース電極１１４とを介して、ボンディングワイヤー１１０ａと電気的に接続され、更に、図７に示すように、エミッタ領域１０３が、第１エミッタ電極１１２と第２エミッタ電極１１５とを介して、ボンディングワイヤー１１０ｂと電気的に接続されている。   In the transistor 100 configured as described above, the base layer 102 is interposed between the first base electrode 111 and the second base electrode 114 as shown in FIG. As shown in FIG. 7, the emitter region 103 is electrically connected to the bonding wire 110b via the first emitter electrode 112 and the second emitter electrode 115, as shown in FIG. Yes.

トランジスタ１００は、従来の単層電極構造のトランジスタにおいて設けられていたワイヤーボンディング用の不活性領域、即ち、エミッタ領域とベース層との接合箇所が存在しない領域を設けていないため、小型化が可能となる上、トランジスタの全面に活性領域（エミッタ領域とベース層との接合箇所）が配置されていることから、効率良く均一に電流が流れるため、スイッチング特性や電流増幅率ｈFEにおけるリニアリティー特性等のトランジスタ特性が向上する。
特開平８−３０６７０１号公報 The transistor 100 does not have an inactive region for wire bonding that is provided in a conventional transistor having a single-layer electrode structure, that is, a region where there is no junction between the emitter region and the base layer, and thus can be reduced in size. In addition, since the active region (junction between the emitter region and the base layer) is arranged on the entire surface of the transistor, current flows efficiently and uniformly, so switching characteristics and linearity characteristics at the current amplification factor h FE, etc. This improves the transistor characteristics.
JP-A-8-306701

しかし、特許文献１に提案されたトランジスタは、二層電極構造を採用するため、トランジスタの製造工程が複雑化し、歩留りが悪化するおそれがある。また、ワイヤーボンディング時の衝撃等によって層間絶縁膜にクラックが入り、エミッタ電極とベース電極との間の電気的絶縁の信頼性が悪化するおそれがある。   However, since the transistor proposed in Patent Document 1 adopts a two-layer electrode structure, the manufacturing process of the transistor is complicated, and the yield may be deteriorated. In addition, the interlayer insulating film may crack due to impact during wire bonding, and the reliability of electrical insulation between the emitter electrode and the base electrode may be deteriorated.

本発明は、前記従来の課題を解決するもので、製造工程を複雑化させずに良好なトランジスタ特性を保持できる上、小型化が可能なトランジスタを提供する。   The present invention solves the above-described conventional problems, and provides a transistor that can maintain good transistor characteristics without complicating the manufacturing process and can be miniaturized.

本発明のトランジスタは、第一導電型のコレクタ層と、前記コレクタ層上に形成された第二導電型のベース層と、前記ベース層の表面に形成された複数の凹部に埋設された複数の第一導電型のエミッタ領域と、前記ベース層に電気的に接続されたベース電極と、複数の前記エミッタ領域の少なくとも一部に電気的に接続されたエミッタ電極とを有するトランジスタであって、
前記ベース電極と前記エミッタ電極とは、同一面内において互いに分離して形成され、
複数の前記エミッタ領域は、ほぼ均等に分散して配置され、
前記ベース電極及び前記エミッタ電極には、ワイヤーボンディング用の領域として、それぞれベースボンディングパッド領域及びエミッタボンディングパッド領域が設けられ、
前記ベースボンディングパッド領域及び前記エミッタボンディングパッド領域のそれぞれの直下には、複数の前記エミッタ領域の一部と前記ベース層との接合箇所が配置されていることを特徴とする。 The transistor of the present invention includes a first conductivity type collector layer, a second conductivity type base layer formed on the collector layer, and a plurality of embedded in a plurality of recesses formed on the surface of the base layer. A transistor having an emitter region of a first conductivity type, a base electrode electrically connected to the base layer, and an emitter electrode electrically connected to at least a part of the plurality of emitter regions,
The base electrode and the emitter electrode are formed separately from each other in the same plane,
The plurality of emitter regions are arranged substantially evenly distributed,
The base electrode and the emitter electrode are provided with a base bonding pad region and an emitter bonding pad region, respectively, as regions for wire bonding,
Immediately below each of the base bonding pad region and the emitter bonding pad region, a junction between a part of the plurality of emitter regions and the base layer is disposed.

本発明のトランジスタは、単層電極構造を採用しており、製造工程が複雑化しないため、例えば製造工程での歩留りの悪化を防止できる。また、単層電極構造であるため層間絶縁膜が不要となり、エミッタ電極とベース電極との間の電気的絶縁の信頼性を良好に維持することができる上、複数のエミッタ領域が、ほぼ均等に分散して配置されていることから、効率良く均一に電流が流れるため、スイッチング特性や電流増幅率ｈFEにおけるリニアリティー特性が向上し、良好なトランジスタ特性を保持できる。また、ベースボンディングパッド領域及びエミッタボンディングパッド領域のそれぞれの直下にも、エミッタ領域とベース層との接合箇所が配置されていることから、小型化が可能となる。 Since the transistor of the present invention employs a single-layer electrode structure and the manufacturing process is not complicated, it is possible to prevent, for example, deterioration of the yield in the manufacturing process. In addition, since it has a single-layer electrode structure, an interlayer insulating film is not required, the electrical insulation reliability between the emitter electrode and the base electrode can be maintained satisfactorily, and a plurality of emitter regions are substantially evenly distributed. Since the current flows efficiently and uniformly, the switching characteristics and the linearity characteristics in the current amplification factor h FE are improved, and good transistor characteristics can be maintained. In addition, since the junction region between the emitter region and the base layer is disposed immediately below the base bonding pad region and the emitter bonding pad region, the size can be reduced.

本発明のトランジスタは、第一導電型のコレクタ層と、コレクタ層上に形成された第二導電型のベース層と、ベース層の表面に形成された複数の凹部に埋設された複数の第一導電型のエミッタ領域と、ベース層に電気的に接続されたベース電極と、複数のエミッタ領域の少なくとも一部に電気的に接続されたエミッタ電極とを有する。そして、ベース電極とエミッタ電極とは、同一面内において互いに分離して形成されている。即ち、本発明のトランジスタは、単層電極構造を採用している。なお、本発明のトランジスタは、第一導電型のコレクタ層として例えばＰ型のコレクタ層を用いた場合、ＰＮＰ型のトランジスタとなり、第一導電型のコレクタ層として例えばＮ型のコレクタ層を用いた場合、ＮＰＮ型のトランジスタとなる。   The transistor of the present invention includes a first conductive type collector layer, a second conductive type base layer formed on the collector layer, and a plurality of first embedded in a plurality of recesses formed on the surface of the base layer. A conductive type emitter region; a base electrode electrically connected to the base layer; and an emitter electrode electrically connected to at least a part of the plurality of emitter regions. The base electrode and the emitter electrode are formed separately from each other in the same plane. That is, the transistor of the present invention employs a single layer electrode structure. The transistor of the present invention is a PNP transistor when, for example, a P-type collector layer is used as the first conductivity type collector layer, and an N-type collector layer is used as the first conductivity type collector layer. In this case, an NPN transistor is formed.

そして、本発明のトランジスタは、複数のエミッタ領域が、ほぼ均等に分散して配置されている。例えば、ベース層の表面に形成された複数の前記凹部がマトリクス状に配置され、前記凹部のそれぞれにエミッタ領域が埋設された構成が例示できる。これにより、効率良く均一に電流が流れるため、スイッチング特性や電流増幅率ｈFEにおけるリニアリティー特性が向上し、良好なトランジスタ特性を保持できる。なお、「ほぼ均等に分散」とは、例えば、隣り合うエミッタ領域間の距離のバラツキが２割以下、好ましくは１割以下となる場合をいう。また、ベース電極及びエミッタ電極には、ワイヤーボンディング用の領域として、それぞれベースボンディングパッド領域及びエミッタボンディングパッド領域が設けられ、ベースボンディングパッド領域及びエミッタボンディングパッド領域のそれぞれの直下には、複数のエミッタ領域の一部とベース層との接合箇所が配置されている。即ち、ベースボンディングパッド領域及びエミッタボンディングパッド領域のそれぞれの直下にも活性領域を設けるため、小型化が可能となる。 In the transistor of the present invention, a plurality of emitter regions are arranged almost uniformly. For example, a configuration in which a plurality of the recesses formed on the surface of the base layer are arranged in a matrix and an emitter region is embedded in each of the recesses can be exemplified. Thus, for efficiently and uniformly current flows, improved linearity characteristics in the switching characteristics and current amplification factor h FE, can hold good transistor characteristics. “Almost uniformly distributed” means, for example, a case where the variation in the distance between adjacent emitter regions is 20% or less, preferably 10% or less. The base electrode and the emitter electrode are provided with a base bonding pad region and an emitter bonding pad region, respectively, as wire bonding regions. A plurality of emitters are provided immediately below the base bonding pad region and the emitter bonding pad region. A joint portion between a part of the region and the base layer is disposed. That is, since the active region is provided immediately below the base bonding pad region and the emitter bonding pad region, the size can be reduced.

また、本発明のトランジスタは、ベースボンディングパッド領域の直下のエミッタ領域が、エミッタ電極と電気的に接続されていない構成としてもよい。この構成によれば、ベースボンディングパッド領域の直下のエミッタ領域とエミッタ電極とを電気的に接続するための導通路等を形成する必要がなくなるため、トランジスタの製造工程が簡易化する。   The transistor of the present invention may have a configuration in which the emitter region directly below the base bonding pad region is not electrically connected to the emitter electrode. According to this configuration, it is not necessary to form a conduction path or the like for electrically connecting the emitter region directly below the base bonding pad region and the emitter electrode, thereby simplifying the transistor manufacturing process.

以下、本発明の実施形態について図面を参照して説明する。参照する図１は、電極構造を除外した本発明の一実施形態に係るトランジスタの構造を示しており、図１Ａはトランジスタの上面図、図１Ｂは図１ＡのI−I線断面図、図１Ｃは図１ＡのII−II線断面図である。また、図２は、本発明の一実施形態に係るトランジスタの電極構造の説明図で、図２Ａはベースボンディングパッド領域側の構造を示し、図２Ｂはエミッタボンディングパッド領域側の構造を示す。また、図３は、本発明の一実施形態に係るトランジスタのベース電極上においてワイヤーボンディングされた部分の断面図であり、図４は、本発明の一実施形態に係るトランジスタのエミッタ電極上においてワイヤーボンディングされた部分の断面図である。   Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 to be referred to shows a structure of a transistor according to an embodiment of the present invention excluding an electrode structure. FIG. 1A is a top view of the transistor, FIG. 1B is a cross-sectional view taken along a line I-I in FIG. FIG. 2B is a sectional view taken along line II-II in FIG. 1A. 2A and 2B are explanatory views of the electrode structure of the transistor according to one embodiment of the present invention. FIG. 2A shows the structure on the base bonding pad region side, and FIG. 2B shows the structure on the emitter bonding pad region side. FIG. 3 is a cross-sectional view of a portion wire-bonded on the base electrode of the transistor according to an embodiment of the present invention, and FIG. 4 illustrates a wire on the emitter electrode of the transistor according to an embodiment of the present invention. It is sectional drawing of the part bonded.

図１Ａ〜Ｃに示すように、本発明の一実施形態に係るトランジスタ１は、第一導電型のコレクタ層１１と、コレクタ層１１上に形成された第二導電型のベース層１２と、ベース層１２の表面にマトリクス状に形成された複数の凹部１２ａに埋設された複数の第一導電型のエミッタ領域１３とを有している。即ち、トランジスタ１は、ベース層１２の主面がメッシュ状に形成されている（以降、この構造を「メッシュベース構造」という）。これにより、トランジスタ１では、効率良く均一に電流が流れるため、スイッチング特性や電流増幅率ｈFEにおけるリニアリティー特性が向上し、良好なトランジスタ特性を保持できる。 As shown in FIGS. 1A to 1C, a transistor 1 according to an embodiment of the present invention includes a first conductivity type collector layer 11, a second conductivity type base layer 12 formed on the collector layer 11, and a base The surface of the layer 12 has a plurality of first conductivity type emitter regions 13 embedded in a plurality of recesses 12a formed in a matrix. That is, in the transistor 1, the main surface of the base layer 12 is formed in a mesh shape (hereinafter, this structure is referred to as “mesh base structure”). Thus, the transistor 1, since the efficient uniform current flow, improved linearity characteristics in the switching characteristics and current amplification factor h FE, can hold good transistor characteristics.

また、トランジスタ１の電極構造は、図２ＡのIII−III矢視側に示すように、ベース層１２にベースコンタクト穴１４を介して電気的に接続されたベース電極１５と、図２ＢのIV−IV矢視側に示すように、エミッタ領域１３にエミッタコンタクト穴１６を介して電気的に接続されたエミッタ電極１７とを有している。なお、図２Ａ，Ｂにおいては、電極のみにハッチを付している。   The electrode structure of the transistor 1 includes a base electrode 15 electrically connected to the base layer 12 through a base contact hole 14, as shown on the III-III arrow side of FIG. 2A, and an IV- As shown on the IV arrow side, it has an emitter electrode 17 electrically connected to the emitter region 13 through an emitter contact hole 16. In FIGS. 2A and 2B, only the electrodes are hatched.

そして、ベース電極１５及びエミッタ電極１７には、ワイヤーボンディング用の領域として、それぞれベースボンディングパッド領域１８及びエミッタボンディングパッド領域１９が設けられている。なお、ベースボンディングパッド領域１８の直下には、エミッタコンタクト穴１６が設けられておらず、エミッタボンディングパッド領域１９の直下には、ベースコンタクト穴１４が設けられていない。また、ベース電極１５は、エミッタ電極１７を囲み、かつベースボンディングパッド領域１８から櫛歯状に拡がって形成されている。そして、エミッタ電極１７は、櫛歯状に形成されたベース電極１５と接触せずに噛み合うようにしてエミッタボンディングパッド領域１９から拡がって形成されている。このように、トランジスタ１では、ベース電極１５とエミッタ電極１７とが同一面内において互いに分離して形成された単層電極構造を採用している。なお、ベースボンディングパッド領域１８の直下のエミッタ領域１３ａ（図２Ｂ参照）は、エミッタ電極１７と電気的に接続されていない。この構成によれば、ベースボンディングパッド領域１８の直下のエミッタ領域１３ａとエミッタ電極１７とを電気的に接続するための導通路等を形成する必要がなくなるため、トランジスタの製造工程が簡易化する。   The base electrode 15 and the emitter electrode 17 are provided with a base bonding pad region 18 and an emitter bonding pad region 19 as regions for wire bonding, respectively. Note that the emitter contact hole 16 is not provided immediately below the base bonding pad region 18, and the base contact hole 14 is not provided immediately below the emitter bonding pad region 19. The base electrode 15 surrounds the emitter electrode 17 and extends from the base bonding pad region 18 in a comb shape. The emitter electrode 17 is formed so as to extend from the emitter bonding pad region 19 so as to engage with the base electrode 15 formed in a comb shape without contacting. Thus, the transistor 1 employs a single-layer electrode structure in which the base electrode 15 and the emitter electrode 17 are formed separately from each other in the same plane. The emitter region 13a (see FIG. 2B) immediately below the base bonding pad region 18 is not electrically connected to the emitter electrode 17. According to this configuration, it is not necessary to form a conduction path or the like for electrically connecting the emitter region 13a immediately below the base bonding pad region 18 and the emitter electrode 17, so that the transistor manufacturing process is simplified.

また、トランジスタ１は、上記構成に加え、図３に示すように、ベース層１２及びエミッタ領域１３（１３ａ）の表面に形成された窒化シリコン等の絶縁皮膜２０を備えている。また、前述したベースコンタクト穴１４は、ベース層１２上の絶縁皮膜２０の一部に設けられており、ベース電極１５は、ベースコンタクト穴１４を埋めるようにしてベース層１２及び絶縁皮膜２０の一部上に設けられている。そして、ベース電極１５上においてワイヤーボンディングする際は、ベース電極１５のベースボンディングパッド領域１８上にボンディングワイヤー２２ａを圧着する。   In addition to the above configuration, the transistor 1 includes an insulating film 20 such as silicon nitride formed on the surfaces of the base layer 12 and the emitter region 13 (13a) as shown in FIG. The base contact hole 14 described above is provided in a part of the insulating film 20 on the base layer 12, and the base electrode 15 is one of the base layer 12 and the insulating film 20 so as to fill the base contact hole 14. It is provided on the department. When wire bonding is performed on the base electrode 15, the bonding wire 22 a is pressure-bonded onto the base bonding pad region 18 of the base electrode 15.

また、トランジスタ１は、図４に示すように、前述したエミッタコンタクト穴１６が、エミッタ領域１３上の絶縁皮膜２０の一部に設けられており、エミッタ電極１７は、エミッタコンタクト穴１６を埋めるようにしてエミッタ領域１３及び絶縁皮膜２０の一部上に設けられている。そして、エミッタ電極１７上においてワイヤーボンディングする際は、エミッタ電極１７のエミッタボンディングパッド領域１９上にボンディングワイヤー２２ｂを圧着する。   Further, as shown in FIG. 4, the emitter contact hole 16 is provided in a part of the insulating film 20 on the emitter region 13 in the transistor 1, and the emitter electrode 17 fills the emitter contact hole 16. And provided on a part of the emitter region 13 and the insulating film 20. When wire bonding is performed on the emitter electrode 17, the bonding wire 22 b is crimped onto the emitter bonding pad region 19 of the emitter electrode 17.

以上のように構成されたトランジスタ１は、各電極上でワイヤーボンディングされた状態において、図３に示すように、ベース層１２が、ベース電極１５を介して、ボンディングワイヤー２２ａと電気的に接続され、更に、図４に示すように、エミッタ領域１３が、エミッタ電極１７を介して、ボンディングワイヤー２２ｂと電気的に接続されている。   In the transistor 1 configured as described above, the base layer 12 is electrically connected to the bonding wire 22a via the base electrode 15 as shown in FIG. Further, as shown in FIG. 4, the emitter region 13 is electrically connected to the bonding wire 22 b through the emitter electrode 17.

また、トランジスタ１は、ベースボンディングパッド領域１８（図３参照）の直下及びエミッタボンディングパッド領域１９（図４参照）の直下にも、エミッタ領域１３とベース層１２との接合箇所２３ａ，２３ｂが配置されている。即ち、ベースボンディングパッド領域１８及びエミッタボンディングパッド領域１９のそれぞれの直下にも活性領域を設けているため、小型化が可能となる。   In the transistor 1, junctions 23 a and 23 b between the emitter region 13 and the base layer 12 are also arranged immediately below the base bonding pad region 18 (see FIG. 3) and directly below the emitter bonding pad region 19 (see FIG. 4). Has been. That is, since the active region is provided immediately below the base bonding pad region 18 and the emitter bonding pad region 19, the size can be reduced.

また、トランジスタ１は、メッシュベース構造であるため、トランジスタ全体を小型化しても、エミッタ領域１３の総体積を充分に確保することができる。これにより、同サイズのメッシュエミッタ構造のトランジスタに比べ、エミッタ領域１３とベース層１２との接合箇所２３ａ，２３ｂの面積を広く確保することができる。その結果、エミッタ領域１３からベース層１２への電子の流通路が広がり、より大きな電流を流すことができるようになる。なお、一般に汎用トランジスタにおいては、エミッタ領域の総体積をベース層の総体積の０．４〜０．５倍程度確保する必要があるため、メッシュエミッタ構造のトランジスタでは、トランジスタ全体を小型化した上で、エミッタ領域の総体積を充分に確保することが困難となる。   In addition, since the transistor 1 has a mesh base structure, the total volume of the emitter region 13 can be sufficiently ensured even if the entire transistor is downsized. Thereby, the area of the junctions 23a and 23b between the emitter region 13 and the base layer 12 can be secured wider than that of a transistor having the same size mesh emitter structure. As a result, the electron flow path from the emitter region 13 to the base layer 12 is widened, and a larger current can flow. In general, in a general-purpose transistor, it is necessary to secure the total volume of the emitter region to about 0.4 to 0.5 times the total volume of the base layer. Therefore, it is difficult to ensure a sufficient total volume of the emitter region.

また、トランジスタ１は、エミッタ領域１３がほぼ均等に分散して配置されているため、前述したようにトランジスタ１の全面に効率良く均一に電流が流れ易くなり、スイッチング動作のターンオフ時において、少数キャリアの引き抜き時間が短くなる。更に、スイッチング動作のターンオフ時において、空乏層が拡がる場合に、空乏層の拡がり方がトランジスタ１の内部で均一であるため、スイッチング動作時間が短くなる。   In addition, since the emitter regions 13 are arranged in a substantially uniform manner in the transistor 1, current can easily flow efficiently and uniformly over the entire surface of the transistor 1 as described above, and minority carriers can be obtained when the switching operation is turned off. The pull-out time is shortened. Further, when the depletion layer expands at the time of switching operation turn-off, the depletion layer spreads uniformly in the transistor 1, so that the switching operation time is shortened.

なお、トランジスタ１は、背景技術で説明した二層電極構造のトランジスタに対し、トランジスタのサイズを同一にしても、同程度の電流増幅率ｈFEにおけるリニアリティー特性を確保することができた。また、元来の単層電極構造のトランジスタでは、トランジスタ１と同程度の電流増幅率ｈFEにおけるリニアリティー特性を確保するためには、トランジスタ１の１．４倍のサイズが必要であった。また、トランジスタ１は、スイッチング動作時間ｔｆが、背景技術で説明した二層電極構造のトランジスタと同程度（３０ｎｓ）であったが、元来の単層電極構造のトランジスタでは、スイッチング動作時間ｔｆが１００ｎｓであった。 Note that the transistor 1 was able to secure linearity characteristics at the same level of current amplification factor h FE even when the transistor size was the same as that of the transistor having the two-layer electrode structure described in the background art. In addition, the original transistor having a single-layer electrode structure requires 1.4 times the size of the transistor 1 in order to ensure linearity characteristics at a current amplification factor h FE comparable to that of the transistor 1. In addition, the switching operation time tf of the transistor 1 is approximately the same (30 ns) as the two-layer electrode structure transistor described in the background art. However, in the original single-layer electrode structure transistor, the switching operation time tf is 100 ns.

本発明は、小型化及び高機能化が要求される電子機器に組み込まれるトランジスタに有用であり、特にバイポーラトランジスタに好適である。   The present invention is useful for a transistor incorporated in an electronic device that is required to be downsized and highly functional, and is particularly suitable for a bipolar transistor.

電極構造を除外した本発明の一実施形態に係るトランジスタの構造を示しており、Ａはトランジスタの上面図、ＢはＡのI−I線断面図、ＣはＡのII−II線断面図である。1 shows a structure of a transistor according to an embodiment of the present invention excluding an electrode structure, wherein A is a top view of the transistor, B is a cross-sectional view taken along line II of A, and C is a cross-sectional view taken along line II-II of A. is there. 本発明の一実施形態に係るトランジスタの電極構造の説明図で、Ａはベースボンディングパッド領域側の構造を示し、Ｂはエミッタボンディングパッド領域側の構造を示す。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is an explanatory view of an electrode structure of a transistor according to an embodiment of the present invention, in which A indicates a structure on a base bonding pad region side and B indicates a structure on an emitter bonding pad region side. 本発明の一実施形態に係るトランジスタのベース電極上においてワイヤーボンディングされた部分の断面図である。It is sectional drawing of the part wire-bonded on the base electrode of the transistor which concerns on one Embodiment of this invention. 本発明の一実施形態に係るトランジスタのエミッタ電極上においてワイヤーボンディングされた部分の断面図である。It is sectional drawing of the part wire-bonded on the emitter electrode of the transistor which concerns on one Embodiment of this invention. 電極構造を除外した従来のトランジスタの構造を示しており、Ａはトランジスタの上面図、ＢはＡのV−V線断面図、ＣはＡのVI−VI線断面図である。The structure of the conventional transistor which excluded the electrode structure is shown, A is a top view of a transistor, B is a VV line sectional view of A, C is a VI-VI line sectional view of A. 従来のトランジスタのベース電極上においてワイヤーボンディングされた部分の断面図であるIt is sectional drawing of the part wire-bonded on the base electrode of the conventional transistor 従来のトランジスタのエミッタ電極上においてワイヤーボンディングされた部分の断面図である。It is sectional drawing of the part wire-bonded on the emitter electrode of the conventional transistor.

符号の説明Explanation of symbols

１ トランジスタ
１１ コレクタ層
１２ ベース層
１２ａ 凹部
１３，１３ａ エミッタ領域
１５ ベース電極
１７ エミッタ電極
１８ ベースボンディングパッド領域
１９ エミッタボンディングパッド領域
２３ａ，２３ｂ 接合箇所

DESCRIPTION OF SYMBOLS 1 Transistor 11 Collector layer 12 Base layer 12a Recessed part 13 and 13a Emitter area | region 15 Base electrode 17 Emitter electrode 18 Base bonding pad area | region 19 Emitter bonding pad area | region 23a, 23b Joint location

Claims (2)

第一導電型のコレクタ層と、前記コレクタ層上に形成された第二導電型のベース層と、前記ベース層の表面に形成された複数の凹部に埋設された複数の第一導電型のエミッタ領域と、前記ベース層に電気的に接続されたベース電極と、複数の前記エミッタ領域の少なくとも一部に電気的に接続されたエミッタ電極とを有するトランジスタであって、
前記ベース電極と前記エミッタ電極とは、同一面内において互いに分離して形成され、
複数の前記エミッタ領域は、ほぼ均等に分散して配置され、
前記ベース電極及び前記エミッタ電極には、ワイヤーボンディング用の領域として、それぞれベースボンディングパッド領域及びエミッタボンディングパッド領域が設けられ、
前記ベースボンディングパッド領域及び前記エミッタボンディングパッド領域のそれぞれの直下には、複数の前記エミッタ領域の一部と前記ベース層との接合箇所が配置されていることを特徴とするトランジスタ。 A first conductivity type collector layer; a second conductivity type base layer formed on the collector layer; and a plurality of first conductivity type emitters embedded in a plurality of recesses formed on a surface of the base layer. A transistor having a region, a base electrode electrically connected to the base layer, and an emitter electrode electrically connected to at least a part of the plurality of emitter regions,
The base electrode and the emitter electrode are formed separately from each other in the same plane,
The plurality of emitter regions are arranged substantially evenly distributed,
The base electrode and the emitter electrode are provided with a base bonding pad region and an emitter bonding pad region, respectively, as regions for wire bonding,
A transistor characterized in that a junction between a part of the plurality of emitter regions and the base layer is arranged immediately below each of the base bonding pad region and the emitter bonding pad region. 前記ベースボンディングパッド領域の直下の前記エミッタ領域は、前記エミッタ電極と電気的に接続されていない請求項１に記載のトランジスタ。

The transistor according to claim 1, wherein the emitter region immediately below the base bonding pad region is not electrically connected to the emitter electrode.

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012500597A (en) * 2008-08-18 2012-01-05 クゥアルコム・インコーポレイテッド High linearity and low noise receiver using load switching

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55156462A (en) * 1979-05-25 1980-12-05 Nec Corp Display unit for telephone number
JPS5757559A (en) * 1980-08-01 1982-04-06 Fuyurutaa Giyuntaa Syringe set for diabetic
JPH0341932A (en) * 1989-07-11 1991-02-22 Mitsubishi Electric Corp Coaxial cable processor for magnetic resonance
JP2001267329A (en) * 2000-03-17 2001-09-28 Sanyo Electric Co Ltd Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55156462A (en) * 1979-05-25 1980-12-05 Nec Corp Display unit for telephone number
JPS5757559A (en) * 1980-08-01 1982-04-06 Fuyurutaa Giyuntaa Syringe set for diabetic
JPH0341932A (en) * 1989-07-11 1991-02-22 Mitsubishi Electric Corp Coaxial cable processor for magnetic resonance
JP2001267329A (en) * 2000-03-17 2001-09-28 Sanyo Electric Co Ltd Semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012500597A (en) * 2008-08-18 2012-01-05 クゥアルコム・インコーポレイテッド High linearity and low noise receiver using load switching
JP2013138458A (en) * 2008-08-18 2013-07-11 Qualcomm Inc High-linearity low-noise receiver with load switching
US8571510B2 (en) 2008-08-18 2013-10-29 Qualcomm Incorporated High linearity low noise receiver with load switching

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