JP2006066488A - 半導体受光素子およびその製造方法 - Google Patents

Abstract

【課題】 良好な高周波特性を有し、簡単な構成で歩留まりの高い半導体受光素子を構成する。
【解決手段】 Ｆｅ−ＩｎＰ基板２４上にｎ−コンタクト層２６を選択的に配設し、ｎ−コンタクト層２６の上にｎ−コンタクト層２６側から、ｎ−クラッド層２８、光吸収層３２、およびｐ−クラッド層３６が順次積層された光導波路層１６ａを配設し、この光導波路層１６ａの周囲をｎ−クラッド層２８上に配設されたＦｅ−ＩｎＰのブロック層３８により埋め込み、光導波路層１６ａのｐ−クラッド層３６と電気的に接続されたコンタクト電極１８ａとこのコンタクト電極１８ａからブロック層３８の側壁上を経由してＦｅ−ＩｎＰ基板２４上に延在する引出電極部１８ｂとこの引出電極部１８ｂと接続されＦｅ−ＩｎＰ基板２４表面にＳｉＮ膜２２を介して配設された電極パッド１８ｃとを有するｐ電極１８を備えたものである。
【選択図】 図３

Description

この発明は、半導体受光素子およびその製造方法に係り、特に光通信システム等に使用される半導体受光素子およびその製造方法に関するものである。

通信需要量の飛躍的な増加に伴って、通信システムの大容量化が図られてきているが、このためには光通信機器の高速化、小形・高効率化、低コスト化が必要となっている。
光通信機器の高速化を進めるために光通信の伝送系においては、４０ＧＨｚ帯の信号光に対応する光通信機器の開発・改良が進められている。
ＰＩＮフォトダイオード（以下、フォトダイオードをＰＤと表記する）やアバランシェＰＤといった半導体受光素子においては、その応答速度を決定する要因の一つにＣＲ時定数がある。このＣＲ時定数は、半導体受光素子の素子容量と素子抵抗とによって決定される。従って半導体受光素子の応答速度を高めるためには、ＣＲ時定数を小さくせねばならない。このために４０ＧＨｚ帯以上超高速通信用の半導体受光素子では、ＣＲ時定数を小さくするために様々な手法がとられている。
例えば、半導体受光素子の低容量化のために受光径を小さくしたり、受光部以外の素子容量を低減するために、電極パッド部で生じるパッド容量を低減するための手法として、電極パッド部直下にＳｉＯ_２やＳｉＮによる厚い絶縁膜を堆積することなどが行われている。

さらに公知の技術として、パッド容量をほぼ無視できる程度まで小さくするために半導体受光素子に半絶縁性ＩｎＰ基板を用い、この半絶縁性ＩｎＰ基板上に導波路型吸収層構造を形成し、この導波路型吸収層構造を半絶縁性ＩｎＰで埋め込むことにより表面を平坦にし、アノードとカソードの電極面をほぼ同じ高さにし、これにより半導体受光素子をフリップチップ実装を可能とした構成が開示されている（例えば、非特許文献１参照）。
またさらに公知の技術として、半導体受光素子に半絶縁性半導体基板を用いた埋め込み型の導波路型吸収層構造を有する半導体受光素子において、光吸収層およびブロック層へのＺｎの拡散を少なくするために、ｐ型不純物としてＢｅ，ＭｇおよびＣが選択された構成が開示されている（例えば特許文献１、［０００６］の記載、図１〜図３、参照）。
またさらに公知の技術として、半導体受光素子を半絶縁性ＩｎＰ基板上に形成し、ｎ電極を半絶縁性ＩｎＰ基板の裏面側に形成しｐ側ボンディングパッドが窒化シリコンの反射防止膜を介して半絶縁性ＩｎＰ基板上に配設されるとともに、ｐ側電極からｐ側ボンディングパッドまでの結線が窒化シリコンの反射防止膜を介してｎ型層上に配置されている構成が開示されている（例えば特許文献２、［００２８］から［００３４］の記載、及び図１、図４、及び図５、参照）。

またさらに公知の技術として、突起部を有する半絶縁性基板上に、突起部を囲むようにあるいは隣接して受光素子を形成し、受光素子のｐ電極に接続された電極パッドをｐ電極とほぼ同じ高さにある突起部の表面上に形成する構成が開示されている（例えば、特許文献３、［００６３］から［００６８］の記載、及び図７と図６、参照）。
またさらに公知の技術として、（１００）面を主面とする半絶縁性ＩｎＰ基板上に積層されたＩｎＰ基板がＨＢｒ液を用いてエッチングされると（１１１）Ａ面が形成されることが開示されている（例えば、特許文献４、［００１５］から［００１９］の記載、及び図７、参照）。

特開２００４−１４６４０８号公報 特開２００４−１５２９４２号公報 特開２００４−１６５５２９号公報 特開２００２−２１７４４６号公報 第４９回応用物理学関係連合講演会 ２００２年（平成１４年）春季 講演予稿集（2002.3 東海大学 湘南校舎）１１５２頁 ２７ａ−ＺＧ−７，「フリップチップ実装用４０Ｇｂｐｓ導波路型ＰＤ」

半絶縁性ＩｎＰ基板上に導波路型吸収層構造を形成し、この導波路型吸収層構造を半絶縁性ＩｎＰで埋め込む構造を有する半導体受光素子では、フリップチップ実装が可能となり、パッド容量が著しく小さくなったが、半絶縁性ＩｎＰの埋込層を半絶縁性ＩｎＰ基板上に再成長することにより形成している。このために材料や再成長条件によっては、半絶縁性ＩｎＰ基板と半絶縁性ＩｎＰの埋込層との間の再成長界面にシリコンが積層される場合があった（以下、この積層をＳｉパイルアップ（pile up）層という）。
例えば、半絶縁性のＦｅドープＩｎＰ基板（以下、“ＦｅドープＩｎＰ”を“Ｆｅ−ＩｎＰ”と表記する。）上にＦｅ−ＩｎＰ層を成長した構造の成長界面のＳＩＭＳ分析を行うと、例えば界面を含む０．５μｍ程度の厚みの間に、ピーク値が１×１０^１８（atoms／cc）程度となるＳｉ量が検出される。

この０．５μｍ程度の厚みの層がＳｉのパイルアップ層と考えられる。このＳｉパイルアップ層は半導体受光素子のｎ型層と接続しているので、Ｓｉパイルアップ層が導電層となることで、Ｓｉパイルアップ層とｐ電極の電極パッド部やこの電極パッド部とｐ電極とを接続する引出電極部との間でパッド容量（パッドに起因するキャパシタンス）が発生する場合があった。
このパッド容量が発生した場合電極パッド面積が大きくなるに伴って半導体受光素子の高周波応答が劣化の程度が大きくなるとともに１０ＧＨｚ程度の低周波領域での応答が劣化することが明らかになった。

Ｓｉパイルアップ層によるパッド容量の発生は４０ＧＨｚに満たない比較的周波数の低い領域の信号光においてはそれほど顕著な影響を与えていなかったが、特に４０ＧＨｚを越えるような信号光においては、１０ＧＨｚ付近での応答が１ｄＢ程度劣化し、この領域の周波数帯の応答劣化により、半導体受光素子の高周波特性を評価する上で一つの指標となるアイパターンが、良好なパターンとして描かれないという不具合が発生する場合があった。
このために、このパッド容量の発生により、半導体受光素子の高周波特性が劣化するとともに、良好なアイパターンが描かれないために半導体受光素子の歩留まりが低下するという問題点があった。
このようなＳｉパイルアップ層の発生による高周波特性の劣化を回避するために、例えば引出電極部直下にＦｅ−ＩｎＰ基板に達する凹部を設け、引出電極部をエアブリッジ状にしてｐ電極と電極パッド部とを接続することによりパッド容量を低減するという構成も可能である。
しかしこの構成は、引出電極部が空中に浮かんでいるために複雑な製造プロセスが必要となり製造が困難となる。また、エアブリッジ状の引出電極部における断線が懸念され信頼性に欠けるという問題点があった。

この発明は上記の問題点を解消するためになされたもので、第１の目的は、良好な高周波特性を有し、簡単な構成で歩留まりの高い半導体受光素子を構成することである。また第２の目的は、良好な高周波特性を有し、歩留まりの高い半導体受光素子を製造する簡単な方法を提供することである。

この発明に係る半導体受光素子は、半絶縁性の半導体基板と、この半導体基板上に選択的に配設され、その表面上に第１の電極が配設された第１導電型の第１半導体層と、この第１半導体層の上に配設され、第１半導体層側から、第１導電型の第１クラッド層、光吸収層、および第２導電型の第２クラッド層が順次積層された光導波路層と、この光導波路層の周囲を埋め込み第１クラッド層上に配設された半絶縁性半導体の埋込層と、光導波路層の第２のクラッド層の上に配設された電極部とこの電極部から埋込層の側壁上を経由して半導体基板上に延在する引出部とこの引出部と接続され半導体基板表面に絶縁膜を介して配設された電極パッドとを有する第２の電極と、を備えたものである。

この発明に係る半導体受光素子においては、電極部に接続された引出部は埋込層の側壁上を経由して半導体基板上に延在するとともに、引出部と接続された電極パッドは絶縁膜を介して半絶縁性の半導体基板表面に配設されているので、シリコンパイルアップ層と電極パッドとの間の容量を少なくすることができ、電極部と引出部と電極パッドとにより構成される第２の電極のパッド容量を小さくすることができる。

以下の発明の実施の形態においては、光通信システムの受光素子として使用される半導体受光素子の一例として４０Ｇｂｐｓ用の埋込導波路型ＰＩＮ−ＰＤを用いて説明する。

実施の形態１．
図１はこの発明の一実施の形態に係る半導体受光素子の斜視図である。図２は図１のＩＩ−ＩＩ断面における半導体受光素子の断面図、図３は図１のＩＩＩ−ＩＩＩ断面における半導体受光素子の断面図である。なお図において同じ符号は同一のものか或いは相当のものである。
図１において、この埋込導波路型のＰＩＮ−ＰＤ１０は前面の受光部１２が矢印で示された信号光１４を受ける。ＰＩＮ−ＰＤ１０の上面側には、受光部１２を介して信号光が導入される導波路１６ａ（図２および図３）を含む導波路メサ１６が突出して配設されている。この導波路メサ１６の上表面に沿って受光部１２の背面の方向に延在する第２の電極としてのｐ電極１８が配設されている。

ｐ電極１８はコンタクト電極１８ａとこのコンタクト電極１８ａに接続された引出電極部１８ｂとこの引出電極部１８ｂに接続された電極パッド１８ｃにより構成されている。またＰＩＮ−ＰＤ１０の上面の導波路メサ１６の両側部にｎ電極２０が配設されている。ｐ電極１８が導波路１６ａと接続される開口２２ａ（図２）およびｎ電極２０が電気的接続される開口２２ｂ部分以外のＰＩＮ−ＰＤ１０の上面は絶縁膜、例えばＳｉＮ膜２２で覆われている。
図２は信号光と交差する方向の断面での断面図、あるいは導波路１６の光導波方向と直交する断面での断面図である。
図２において、半絶縁性の半導体基板としての半絶縁性のＦｅ−ＩｎＰ基板２４上に、第１半導体層としてのｎ導電型ＩｎＧａＡｓ（以下ｎ導電型を“ｎ−”で、またｐ導電型を“ｐ−”で、また真性半導体を“ｉ−”で表記する。）のｎ−コンタクト層２６が配設されている。Ｆｅ−ＩｎＰ基板２４の主面は、例えば（１００）面である。

ｎ−コンタクト層２６の上に、ｎ−コンタクト層２６側からｎ−コンタクト層２６の表面上に配設され、中央部分に所定の厚さを残して形成された中央部２８１とこの中央部２８１の周囲に中央部２８１よりも層厚さを薄くした周縁部２８２とを有する第１クラッド層としてのｎ−ＩｎＰのｎ−クラッド層２８、このｎ−クラッド層２８の中央部２８１の表面上に配設されたｎ−ＩｎＧａＡｓＰのｎ−光閉込層３０、このｎ−光閉込層３０の表面上に配設されたｉ−ＩｎＧａＡｓの光吸収層３２、光吸収層３２の表面上に配設されたｐ−ＩｎＧａＡｓＰのｐ−光閉込層３４、このｐ−光閉込層３４の表面上に配設された第２クラッド層としてのｐ−ＩｎＰのｐ−クラッド層３６、およびｐ−クラッド層３６の表面上に配設されたｐ−ＩｎＧａＡｓのｐ−コンタクト層４０が順次配設されている。
導波路メサ１６は、ｎ−クラッド層２８の中央部２８１とｎ−光閉込層３０と光吸収層３２とｐ−光閉込層３４とｐ−クラッド層３６とｐ−コンタクト層４０とを含む光導波路層としての導波路１６ａとこの導波路１６ａの周囲を埋込みｎ−クラッド層２８の周縁部２８２上に配設された埋込層としてのＦｅ−ＩｎＰのブロック層３８とで構成される。

導波路メサ１６およびｎ−コンタクト層２６の上に配設されたＳｉＮ膜２２は、ｐ−コンタクト層４０上に開口２２ａを有し、開口２２ａを介してｐ電極１８のコンタクト電極１８ａがｐ−コンタクト層４０と電気的に接続される。また、ＳｉＮ膜２２は、導波路メサ１６の両側部であるｎ−コンタクト層２６上に開口２２ｂを有し、開口２２ｂを介してｎ電極２０がｎ−コンタクト層２６と電気的に接続している。
図３は信号光の進行方向に沿った断面であり、導波路の延長方向の断面での断面図である。Ｆｅ−ＩｎＰ基板２４の主面は、例えば（１００）面であり、信号光の進行方向に沿った方向あるいは導波路の延長方向は、この実施の形態１では［０１１］方向にとられている。

図３において、矢印は信号光１４でその進行方向を示している。
導波路メサ１６の受光側端面３８aを前方とした場合に、導波路メサ１６の後方側においては、ｎ−コンタクト層２６が除去されてＦｅ−ＩｎＰ基板２４が露呈され、このＦｅ−ＩｎＰ基板２４を覆って、その表面上にＳｉＮ膜２２が配設されている。
導波路１６ａの前方の受光側は端面３８aを有するブロック層３８が、ｎ−クラッド層２８の周縁部２８２上に配設されている。また導波路１６ａの後方にもブロック層３８がｎ−クラッド層２８の周縁部２８２上に配設されている。
即ち導波路１６ａはその周囲をブロック層３８に埋め込まれており、ブロック層３８の受光側端面３８aの受光部１２を介して導波路１６ａに信号光が導入される。
Ｆｅ−ＩｎＰ基板２４の主面は、例えば（１００）面であり、信号光の進行方向に沿った方向は［０１１］方向であるとしているので、導波路１６ａの後方のブロック層３８の後部側壁面３８ｂ、およびｎ−クラッド層２８の周縁部２８２の後部側壁面２８ｂ、すなわちブロック層３８およびｎ−クラッド層２８の周縁部２８２における信号光１４の進行方向と交叉する側壁の結晶面はこの実施の形態では例えば（１１１）面とされている。

ｐ電極１８は、導波路１６ａのｐ−コンタクト層４０上に開口２２ａを介して配設されたコンタクト電極１８ａからブロック層３８の上表面上および後部側壁面３８ｂおよびｎ−クラッド層２８の周縁部２８２の後部側壁面２８ｂ上にＳｉＮ膜２２を介して配設された引出電極部１８ｂを経由して、導波路メサ１６の後方のＦｅ−ＩｎＰ基板２４表面にＳｉＮ膜２２を介して配設された電極パッド１８ｃに延長されている。
このために、引出電極部１８ｂはブロック層３８の後部側壁面３８ｂおよびｎ−クラッド層２８の周縁部２８２の後部側壁面２８ｂの（１１１）面に沿っているので、高低差のある導波路１６ａのｐ−コンタクト層４０上のコンタクト電極１８ａからＦｅ−ＩｎＰ基板２４表面になだらかに延長されることになり、急激な段差に起因するｐ電極１８の切断が防止され、ＰＩＮ−ＰＤ１０の信頼性が高まる。
この実施の形態１のＰＩＮ−ＰＤ１０では、ｐ電極１８の電極パッド１８ｃはＳｉＮ膜２２を介してＦｅ−ＩｎＰ基板２４表面に、またｎ電極はＳｉＮ膜２２を介してｎ−コンタクト層２６表面に配設され、ｎ−コンタクト層２６の層厚み分だけの段差はあるが、ほぼ同じ高さであるので、フリップチップ実装が可能である。

なお、各層におけるｎ型不純物はＩＶ族元素例えばＳｉ、Ｓなどであり、この実施の形態ではＳを使用している。またｐ型不純物はＩＩ族元素、例えばＢｅ、Ｚｎなどであり、この実施の形態ではＢｅを添加している。真性半導体層の光吸収層３２は特に不純物は添加していない。
各層の不純物濃度は、ｎ−コンタクト層２６が５×１０^１８ｃｍ^−３、ｎ−クラッド層２８が５×１０^１７ｃｍ^−３、ｎ−光閉込層３０が５×１０^１７ｃｍ^−３、ｐ−光閉込層３４が５×１０^１５ｃｍ^−３〜５×１０^１７ｃｍ^−３（ステップ状に変化させる）、ｐ−クラッド層３６が１×１０^１８ｃｍ^−３、ｐ−コンタクト層４０は１×１０^１９ｃｍ^−３である。
よってｐ−光閉込層３４とｎ−光閉込層３０とこれらに挟まれた光吸収層３２とはｐ／ｉ／ｎ接合を形成している。

次にこの実施の形態のＰＩＮ−ＰＤ１０の製造方法の概略を説明する。
図４、図５、図６、図７、及び図９は、この発明の一実施の形態に係る半導体受光素子の製造方法の各工程における半導体受光素子の斜視図である。
また、図８は図７のＶＩＩＩ−ＶＩＩＩ断面における半導体受光素子の断面図である。
まず、主面は、例えば（１００）面である半絶縁性のＦｅ−ＩｎＰ基板２４の上に、ｎ−コンタクト層２６としてのｎ−ＩｎＧａＡｓ層、ｎ−クラッド層２８としてのｎ−ＩｎＰ層、ｎ−光閉込層３０としてのｎ−ＩｎＧａＡｓＰ層、光吸収層３２としてのｉ−ＩｎＧａＡｓ層、ｐ−光閉込層３４としてのｐ−ＩｎＧａＡｓＰ層、ｐ−クラッド層３６としてのｐ−ＩｎＰ層、ｐ−コンタクト層４０としてのｐ−ＩｎＧａＡｓ層を、例えば有機金属気相成長法を用いて順次積層する。

次に、ｐ−コンタクト層４０としてのｐ−ＩｎＧａＡｓ層の上に、ウエハ全面に第１の絶縁体膜としてのＳｉＯ_２膜を形成し、ついでフォトレジストマスクを形成し、これをマスクとするドライエッチングにより、島状第１絶縁体膜としての［０１１］方向に沿った一辺を有する矩形ＳｉＯ_２膜５０を形成する。なお、矩形ＳｉＯ_２膜５０は、［０１１］方向が光の導波方向になるように、その形状が定められる。
フォトレジストマスクを除去した後、矩形ＳｉＯ_２膜５０をマスクとして、ｎ−クラッド層２８としてのｎ−ＩｎＰ層の所定の深さ、例えば層の厚みの半分程度になるまでエッチングし、導波路１６ａを形成する。図４はこの工程の結果を示している。
次いで、ウエットエッチングにより表面を前処理し、矩形ＳｉＯ_２膜５０を選択成長マスクとして、例えば有機金属気相成長法を用いてＦｅ−ＩｎＰの選択成長を行い、導波路１６ａを埋込層としてのＦｅ−ＩｎＰ層５２により埋め込む。
この工程におけるｎ−クラッド層２８としてのｎ−ＩｎＰ層の周縁部２８２とＦｅ−ＩｎＰ層５２との界面が再成長界面となり、Ｓｉパイルアップ層がここに形成される。図５はこの工程の結果を示している。

次いで、矩形ＳｉＯ_２膜５０を完全に除去した後、導波路１６ａおよびＦｅ−ＩｎＰ層５２の表面上に第２の絶縁膜としてのＳｉＮ膜を形成し、ついでフォトレジストマスクを形成し、これをマスクとするドライエッチングにより、導波路１６ａとその周囲を取り囲むＦｅ−ＩｎＰ層５２とを含む領域の表面上に、島状第２絶縁膜としての［０１１］方向に沿った一辺を有する矩形ＳｉＮ膜５４を形成する。図６はこの工程の結果を示している。
次に、矩形ＳｉＮ膜５４をマスクとし、塩酸もしくは塩酸とリン酸の混合液、または水で薄めた塩酸（以下、この３種類のエッチャントを塩酸系のエッチャントと表記する。）を用いて、ｎ−コンタクト層２６としてのｎ−ＩｎＧａＡｓ層が露呈するまでエッチングし、導波路メサ１６を形成する。
塩酸系のエッチャントは、ＩｎＰもしくはＩｎＧａＡｓＰをエッチングすることができるが、ＩｎＧａＡｓをほとんどエッチングすることが出来ない。従ってＦｅ−ＩｎＰ層５２およびｎ−クラッド層２８としてのｎ−ＩｎＰ層はエッチングが進行するが、ｎ−コンタクト層２６としてのｎ−ＩｎＧａＡｓ層が露呈するとエッチングが停止する。図７及び図８はこの工程の結果を示している。

また塩酸系エッチャントはＩｎＰやＩｎＧａＡｓＰのエッチングに際して異方性を示す。
矩形ＳｉＮ膜５４はその矩形の一辺が［０１１］方向に沿っているので、導波路１６ａの後方のブロック層３８としてのＦｅ−ＩｎＰ層の後部側壁面３８ｂ、およびｎ−クラッド層２８としてのｎ−ＩｎＰ層の周縁部２８２の後部側壁面２８ｂは信号光１４の進行方向と交叉する後部側壁の結晶面であり、この結晶面はこの実施の形態では、例えば（１１１）面が形成される。
次いで、導波路メサ１６およびｎ−コンタクト層２６表面上にフォトレジストを形成し、導波路メサ１６と導波路メサ１６の両側部との上にフォトレジストを残したフォトマスクを形成し、このフォトマスクをマスクとしてドライエッチングにより、導波路メサ１６の後方のｎ−コンタクト層２６を除去し、Ｆｅ−ＩｎＰ基板２４を露呈させる。図９はこの工程の結果を示している。

次いで、フォトマスクを除去し、導波路メサ１６、導波路メサ１６の両側部のｎ−コンタクト層２６およびＦｅ−ＩｎＰ基板２４の表面に第３の絶縁体膜としてのＳｉＮ膜を形成し、このＳｉＮ膜に導波路メサ１６頂部のｐ−コンタクト層４０上に開口２２ａを、また導波路メサ１６の両側部のｎ−コンタクト層２６上に開口２２ｂを形成する。
この後、フォトレジストをリフトオフマスクとして用い、ＥＢ蒸着を行いリフトオフによって、コンタクト電極１８ａとこのコンタクト電極１８ａに接続された引出電極部１８ｂとこの引出電極部１８ｂに接続された電極パッド１８ｃにより構成されたｐ電極１８とｎ電極２０とを形成する。
この時、ｐ電極１８は、高低差のある導波路１６ａのｐ−コンタクト層４０上のコンタクト電極１８ａからＦｅ−ＩｎＰ基板２４表面へ、Ｆｅ−ＩｎＰ層の後部側壁面３８ｂおよびｎ−クラッド層２８の周縁部２８２の後部側壁面２８ｂの（１１１）面に沿ってなだらかに延長された引出電極部１８ｂを経由することになり、急激な段差に起因するｐ電極１８の切断が防止され、ＰＩＮ−ＰＤ１０の高い信頼性が得られる。

次にＰＩＮ−ＰＤ１０の動作について説明する。
ＰＩＮ−ＰＤ１０の前面の受光部１２から光吸収層３２に入射した光は、この光吸収層３２を挟んで設けられたｎ−光閉込層３０およびｐ−光閉込層３４の間、さらにはｎ−光閉込層３０およびｐ−光閉込層３４を挟んだｎ−クラッド層２８およびｐ−クラッド層３６を有する導波路１６ａにこれらの材料の屈折率差を利用して光を閉じ込め、この導波路１６ａに閉じ込められた光が光吸収層３２、ｎ−光閉込層３０およびｐ−光閉込層３４を伝播する間に光が吸収され、電気信号に変換される。
導波路１６ａの周囲を囲んで配設されたブロック層３８はその屈折率を低くして、導波路１６ａとの屈折率差を大きくすることにより、光の閉じ込め効率が高くなり受光素子の受光感度を高めている。

ＰＩＮ−ＰＤ１０の製造工程によれば、再成長界面はｎ−クラッド層２８としてのｎ−ＩｎＰ層の周縁部２８２とこの上に選択成長により形成されるＦｅ−ＩｎＰ層との界面であるので、ＰＩＮ−ＰＤ１０においてＳｉパイルアップ層が残るのは、導波路メサ１６内のｎ−クラッド層２８の周縁部２８２とブロック層３８との界面である。
ｐ電極１８は、ｐ−コンタクト層４０と接触するコンタクト電極１８ａとブロック層３８の上表面上および後部側壁面３８ｂ上およびｎ−クラッド層２８の周縁部２８２の後部側壁面２８ｂ上にＳｉＮ膜２２を介して配設された引出電極部１８ｂと導波路メサ１６の後方のＦｅ−ＩｎＰ基板２４表面にＳｉＮ膜２２を介して配設された電極パッド１８ｃとから形成されているので、電極パッド１８ｃはＳｉパイルアップ層との間でパッド容量が生じないことになる。

図１０はこの発明の一実施の形態に係る半導体受光素子の高周波特性の測定値を示すグラフである。
図１０の横軸は周波数で単位はＧＨｚ、縦軸は応答で、単位はｄＢである。図１０において測定値ａは電極パッド１８ｃの面積を小さくした場合で、測定値ｂは電極パッド１８ｃの面積を大きくした場合である。
図１０において示されるように、ＰＩＮ−ＰＤ１０においては測定値ａの応答特性と測定値ｂの応答特性との間に応答特性の差異はあまり認められない。このことから電極パッド１８ｃの面積の大小によって高周波特性がほとんど影響を受けていない。つまり電極パッド１８ｃによるパッド容量の発生がほぼ抑制されていると考えられる。
従ってｐ電極１８全体としてのパッド容量が低減され、良好な高周波特性を有する半導体受光素子を構成することができる。
さらに、ＰＩＮ−ＰＤ１０においては１５ＧＨｚ程度までの周波数領域の応答が平坦な周波数特性を示しており、低周波領域における応答の劣化が認められない。
従って半導体受光素子の高周波特性を評価する上で一つの指標となるアイパターンが、良好なパターンとして描かれ、半導体受光素子の歩留まりを向上することができる。

またＰＩＮ−ＰＤ１０においてはｐ電極１８の引出電極部１８ｂは（１１１）面に沿っているので、高低差のある導波路１６ａのｐ−コンタクト層４０上のコンタクト電極１８ａからＦｅ−ＩｎＰ基板２４表面になだらかに延長されることになり、急激な段差がなくフリップチップ実装が可能となるとともに、高低差に起因するｐ電極１８の切断が防止される。
従ってＰＩＮ−ＰＤ１０の高周波特性を良好にするとともに、信頼性の高い構成とすることができる。

半絶縁性の材料としてここではＦｅ−ＩｎＰを用いているが、ＩｎＰに添加する元素として、Ｆｅに替えて、ＣｒあるいはＲｕを添加しても良い。
また引出電極部１８ｂが配設されるＦｅ−ＩｎＰ層の後部側壁面３８ｂおよびｎ−クラッド層２８の周縁部２８２の後部側壁面２８ｂの結晶面を（１１１）面としているが、なだらかに傾斜した結晶面であれば、必ずしも（１１１）面でなくても良い。
また引出電極部１８ｂが配設されるＦｅ−ＩｎＰ層およびｎ−クラッド層２８の周縁部２８２の側壁面を受光面に対向する後部の側壁面としているが、（１１１）面あるいはこれ以外のなだらかに傾斜した結晶面が必ずしも後部の側壁面でなくても良い。

以上のようにこの実施の形態に係る半導体受光素子においては、半絶縁性の半導体基板上に第１導電型の第１半導体層を選択的に配設し、第１半導体層の上に第１半導体層側から、第１導電型の第１クラッド層、光吸収層、および第２導電型の第２クラッド層が順次積層された光導波路層を配設し、この光導波路層の周囲を第１クラッド層上に配設された半絶縁性半導体の埋込層により埋め込み、光導波路層の第２のクラッド層の上に配設された電極部とこの電極部から埋込層の側壁上を経由して半導体基板上に延在する引出部とこの引出部と接続され半導体基板表面に絶縁膜を介して配設された電極パッドとを有する第２の電極を備えたもので、電極部に接続された引出部は埋込層の側壁上を経由して半導体基板上に延在するとともに、引出部と接続された電極パッドは絶縁膜を介して半絶縁性の半導体基板に配設されているので、シリコンパイルアップ層と電極パッドとの間の容量を少なくすることができ、電極部と引出部と電極パッドとにより構成される第２の電極のパッド容量を小さくすることができる。
延いては、良好な高周波特性を有し、簡単な構成で歩留まりの高い半導体受光素子を構成することができる。

また、この実施の形態に係る半導体受光素子の製造方法においては、半絶縁性の半導体基板上に、第１導電型の第１半導体層、第１導電型の第１クラッド層、光吸収層、および第２の電極に接続される第２導電型の第２クラッド層を順次形成したのち、第２クラッド層の上に島状第１絶縁体膜を形成し、この島状第１絶縁体膜をマスクとして、第１クラッド層の所定の深さまで除去することにより光導波路層を形成し、この後島状第１絶縁体膜を選択成長マスクとして、半絶縁性半導体により光導波路層を埋め込み、島状第１絶縁体膜を除去した後、光導波路層とこの光導波路層の周囲に形成された埋込層とを含む一部領域上に島状第２絶縁体膜を形成し、この島状第２絶縁体膜をマスクとして選択的に半絶縁性半導体層を除去し第１半導体層を露呈させ、露呈した第１半導体層の一部を選択的にエッチングし半導体基板を露呈させたのち、光導波路層、埋込層及び半導体基板の上に第３の絶縁体膜を形成し、この第３の絶縁体膜を介して、第２クラッド層と電気的に接続される電極部とこの電極部に接続され光導波路層の受光面に対向する光導波路層の背面に沿って形成された埋込層の側壁上に形成された引出部とこの引出部に接続され半導体基板上に形成された電極パッド部とを有する電極を形成するもので、電極部に接続された引出部は埋込層の側壁上を経由して半導体基板上に延在させ引出部と接続された電極パッドは絶縁膜を介して半絶縁性の半導体基板表面に形成されるので、シリコンパイルアップ層と電極パッドとの間の容量が発生しなくなり、電極部と引出部と電極パッドとにより構成される第２の電極のパッド容量が小さい半導体受光素子を簡単な工程で製造することができる。
延いては、良好な高周波特性を有し、歩留まりの高い半導体受光素子を簡単な方法で製造することができる。

実施の形態２．
図１１はこの発明の一実施の形態に係る半導体受光素子の斜視図である。図１２は図１１のＸＩＩ−ＸＩＩ断面における半導体受光素子の断面図、図１３は図１１のＸＩＩＩ−ＸＩＩＩ断面における半導体受光素子の断面図である。
図１１において、この埋込導波路型のＰＩＮ−ＰＤ６０は前面の受光部１２が矢印で示された信号光１４を受ける。ＰＩＮ−ＰＤ６０の上面側には、受光部１２を介して信号光が導入される導波路１６ａ（図１２および図１３）の周囲を取りまいてブロック層３８（図１２および図１３）が配設されている。導波路１６ａの両側にブロック層３８とｎ−クラッド層２８を貫通しｎ−コンタクト層２６の表面に達する開口部６２が形成され、導波路１６ａを含む導波路メサ１６が形成されている。
ｎ電極２０は開口部６２を介してｎ−コンタクト層２６に接触しているが大部分はＳｉＮ膜２２を介してブロック層３８上に配設され、ｐ電極１８も導波路１６ａとこれを取りまくブロック層３８の上にＳｉＮ膜２２を介して配設され、ｎ電極２０とｐ電極１８とは大略同じ高さに形成されている。

ＰＩＮ−ＰＤ６０は図１２に示されるようにＸＩＩ−ＸＩＩ断面においてはその構成はＰＩＮ−ＰＤ１０と大きくは変わらない。
すなわちｎ電極２０が開口部６２を介してｎ−コンタクト層２６に接触して、電気的に接続され、ｎ電極２０の大部分はＳｉＮ膜２２を介してブロック層３８上に配設されている構成以外は、特に導波路メサ１６の構成は同じである。
しかしながらＰＩＮ−ＰＤ６０は図１３に示されるようにＸＩＩＩ−ＸＩＩＩ断面においては受光面に対して導波路メサ１６の後方部分の構成が実施の形態１のＰＩＮ−ＰＤ１０と相異している。
すなわち、ＰＩＮ−ＰＤ１０においては、受光面１２に対して導波路１６ａの後方のブロック層３８は除去され、Ｆｅ−ＩｎＰ基板２４が露呈しているのに対し、図１３において示されるようにＰＩＮ−ＰＤ６０においては導波路１６ａの後方はＦｅ−ＩｎＰ基板２４上にｐ型不純物を含む半導体層としてＺｎ−ＩｎＰ層６４が配設され、この上にブロック層３８が配設されている。

ブロック層３８が直接Ｆｅ−ＩｎＰ基板２４上に再成長されると、Ｆｅ−ＩｎＰ基板２４とブロック層３８との界面に形成されるＳｉパイルアップ層が導電性を有するので、ＰＩＮ−ＰＤ６０においては、ここに形成されるＳｉパイルアップ層のシリコン濃度、例えばピーク値が１×１０^１８（atoms／cc）程度となるＳｉ量を補償する程度の不純物濃度のＺｎが含まれたＺｎ−ＩｎＰ層６４が形成される。
ここではｐ型不純物としてＺｎが使用されているが、必ずしもこれに限らず、このほかに、ＩＩ属元素あるいはＩＶ属元素であるＢｅ、Ｍｇ、Ｃなどでもよい。
ＰＩＮ−ＰＤ６０においては、ｐ電極１８はｐ、導波路１６ａのｐ−コンタクト層４０上にＳｉＮ膜２２の開口２２ａを介して配設されたコンタクト電極１８ａからブロック層３８の上表面上にＳｉＮ膜２２を介して配設された引出電極部１８ｂを経由して、ブロック層３８の上表面上にＳｉＮ膜２２を介して配設された電極パッド１８ｃに延長されている。

次にこの実施の形態２のＰＩＮ−ＰＤ６０の製造方法の概略を説明する。
まず、半絶縁性Ｆｅ−ＩｎＰ基板２４上に、ｎ−コンタクト層２６としてのｎ−ＩｎＧａＡｓ層、ｎ−クラッド層２８としてのｎ−ＩｎＰ層、ｎ−光閉込層３０としてのｎ−ＩｎＧａＡｓＰ層、光吸収層３２としてのｉ−ＩｎＧａＡｓ、ｐ−光閉込層３４としてのｐ−ＩｎＧａＡｓＰ、ｐ−クラッド層３６としてのｐ−ＩｎＰ層、及びｐ−コンタクト層４０としてのｐ−ＩｎＧａＡｓ層を、気相成長法例えば、ＭＯＣＶＤ法により所定の厚みに順次積層する。

次にこれら積層の最上層であるｐ−コンタクト層４０としてのｐ−ＩｎＧａＡｓ層表面に第１の絶縁体膜としてのＳｉＯ_２膜を形成し、形成すべき導波路１６ａの上表面に対応する島状第１絶縁体膜としての矩形ＳｉＯ_２膜５０を形成し、この矩形ＳｉＯ_２膜をマスクとして、導波路１６ａを形成する。このとき、矩形ＳｉＯ_２膜を段階的に加工することにより、ｎ−クラッド層２８としてのｎ−ＩｎＰ層が完全に露呈するところでエッチングを停止する部分、即ち導波路１６ａの前面及び両側面の部分とＦｅ−ＩｎＰ基板２４が露呈するまでエッチングを行う部分、即ち導波路１６ａの後方部分とを形成する。
次に、矩形ＳｉＯ_２膜を選択成長マスクとして、Ｆｅ−ＩｎＰ基板２４表面上に、Ｚｎ−ＩｎＰ層６４を形成する。このＺｎ−ＩｎＰ層６４はＦｅ−ＩｎＰ基板２４上に形成されるＳｉパイルアップ層のシリコン濃度、例えばピーク値が１×１０^１８（atoms／cc）程度となるＳｉ量を補償する程度の不純物濃度のＺｎが含まれている。
さらにＦｅ−ＩｎＰの選択成長を行い、導波路１６ａを埋込層としてのＦｅ−ＩｎＰ層により埋め込む。

次いで、矩形ＳｉＯ_２膜を除去し、導波路１６ａおよびＦｅ−ＩｎＰ層の表面上に第２の絶縁膜としてのＳｉＮ膜を形成し、ｐ−コンタクト層４０上に開口２２ａを、また導波路メサ１６の両側部のｎ−コンタクト層２６上に開口６２を形成する。この後、フォトレジストをリフトオフマスクとして用い、ＥＢ蒸着を行いリフトオフによって、Ｐ電極１８およびｎ電極２０を形成する。

このように形成されたＰＩＮ−ＰＤ６０においては、再成長界面に形成されるＳｉパイルアップ層にＺｎが拡散するために、Ｓｉパイルアップ層のキャリア濃度が低下するためにＳｉパイルアップ層の抵抗値が高くなり、導電性が失われる。このために、ブロック層３８の上表面上にＳｉＮ膜２２を介して配設された引出電極部１８ｂおよび電極パッド１８ｃとＳｉパイルアップ層との間に容量が発生しない。
従ってｐ電極１８全体としてのパッド容量が低減され、良好な高周波特性を有する半導体受光素子を構成することができる。
またｎ電極２０とｐ電極１８との間に急激な段差がなくフリップチップ実装が可能となり、ＰＩＮ−ＰＤ６０の高周波特性を良好にするとともに、信頼性の高い構成とすることができる。

また、この実施の形態２のＰＩＮ−ＰＤを形成する際に、有機金属気相成長法を用いて、Ｆｅ−ＩｎＰの選択成長を行い、導波路１６ａを埋込層としてのＦｅ−ＩｎＰ層により埋め込む際に、単に矩形ＳｉＯ_２膜を選択成長マスクとして、Ｆｅ−ＩｎＰ基板２４表面上に、Ｚｎ−ＩｎＰ層６４を形成する工程に変えて、まずＰＨ_３雰囲気中で昇温し、Ｆｅ−ＩｎＰの成長温度に達したときに、微量のＨＣＬを雰囲気中に流すことによりエッチングを行い、Ｓｉパイルアップ層をエッチングしこの後大気開放せずに、矩形ＳｉＯ_２膜を選択成長マスクとして、埋込層としてのＦｅ−ＩｎＰ層を成長することにより、Ｓｉパイルアップ層を有しないＰＩＮ−ＰＤを製造することができる。
この製造工程により形成されたＰＩＮ−ＰＤは導電性のＳｉパイルアップ層を有していないので、ブロック層３８の上表面上にＳｉＮ膜２２を介して配設された引出電極部１８ｂおよび電極パッド１８ｃとＳｉパイルアップ層とに起因する容量が発生しない。従ってｐ電極１８全体としてのパッド容量が低減され、良好な高周波特性を有する半導体受光素子を構成することができる。

以上のようにこの実施の形態に係る半導体受光素子においては、半絶縁性の半導体基板半導体基板上に半導体基板側から、第１導電型の第１クラッド層、光吸収層、および第２導電型の第２クラッド層が順次積層された光導波路層を配設し、この光導波路層の周囲の半導体基板に密接して所定の不純物濃度のｐ型不純物半導体層を配設し、このｐ型不純物半導体層を介して光導波路層の周囲を埋め込む半絶縁性半導体の埋込層を半導体基板上に配設し、この埋込層の表面上に絶縁膜を介して配設されｐ型不純物半導体層と互いに対向する引出部と電極パッドと光導波路層の第２のクラッド層の上に配設された電極部とを有する第２の電極を備えたもので、Ｓｉパイルアップ層にｐ型不純物が拡散するために、Ｓｉパイルアップ層のキャリア濃度が低下し、このためにＳｉパイルアップ層の抵抗値が高くなり、導電性が失われる。従って第２の電極の引出部および電極パッドとＳｉパイルアップ層との間にキャパシタンスが発生しない。
このため第２の電極全体としてのパッド容量が低減され、良好な高周波特性を有する半導体受光素子を構成することができる。
延いては、良好な高周波特性を有し、簡単な構成で歩留まりの高い半導体受光素子を構成することができる。

また、この実施の形態に係る半導体受光素子の製造方法においては、半絶縁性の半導体基板上に、第１導電型の第１クラッド層、光吸収層、および第２導電型の第２クラッド層を順次形成し、第２クラッド層の表面上に島状第１絶縁体膜を形成し、この島状第１絶縁体膜をマスクとして、半導体基板が露呈するまで積層を除去することにより光導波路層を形成し、島状第１絶縁体膜を選択成長マスクとして所定の濃度のｐ型不純物を含むｐ型不純物半導体層を形成し、ｐ型不純物半導体層を形成した後、島状第１絶縁体膜を選択成長マスクとして、半絶縁性半導体層により光導波路層を埋め込む埋込層を形成し、島状第１絶縁体膜を除去した後第２の絶縁膜を形成し、第２クラッド層と電気的に接続される電極部とこの電極部に接続されｐ型不純物半導体層と互いに対向して埋込層の表面上に第２の絶縁膜を介して配設された引出部と電極パッドとを有する第２の電極を形成するもので、Ｓｉパイルアップ層にｐ型不純物を拡散させ、Ｓｉパイルアップ層の抵抗値を高くし、導電性を失わせることができる。従って第２の電極の引出部および電極パッドとＳｉパイルアップ層との間に容量の発生が無く、第２の電極全体としてのパッド容量が低く、良好な高周波特性を有する半導体受光素子を簡単な工程で製造することができる。
延いては、良好な高周波特性を有し、歩留まりの高い半導体受光素子を簡単な方法で製造することができる。

また、この実施の形態に係る半導体受光素子の製造方法においては、半絶縁性の半導体基板上に、第１導電型の第１クラッド層、光吸収層、および第２導電型の第２クラッド層を順次形成し、第２クラッド層の表面上に島状第１絶縁体膜を形成し、この島状第１絶縁体膜をマスクとして、半導体基板が露呈するまで積層を除去することにより光導波路層を形成し、島状第１絶縁体膜をマスクとしてシリコンパイルアップ層を除去したのち大気開放することなく、島状第１絶縁体膜を選択成長マスクとして、半絶縁性半導体層により光導波路層を埋め込む埋込層を形成するもので、Ｓｉパイルアップ層を除去することができるのでＳｉパイルアップ層とに起因するキャパシタンスが発生しない。従ってｐ電極１８全体としてのパッド容量が低減され、良好な高周波特性を有する半導体受光素子を簡単な工程で製造することができる。
延いては、良好な高周波特性を有し、歩留まりの高い半導体受光素子を簡単な方法で製造することができる。

以上のように、この発明に係る半導体受光素子は、光通信システムにおける光通信機器として有用である。

この発明の一実施の形態に係る半導体受光素子の斜視図である。 図１のＩＩ−ＩＩ断面における半導体受光素子の断面図である。 図１のＩＩＩ−ＩＩＩ断面における半導体受光素子の断面図である。 この発明の一実施の形態に係る半導体受光素子の製造方法の一工程における半導体受光素子の斜視図である。 この発明の一実施の形態に係る半導体受光素子の製造方法の一工程における半導体受光素子の斜視図である。 この発明の一実施の形態に係る半導体受光素子の製造方法の一工程における半導体受光素子の斜視図である。 この発明の一実施の形態に係る半導体受光素子の製造方法の一工程における半導体受光素子の斜視図である。 図７のＶＩＩＩ−ＶＩＩＩ断面における半導体受光素子の断面図である。 この発明の一実施の形態に係る半導体受光素子の製造方法の一工程における半導体受光素子の斜視図である。 この発明の一実施の形態に係る半導体受光素子の高周波特性の測定値を示すグラフである。 この発明の一実施の形態に係る半導体受光素子の斜視図である。 図１１のＸＩＩ−ＸＩＩ断面における半導体受光素子の断面図である。 図１１のＸＩＩＩ−ＸＩＩＩ断面における半導体受光素子の断面図である。

符号の説明

２４ Ｆｅ−ＩｎＰ基板、 ２０ ｎ電極、 ２６ ｎ−コンタクト層、 ２８ ｎ−クラッド層、 ３２ 光吸収層、 ３６ ｐ−クラッド層、 １６ａ 導波路、 ３８ ブロック層、 １８ａ コンタクト電極、 １８ｂ 引出電極部、 ２２ ＳｉＮ膜、 １８ｃ 電極パッド、 １８ ｐ電極、 ６４ Ｚｎ−ＩｎＰ層。

Claims (7)

1. 半絶縁性の半導体基板と、
   この半導体基板上に選択的に配設され、その表面上に第１の電極が配設された第１導電型の第１半導体層と、
   この第１半導体層の上に配設され、上記第１半導体層側から、第１導電型の第１クラッド層、光吸収層、および第２導電型の第２クラッド層が順次積層された光導波路層と、
   この光導波路層の周囲を埋め込み上記第１クラッド層上に配設された半絶縁性半導体の埋込層と、
   上記光導波路層の第２のクラッド層の上に配設された電極部とこの電極部から上記埋込層の側壁上を経由して上記半導体基板上に延在する引出部とこの引出部と接続され上記半導体基板表面に絶縁膜を介して配設された電極パッドとを有する第２の電極と、
   を備えた半導体受光素子。
2. 光導波路層の受光面と互いに対向する背面に沿った埋込層の側壁が（１１１）面であることを特徴とした請求項１記載の半導体受光素子。
3. 埋込層がＦｅあるいはＣｒあるいはＲｕが添加されたＩｎＰで形成されたことを特徴とする請求項１または２記載の半導体受光素子。
4. 半絶縁性の半導体基板と、
   この半導体基板上に配設された第１の電極と、
   上記半導体基板上に配設され、上記半導体基板側から、第１の電極に接続された第１導電型の第１クラッド層、光吸収層、および第２導電型の第２クラッド層が順次積層された光導波路層と、
   この光導波路層の周囲の半導体基板に密接して配設された所定の不純物濃度のｐ型不純物を含むｐ型不純物半導体層と、
   このｐ型不純物半導体層を介して上記半導体基板上に配設され光導波路層の周囲を埋め込む半絶縁性半導体の埋込層と、
   上記光導波路層の第２のクラッド層の上に配設された電極部とこの電極部に接続され、上記ｐ型不純物半導体層と互いに対向して上記埋込層の表面上に絶縁膜を介して配設された引出部と電極パッドとを有する第２の電極と、
   を備えた半導体受光素子。
5. 半絶縁性の半導体基板上に、第１導電型の第１半導体層、第１導電型の第１クラッド層、光吸収層、および第２の電極に接続される第２導電型の第２クラッド層を順次形成する工程と、
   第２クラッド層の上に第１の絶縁体膜を形成し、この第１の絶縁体膜により島状をした島状第１絶縁体膜を形成し、この島状第１絶縁体膜をマスクとして、第１クラッド層の所定の深さまで除去し、光導波路層を形成する工程と、
   島状第１絶縁体膜を選択成長マスクとして、半絶縁性半導体により光導波路層を埋め込む埋込層を形成する工程と、
   島状第１絶縁体膜を除去した後、光導波路層及び埋込層の上に第２の絶縁体膜を形成し、光導波路層とこの光導波路層の周囲に形成された埋込層とを含む一部領域上に、第２の絶縁体膜により島状をした島状第２絶縁体膜を形成し、この島状第２絶縁体膜をマスクとして選択的に半絶縁性半導体層を除去し、第１半導体層を露呈させる工程と、
   露呈した第１半導体層の一部を選択的にエッチングし半導体基板を露呈させる工程と、
   光導波路層、埋込層及び半導体基板の上に、第２クラッド層に対向する開口を有する第３の絶縁体膜を形成し、この第３の絶縁体膜を介して、第２クラッド層と電気的に接続された電極部とこの電極部に接続され光導波路層の受光面に対向する光導波路層の背面に沿って形成された埋込層の側壁上に形成された引出部とこの引出部に接続され半導体基板上に形成された電極パッド部とを有する電極を形成する工程と、
   を含む半導体受光素子の製造方法。
6. 半絶縁性の半導体基板上に、第１導電型の第１クラッド層、光吸収層、および第２導電型の第２クラッド層を順次形成する工程と、
   第２クラッド層の上に第１の絶縁体膜を形成し、この第１の絶縁体膜により島状をした島状第１絶縁体膜を形成し、この島状第１絶縁体膜をマスクとして、半導体基板が露呈するまで積層を除去し、光導波路層を形成する工程と、
   島状第１絶縁体膜を選択成長マスクとして所定の濃度のｐ型不純物を含むｐ型不純物半導体層を形成する工程と、
   上記ｐ型不純物半導体層を形成した後、島状第１絶縁体膜を選択成長マスクとして、半絶縁性半導体層により光導波路層を埋め込む埋込層を形成する工程と、
   島状第１絶縁体膜を除去した後第２の絶縁膜を形成し、第２クラッド層と電気的に接続された電極部とこの電極部に接続されｐ型不純物半導体層と互いに対向して埋込層の表面上に第２の絶縁膜を介して配設された引出部と電極パッドとを有する第２の電極を形成する工程と、
   を含む半導体受光素子の製造方法。
7. 半絶縁性の半導体基板上に、第１導電型の第１クラッド層、光吸収層、および第２の電極に接続された第２導電型の第２クラッド層を順次形成する工程と、
   第２クラッド層の表面上に第１の絶縁体膜を形成し、この第１の絶縁体膜により島状をした島状第１絶縁体膜を形成し、この島状第１絶縁体膜をマスクとして、半導体基板が露呈するまで積層を除去し、光導波路層を形成する工程と、
   島状第１絶縁体膜をマスクとしてシリコンパイルアップ層を除去する工程と、
   シリコンパイルアップ層を除去したのち大気開放することなく、島状第１絶縁体膜を選択成長マスクとして、半絶縁性半導体層により光導波路層を埋め込む埋込層を形成する工程と、
   を含む半導体受光素子の製造方法。

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