JP2006039283A

JP2006039283A - 表示装置

Info

Publication number: JP2006039283A
Application number: JP2004220135A
Authority: JP
Inventors: Yuichi Sakai; 雄一坂井
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 2004-07-28
Filing date: 2004-07-28
Publication date: 2006-02-09
Also published as: US20060022902A1; KR20060048795A

Abstract

【課題】表示パネルを駆動する際の各種駆動条件を向上させることができる表示装置を提供することを目的とする。
【解決手段】表示パネルの表示ラインを担う複数の第１及び第２行電極ライン各々の内の偶数番目に配列された第１行電極ラインと奇数番目に配列された第２行電極ラインとを駆動するドライバを表示パネルの一辺側に実装し、奇数番目に配列された第１行電極ラインと偶数番目に配列された第２行電極ラインとを駆動するドライバを表示パネルの他辺側に実装する。そして、奇数番目に配列された第１及び第２行電極ラインに属する画素セル各々内で生起させるリセット放電と、偶数番目に配列された第１及び第２行電極ラインに属する画素セル各々内で生起させるリセット放電とを時間的に分散させて実行させる。
【選択図】図１１

Description

本発明は、表示パネルを搭載した表示装置に関する。

現在、大型で薄型のカラー表示パネルとしてプラズマディスプレイパネル（以下、ＰＤＰと称する）を搭載したプラズマディスプレイ装置が製品化されている。

ＰＤＰには、表示面を担う前面ガラス基板と、背面基板とが、放電ガスの封入された放電空間を介して対向配置されている。前面ガラス基板の内面（背面基板と対向する面）には表示面における行方向に伸長する帯状の行電極が複数個形成されている。一方、背面基板には表示面における列方向に伸長する帯状の列電極が複数個形成されている。この際、互いに隣接する一対の行電極（以下、行電極対と称する）が１表示ラインを担う。各行電極対と列電極との交叉部に画素を担う放電セルが形成される構造となっている。

更に、かかるＰＤＰには、上記行電極に各種駆動パルス（後述する）を印加する行電極ドライバと、上記列電極に入力映像信号に対応した画素データパルスを印加するアドレスドライバと、が設けられている。

行電極ドライバは、先ず、リセットパルスを全ての行電極対に一斉に印加することにより全放電セルをリセット放電せしめる。かかるリセット放電により、全放電セル内に壁電荷が形成される。次に、アドレスドライバは、各表示ラインに対応した複数の画素データパルスを１表示ライン分ずつ列電極の各々に印加する。この間、行電極ドライバは、各表示ラインに属する放電セルを１表示ラインずつ、上記画素データパルスに基づく放電対象とすべき走査パルスを、行電極対の一方の行電極に順次印加して行く。この際、高電圧の画素データパルスと走査パルスとが同時に印加された放電セルにおいて選択的にアドレス放電が生起され、放電セル内に残留する壁電荷が消去される。次に、行電極ドライバは、全ての行電極対における行電極の各々に対して交互に、かつ繰り返しサスティンパルスを印加する。この際、壁電荷の残留する放電セルのみが上記サスティンパルスが印加される度に維持放電し、この維持放電に伴う発光により前面ガラス基板の表示面には入力映像信号に対応した画像が現れる。

ところが、上記の如き駆動によると、上記リセット放電及びアドレス放電の如き表示画像には関与しない発光を伴う放電が生起されるので、表示画像のコントラストが低下するという問題があった。

そこで、上記リセット放電及びアドレス放電に伴う発光を抑制して表示画像のコントラスト向上を図るようにしたＰＤＰが提案された（例えば、特許文献１参照）。

図１は、かかるＰＤＰの一部を表示面側から眺めた図であり（特許文献１の図１参照）、図２は、図１に示される表示パネルにおけるＶ１−Ｖ１での断面を示す図である（特許文献１の図２参照）。

図１に示すＰＤＰにおいては、各放電セルを、維持放電のみを生起させる表示放電セルＣ１と、表示画像に関与しない発光を伴うリセット放電及びアドレス放電を生起させるリセット・アンド・アドレス放電セルＣ２とで構築している。リセット・アンド・アドレス放電セルＣ２には、このリセット・アンド・アドレス放電セルＣ２内で生起された放電に伴う発光が表示面側に放射されるのを防止すべく、黒または暗褐色の光吸収層１８が形成されている。

従って、図１及び図２に示す如き構造を有するＰＤＰによれば、リセット放電及びアドレス放電に伴う発光が表示面側に漏れ込む量が大幅に削減されるので、表示画像のコントラストを向上させることができる。

ところで、かかるＰＤＰにおいては、各放電セル内の表示放電セルＣ１に属する行電極Ｘを、この放電セルの上方向に隣接する放電セル内のリセット・アンド・アドレス放電セルＣ２に属する行電極Ｘとして共有している。よって、奇数表示ラインに属する放電セルと、偶数表示ラインに属する放電セルとを別のタイミングで駆動する必要がある。

そこで、かかるＰＤＰを駆動する為に、列電極を駆動するアドレスドライバの他に、図３に示す如き４つの行電極ドライバが用いられる。

図３において、奇数Ｘ電極ドライバＸＤoは、図１及び図２に示す如き構造を有するＰＤＰの奇数表示ラインに属する行電極Ｘ₁，Ｘ₃，Ｘ₅，・・・，Ｘ_n-1の各々にリセットパルス又はサスティンパルスを印加する。偶数Ｘ電極ドライバＸＤeは、かかるＰＤＰの偶数表示ラインに属する行電極Ｘ₀，Ｘ₂，Ｘ₄，・・・，Ｘ_nの各々にリセットパルス又はサスティンパルスを印加する。奇数Ｙ電極ドライバＹＤoは、ＰＤＰの奇数表示ラインに属する行電極Ｙ₁，Ｙ₃，Ｙ₅，・・・，Ｙ_n-1の各々にリセットパルス、走査パルス又はサスティンパルスを印加する。偶数Ｙ電極ドライバＹＤeは、かかるＰＤＰの偶数表示ラインに属する行電極Ｙ₂，Ｙ₄，・・・，Ｙ_nの各々にリセットパルス、走査パルス又はサスティンパルスを印加する。

従って、図３に示す如き形態にて、奇数Ｘ電極ドライバＸＤo、偶数Ｘ電極ドライバＸＤe、及び奇数Ｙ電極ドライバＹＤo各々をＰＤＰ近傍に配置し、各ドライバと行電極とを接続すると配線が煩雑になるという問題が生じる。

又、奇数表示ラインに属する行電極Ｙ₁，Ｙ₃，・・・，Ｙ_n-1各々の引出電極と、これに隣接する偶数表示ラインに属する行電極Ｙ₂，Ｙ₄，・・・，Ｙ_n各々の引出電極との間には高電圧のリセットパルス又はサスティンパルスが印加される為、引出電極間においてマイグレーション又は耐圧不良等の問題が生じるおそれがあった。更に、引出電極端子部から夫々のドライバへ接続する配線に浮遊容量が存在するため、この浮遊容量に対する無効な充放電が生じて無効電力が増大するという問題もあった。
特開２００３−８６１０８号公報

本発明は、かかる問題を解決すべく為されたものであり、表示パネルを駆動する際の各種駆動条件を向上させることができる表示装置を提供することを目的とするものである。

請求項１記載による表示装置は、放電空間を挟んで対向配置された一対の基板間において夫々が表示画面の水平方向に伸長しており且つ交互に配列された複数の第１及び第２行電極ラインと、前記第１及び第２行電極ラインに交叉して配列された複数の列電極ラインと、前記第１及び第２行電極ラインと前記列電極ラインとの交叉部に画素を担う画素セルが形成されている表示パネルを備えた表示装置であって、全ての前記画素セル内においてリセット放電を生起せしめて前記画素セル各々の状態を初期化するリセット手段と、前記第１行電極ラインの各々に順次走査パルスを印加すると共に入力映像信号に対応した画素データパルスを前記列電極ラインに印加することにより前記画素セルを選択的にアドレス放電せしめて前記画素セルの各々を点灯モード又は消灯モードのいずれか一方に設定するアドレス手段と、前記第１行電極ライン又は前記第２行電極ラインにサスティンパルスを印加することにより前記点灯モードにある前記画素セルのみをサスティン放電せしめるサスティン手段と、を備え、前記表示パネルの一辺の近傍には前記第１行電極ライン各々の内の奇数番目に配列された第１行電極ライン各々が個別に接続されている複数の第１接続端子と、前記第２行電極ライン各々の内の偶数番目に配列された第２行電極ライン各々が共通に接続されている単一の第２接続端子とが設けられており、前記表示パネルの他辺の近傍には前記第１行電極ライン各々の内の偶数番目に配列された第１行電極ライン各々が個別に接続されている複数の第３接続端子と、前記第２行電極ライン各々の内の奇数番目に配列された第２行電極ライン各々が共通に接続されている単一の第４接続端子とが設けられており、前記アドレス手段は、前記走査パルスを前記第１接続端子の各々に順次印加する第１スキャンドライバと、前記走査パルスを前記第３接続端子の各々に順次印加する第２スキャンドライバと、を含み、前記サスティン手段は、前記サスティンパルスを前記第１接続端子及び前記第２接続端子各々に同時に印加する第１サスティンドライバと、前記サスティンパルスを前記第３接続端子及び前記第４接続端子各々に同時に印加する第２サスティンドライバと、を含み、前記リセット手段は、第１極性を有する第１リセットパルス又は前記第１極性とは異なる第２極性を有する第２リセットパルスを偶数番目に配列された前記第２行電極ライン各々に同時に印加すると共に、前記第１リセットパルスよりも所定電圧だけ高電圧なパルス電圧を有する第３リセットパルス又は前記第２リセットパルスよりも前記所定電圧だけ高電圧なパルス電圧を有する第４リセットパルスを奇数番目に配列された前記第１行電極ライン各々に同時に印加する第１リセットドライバと、前記第２リセットパルス又は前記第１リセットパルスを奇数番目に配列された前記第２行電極ライン各々に同時に印加すると共に、前記第４リセットパルス又は前記第３リセットパルスを偶数番目に配列された前記第１行電極ライン各々に同時に印加する第２リセットドライバと、を含み、奇数番目に配列された前記第１及び第２行電極ラインに属する前記画素セル各々内で生起させる前記リセット放電と、偶数番目に配列された前記第１及び第２行電極ラインに属する前記画素セル各々内で生起させる前記リセット放電とを時間的に分散させて実行させるべく前記第１及び第２リセットドライバを制御する駆動制御手段を更に備える。

表示パネルの表示ラインを担う複数の第１及び第２行電極ライン各々の内の偶数番目に配列された第１行電極ラインと奇数番目に配列された第２行電極ラインとを駆動するドライバを表示パネルの一辺側に実装し、奇数番目に配列された第１行電極ラインと偶数番目に配列された第２行電極ラインとを駆動するドライバを表示パネルの他辺側に実装する。そして、奇数番目に配列された第１及び第２行電極ラインに属する画素セル各々内で生起させるリセット放電と、偶数番目に配列された第１及び第２行電極ラインに属する画素セル各々内で生起させるリセット放電とを時間的に分散させて実行させる。

図４は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。

図４に示すように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０と、かかるＰＤＰ５０に対して入力映像信号に応じた駆動制御を行う駆動制御回路５６とから構成される。

ＰＤＰ５０における表示パネル部ＤＰＥには、表示画面の列方向（上下方向）に夫々伸長しているライン状の列電極（アドレス電極）Ｄ₁〜Ｄ_mが形成されている。更に、表示パネル部ＤＰＥには、表示画面の行方向（左右方向）に夫々伸長しているライン状の行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_n（ｎは偶数）各々が、ＸＹ交互に且つ番号順に配列されている。この際、互いに隣接するもの同士で対となる行電極対の各々、つまり行電極対(Ｘ₁、Ｙ₁)〜行電極対(Ｘ_n、Ｙ_n)の各々がＰＤＰ５０における第１表示ライン〜第ｎ表示ラインに対応している。各表示ラインと列電極Ｄ₁〜Ｄ_mとの交叉部(図４中の一点鎖線にて囲まれた領域)には、画素を担う画素セルＰＣが形成されている。すなわち、表示パネル部ＤＰＥには、表示画面の第１行・第１列〜第ｎ行・第ｍ列各々に対応した位置に、画素セルＰＣ_1,1〜ＰＣ_n,mが形成されているのである。

尚、行電極Ｘ₁〜Ｘ_n各々の内の奇数番目の行電極Ｘ₁、Ｘ₃、Ｘ₅、・・・・、Ｘ_n-3、及びＸ_n-1各々は、表示パネル部ＤＰＥの右端に設けられている単一の接続端子Ｔ_XOに共通に接続されている。一方、偶数番目の行電極Ｘ₂、Ｘ₄、Ｘ₆・・・・、Ｘ_n-2、及びＸ_n各々は、表示パネル部ＤＰＥの左端に設けられている単一の接続端子Ｔ_XEに共通に接続されている。又、行電極Ｙ₁〜Ｙ_n各々の内の奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3及びＹ_n-1各々は、表示パネル部ＤＰＥの左端に設けられている接続端子Ｔ_Y1、Ｔ_Y3、Ｔ_Y5、・・・・、Ｔ_Y(n-3)及びＴ_Y(n-1)に夫々個別に接続されている。一方、偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2、及びＹ_n各々は、表示パネル部ＤＰＥの右端に設けられている接続端子Ｔ_Y2、Ｔ_Y4、・・・・、Ｔ_Y(n-2)、及びＴ_Y(n)に夫々個別に接続されている。

図５〜図８は、上記表示パネル部ＤＰＥ内での内部構造の一部を抜粋して示す図である。

尚、図５は、表示面側から眺めた平面図である。又、図６は、図５に示されるＶ１−Ｖ１線から眺めた断面図である。又、図７は、図５に示されるＶ２−Ｖ２線から眺めた断面図である。又、図８は、図５に示されるＷ１−Ｗ１線から眺めた断面図である。

図５に示すように、行電極Ｙは、表示画面の行方向（左右方向）に伸長する帯状のバス電極Ｙｂ(行電極Ｙの本体部)と、バス電極Ｙｂに接続された複数の透明電極Ｙａとから構成される。バス電極Ｙｂは例えば黒色の金属膜からなる。透明電極ＹａはＩＴＯ等の透明導電膜からなり、バス電極Ｙｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｙａは、バス電極Ｙｂとは直交する方向に伸長しており、その一端及び他端が夫々図５に示す如く幅広な形状になっている。すなわち、透明電極Ｙａは、行電極Ｙの本体部から突起した突起電極と捉えることができる。又、行電極Ｘは、表示画面の行方向（左右方向）に伸長する帯状のバス電極Ｘｂ(行電極Ｘの本体部)と、バス電極Ｘｂに接続された複数の透明電極Ｘａとから構成される。バス電極Ｘｂは例えば黒色の金属膜からなる。透明電極ＸａはＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｘａは、バス電極Ｘｂとは直交する方向に伸長しており、その一端が図５に示す如く幅広な形状になっている。すなわち、透明電極Ｘａは、行電極Ｘの本体部から突起した突起電極と捉えることができる。上記透明電極Ｘａ及びＹａ各々の幅広部が、図５に示す如く互いに所定幅の放電ギャップｇを介して対向して配置されている。つまり、対を為す行電極Ｘ及びＹ各々の本体部から突起した突起電極としての透明電極Ｘａ及びＹａが互いに放電ギャップｇを介して対向して配置されているのである。

上記透明電極Ｙａ及びバス電極Ｙｂからなる行電極Ｙと、透明電極Ｘａ及びバス電極Ｘｂからなる行電極Ｘは、図６に示す如く、ＰＤＰ５０の表示面を担う前面透明基板１０の内側の面に形成されている。更に、これら行電極Ｘ及びＹを被覆すべく、前面透明基板１０の裏面には誘電体層１１が形成されている。誘電体層１１の表面における選択セルＣ２(後述する)各々に対応した位置には、誘電体層１１から背面側に向かって突出した嵩上げ誘電体層１２が形成されている。嵩上げ誘電体層１２は、黒色または暗色の顔料を含んだ帯状の光吸収層からなり、図５に示す如く表示面の行方向（左右方向）に伸長して形成されている。嵩上げ誘電体層１２の表面及び嵩上げ誘電体層１２が形成されていない誘電体層１１の表面は、ＭｇＯ（酸化マグネシウム）からなる保護層（図示せず）によって被覆されている。前面透明基板１０に対して平行配置された背面基板１３上には、夫々バス電極Ｘｂ及びＹｂと直交する方向に伸長している複数の列電極Ｄが互いに所定の間隙を開けて平行に配列されている。背面基板１３には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。列電極保護層１４上には、第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃからなる隔壁１５が形成されている。第１横壁１５Ａは、バス電極Ｙｂと対向した列電極保護層１４上の位置において表示面の行方向（左右方向）に伸長して形成されている。第２横壁１５Ｂは、バス電極Ｘｂと対向した列電極保護層１４上の位置において表示面の行方向（左右方向）に伸長して形成されている。縦壁１５Ｃは、バス電極Ｘｂ(Ｙｂ)上において等間隙に配置された透明電極Ｘａ(Ｙａ)各々の間の位置において夫々、バス電極Ｘｂ(Ｙｂ)とは直交する方向に伸長して形成されている。

又、図６に示すように、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には２次電子放出材料層３０が形成されている。２次電子放出材料層３０は、仕事関数が低い(例えば４.２ｅＶ以下)、いわゆる２次電子放出係数の高い高γ材料からなる層である。２次電子放出材料層３０として用いる材料としては、例えばＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等のアルカリ土類金属酸化物、Ｃｓ₂Ｏ等のアルカリ金属酸化物、ＣａＦ₂、ＭｇＦ₂等のフッ化物、ＴｉＯ₂、Ｙ₂Ｏ₃、あるいは、結晶欠陥や不純物ドープにより２次電子放出係数を高めた材料、ダイアモンド状薄膜、カーボンナノチューブ等がある。一方、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域以外の領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には、図６に示す如く蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。上記２次電子放出材料層３０及び蛍光体層１６と、誘電体層１１との間には放電ガスが封入された放電空間が存在する。第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃ各々の高さは図６及び図８に示すように、嵩上げ誘電体層１２又は誘電体層１１の表面に到達するほど高くはない。従って、図６に示す如く第２横壁１５Ｂと嵩上げ誘電体層１２との間には、放電ガスの流通が可能な隙間ｒが存在する。第１横壁１５Ａ及び嵩上げ誘電体層１２間には、放電の干渉を防ぐべくこの第１横壁１５Ａに沿った方向に伸長した誘電体層１７が形成されている。又、縦壁１５Ｃ及び嵩上げ誘電体層１２間には、図７に示すように縦壁１５Ｃに沿った方向に断続的に誘電体層１８が形成されている。

ここで、第１横壁１５Ａ及び縦壁１５Ｃによって囲まれた領域(図５中の一点鎖線にて囲まれた領域)が画素を担う画素セルＰＣとなる。更に、図５及び図６に示す如く画素セルＰＣは、第２横壁１５Ｂによって表示セルＣ１及び選択セルＣ２に区分けされている。表示セルＣ１は、図５及び図６に示されるように、表示ラインを担う一対の行電極Ｘ及びＹと、蛍光体層１６とを含む。一方、選択セルＣ２は、上記表示ラインを担う一対の行電極の内の行電極Ｙと、この表示ラインの表示面上方に隣接する表示ラインを担う一対の行電極の内の行電極Ｘと、嵩上げ誘電体層１２と、２次電子放出材料層３０とを含む。尚、表示セルＣ１内では、図５に示すように、行電極Ｘの透明電極Ｘａの一端に形成されている幅広部と、行電極Ｙの透明電極Ｙａの一端に形成されている幅広部とが放電ギャップｇを介して互いに対向して配置されている。一方、選択セルＣ２内においては、この透明電極Ｙａの他端に形成されている幅広部が含まれるが、透明電極Ｘは含まれていない。

又、図６に示す如く、表示面の上下方向(図６では左右方向)において互いに隣接する画素セルＰＣ各々の放電空間は、第１横壁１５Ａ及び誘電体層１７によって遮断されている。一方、同一の画素セルＰＣに属する表示セルＣ１及び選択セルＣ２各々の放電空間は、図６に示す如き隙間ｒにて連通している。又、表示面の左右方向において互いに隣接する選択セルＣ２各々の放電空間は、図７に示す如き嵩上げ誘電体層１２及び誘電体層１８によって遮断されているが、表示面の左右方向において互いに隣接する表示セルＣ１各々の放電空間は互いに連通している。このように、表示パネル部ＤＰＥに形成されている画素セルＰＣの各々は、互いにその放電空間が連通している表示セルＣ１及び選択セルＣ２から構成されている。

ここで、図４に示すように、表示パネル部ＤＰＥを支えるシャーシ（図示せぬ）上における表示パネル部ＤＰＥの上端近傍にはアドレスドライバ５５が実装されている。

更に、かかるシャーシ上における表示パネル部ＤＰＥの左端近傍には、図４に示す如く、リセット・サスティンドライバ５１及び奇数ラインスキャンドライバ５３が夫々実装されている。リセット・サスティンドライバ５１の出力端子Ａ１は、奇数ラインスキャンドライバ５３と、表示パネル部ＤＰＥの接続端子Ｔ_XEとに夫々電気的に接続されている。奇数ラインスキャンドライバ５３の出力端子Ｂ１、Ｂ２、Ｂ３、・・・、Ｂ（(ｎ−２)/２）、Ｂ（ｎ／２）は、夫々単一の接続ラインを介して表示パネル部ＤＰＥの接続端子Ｔ_Y1、Ｔ_Y3、Ｔ_Y5、・・・・、Ｔ_Y(n-3)及びＴ_Y(n-1)各々と電気的に接続されている。

又、上記シャーシ上における表示パネル部ＤＰＥの右端近傍には、リセット・サスティンドライバ５２及び偶数ラインスキャンドライバ５４が夫々実装されている。又、リセット・サスティンドライバ５２の出力端子Ａ１は、偶数ラインスキャンドライバ５４と、表示パネル部ＤＰＥの接続端子Ｔ_XOとに夫々電気的に接続されている。偶数ラインスキャンドライバ５４の出力端子Ｂ１、Ｂ２、Ｂ３、・・・、Ｂ（(ｎ−２)/２）、Ｂ（ｎ／２）各々は、夫々単一の接続ラインを介して表示パネル部ＤＰＥの接続端子Ｔ_Y2、Ｔ_Y4、・・・・、Ｔ_Y(n-2)、及びＴ_Y(n)各々と電気的に接続されている。

リセット・サスティンドライバ５１は、駆動制御回路５６から供給されたタイミング信号に応じて各種駆動パルス（後述する）を発生し、発生した駆動パルスを出力端子Ａ１から出力する。すなわち、リセット・サスティンドライバ５１から出力された各種駆動パルスは奇数ラインスキャンドライバ５３に供給されると共に、表示パネル部ＤＰＥの接続端子Ｔ_XEを介して偶数番目の行電極Ｘ₂、Ｘ₄、Ｘ₆・・・・、Ｘ_n-2、及びＸ_nに夫々印加されるのである。

奇数ラインスキャンドライバ５３は、リセット・サスティンドライバ５１から供給された駆動パルスを出力端子Ｂ１、Ｂ２、Ｂ３、・・・、Ｂ（(ｎ−２)/２）、Ｂ（ｎ／２）各々から出力する。ただし、リセット・サスティンドライバ５１からリセットパルス（後述する）が供給された場合には、奇数ラインスキャンドライバ５３は、このリセットパルス全体を所定電圧Ｖ_hだけ正電位側にシフトさせて得たリセットパルス（後述する）を出力端子Ｂ１、Ｂ２、Ｂ３、・・・、Ｂ（(ｎ−２)/２）、Ｂ（ｎ／２）各々から出力する。又、奇数ラインスキャンドライバ５３は、駆動制御回路５６から供給されたタイミング信号に応じて走査パルス（後述する）を発生し、これを出力端子Ｂ１、Ｂ２、Ｂ３、・・・、Ｂ（(ｎ−２)/２）、Ｂ（ｎ／２）各々から順次１つずつ出力する。

すなわち、奇数ラインスキャンドライバ５３から出力された各種駆動パルスは、表示パネル部ＤＰＥの接続端子Ｔ_Y1、Ｔ_Y3、Ｔ_Y5、・・・・、Ｔ_Y(n-3)及びＴ_Y(n-1)各々を介して奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3及びＹ_n-1各々に印加される。

リセット・サスティンドライバ５２は、駆動制御回路５６から供給されたタイミング信号に応じて各種駆動パルス（後述する）を発生し、発生した駆動パルスを出力端子Ａ１から出力する。すなわち、リセット・サスティンドライバ５２から出力された各種駆動パルスは偶数ラインスキャンドライバ５４に供給されると共に、表示パネル部ＤＰＥの接続端子Ｔ_XOを介して奇数番目の行電極Ｘ₁、Ｘ₃、Ｘ₅、・・・・、Ｘ_n-3、及びＸ_n-1に夫々印加されるのである。

偶数ラインスキャンドライバ５４は、リセット・サスティンドライバ５２から供給された駆動パルスを出力端子Ｂ１、Ｂ２、Ｂ３、・・・、Ｂ（(ｎ−２)/２）、Ｂ（ｎ／２）各々から出力する。ただし、リセット・サスティンドライバ５２からリセットパルス（後述する）が供給された場合には、偶数ラインスキャンドライバ５４は、このリセットパルス全体を所定電圧Ｖ_hだけ正電位側にシフトさせて得たリセットパルス（後述する）を出力端子Ｂ１、Ｂ２、Ｂ３、・・・、Ｂ（(ｎ−２)/２）、Ｂ（ｎ／２）各々から出力する。又、偶数ラインスキャンドライバ５４は、駆動制御回路５６から供給されたタイミング信号に応じて走査パルス（後述する）を発生し、これを出力端子Ｂ１、Ｂ２、Ｂ３、・・・、Ｂ（(ｎ−２)/２）、Ｂ（ｎ／２）各々から順次１つずつ出力する。

すなわち、偶数ラインスキャンドライバ５４から出力された各種駆動パルスは、表示パネル部ＤＰＥの接続端子Ｔ_Y2、Ｔ_Y4、・・・・、Ｔ_Y(n-2)、及びＴ_Y(n)各々を介して偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2、及びＹ_n各々に印加される。

アドレスドライバ５５は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の列電極Ｄ₁〜Ｄ_mに画素データパルス(後述する)を印加する。

駆動制御回路５６は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、上記１画素単位で眺めた場合には、上記ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、当該ディザ加算画素データの上位４ビット分を多階調化画素データＰＤ_Sとし、これを図９に示す如きデータ変換テーブルに従って第１〜第１５ビットからなる１５ビットの画素駆動データＧＤに変換する。従って、８ビットで２５６階調を表現し得る画素データは、図９に示すように、全部で１６パターンからなる１５ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５６は、１画面分の画素駆動データＧＤ₁,₁〜ＧＤ_n,_m毎に、これら画素駆動データＧＤ₁,₁〜ＧＤ_n,_m各々を同一ビット桁同士にて分離することにより、
ＤＢ１：画素駆動データＧＤ₁,₁〜ＧＤ_n,_m各々の第１ビット目
ＤＢ２：画素駆動データＧＤ₁,₁〜ＧＤ_n,_m各々の第２ビット目
ＤＢ３：画素駆動データＧＤ₁,₁〜ＧＤ_n,_m各々の第３ビット目
ＤＢ４：画素駆動データＧＤ₁,₁〜ＧＤ_n,_m各々の第４ビット目
ＤＢ５：画素駆動データＧＤ₁,₁〜ＧＤ_n,_m各々の第５ビット目
ＤＢ６：画素駆動データＧＤ₁,₁〜ＧＤ_n,_m各々の第６ビット目
ＤＢ７：画素駆動データＧＤ₁,₁〜ＧＤ_n,_m各々の第７ビット目
ＤＢ８：画素駆動データＧＤ₁,₁〜ＧＤ_n,_m各々の第８ビット目
ＤＢ９：画素駆動データＧＤ₁,₁〜ＧＤ_n,_m各々の第９ビット目
ＤＢ１０：画素駆動データＧＤ₁,₁〜ＧＤ_n,_m各々の第１０ビット目
ＤＢ１１：画素駆動データＧＤ₁,₁〜ＧＤ_n,_m各々の第１１ビット目
ＤＢ１２：画素駆動データＧＤ₁,₁〜ＧＤ_n,_m各々の第１２ビット目
ＤＢ１３：画素駆動データＧＤ₁,₁〜ＧＤ_n,_m各々の第１３ビット目
ＤＢ１４：画素駆動データＧＤ₁,₁〜ＧＤ_n,_m各々の第１４ビット目
ＤＢ１５：画素駆動データＧＤ₁,₁〜ＧＤ_n,_m各々の第１５ビット目
の如き画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。

尚、画素駆動データビット群ＤＢ１〜ＤＢ１５各々は、後述するサブフィールドＳＦ１〜ＳＦ１５各々に対応したものである。駆動制御回路５６は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢを１表示ライン分(ｍ個)ずつアドレスドライバ５５に供給する。

更に、駆動制御回路５６は、図１０に示す如き選択消去アドレス法に基づく発光駆動シーケンスに従ってＰＤＰ５０を駆動制御すべき各種タイミング信号を発生して、リセット・サスティンドライバ５１、５２、奇数ラインスキャンドライバ５３、偶数ラインスキャンドライバ５４及びアドレスドライバ５５に供給する。

図１０に示す発光駆動シーケンスでは、１フレーム分の表示を１５個のサブフィールドＳＦ１〜ＳＦ１５に分割して実行する。

先頭のサブフィールドＳＦ１では、奇数ラインリセット行程Ｒ_O、奇数ラインアドレス行程Ｗ_O、偶数ラインリセット行程Ｒ_E、偶数ラインアドレス行程Ｗ_E、及びサスティン行程Ｉを順次実行する。サブフィールドＳＦ１に続くＳＦ２〜ＳＦ１５各々では、上記奇数ラインアドレス行程Ｗ_O、サスティン行程Ｉ₁、偶数ラインアドレス行程Ｗ_E及びサスティン行程Ｉ₂を順次実行する。尚、最後尾のサブフィールドＳＦ１５に限り、スティン行程Ｉ₂の実行後に消去行程Ｅを実行する。

図１１は、図１０に示されるサブフィールドＳＦ１及びＳＦ２を抜粋して、上記各種行程において、リセット・サスティンドライバ５１、５２、奇数ラインスキャンドライバ５３、偶数ラインスキャンドライバ５４及びアドレスドライバ５５各々が表示パネル部ＤＰＥに印加する各種駆動パルスを示す図である。

先ず、奇数ラインリセット行程Ｒ_Oでは、リセット・サスティンドライバ５１が、図１１に示す如く、その電圧が緩やかに０ボルトから上昇する波形を有する正極性のリセットパルスＲＰ_Xaを発生する。そして、リセット・サスティンドライバ５１は、かかるリセットパルスＲＰ_Xaを奇数ラインスキャンドライバ５３に供給すると共に、図１１に示す如く表示パネル部ＤＰＥの偶数番目の行電極Ｘ₂、Ｘ₄、Ｘ₆・・・・、Ｘ_n-2、及びＸ_nに夫々印加する。この際、奇数ラインスキャンドライバ５３は、かかるリセットパルスＲＰ_Xaを全体的に所定電圧Ｖ_hだけ正電位側にシフトした図１１に示す如きリセットパルスＲＰ_Yaを生成し、これを表示パネル部ＤＰＥの奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3及びＹ_n-1各々に印加する。又、これらリセットパルスＲＰ_Xa及びＲＰ_Ya各々の印加と同時に、リセット・サスティンドライバ５２が、図１１に示す如く、その電圧が０ボルトから緩やかに下降する波形を有する負極性のリセットパルスＲＰ_Xbを発生する。そして、リセット・サスティンドライバ５２は、かかるリセットパルスＲＰ_Xbを偶数ラインスキャンドライバ５４に供給すると共に、図１１に示す如く表示パネル部ＤＰＥの奇数番目の行電極Ｘ₁、Ｘ₃、Ｘ₅、・・・・、Ｘ_n-3、及びＸ_n-1に夫々印加する。この際、偶数ラインスキャンドライバ５４は、かかるリセットパルスＲＰ_Xbを全体的に所定電圧Ｖ_hだけ正電位側にシフトした図１１に示す如きリセットパルスＲＰ_Ybを生成し、これを表示パネル部ＤＰＥの偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2、及びＹ_n各々に印加する。

これらリセットパルスＲＰ_Ya、ＲＰ_Xa、ＲＰ_Xb、及びＲＰ_Ybの印加によると、行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_nの内で奇数番の行電極Ｘと奇数番の行電極Ｙとの間、並びに偶数番の行電極Ｘと奇数番の行電極Ｙとの間で、夫々第１リセット放電が生起される。かかる第１リセット放電の終息後、各表示セルＣ１内の行電極Ｘ近傍には正極性、行電極Ｙ近傍には負極性の電荷が夫々形成される。

又、奇数ラインリセット行程Ｒ_Oにおいては、上記リセットパルスＲＰ_Xaの印加後、リセット・サスティンドライバ５１は、図１１に示す如き負極性のリセットパルスＲＰ_XDを発生し、これを奇数ラインスキャンドライバ５３に供給すると共に、偶数番目の行電極Ｘ₂、Ｘ₄、Ｘ₆・・・・、Ｘ_n-2、及びＸ_nに夫々印加する。この際、奇数ラインスキャンドライバ５３は、リセットパルスＲＰ_XDと同一波形のリセットパルスＲＰ_YDを、このリセットパルスＲＰ_XDと同一のタイミングにて奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3及びＹ_n-1各々に印加する。更に、この間、アドレスドライバ５５は、図１１に示す如き正極性の補助パルスＡＰを表示パネル部ＤＰＥの列電極Ｄ₁〜Ｄ_m各々に印加する。上記リセットパルスＲＰ_YDの印加に応じて、画素セルＰＣ_1,1〜ＰＣ_n,mの内で奇数表示ラインに属する画素セルＰＣ各々の表示セルＣ１内の行電極Ｘ及びＹ間で第２リセット放電が生起される。かかる第２リセット放電の終息後、各表示セルＣ１内の行電極Ｘ近傍には負極性、行電極Ｙ近傍には正極性の電荷が夫々形成される。尚、リセットパルスＲＰ_YDが印加されている間、このリセットパルスＲＰ_YDと同一極性のリセットパルスＲＰ_XDが偶数番の行電極Ｘ各々に印加されているので、奇数番の行電極Ｙ及び偶数番の行電極Ｘ間、つまり奇数表示ラインに属する画素セルＰＣ各々の選択セルＣ２内で上記第２リセット放電は生起されない。

以上の如く、奇数ラインリセット行程Ｒ_Oでは、奇数表示ラインに属する全ての画素セルＰＣが、その表示セルＣ１内の行電極Ｘ近傍に負極性、行電極Ｙ近傍に正極性の電荷が残留する、いわゆる壁電荷の形成された点灯セルモード状態に初期化される。

次に、奇数ラインアドレス行程Ｗ_Oでは、リセット・サスティンドライバ５２が、この奇数ラインアドレス行程Ｗ_Oの実行期間に亘り所定の正電圧の状態を維持する正極性のパルスを奇数番目の行電極Ｘ₁、Ｘ₃、Ｘ₅、・・・・、Ｘ_n-3及びＸ_n-1各々に印加する。更に、この間、偶数ラインスキャンドライバ５４が所定の正電圧の状態を維持する正極性のパルスを偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2、及びＹ_n各々に印加する。又、かかる奇数ラインアドレス行程Ｗ_Oにおいて、リセット・サスティンドライバ５１は、この奇数ラインアドレス行程Ｗ_Oの実行期間に亘り電圧（−Ｖ_off）の状態を維持する負極性のパルスを偶数番目の行電極Ｘ₂、Ｘ₄、Ｘ₆・・・・、Ｘ_n-2、及びＸ_nに夫々印加する。又、奇数ラインアドレス行程Ｗ_Oでは、奇数ラインスキャンドライバ５３が、この奇数ラインアドレス行程Ｗ_Oの実行期間に亘り電圧（−Ｖ_off）の状態を維持する負極性のパルスを奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3及びＹ_n-1各々に印加する。更に、奇数ラインスキャンドライバ５３は、そのパルス振幅が所定電圧Ｖ_hとなる図１１に示す如き走査パルスＳＰを上記の如き電圧（−Ｖ_off）の状態を維持する負極性のパルスに重畳させて、奇数の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-2各々に順次印加して行く。更に、奇数ラインアドレス行程Ｗ_Oでは、アドレスドライバ５５が、サブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１中の奇数表示ラインに対応した画素駆動データビットの各々をその論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ₁〜Ｄ_mに印加して行く。つまり、アドレスドライバ５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ₁を列電極Ｄ₁〜Ｄ_mに印加し、次に、第３表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ₃を列電極Ｄ₁〜Ｄ_mに印加して行くのである。この際、上記走査パルスＳＰと同時に低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内では消去アドレス放電が生起される。一方、走査パルスＳＰと同時に高電圧の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内では上述した如き消去アドレス放電は生起されない。ここで、上記消去アドレス放電の生起された選択セルＣ２内では行電極Ｙ近傍に負の電荷が形成され、行電極Ｘ近傍には負の電荷が残留した、いわゆる壁電荷の消滅した消灯セルモードの状態となる。一方、上記消去アドレス放電の生起されなかった選択セルＣ２内では電荷の形成状態は変化しないので、その直前までの状態（点灯セルモード又は消灯セルモード）を維持する。

以上の如く、奇数ラインアドレス行程Ｗ_Oでは、入力映像信号に対応した画素データに基づき、奇数表示ラインに属する画素セルＰＣの選択セルＣ２を点灯セルモード及び消灯セルモードのいずれか一方に設定するのである。

偶数ラインリセット行程Ｒ_eでは、リセット・サスティンドライバ５２が、図１１に示す如く、その電圧が緩やかに０ボルトから上昇する波形を有する正極性のリセットパルスＲＰ_Xaを発生する。そして、リセット・サスティンドライバ５２は、かかるリセットパルスＲＰ_Xaを偶数ラインスキャンドライバ５４に供給すると共に、図１１に示す如く表示パネル部ＤＰＥの奇数番目の行電極Ｘ₁、Ｘ₃、Ｘ₅、・・・・、Ｘ_n-3及びＸ_n-1に夫々印加する。この際、偶数ラインスキャンドライバ５４は、かかるリセットパルスＲＰ_Xaを全体的に所定電圧Ｖ_hだけ正電位側にシフトした図１１に示す如きリセットパルスＲＰ_Yaを生成し、これを表示パネル部ＤＰＥの偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2、及びＹ_n各々に印加する。又、これらリセットパルスＲＰ_Xa及びＲＰ_Ya各々の印加と同時に、リセット・サスティンドライバ５１が、図１１に示す如く、その電圧が０ボルトから緩やかに下降する波形を有する負極性のリセットパルスＲＰ_Xbを発生する。そして、リセット・サスティンドライバ５１は、かかるリセットパルスＲＰ_Xbを奇数ラインスキャンドライバ５３に供給すると共に、図１１に示す如く表示パネル部ＤＰＥの偶数番目の行電極Ｘ₂、Ｘ₄、Ｘ₆・・・・、Ｘ_n-2、及びＸ_nに夫々印加する。この際、奇数ラインスキャンドライバ５３は、かかるリセットパルスＲＰ_Xbを全体的に所定電圧Ｖ_hだけ正電位側にシフトした図１１に示す如きリセットパルスＲＰ_Ybを生成し、これを表示パネル部ＤＰＥの奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3及びＹ_n-1各々に印加する。

これらリセットパルスＲＰ_Ya、ＲＰ_Xa、ＲＰ_Xb、及びＲＰ_Ybの印加によると、行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_nの内で偶数番目の行電極Ｘと偶数番目の行電極Ｙとの間、並びに奇数番目の行電極Ｘと偶数番目の行電極Ｙとの間で、夫々第１リセット放電が生起される。すなわち、画素セルＰＣ_1,1〜ＰＣ_n,mの内で偶数表示ラインに属する画素セルＰＣ各々の表示セルＣ１及び選択セルＣ２各々内で第１リセット放電が生起されるのである。かかる第１リセット放電の終息後、各表示セルＣ１内の行電極Ｘ近傍には正極性、行電極Ｙ近傍には負極性の電荷が夫々形成される。

又、偶数ラインリセット行程Ｒ_eにおいては、上記リセットパルスＲＰ_Xaの印加後、リセット・サスティンドライバ５２は、図１１に示す如き負極性のリセットパルスＲＰ_XDを発生し、これを偶数ラインスキャンドライバ５４に供給すると共に、奇数番目の行電極Ｘ₁、Ｘ₃、Ｘ₅、・・・・、Ｘ_n-3及びＸ_n-1に夫々印加する。この際、偶数ラインスキャンドライバ５４は、リセットパルスＲＰ_XDと同一波形のリセットパルスＲＰ_YDを、このリセットパルスＲＰ_XDと同一のタイミングにて偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2、及びＹ_n各々に印加する。更に、この間、アドレスドライバ５５は、図１１に示す如き正極性の補助パルスＡＰを表示パネル部ＤＰＥの列電極Ｄ₁〜Ｄ_m各々に印加する。上記リセットパルスＲＰ_YDの印加に応じて、画素セルＰＣ_1,1〜ＰＣ_n,mの内で偶数表示ラインに属する画素セルＰＣ各々の表示セルＣ１内の行電極Ｘ及びＹ間で第２リセット放電が生起される。かかる第２リセット放電の終息後、各表示セルＣ１内の行電極Ｘ近傍には負極性、行電極Ｙ近傍には正極性の電荷が夫々形成される。尚、リセットパルスＲＰ_YDが印加されている間、このリセットパルスＲＰ_YDと同一極性のリセットパルスＲＰ_XDが奇数番の行電極Ｘ各々に印加されているので、偶数番の行電極Ｙ及び奇数番の行電極Ｘ間、つまり偶数表示ラインに属する画素セルＰＣ各々の選択セルＣ２内では上記第２リセット放電は生起されない。

以上の如く、偶数ラインリセット行程Ｒ_eでは、偶数表示ラインに属する全ての画素セルＰＣが、その表示セルＣ１内の行電極Ｘ近傍に負極性、行電極Ｙ近傍に正極性の電荷が残留する、いわゆる壁電荷の形成された点灯セルモード状態に初期化される。

次に、偶数ラインアドレス行程Ｗ_eでは、リセット・サスティンドライバ５１が、この偶数ラインアドレス行程Ｗ_eの実行期間に亘り所定の正電圧の状態を維持する正極性のパルスを偶数番目の行電極Ｘ₂、Ｘ₄、Ｘ₆・・・・、Ｘ_n-2、及びＸ_nに夫々印加する。更に、この間、奇数ラインスキャンドライバ５３が所定の正電圧の状態を維持する正極性のパルスを奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3及びＹ_n-1各々に印加する。又、かかる偶数ラインアドレス行程Ｗ_eにおいて、リセット・サスティンドライバ５２は、この偶数ラインアドレス行程Ｗ_eの実行期間に亘り電圧（−Ｖ_off）の状態を維持する負極性のパルスを奇数番目の行電極Ｘ₁、Ｘ₃、Ｘ₅、・・・・、Ｘ_n-3及びＸ_n-1に夫々印加する。又、偶数ラインアドレス行程Ｗ_eでは、偶数ラインスキャンドライバ５４が、この偶数ラインアドレス行程Ｗ_eの実行期間に亘り電圧（−Ｖ_off）の状態を維持する負極性のパルスを偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2、及びＹ_n各々に印加する。更に、偶数ラインスキャンドライバ５４は、そのパルス振幅が所定電圧Ｖ_hとなる図１１に示す如き走査パルスＳＰを上記の如き電圧（−Ｖ_off）の状態を維持する負極性のパルスに重畳させて、偶数の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2、及びＹ_n各々に順次印加して行く。更に、偶数ラインアドレス行程Ｗ_eでは、アドレスドライバ５５が、サブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１中の偶数表示ラインに対応した画素駆動データビットの各々をその論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ₁〜Ｄ_mに印加して行く。つまり、アドレスドライバ５５は、先ず、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ₂を列電極Ｄ₁〜Ｄ_mに印加し、次に、第４表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ₄を列電極Ｄ₁〜Ｄ_mに印加して行くのである。この際、上記走査パルスＳＰと同時に低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内では消去アドレス放電が生起される。一方、走査パルスＳＰと同時に高電圧の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内では上述した如き消去アドレス放電は生起されない。ここで、上記消去アドレス放電の生起された選択セルＣ２内では行電極Ｙ近傍に負の電荷が形成され、行電極Ｘ近傍には負の電荷が残留した、いわゆる壁電荷の消滅した消灯セルモードの状態となる。一方、上記消去アドレス放電の生起されなかった選択セルＣ２内では電荷の形成状態は変化しないので、その直前までの状態（点灯セルモード又は消灯セルモード）を維持する。

以上の如く、偶数ラインアドレス行程Ｗ_eでは、入力映像信号に対応した画素データに基づき、偶数表示ラインに属する画素セルＰＣの選択セルＣ２を点灯セルモード及び消灯セルモードのいずれか一方に設定するのである。

次に、サスティン行程Ｉでは、リセット・サスティンドライバ５１、５２、奇数ラインスキャンドライバ５３及び偶数ラインスキャンドライバ５４各々が、図１１に示す如き負極性の放電拡張パルスＰ₀を表示パネル部ＤＰＥの全ての行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_nに同時に印加する。更に、この間、アドレスドライバ５５は、図１１に示す如き正極性の補助パルスＡＰを列電極Ｄ₁〜Ｄ_m各々に印加する。放電拡張パルスＰ₀及び補助パルスＡＰの印加に応じて、画素セルＰＣの選択セルＣ２内の列電極及び行電極間において放電が生起され、かかる放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張する。これにより、選択セルＣ２の状態（点灯セルモード又は消灯セルモード）が表示セルＣ１側に移行することになる。そして、上記放電拡張パルスＰ₀の印加後、リセット・サスティンドライバ５１は、図１１に示す如き負極性のサスティンパルスＩＰを発生し、これを奇数ラインスキャンドライバ５３と共に、表示パネル部ＤＰＥの偶数番目の行電極Ｘ₂、Ｘ₄、Ｘ₆・・・・、Ｘ_n-2、及びＸ_nに夫々印加する。この際、奇数ラインスキャンドライバ５３は、かかるサスティンパルスＩＰを表示パネル部ＤＰＥの奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3及びＹ_n-1各々に同時に印加する。尚、この間、アドレスドライバ５５は、図１１に示す如き正極性の補助パルスＡＰを列電極Ｄ₁〜Ｄ_m各々に印加する。

上記サスティンパルスＩＰの印加に応じて、全画素セルＰＣ各々の内で上記点灯セルモードに設定されている画素セルＰＣにおいて、その表示セルＣ１内の透明電極Ｘａ及びＹａ間においてサスティン放電が生起される。この際、かかるサスティン放電によって発生した紫外線により、表示セルＣ１に形成されている蛍光体層１６(赤色蛍光層、緑色蛍光層、青色蛍光層)が励起し、その蛍光色に対応した光が前面透明基板１０を介して放射される。

次に、サブフィールドＳＦ２の奇数ラインアドレス行程Ｗ_Oでは、リセット・サスティンドライバ５１、５２、奇数ラインスキャンドライバ５３、及び偶数ラインスキャンドライバ５４各々が、上記ＳＦ１の奇数ラインアドレス行程Ｗ_Oの場合と同様に、走査パルスＳＰを奇数の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-2各々に順次印加して行く。尚、アドレスドライバ５５は、サブフィールドＳＦ２に対応した画素駆動データビット群ＤＢ２中の奇数表示ラインに対応した画素駆動データビットの各々をその論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換し、走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ₁〜Ｄ_mに印加して行く。

サブフィールドＳＦ２の奇数ラインアドレス行程Ｗ_OにおいてもＳＦ１の場合と同様に、走査パルスＳＰと同時に低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内では消去アドレス放電が生起される。一方、走査パルスＳＰと同時に高電圧の画素データパルスＤＰが印加された画素セルＰＣ内では上述した如き消去アドレス放電は生起されない。この際、上記消去アドレス放電の生起された画素セルＰＣは消灯セルモードに設定される一方、消去アドレス放電の生起されなかった画素セルＰＣはその直前までの状態（点灯セルモード又は消灯セルモード）を維持する。

次に、サブフィールドＳＦ２のサスティン行程Ｉ₁では、アドレスドライバ５５は、図１１に示す如き正極性の補助パルスＡＰを列電極Ｄ₁〜Ｄ_m各々に印加する。かかる補助パルスＡＰの印加と同時に、リセット・サスティンドライバ５２は、図１１に示す如き負極性のサスティンパルスＩＰを発生し、これを偶数ラインスキャンドライバ５４と共に、表示パネル部ＤＰＥの奇数番目の各行電極Ｘに夫々印加する。この際、偶数ラインスキャンドライバ５４は、かかるサスティンパルスＩＰを表示パネル部ＤＰＥの偶数番目の各行電極Ｙに夫々同時に印加する。上記サスティンパルスＩＰの印加に応じて、全画素セルＰＣ各々の内で上記点灯セルモードに設定されている画素セルＰＣにおいて、その表示セルＣ１内の透明電極Ｘａ及びＹａ間にサスティン放電が生起される。この際、かかるサスティン放電によって発生した紫外線により、表示セルＣ１に形成されている蛍光体層１６(赤色蛍光層、緑色蛍光層、青色蛍光層)が励起し、その蛍光色に対応した光が前面透明基板１０を介して放射される。

次に、サブフィールドＳＦ２の偶数ラインアドレス行程Ｗ_eでは、リセット・サスティンドライバ５１、５２、奇数ラインスキャンドライバ５３、及び偶数ラインスキャンドライバ５４各々が、上記ＳＦ１の偶数ラインアドレス行程Ｗ_eの場合と同様に、走査パルスＳＰを偶数の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2、及びＹ_n各々に順次印加して行く。この間、アドレスドライバ５５は、サブフィールドＳＦ２に対応した画素駆動データビット群ＤＢ２中の偶数表示ラインに対応した画素駆動データビット各々をその論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換し、走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ₁〜Ｄ_mに印加して行く。

サブフィールドＳＦ２の偶数ラインアドレス行程Ｗ_eにおいてもＳＦ１の場合と同様に、走査パルスＳＰと同時に低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内では消去アドレス放電が生起される。一方、走査パルスＳＰと同時に高電圧の画素データパルスＤＰが印加された画素セルＰＣ内では上述した如き消去アドレス放電は生起されない。この際、上記消去アドレス放電の生起された画素セルＰＣは消灯セルモードに設定される一方、消去アドレス放電の生起されなかった画素セルＰＣはその直前までの状態（点灯セルモード又は消灯セルモード）を維持する。

次に、サブフィールドＳＦ２のサスティン行程Ｉ₂では、リセット・サスティンドライバ５１、５２、奇数ラインスキャンドライバ５３及び偶数ラインスキャンドライバ５４各々が、図１１に示す如き負極性の放電拡張パルスＰ₀を表示パネル部ＤＰＥの全ての行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_nに同時に印加する。更に、この間、アドレスドライバ５５は、図１１に示す如き正極性の補助パルスＡＰを列電極Ｄ₁〜Ｄ_m各々に印加する。上記放電拡張パルスＰ₀の印加後、リセット・サスティンドライバ５１は、図１１に示す如き負極性のサスティンパルスＩＰを発生し、これを奇数ラインスキャンドライバ５３と共に、表示パネル部ＤＰＥの偶数番目の行電極Ｘ₂、Ｘ₄、Ｘ₆・・・・、Ｘ_n-2、及びＸ_nに夫々印加する。この際、奇数ラインスキャンドライバ５３は、かかるサスティンパルスＩＰを表示パネル部ＤＰＥの奇数番目の行電極Ｙ₁、Ｙ₃、Ｙ₅、・・・・、Ｙ_n-3及びＹ_n-1各々に同時に印加する。かかるサスティンパルスＩＰの印加に応じて、全画素セルＰＣ各々の内で上記点灯セルモードに設定されている画素セルＰＣにおいて、その表示セルＣ１内の透明電極Ｘａ及びＹａ間にサスティン放電が生起される。この際、かかるサスティン放電によって発生した紫外線により、表示セルＣ１に形成されている蛍光体層１６(赤色蛍光層、緑色蛍光層、青色蛍光層)が励起し、その蛍光色に対応した光が前面透明基板１０を介して放射される。

ここで、図９に示す１６通りの画素駆動データＧＤに基づき、図１０及び図１１に示す如き駆動を実行すると、１フレームの表示期間内において、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々のアドレス行程(Ｗ_O、Ｗ_e)にて消去アドレス放電(図９中の●にて示す)が生起される。すなわち、画素セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯セルモードに設定され、これらサブフィールド各々のサスティン行程Ｉにおいて連続してサスティン放電(図９中の○にて示す)するのである。この際、１フレーム表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。すなわち、図９に示す如き第１〜第１６階調駆動による１６種類の発光パターンによれば、○にて示されるサブフィールドにおいて生起されたサスティン放電の合計回数に応じた１６階調分の中間輝度が表現されるのである。

以上の如く、図４に示すプラズマディスプレイ装置においては、ＰＤＰ５０の各画素を担う画素セルＰＣを図５及び図６に示す如き表示セルＣ１及び選択セルＣ２にて構築するようにしている。選択セルＣ２内には、その背面基板１３側に図６に示す如く２次電子放出材料層３０を設けている。２次電子放出材料層３０は、その形成面が陰極となる放電時に２次電子を放出するγ特性が良好となるものである。この際、図１１に示す各アドレス行程（Ｗｏ、Ｗｅ）では、正極性の走査パルスＳＰを行電極Ｙに印加すると共に低電圧（０ボルト）の画素データパルスＤＰを列電極Ｄに印加することにより、アドレス放電を生起させている。すなわち、列電極Ｄを陰極側にしてアドレス放電を生起させているのである。従って、選択セルＣ２内に形成されている２次電子放出材料層３０も陰極となり、この２次電子放出材料層３０から良好に２次電子が放出されるようになり、選択セルＣ２内においてアドレス放電が確実に生起されるようになる。

又、図４に示すＰＤＰ５０においては、奇数番目の行電極Ｘ₁、Ｘ₃、・・・・、Ｘ_n-1各々が共通接続されている接続端子Ｔ_XOを表示パネル部ＤＰＥの右端に設け、偶数番目の行電極Ｘ₂、Ｘ₄、・・・・、Ｘ_n各々が共通接続されている接続端子Ｔ_XOを表示パネル部ＤＰＥの左端に設ける構造としている。更に、奇数番目の行電極Ｙ₁、Ｙ₃、・・・・、Ｙ_n-1各々が夫々個別に接続されている接続端子Ｔ_Y1、Ｔ_Y3、・・・・、Ｔ_Y(n-1)を表示パネル部ＤＰＥの左端に設け、偶数番目の行電極Ｙ₂、Ｙ₄、・・・・、Ｙ_n-2、及びＹ_n各々が夫々個別に接続されている接続端子Ｔ_Y2、Ｔ_Y4、・・・・、Ｔ_Y(n)を表示パネル部ＤＰＥの右端に設ける構造を採用している。この際、表示パネル部ＤＰＥを支えるシャーシ上における表示パネル部ＤＰＥの左端近傍に、リセット・サスティンドライバ５１及び奇数ラインスキャンドライバ５３を実装して、表示パネル部ＤＰＥの左端に設けられている接続端子Ｔ_Y1、Ｔ_Y3、・・・・、Ｔ_Y(n-1)、及び接続端子Ｔ_XE各々と電気的に接続するようにしている。更に、かかるシャーシ上において表示パネル部ＤＰＥの右端近傍に、リセット・サスティンドライバ５２及び偶数ラインスキャンドライバ５４を実装して、表示パネル部ＤＰＥの右端に設けられている接続端子Ｔ_Y2、Ｔ_Y4、・・・・、Ｔ_Y(n)、及び接続端子Ｔ_XO各々と電気的に接続するようにしている。

上述した如き構造によれば、奇数ラインスキャンドライバ５３、奇数Ｙ電極ドライバ５３ａ、偶数ラインスキャンドライバ５４及び偶数Ｙ電極ドライバ５３ｂ各々と、表示パネル部ＤＰＥとを電気的に接続する配線が交叉する箇所が図３に示す如き構造を採用した場合に比して少なくなる。よって、かかる配線形態によれば、配線間に存在する浮遊容量が低減されるので、この浮遊容量に対する無効な充放電に伴う無効電力の消費が低下する。更に、奇数表示ラインに属する行電極の接続端子と偶数表示ラインに属する行電極の接続端子との間に、マイグレーション又は耐圧不良等の不具合が発生する確率が低下する。

更に、本発明においては、画素セルＰＣの状態を初期化（点灯セルモード）する為のリセット放電を、奇数表示ライン群に属する画素セルＰＣと、偶数表示ライン群に属する画素セルＰＣとで、時間的に分散させて実行するようにしている。よって、互いに極性が異なるリセットパルスを行電極Ｘ及びＹに夫々印加することによりリセット放電を生起させる場合に、誤放電を生じさせることなく、奇数及び偶数表示ラインのいずれに属する行電極Ｙ（行電極Ｘ）に対しても同一極性のリセットパルスを印加することが可能となる。これにより、奇数及び偶数表示ラインのいずれに対しても、リセット放電終息後に行電極Ｘ及びＹ各々の近傍に形成される電荷の極性を同一にすることができるので、極性を揃える為に新たな放電を生起させる必要がなくなる。

尚、図１１に示す駆動では、奇数表示ライン群に属する画素セルＰＣに対してリセット放電を生起させる際（奇数ラインリセット行程Ｒ_O）には、正極性のリセットパルスＲＰ_Xaを偶数の行電極Ｘに印加すると共に、負極性のリセットパルスＲＰ_Xbを奇数の行電極Ｘに印加する。更に、このリセットパルスＲＰ_Xaを正電位側に所定電圧Ｖ_hだけシフトしたリセットパルスＲＰ_Yaを奇数の行電極Ｙに印加すると共に、上記リセットパルスＲＰ_Xbを正電位側に所定電圧Ｖ_hだけシフトしたリセットパルスＲＰ_Ybを偶数の行電極Ｙに印加する。又、偶数表示ライン群に属する画素セルＰＣに対してリセット放電を生起させる際（偶数ラインリセット行程Ｒ_e）には、上記リセットパルスＲＰ_Xaを奇数の行電極Ｘ、上記リセットパルスＲＰ_Xbを偶数の行電極Ｘ、リセットパルスＲＰ_Yaを偶数の行電極Ｙ、リセットパルスＲＰ_Ybを奇数の行電極Ｙに夫々印加するようにしている。

このように、図１１に示す駆動においては、リセット放電の対象となる画素セルＰＣの行電極Ｘ及びＹ間には（ＲＰ_Ya−ＲＰ_Xb）なる電圧を印加し、リセット放電の対象外となる画素セルＰＣの行電極Ｘ及びＹ間には（ＲＰ_Xa−ＲＰ_Yb）なる電圧を印加しているのである。この際、リセットパルスＲＰ_Yaは正極性のリセットパルスＲＰ_Xaを所定電圧Ｖ_hだけ正電位側にシフトしたものであり、リセットパルスＲＰ_Ybは負極性のリセットパルスＲＰ_Xbを所定電圧Ｖ_hだけ正電位側にシフトしたものである。よって、リセット放電させるべく画素セルＰＣの行電極Ｘ及びＹ間に印加する電圧と、リセット放電の対象外となる画素セルＰＣの行電極Ｘ及びＹ間に印加される電圧とには２・Ｖ_hの電位差ができる。この２・Ｖ_hの電位差により、リセット放電を生起させるべき画素セルＰＣに対しては確実にリセット放電を生起させ、リセット放電を生起させない画素セルＰＣに対しては確実に誤放電を防止することが可能となるのである。

尚、上記実施例においては、画素セルＰＣとして図５〜図８に示す如き構造を採用したが、例えば図１２〜図１６に示す如き構造を採用しても良い。

図１２は、ＰＤＰ５０の表示パネル部ＤＰＥを表示面側から眺めた平面図である。又、図１３は、図１２に示されるＶ１−Ｖ１線から眺めた断面図である。又、図１４は、図１２に示されるＶ２−Ｖ２線から眺めた断面図である。又、図１５は、図１２に示されＷ１−Ｗ１線から眺めた断面図である。又、図１６は、図１２に示されＷ２−Ｗ２線から眺めた断面図である。

尚、図１２〜図１６においては、図５〜図８に記載されている構造体と同一の構造体には同一の符号が付されている。

図１２〜図１６に示される構造では、列電極Ｄが行電極Ｘ及びＹと共に前面透明基板１０側に設けられている。列電極Ｄは、図１２に示すように、表示面における列方向（上下方向）に伸長する帯状の本体電極部Ｄ１ａと、各選択セルＣ２内において上記本体電極部Ｄ１ａから表示面の行方向（左右方向）に突出する突出電極部Ｄ１ｂとから構成される。本体電極部Ｄ１ａの各々は、図１５に示すように縦壁１５Ｃと重なるように配置され、この本体電極部Ｄ１ａと選択セルＣ２内のバス電極Ｙｂとの間でリセット放電及びアドレス放電が生起される。

又、上記実施例においては、単位発光領域を第１放電セルとしての表示セルＣ１と、第２放電セルとしての表示セルＣ２とで構成したセル構造を有するＰＤＰに適用した例を示したが、ＰＤＰの構造はかかる構造に限定されるものではない。例えば、表示ラインを構成する行電極Ｘ、Ｙが放電の極性と方向性を有し且つその極性及び方向性が偶数表示ライン、奇数表示ラインの全ての表示ラインで同一方向を向く構造（例えば、サスティンパルスが印加される行電極Ｘと、サスティンパルス及び走査パルスが印加される行電極Ｙとが交互に配列された構造）を有するＰＤＰにも適用可能である。

従来のＰＤＰの構造の一部を表示面側から眺めた平面図である。図１に示されるＶ−Ｖ線上でのＰＤＰの断面を示す図である。従来のプラズマディスプレイ装置の概略構成を示す図である。本発明によるプラズマディスプレイ装置の概略構成を示す図である。図４に示されるＰＤＰ５０の表示パネル部ＤＰＥの構造の一部を表示面側から眺めた平面図である。図５に示されるＶ１−Ｖ１線上での断面を示す図である。図５に示されるＶ２−Ｖ２線上での断面を示す図である。図５に示されるＷ１−Ｗ１線上での断面を示す図である。画素データの変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データＧＤに基づく発光駆動パターンを示す図である。図４に示されるプラズマディスプレイ装置における発光駆動シーケンスの一例を示す図である。図１０に示す発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。表示パネル部ＤＰＥの他の構造を示す平面図である。図１２に示されるＶ１−Ｖ１線上での断面を示す図である。図１２に示されるＶ２−Ｖ２線上での断面を示す図である。図１２に示されるＷ１−Ｗ１線上での断面を示す図である。図１２に示されるＷ２−Ｗ２線上での断面を示す図である。

符号の説明

５０ＰＤＰ
５１，５２リセット・サスティンドライバ
５３奇数ラインスキャンドライバ
５４偶数ラインスキャンドライバ
５５アドレスドライバ
５６駆動制御回路
Ｃ１表示セル
Ｃ２選択セル
ＰＣ画素セル

Claims

放電空間を挟んで対向配置された一対の基板間において夫々が表示画面の水平方向に伸長しており且つ交互に配列された複数の第１及び第２行電極ラインと、前記第１及び第２行電極ラインに交叉して配列された複数の列電極ラインと、前記第１及び第２行電極ラインと前記列電極ラインとの交叉部に画素を担う画素セルが形成されている表示パネルを備えた表示装置であって、
全ての前記画素セル内においてリセット放電を生起せしめて前記画素セル各々の状態を初期化するリセット手段と、前記第１行電極ラインの各々に順次走査パルスを印加すると共に入力映像信号に対応した画素データパルスを前記列電極ラインに印加することにより前記画素セルを選択的にアドレス放電せしめて前記画素セルの各々を点灯モード又は消灯モードのいずれか一方に設定するアドレス手段と、前記第１行電極ライン又は前記第２行電極ラインにサスティンパルスを印加することにより前記点灯モードにある前記画素セルのみをサスティン放電せしめるサスティン手段と、を備え、
前記表示パネルの一辺の近傍には前記第１行電極ライン各々の内の奇数番目に配列された第１行電極ライン各々が個別に接続されている複数の第１接続端子と、前記第２行電極ライン各々の内の偶数番目に配列された第２行電極ライン各々が共通に接続されている単一の第２接続端子とが設けられており、前記表示パネルの他辺の近傍には前記第１行電極ライン各々の内の偶数番目に配列された第１行電極ライン各々が個別に接続されている複数の第３接続端子と、前記第２行電極ライン各々の内の奇数番目に配列された第２行電極ライン各々が共通に接続されている単一の第４接続端子とが設けられており、
前記アドレス手段は、前記走査パルスを前記第１接続端子の各々に順次印加する第１スキャンドライバと、前記走査パルスを前記第３接続端子の各々に順次印加する第２スキャンドライバと、を含み、
前記サスティン手段は、前記サスティンパルスを前記第１接続端子及び前記第２接続端子各々に同時に印加する第１サスティンドライバと、前記サスティンパルスを前記第３接続端子及び前記第４接続端子各々に同時に印加する第２サスティンドライバと、を含み、
前記リセット手段は、第１極性を有する第１リセットパルス又は前記第１極性とは異なる第２極性を有する第２リセットパルスを偶数番目に配列された前記第２行電極ライン各々に同時に印加すると共に、前記第１リセットパルスよりも所定電圧だけ高電圧なパルス電圧を有する第３リセットパルス又は前記第２リセットパルスよりも前記所定電圧だけ高電圧なパルス電圧を有する第４リセットパルスを奇数番目に配列された前記第１行電極ライン各々に同時に印加する第１リセットドライバと、前記第２リセットパルス又は前記第１リセットパルスを奇数番目に配列された前記第２行電極ライン各々に同時に印加すると共に、前記第４リセットパルス又は前記第３リセットパルスを偶数番目に配列された前記第１行電極ライン各々に同時に印加する第２リセットドライバと、を含み、
奇数番目に配列された前記第１及び第２行電極ラインに属する前記画素セル各々内で生起させる前記リセット放電と、偶数番目に配列された前記第１及び第２行電極ラインに属する前記画素セル各々内で生起させる前記リセット放電とを時間的に分散させて実行させるべく前記第１及び第２リセットドライバを制御する駆動制御手段を更に備えたことを特徴とする表示装置。
前記駆動制御手段は、
第１のリセット期間内において前記第１リセットパルスを偶数番目に配列された前記第２行電極ライン各々に同時に印加させ且つ前記第３リセットパルスを奇数番目に配列された前記第１行電極ライン各々に同時に印加させるべく前記第１リセットドライバを制御すると共に、前記第２リセットパルスを奇数番目に配列された前記第２行電極ライン各々に同時に印加させ且つ前記第４リセットパルスを偶数番目に配列された前記第１行電極ライン各々に同時に印加させるべく前記第２リセットドライバを制御することにより奇数番目に配列された前記第１及び第２行電極ラインに属する前記画素セル各々内で前記リセット放電を生起させ、
第２のリセット期間内において前記第２リセットパルスを偶数番目に配列された前記第２行電極ライン各々に同時に印加させ且つ前記第４リセットパルスを奇数番目に配列された前記第１行電極ライン各々に同時に印加させるべく前記第１リセットドライバを制御すると共に、前記第１リセットパルスを奇数番目に配列された前記第２行電極ライン各々に同時に印加させ且つ前記第３リセットパルスを偶数番目に配列された前記第１行電極ライン各々に同時に印加させるべく前記第２リセットドライバを制御することにより偶数番目に配列された前記第１及び第２行電極ラインに属する前記画素セル各々内で前記リセット放電を生起させることを特徴とする請求項１記載の表示装置。
前記駆動制御手段は、各フレーム表示期間内の先頭において前記リセット放電を生起させるべく前記第１及び第２リセットドライバを制御することを特徴とする請求項１記載の表示装置。
前記画素セルは、表示セルと、前記基板の前面側に光吸収層が設けられた選択セルとからなることを特徴とする請求項１記載の表示装置。
前記アドレス手段は、前記アドレス放電を前記選択セル内において生起させこれを前記表示セル側に拡張させることにより前記表示セルを前記点灯セルモード又は前記消灯セルモードの状態に設定することを特徴とする請求項１又は４記載の表示装置。
前記表示セルは、対を為す前記第１及び第２行電極が前記放電空間内において第１の放電間隙を介して対向する部分を含み、
前記選択セルは、前記列電極と前記第１電極とが前記放電空間内において第２の放電間隙を介して対向する部分を含むことを特徴とする請求項１又は４記載の表示装置。
前記第１及び第２行電極各々は、それぞれ表示面における行方向に伸長する本体部と前記画素セル毎に第１放電間隙を介して前記本体部から表示面における列方向に突出する突出部とを備え、
前記表示セルは、前記突出部が前記放電空間内で前記第１放電間隙を介して対向する部分を含み、前記選択セルは、前記列電極と前記第１行電極における前記本体部とが前記放電空間内で第２の放電間隙を介して対向する部分を含むことを特徴とする請求項１又は４記載の表示装置。
前記表示パネルは、互いに隣接する前記画素セルの前記放電空間を表示面における行方向において区画する縦壁部と列方向に区画する横壁とからなる隔壁と、前記画素セル内の前記表示セルの放電区間と前記選択セルの前記放電空間を区画する仕切り壁とを備え、
前記画素セル各々の前記選択セルの放電空間は、隣接する前記画素セルの放電空間とは前記隔壁によって閉じられており、行方向に隣接する前記画素セル各々の前記表示セルの放電空間は互いに連通しかつ前記画素セル内の前記表示セルの放電空間と前記選択セルの放電空間とが互いに連通していることを特徴とする請求項１又は４記載の表示装置。
前記表示セル内にのみ放電によって発光する蛍光体層が形成されていることを特徴とする請求項１又は４記載の表示装置。
前記第１〜第４リセットパルスの各々は時間経過に伴い緩やかにその電圧値が変化するパルス波形を有することを特徴とする請求項１記載の表示装置。