JP2006019378A

JP2006019378A - Semiconductor device

Info

Publication number: JP2006019378A
Application number: JP2004193640A
Authority: JP
Inventors: Nobuyuki Otsuka; 信之大塚; Koichi Mizuno; 紘一水野; Chiyoujitsuriyo Suzuki; 朝実良鈴木; Masahiro Ozaki; 正浩小崎
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-06-30
Filing date: 2004-06-30
Publication date: 2006-01-19

Abstract

<P>PROBLEM TO BE SOLVED: To provide a hot electron transistor which can be manufactured easily and assures high speed operation within a wider temperature range. <P>SOLUTION: The semiconductor element is sequentially provided with a collector layer 107 formed of a nitride system semiconductor, a collector barrier layer 106, a base layer 105, an undoped first emitter barrier layer 115, and an emitter layer 102. The collector layer 107, base layer 105, and emitter layer 102 are formed of an n-type semiconductor, respectively. The first emitter barrier layer 115 is allocated between the emitter layer 102 and the base layer 105. The band gap of the first emitter barrier layer 115 is larger than that of the emitter layer 102, and a base electrode 111 is formed in contact with the first emitter barrier layer 115. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体素子に関する。特に、高周波領域で動作するトランジスタ素子（例えば、ホットエレクトロントランジスタ）に関する。 The present invention relates to a semiconductor element. In particular, the present invention relates to a transistor element (for example, a hot electron transistor) that operates in a high frequency region.

ホットエレクトロンを利用するホットエレクトロントランジスタ（ＨＥＴ）としていくつかの半導体素子が提案されている。第１の従来技術として、横山らによりに、Japan. J. Appl. Phys. Lett. vol.24, no.11, p.L853, 1985（ジャパニーズジャーナルオブアプライドフィジックスレターvol.24, no.11, p.L853, 1985）で提案された共鳴ホットエレクトロントランジスタ素子（ＲＨＥＴ）がある。図5は前記横山らによる文献のFig.1とFig.3に示される素子構造と動作原理図である。コレクタを構成するn⁺-GaAs基板10上に、300nmのAlGaAs層11を成長した後、Siをドープしたn+-GaAsベース層12を100nm、AlGaAs第１障壁層23を5nm、GaAs井戸層24を5.6nm、AlGaAs第２の障壁層25を5nm積層した量子井戸構造13、Siをドープしたn+-GaAsエミッタ層14を50nm成長している。基板10、ベース層12、エミッタ層14表面にそれぞれコレクタ電極15、ベース電極12、エミッタ電極17をそれぞれ形成している。同様な構造の第２の従来技術として越智らにより特許文献１にも、コレクタ障壁層のエミッタ側端部での電子の反射を抑制したＲＨＥＴが報告されている。これらは、ＨＥＴのエミッタ領域に共鳴トンネル構造を備えたもので、第１の従来技術では、７７Ｋにおける素子動作が報告されている。 Several semiconductor devices have been proposed as hot electron transistors (HET) using hot electrons. As the first prior art, Yokoyama et al., Japan. J. Appl. Phys. Lett. Vol.24, no.11, p.L853, 1985 (Japanese Journal of Applied Physics Letter vol.24, no.11, There is a resonant hot electron transistor element (RHET) proposed in p.L853, 1985). Fig. 5 shows the device structure and principle of operation shown in Fig. 1 and Fig. 3 of Yokoyama et al. After growing a 300 nm AlGaAs layer 11 on the n ⁺ -GaAs substrate 10 constituting the collector, a Si-doped n + -GaAs base layer 12 is 100 nm, an AlGaAs first barrier layer 23 is 5 nm, and a GaAs well layer 24 is formed. A quantum well structure 13 in which 5 nm of an AlGaAs second barrier layer 25 is stacked at 5.6 nm, and an n + -GaAs emitter layer 14 doped with Si are grown by 50 nm. A collector electrode 15, a base electrode 12, and an emitter electrode 17 are formed on the surface of the substrate 10, the base layer 12, and the emitter layer 14, respectively. As a second prior art having a similar structure, Ochi et al. Also reported in Patent Document 1 an RHET in which the reflection of electrons at the end of the collector barrier layer on the emitter side is suppressed. These have a resonant tunnel structure in the emitter region of the HET, and the device operation at 77K has been reported in the first prior art.

ＲＨＥＴの動作について図６を用いて説明する。ベース(Base)12とエミッタ(Emitter)14が等電位のときは、図6(A)のようにエミッタ14内の電子エネルギーがエミッタ・ベース間に設けられた量子井戸(Quantum well)13の量子準位(E1)より低いので、エミッタやコレクタには電流は流れない。ここでベース・エミッタ間に電圧を印加すると、図6(B)のようにエミッタ14の電子エネルギーが量子井戸の量子準位に一致し、共鳴トンネルが生じる。より詳細には、エミッタ電子のエネルギーはある分布をもって拡がっているが、この中で量子準位と一致するエネルギーを有する電子のみが共鳴トンネルによりベースに放出される。放出された電子は高いエネルギーを有しているので、ベース層12内をほとんど散乱を受けずに高速で通過し（バリスティック伝導）、ベース層12とコレクタ障壁(Collector barrier)層11の間のエネルギー障壁(ｑΦ_C)を超えてコレクタ障壁層11に注入され、エミッタ電流やコレクタ電流が流れるようになる。電子はコレクタ障壁層中でもほとんど散乱されずに走行し、コレクタ層10に伝達される。以上の全過程で電子の運動量はほとんど散乱を受けないので、通常の散乱や拡散に依存するトランジスタ素子に比較して高速で動作することが期待される。さらに電圧を印加すると、図6(C)のようにエミッタ内の電子エネルギーがエミッタ・ベース間に設けられた量子井戸13の量子準位(E1)より高くなるので、コレクタに電流が流れなくなる。このように、ベース電圧を変化させることで、エミッタからコレクタに流れる電子を変調できることが示されている。 The RHET operation will be described with reference to FIG. When the base (Base) 12 and the emitter (Emitter) 14 are equipotential, as shown in FIG. 6 (A), the electron energy in the emitter 14 is in the quantum well (Quantum well) 13 provided between the emitter and base. Since it is lower than the level (E1), no current flows through the emitter and collector. Here, when a voltage is applied between the base and the emitter, the electron energy of the emitter 14 matches the quantum level of the quantum well as shown in FIG. More specifically, although the energy of the emitter electrons spreads with a certain distribution, only the electrons having the energy corresponding to the quantum level are emitted to the base by the resonant tunnel. Since the emitted electrons have high energy, they pass through the base layer 12 at a high speed with little scattering (ballistic conduction), and between the base layer 12 and the collector barrier (Collector barrier) layer 11. It is injected into the collector barrier layer 11 beyond the energy barrier (qΦ _C ), and an emitter current and a collector current flow. Electrons travel almost unscattered in the collector barrier layer and are transmitted to the collector layer 10. Since the momentum of electrons hardly receives scattering in the whole process described above, it is expected to operate at a higher speed than a transistor element that depends on normal scattering and diffusion. When a voltage is further applied, the electron energy in the emitter becomes higher than the quantum level (E1) of the quantum well 13 provided between the emitter and the base as shown in FIG. 6C, so that no current flows through the collector. Thus, it has been shown that electrons flowing from the emitter to the collector can be modulated by changing the base voltage.

関連する技術として、次のようなものがある。
特開平５−１９０８３４号公報特開平６−３２６２９８号公報 Japan. J. Appl. Phys. Lett. vol.24, no.11, p.L853, 1985 Appl.Phys.Lett.vol.81,no.9,p.1729, 2002 IEEE Electron Device Lett. vol.14, no.9, p.441, 1993 J. Appl. Phys. Vol.81, no.6, p.2901, 1997 Related technologies include the following.
Japanese Patent Laid-Open No. 5-190834 JP-A-6-326298 Japan. J. Appl. Phys. Lett. Vol.24, no.11, p.L853, 1985 Appl.Phys.Lett.vol.81, no.9, p.1729, 2002 IEEE Electron Device Lett.vol.14, no.9, p.441, 1993 J. Appl. Phys. Vol.81, no.6, p.2901, 1997

非特許文献１では、図５に示したように、ベース電極１6がベース層１2上に形成されている。ベース層12の厚みが１０から３０ｎｍ程度であることから、エッチングの深さ制御を数ｎｍとする必要がある。このように、ベース電極１６をベース層12上に形成しようとすると、エッチング制御性を高くする必要があり、デバイス作製が極めて困難であるという問題があった。 In Non-Patent Document 1, a base electrode 16 is formed on a base layer 12 as shown in FIG. Since the thickness of the base layer 12 is about 10 to 30 nm, it is necessary to control the etching depth to several nm. As described above, when the base electrode 16 is to be formed on the base layer 12, there is a problem that it is necessary to increase etching controllability, and it is extremely difficult to manufacture a device.

また、ベース層12上に電極を形成する場合には、ベース電極１6と第１障壁層23との間は、ベース層表面が露出することとなる。ベース層12のバンドギャップは第１障壁層23より小さいために、表面再結合電流が流れやすいという問題があった。その結果、エミッタ層14から注入された電子が、コレクタ層10へ向かってバリスティックに伝導しないで、ベース層12の表面を通ってベース電極16に流れ込んでベース電流が大きくなり、電流増幅率（＝コレクタ電流の変化量／ベース電流の変化量）が小さくなるという問題があった。 When an electrode is formed on the base layer 12, the surface of the base layer is exposed between the base electrode 16 and the first barrier layer 23. Since the band gap of the base layer 12 is smaller than that of the first barrier layer 23, there is a problem that a surface recombination current easily flows. As a result, electrons injected from the emitter layer 14 do not conduct ballistically toward the collector layer 10, flow into the base electrode 16 through the surface of the base layer 12, the base current increases, and the current amplification factor ( = Collector current change / Base current change) is small.

本発明はかかる諸点に鑑みてなされ、作製が容易で、かつリーク電流の小さなＨＥＴの構造を提供することを主な目的としている。 The present invention has been made in view of such various points, and has as its main object to provide a HET structure that is easy to manufacture and has a small leakage current.

本発明の半導体素子は、窒化物系半導体から構成されたコレクタ層、ベース層、第１および第２エミッタ障壁層、およびエミッタ層を備え、前記コレクタ層、前記ベース層および前記エミッタ層は、それぞれ、ｎ型半導体から構成されており、前記第１および第２エミッタ障壁層は、前記エミッタ層と前記ベース層との間に配置されており、ベース層より大きなバンドギャップを有する材料よりなる。前記第１および第２エミッタ障壁層は、共鳴トンネル構造となっていてもよい。前記共鳴トンネル構造は、前記エミッタ層から前記ベース層の方の順に、第１のスペーサ層と、前記第１のスペーサ層よりバンドギャップの大きい第１の障壁層と、前記第１の障壁層よりバンドギャップの小さい井戸層と、前記井戸層よりバンドギャップの大きい第２の障壁層と、前記第２の障壁層よりバンドギャップの小さい第２のスペーサ層とから構成されている。ベース電極は、第１エミッタ障壁層表面に形成されている。 The semiconductor device of the present invention includes a collector layer, a base layer, first and second emitter barrier layers, and an emitter layer made of a nitride-based semiconductor, and the collector layer, the base layer, and the emitter layer are respectively The first and second emitter barrier layers are arranged between the emitter layer and the base layer, and are made of a material having a larger band gap than the base layer. The first and second emitter barrier layers may have a resonant tunnel structure. The resonant tunnel structure includes, in order from the emitter layer to the base layer, a first spacer layer, a first barrier layer having a larger band gap than the first spacer layer, and the first barrier layer. A well layer having a small band gap, a second barrier layer having a larger band gap than the well layer, and a second spacer layer having a smaller band gap than the second barrier layer are included. The base electrode is formed on the surface of the first emitter barrier layer.

ある好適な実施形態における半導体素子の製造方法は、ＧａＮ基板上にコレクタ層、エベース層、ミッタバリア層、エミッタ層を成長する結晶成長工程と、前記エミッタ層から前記第１エミッタ障壁層の一部までをエッチング除去するベース形成工程と、第１エミッタ障壁層のベース電極形成領域にイオン注入あるいは拡散によりｎ型ドーパントを注入し、活性化する工程と、前記エミッタ層上と前記第１エミッタ障壁層表面にＴＩ／Ａｌ電極を蒸着してエミッタ電極とベース電極を形成する第１の電極形成工程と、前記コレクタ層までエッチング除去するコレクタ形成工程と、前記コレクタ層表面にＴＩ／Ａｌ電極を蒸着してコレクタ電極を形成する第２の電極形成工程と、前記基板までエッチング除去する素子分離工程と包含する。 In a preferred embodiment, a method of manufacturing a semiconductor device includes a crystal growth step of growing a collector layer, an ebase layer, a mitter barrier layer, and an emitter layer on a GaN substrate, and from the emitter layer to a part of the first emitter barrier layer. A base forming step for etching and removing, a step of implanting and activating an n-type dopant by ion implantation or diffusion into the base electrode forming region of the first emitter barrier layer, and on the emitter layer and the surface of the first emitter barrier layer A TI / Al electrode is vapor-deposited to form an emitter electrode and a base electrode; a collector forming step of etching away the collector layer; and a TI / Al electrode is vapor-deposited on the collector layer surface. It includes a second electrode forming step for forming a collector electrode and an element isolation step for etching away to the substrate.

本発明によれば、ベース電極エッチング時の歩留まりの高い半導体素子を提供するとともに、エミッタからベースへのリーク電流を低減することができる。 ADVANTAGE OF THE INVENTION According to this invention, while providing the semiconductor element with a high yield at the time of base electrode etching, the leakage current from an emitter to a base can be reduced.

本願発明者は、窒化物系半導体を用いて作製されたホットエレクトロントランジスタ（ＨＥＴ）構造を有する半導体素子において、良好なトランジスタ特性を得るために、第１および第２エミッタ障壁層およびイオン注入などの条件を研究開発し、本発明に至った。 In order to obtain good transistor characteristics in a semiconductor device having a hot electron transistor (HET) structure manufactured using a nitride-based semiconductor, the inventor of the present application has first and second emitter barrier layers, ion implantation, and the like. Research and development of conditions led to the present invention.

以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, components having substantially the same function are denoted by the same reference numerals for the sake of brevity. In addition, this invention is not limited to the following embodiment.

（第１の実施形態）
本実施形態の半導体素子は、図１に示すような構造を有している。膜厚ｄおよびキャリア濃度ｎを図２に示す。また、エミッタ領域やベース電極の形状を図３に示す。図１を参照して本実施形態の半導体素子の構造を説明する。ＧａＮ基板あるいはサファイア基板１００上に、ＡｌＧａＮ／ＧａＮ超格子層あるいはｎ型ＧａＮ層（ｎ＝２×１０¹⁸ｃｍ^-3、ｄ＝１μｍ）による欠陥抑制層１０１、Ｓｉをドープしたｎ型ＧａＮコレクタ層（ｎ＝２×１０¹⁸ｃｍ^-3、ｄ＝１μｍ）１０７、アンドープＡｌＧａＮコレクタ障壁層１０６（ｄ＝０．１μｍ、Ａｌ＝１５％）、ｎ型ＩｎＧａＮベース層１０５（ｎ＝２×１０¹⁸ｃｍ^-3、ｄ＝２６ｎｍ、Ｉｎ＝０〜５％）、アンドープＡｌＧａＮ第１エミッタ障壁層１１５（ｄ＝２０ｎｍ、Ａｌ＝１５％）、ｎ型ＡｌＧａＮ第２エミッタ障壁層１１６（ｎ＝２×１０¹⁸ｃｍ^-3、ｄ＝１０ｎｍ、Ａｌ＝１５％）、ｎ型ＧａＮエミッタ層１０２（ｎ＝２×１０¹⁸ｃｍ^-3、ｄ＝１７０ｎｍ）を積層した。また、アンドープＡｌＧａＮ第１エミッタ層１１５のベース電極１１１の形成領域には、Ｓｉをイオン注入したｎ型領域１１７を形成してベース抵抗の低減を図った。 (First embodiment)
The semiconductor element of this embodiment has a structure as shown in FIG. The film thickness d and the carrier concentration n are shown in FIG. Further, the shapes of the emitter region and the base electrode are shown in FIG. The structure of the semiconductor device of this embodiment will be described with reference to FIG. Defect suppression layer 101 made of AlGaN / GaN superlattice layer or n-type GaN layer (n = 2 × 10 ¹⁸ cm ⁻³ , d = 1 μm), Si-doped n-type GaN collector layer on GaN substrate or sapphire substrate 100 (N = 2 × 10 ¹⁸ cm ⁻³ , d = 1 μm) 107, undoped AlGaN collector barrier layer 106 (d = 0.1 μm, Al = 15%), n-type InGaN base layer 105 (n = 2 × 10 ¹⁸ cm) ^-3 , d = 26 nm, In = 0-5%), undoped AlGaN first emitter barrier layer 115 (d = 20 nm, Al = 15%), n-type AlGaN second emitter barrier layer 116 (n = 2 × 10 ¹⁸⁾ cm ⁻³ , d = 10 nm, Al = 15%) and an n-type GaN emitter layer 102 (n = 2 × 10 ¹⁸ cm ⁻³ , d = 170 nm) were stacked. In addition, in the region where the base electrode 111 of the undoped AlGaN first emitter layer 115 is formed, an n-type region 117 in which Si is ion-implanted is formed to reduce the base resistance.

本実施の形態では、ベース電極をバンドギャップの小さいＩｎＧａＮベース層１０５上に形成するのではなく、Ｓｉをイオン注入したアンドープＡｌＧａＮ第１エミッタ障壁層１１５に作製したｎ型領域１１７上に形成することとした。その結果、ベース電極１１１からエミッタ電極１１２の間にはバンドギャップの小さいＩｎＧａＮ層が存在しなくなり、バンドギャップの大きなＡｌＧａＮ層が存在する。バンドギャップの大きい材料ほど表面に形成されたダングリングボンドなどを通したリーク電流が小さくなることより、本実施の形態のホットエレクトロントランジスタでは、従来のホットエレクトロントランジスタよりエミッタ層１０２からベース層１０５へのリーク電流が低減できる。 In this embodiment, the base electrode is not formed on the InGaN base layer 105 having a small band gap, but is formed on the n-type region 117 formed in the undoped AlGaN first emitter barrier layer 115 into which Si is ion-implanted. It was. As a result, an InGaN layer with a small band gap does not exist between the base electrode 111 and the emitter electrode 112, and an AlGaN layer with a large band gap exists. A material having a larger band gap has a smaller leakage current through a dangling bond or the like formed on the surface. Therefore, in the hot electron transistor of this embodiment, the emitter layer 102 is changed from the emitter layer 102 to the base layer 105 than the conventional hot electron transistor. Leakage current can be reduced.

＜電流−エミッタ電圧特性のベース膜厚依存性＞
デバイスを高速で動作させるには、ベース層１０５のシリーズ抵抗を小さくすることが望まれ、そのためにはできるだけ厚いベース層１０５が必要となる。種々のベース層１０５の厚さにおけるコレクタ電流Ｉ_C・ベース電流Ｉ_B・エミッタ電流Ｉ_Eのエミッタ電圧特性について図７に示す。第１エミッタ障壁層１１５と第２エミッタ障壁層１１６のＡｌ濃度をそれぞれ２５％とした。白抜きの図形＋実線でコレクタ電流Ｉ_Cを、黒塗りの図形＋実線でベース電流Ｉ_Bを、白抜きの図形＋点線でエミッタ電流Ｉ_Eを示している。後ほど示すが、第１および第２エミッタ障壁層１１５、１１６のＡｌ濃度はエミッタ・ベース・コレクタ電流のエミッタ電圧特性にほとんど影響を及ぼさないことを確認している。ベース電圧Ｖ_Bは０Ｖ、コレクタ電圧Ｖ_Cは２Ｖとした。ここでは、ベース電極１１１を接地しているので、ベース電極１１１に正の電位を印加する状況ではエミッタ電極１１２に負の電圧を印加することに相当する。したがって、エミッタ電圧は負の値を示している。 <Dependence of current-emitter voltage characteristics on base film thickness>
In order to operate the device at high speed, it is desired to reduce the series resistance of the base layer 105, and for this purpose, the base layer 105 that is as thick as possible is required. FIG. 7 shows the emitter voltage characteristics of the collector current I _C , the base current I _B, and the emitter current I _E at various thicknesses of the base layer 105. The Al concentrations of the first emitter barrier layer 115 and the second emitter barrier layer 116 were each 25%. The white figure + solid line indicates the collector current I _C , the black figure + solid line indicates the base current I _B , and the white figure + dotted line indicates the emitter current I _E. As will be shown later, it has been confirmed that the Al concentration of the first and second emitter barrier layers 115 and 116 hardly affects the emitter voltage characteristics of the emitter-base-collector current. The base voltage V _B was 0V and the collector voltage V _C was 2V. Here, since the base electrode 111 is grounded, this corresponds to applying a negative voltage to the emitter electrode 112 in a situation where a positive potential is applied to the base electrode 111. Therefore, the emitter voltage shows a negative value.

エミッタ電圧を印加するにしたがって、コレクタ電流Ｉ_Cおよびエミッタ電流Ｉ_Eが増加し、ベース電流Ｉ_Bはほぼ０となった。ここで、いずれの電極においても電流が負の値を示すのは電極から半導体に電流が流れ込み、正の値は反対に流れ出すことを意味している。図７によれば、ベース層１０５の膜厚が３０ｎｍまでであれば、ベース層１０５に流れ込む電流は０．１ｍＡ／μｍ²以下であるが、５０ｎｍとした場合に、ベース層１０５に流れ込む電流が大きく増加して０．４から１ｍＡ／μｍ²程度となった。そこで、ベース層１０５の膜厚が５０ｎｍ以上ではバリスティック伝導しなくなると考えられるため、ベース層１０５の膜厚は１０ｎｍから３０ｎｍとすれば良いことがわかった。本実施例では、１０％のマージンを考えて２６ｎｍとした。 As the emitter voltage was applied, the collector current I _C and the emitter current I _E increased, and the base current I _B became almost zero. Here, in any of the electrodes, a negative current value means that a current flows from the electrode to the semiconductor and a positive value flows in the opposite direction. According to FIG. 7, when the thickness of the base layer 105 is up to 30 nm, the current flowing into the base layer 105 is 0.1 mA / μm ² or less, but when it is 50 nm, the current flowing into the base layer 105 is It greatly increased from 0.4 to 1 mA / μm ² . Therefore, since it is considered that ballistic conduction is not caused when the thickness of the base layer 105 is 50 nm or more, it has been found that the thickness of the base layer 105 may be 10 nm to 30 nm. In this example, the thickness was set to 26 nm considering a 10% margin.

ところで、ベース層１０５の膜厚を５０ｎｍとした場合は、いずれのエミッタ電圧においても膜厚を３０ｎｍにした場合に比べてエミッタ電流がほとんど変化していない。一方、流入するベース電流が増加した分、コレクタ電流が増加している。従って、膜厚が５０ｎｍの場合には、コレクタ障壁層１０６が効かなくなって、ベース層１０５からコレクタ層１０７に電流が流れ出していると考えられる。 By the way, when the film thickness of the base layer 105 is 50 nm, the emitter current hardly changes compared to the case where the film thickness is 30 nm at any emitter voltage. On the other hand, the collector current increases as the inflowing base current increases. Therefore, when the film thickness is 50 nm, it is considered that the collector barrier layer 106 does not work and current flows from the base layer 105 to the collector layer 107.

＜電流−エミッタ電圧特性の界面不純物濃度依存性＞
デバイスの高速動作には、コンタクト抵抗の小さいベース電極１１１が望まれ、そのためにはｎ型領域のSi濃度をできるだけ高くする必要がある。そこで、Ｓｉをイオン注入したｎ型領域１１７を形成するための条件を検討した。ｎ型領域１１７を高濃度にドープした場合、アンドープＡｌＧａＮ第１エミッタ障壁層１１５表面からイオン注入したＳｉ原子が、ベース層１０５中で停止しないでコレクタ障壁層１０６まで達することが考えられる。そこで、コレクタ障壁層１０６とベース層１０５との界面で許容されるＳｉ濃度を明らかにする必要があった。Ｓｉ原子がコレクタ障壁層１０６に１０ｎｍ深さまで達した構造において当該界面のＳｉ濃度を変化させた場合のコレクタ・ベース・エミッタ電流のエミッタ電圧依存性を図８に示す。図８から理解されるように、Ｓｉ濃度が１０¹⁸ｃｍ^-3までであればベース電流もコレクタ電流もほとんど変化していない。一方、Ｓｉ濃度が２×１０¹⁸ｃｍ^-3の場合はベース電流が増加するとともに、その分コレクタ電流が増加した。この場合も、図７でベース層１０５の膜厚を５０ｎｍとした場合と同様に、コレクタ障壁層１０６が効かなくなって、ベース層１０５からコレクタ層１０７に電流が流れ出していると考えられる。これは、Ｓｉの存在しているところのフェルミエネルギーが導電帯と同程度となるため、コレクタ障壁層１０６のバンド構造のエッジの部分が低下してしまうためと考えられる。これから、イオン注入時にコレクタ障壁層１０６におけるｎ型不純物の濃度は１０¹⁸ｃｍ^-3以下が好ましいことがわかった。 <Interfacial impurity concentration dependence of current-emitter voltage characteristics>
For high-speed operation of the device, the base electrode 111 having a low contact resistance is desired. For this purpose, the Si concentration in the n-type region needs to be as high as possible. Therefore, conditions for forming the n-type region 117 into which Si was ion-implanted were examined. When the n-type region 117 is doped at a high concentration, it is conceivable that Si atoms implanted from the surface of the undoped AlGaN first emitter barrier layer 115 reach the collector barrier layer 106 without stopping in the base layer 105. Therefore, it is necessary to clarify the Si concentration allowed at the interface between the collector barrier layer 106 and the base layer 105. FIG. 8 shows the dependency of the collector-base-emitter current on the emitter voltage when the Si concentration at the interface is changed in a structure in which Si atoms reach the collector barrier layer 106 to a depth of 10 nm. As understood from FIG. 8, when the Si concentration is up to 10 ¹⁸ cm ⁻³ , the base current and the collector current hardly change. On the other hand, when the Si concentration was 2 × 10 ¹⁸ cm ⁻³ , the base current increased and the collector current increased accordingly. In this case as well, as in the case where the thickness of the base layer 105 is 50 nm in FIG. 7, it is considered that the collector barrier layer 106 does not work and current flows from the base layer 105 to the collector layer 107. This is presumably because the Fermi energy in the presence of Si is about the same as the conduction band, and the edge portion of the band structure of the collector barrier layer 106 is lowered. From this, it was found that the concentration of the n-type impurity in the collector barrier layer 106 is preferably 10 ¹⁸ cm ⁻³ or less during ion implantation.

次にイオン注入時にコレクタ障壁層１０６におけるｎ型不純物を１０¹⁸ｃｍ^-3以下にするためのイオン注入条件を検討した。電極の接触抵抗を低下するためには、ｎ型領域１１７の表面におけるｎ型不純物の濃度は２×１０¹⁸ｃｍ^-3程度必要である。そのための、Ｓｉイオン注入の条件を求めた。注入量４．５×１０¹²ｃｍ^-2として、加速電圧を１０ｋｅＶとした場合のＳｉ濃度プロファイルを図９に示す。これから、ピーク濃度が３×１０¹⁸ｃｍ^-3程度となり、ドライエッチングが設計どおりＡｌＧａＮ第１エミッタ障壁層１１５を１０ｎｍ残して停止したとすると、ベース層105とコレクタ障壁層１０６との界面とｎ型領域１１７表面との距離は０．０３５ｎｍとなるが、そこでのＳｉ濃度は４×１０¹⁷ｃｍ^-3程度と、１０¹⁸ｃｍ^-3以下になった。図９において、ｎ型領域１１７の表面である０ｎｍの位置では、Ｓｉ濃度が３×１０¹⁷ｃｍ^-3程度となっているが、このイオン注入工程のあとに行う１０００℃のアニール工程において、Ｓｉが表面方向に拡散することにより、太い実線で示したようなＳｉ濃度プロファイルとなり、表面のＳｉ濃度は増加して３×１０¹⁸ｃｍ^-3程度となる。これは、表面でフェルミレベルがピンイングされるとともに、ＡｌＧａＮ結晶で顕著であるピエゾ効果によりＳｉが表面に吸い出されるためである。 Next, ion implantation conditions for reducing the n-type impurity in the collector barrier layer 106 to 10 ¹⁸ cm ⁻³ or less during ion implantation were examined. In order to reduce the contact resistance of the electrode, the concentration of the n-type impurity on the surface of the n-type region 117 needs to be about 2 × 10 ¹⁸ cm ⁻³ . Therefore, conditions for Si ion implantation were obtained. FIG. 9 shows the Si concentration profile when the implantation amount is 4.5 × 10 ¹² cm ⁻² and the acceleration voltage is 10 keV. Assuming that the peak concentration is about 3 × 10 ¹⁸ cm ⁻³ and the dry etching is stopped as designed, leaving the AlGaN first emitter barrier layer 115 at 10 nm, the interface between the base layer 105 and the collector barrier layer 106 and the n-type The distance from the surface of the region 117 was 0.035 nm, but the Si concentration there was about 4 × 10 ¹⁷ cm ⁻³ , which was 10 ¹⁸ cm ⁻³ or less. In FIG. 9, the Si concentration is about 3 × 10 ¹⁷ cm ⁻³ at the position of 0 nm, which is the surface of the n-type region 117, but in the annealing process at 1000 ° C. performed after this ion implantation process, Is diffused in the direction of the surface, resulting in a Si concentration profile as shown by a thick solid line, and the Si concentration on the surface increases to about 3 × 10 ¹⁸ cm ⁻³ . This is because the Fermi level is pinned on the surface and Si is sucked out to the surface by the piezo effect that is remarkable in the AlGaN crystal.

以上の結果から、Ｓｉイオン注入の条件として、注入量４．５×１０¹²ｃｍ^-2、加速電圧を１０ｋｅＶとして、１０００℃のアニールをおこなうことにより、表面のｎ型不純物濃度が２×１０¹⁸ｃｍ^-3以上となるとともに、コレクタ障壁層１０６とベース層１０５との界面で許容されるＳｉ濃度が１０¹⁸ｃｍ^-3以下となることがわかった。 From the above results, the Si ion implantation conditions are as follows: the implantation amount is 4.5 × 10 ¹² cm ⁻² , the acceleration voltage is 10 keV, and annealing is performed at 1000 ° C., so that the n-type impurity concentration on the surface is 2 × 10 ^18. cm ^-3 or more and with made, interfacial Si concentration allowed in the collector barrier layer 106 and the base layer 105 was found to be 10 ¹⁸ cm ^-3 or less.

＜電流−エミッタ電圧特性の第１エミッタ障壁層膜厚依存性＞
アンドープＡｌＧａＮ第１エミッタ障壁層115の厚みが厚くなった場合には、第１エミッタ障壁層115とベース層105との界面のエミッタ障壁層側の伝導帯ポテンシャルが上昇する。その結果、エミッタ電圧を上昇しても、第１エミッタ障壁層１１５の内部の電界強度はそれほど上昇しないために、電子が加速されにくくなり、エミッタ電流が減少してしまう。そこで、図１０に示したように、電流電圧特性のアンドープＡｌＧａＮ第１エミッタ障壁層１１５の膜厚依存性を求めた。その結果、膜厚が２０ｎｍまでであればエミッタ電流はほとんど変化しないが、７０ｎｍとした場合は、エミッタ電流が減少した。また、エミッタ電流が減少することによりコレクタ電流も減少した。ベース電流は膜厚依存性をほとんど示さなかった。これから、アンドープＡｌＧａＮエミッタ層102の膜厚は７０ｎｍ以下とすることが好ましいことがわかった。さらに、アンドープＡｌＧａＮ第１エミッタ障壁層１１５の膜厚を２ｎｍから２０ｎｍまで変化させたが、エミッタ・ベース・コレクタ電流は０．１ｍＡ／μｍ²しか低下しなかったため、エッチング制御性をあげるために第１エミッタ障壁層はなるべく厚いほうが良いとして、アンドープＡｌＧａＮエミッタ層102の膜厚を２０ｎｍとした。 <Dependence of current-emitter voltage characteristics on the thickness of the first emitter barrier layer>
When the thickness of the undoped AlGaN first emitter barrier layer 115 increases, the conduction band potential on the emitter barrier layer side at the interface between the first emitter barrier layer 115 and the base layer 105 increases. As a result, even if the emitter voltage is increased, the electric field strength inside the first emitter barrier layer 115 does not increase so much, so that electrons are hardly accelerated and the emitter current decreases. Therefore, as shown in FIG. 10, the film thickness dependence of the undoped AlGaN first emitter barrier layer 115 of the current-voltage characteristics was obtained. As a result, the emitter current hardly changed when the film thickness was up to 20 nm, but the emitter current decreased when the film thickness was 70 nm. In addition, the collector current also decreased as the emitter current decreased. The base current showed almost no film thickness dependency. From this, it was found that the thickness of the undoped AlGaN emitter layer 102 is preferably 70 nm or less. Further, although the thickness of the undoped AlGaN first emitter barrier layer 115 was changed from 2 nm to 20 nm, the emitter-base-collector current decreased only by 0.1 mA / μm ² , so that the etching controllability was improved. The thickness of the undoped AlGaN emitter layer 102 was set to 20 nm, assuming that one emitter barrier layer should be as thick as possible.

＜電流−エミッタ電圧特性のコレクタ障壁層Ａｌ濃度依存性＞
コレクタ障壁層１０６は、ベース層１０５からコレクタ層１０７への電子の流入を防止とエネルギーの低い低速の電子をブロックすることを目的としているため、ベース層１０５に対してエネルギーバリアを高くする必要があるが、高すぎるとバリスティックで伝導している電子までもブロックしてしまうためにコレクタ電流が減少してデバイスの動作速度が低下してしまう。図１１にコレクタ障壁層１０６のＡｌ濃度を１０％から３０％まで変化させた場合の、エミッタ・ベース・コレクタ電流のエミッタ電圧依存性を示す。第１および第２エミッタ障壁層１１６のＡｌ濃度は１５％である。Ａｌ濃度が１０％の場合、エミッタ電圧を０Ｖとしても、コレクタ電流とエミッタ電流が流れてしまった。これは、コレクタ障壁層１０６のエネルギーバリア高さが低いために、コレクタに２Ｖ印加することにより、ベースからコレクタにトンネル電流が流れるためと考えられる。一方、Ａｌ濃度を１５％以上とすることにより、トンネル電流は減少して、ベース電流はほぼ０となった。ただし、Ａｌ濃度を増加することによりエミッタ電流とコレクタ電流が減少した。そこで、コレクタ障壁層１０６のＡｌ濃度は、トンネル電流が流れず大きなコレクタ・エミッタ電流が得られる１５％以上３０％以下が好ましいとして、本実施例においては１５％とした。 <Dependence of current-emitter voltage characteristics on collector barrier layer Al concentration>
The collector barrier layer 106 is intended to prevent electrons from flowing from the base layer 105 to the collector layer 107 and to block low-energy electrons with low energy. Therefore, it is necessary to increase the energy barrier with respect to the base layer 105. However, if it is too high, even the electrons conducted by the ballistic are blocked, so that the collector current is reduced and the operation speed of the device is lowered. FIG. 11 shows the emitter voltage dependence of the emitter-base-collector current when the Al concentration of the collector barrier layer 106 is changed from 10% to 30%. The Al concentration of the first and second emitter barrier layers 116 is 15%. When the Al concentration was 10%, the collector current and the emitter current flowed even when the emitter voltage was set to 0V. This is presumably because the tunnel barrier current flows from the base to the collector by applying 2 V to the collector because the energy barrier height of the collector barrier layer 106 is low. On the other hand, when the Al concentration was set to 15% or more, the tunnel current decreased and the base current became almost zero. However, increasing the Al concentration decreased the emitter current and the collector current. Therefore, the Al concentration of the collector barrier layer 106 is preferably 15% or more and 30% or less at which a large collector-emitter current can be obtained without flowing a tunnel current, and is set to 15% in this embodiment.

＜電流−エミッタ電圧特性のエミッタ障壁層Ａｌ濃度依存性＞
エミッタ障壁層１１５，１１６の伝導帯のエネルギーがベース層１０５の伝導帯のエネルギーより大きいほど、電子はバリスティック伝導しやすくなるが、エネルギーが大きくなるほどシリーズ抵抗が大きくなり、ベース層１０５に電界がかかりにくくなり高速動作できなくなる。そこで、ＡｌＧａＮ層からなる第１および第２エミッタ障壁層１１５，１１６のＡｌ濃度に対するエミッタ・ベース・コレクタ電流のエミッタ電圧特性を評価した結果を図１２に示す。第１および第２エミッタ障壁層１１５，１１６のＡｌ濃度を同時に変化させた場合、Ａｌ濃度に関わらずほぼ同様な電流電圧特性を示した。Ａｌ濃度を大きくすると、コレクタ・エミッタ電流が流れ出すときのエミッタ電圧が増加した。したがって、Ａｌ濃度は高いほうが大きな電流増幅率が期待できるが、Ａｌ濃度を３０％にした場合には、コレクタ電流が流れなくなってしまった。これから、Ａｌ濃度は１０％以上で２５％以下が好ましいと考えた。また、Ａｌ濃度を大きくしすぎると、結晶性が劣化することから、なるべくＡｌ濃度は低くすることも歩留まりの観点から望まれる。したがって、本実施の形態ではコレクタ障壁層１０６と同じＡｌ濃度である１５％とした。ただし、Ａｌ濃度は１５％以上であっても結晶性が劣化しなければ高いほうが電流増幅率は増加すると考えられ、トレードオフの関係にある。 <Dependence of current-emitter voltage characteristics on emitter barrier layer Al concentration>
As the energy of the conduction band of the emitter barrier layers 115 and 116 is larger than the energy of the conduction band of the base layer 105, electrons are more likely to conduct ballistic conduction, but as the energy increases, the series resistance increases and It becomes difficult to apply and cannot operate at high speed. Therefore, FIG. 12 shows the result of evaluating the emitter voltage characteristics of the emitter-base-collector current with respect to the Al concentration of the first and second emitter barrier layers 115 and 116 made of the AlGaN layer. When the Al concentrations of the first and second emitter barrier layers 115 and 116 were changed simultaneously, almost the same current-voltage characteristics were shown regardless of the Al concentration. Increasing the Al concentration increased the emitter voltage when the collector-emitter current began to flow. Therefore, a higher current amplification factor can be expected when the Al concentration is higher, but when the Al concentration is 30%, the collector current does not flow. From this, it was considered that the Al concentration is preferably 10% to 25%. Moreover, since crystallinity will deteriorate if the Al concentration is increased too much, it is desirable from the viewpoint of yield to reduce the Al concentration as much as possible. Therefore, in this embodiment, the same Al concentration as that of the collector barrier layer 106 is 15%. However, even if the Al concentration is 15% or more, the higher the crystallinity, the higher the current amplification factor, and there is a trade-off relationship.

＜ホットエレクトロントランジスタの変調特性＞
ホットエレクトロントランジスタの変調特性を評価した。デバイス構造は、上記検討の結果から、ベース層厚を２６ｎｍ、イオン注入あるいは拡散で形成するベースコンタクト領域のＳｉ濃度を２×１０¹⁸ｃｍ^-3とし、ベース層105とコレクタ障壁層106の界面のＳｉ濃度を１０¹⁸ｃｍ^-3とした。また、アンドープＡｌＧａＮ第１エミッタ障壁層１１５の厚みを２０ｎｍ、Ａｌ濃度を１５％とするとともにアンドープＡｌＧａＮコレクタ障壁層１０６のＡｌ濃度を１５％とした。本実施例においては数値を限定しているが、これまでの検討で得られた各パラメータの範囲内においては、同様の結果が得られる。 <Modulation characteristics of hot electron transistor>
The modulation characteristics of the hot electron transistor were evaluated. Based on the results of the above studies, the device structure has a base layer thickness of 26 nm, a Si concentration of the base contact region formed by ion implantation or diffusion is 2 × 10 ¹⁸ cm ^−3, and an interface between the base layer 105 and the collector barrier layer 106 is formed. The Si concentration was 10 ¹⁸ cm ⁻³ . Further, the thickness of the undoped AlGaN first emitter barrier layer 115 was 20 nm, the Al concentration was 15%, and the Al concentration of the undoped AlGaN collector barrier layer 106 was 15%. Although the numerical values are limited in the present embodiment, the same result can be obtained within the range of each parameter obtained in the examination so far.

まず、ベース電流を変化させたとき、ベース電流およびエミッタ電流を変化させることができるか検討を行った。ベース電圧を変化させたときの、エミッタ・ベース・コレクタ電流のエミッタ電圧依存性を図１３に示す。ベース電圧を−０．５Ｖとした場合には、エミッタ電圧が−１．３Ｖ以上で大きなベース電流が流れるが、ベース電圧が０Ｖ以上ではベース電圧がほぼ０となり、バリスティック伝導の特徴を示している。そこで、エミッタ電圧を０．８Ｖから１Ｖに変化させたときの、コレクタ電流とエミッタ電流のベース電流依存性を評価した。結果を図１４に示す。白抜きのプロットがコレクタ電流Ｉ_Cを、黒塗りのプロットがエミッタ電流Ｉ_Eを示している。それぞれエミッタ電流を0.8Ｖから1.0Ｖに変化させたときのベース電流Ｉ_B依存性を示している。図１４から、ベース電流が０ｍＡ以下のところで、コレクタ・エミッタ電流にヒステリシスが生ずることがわかった。その結果、わずかのベース電流の変化で大きくコレクタ電流やエミッタ電流が変化することとがわかり、電流増幅率（コレクタ電流変化率／ベース電流変化率）はエミッタ電圧が０．９Ｖのときに１４程度になることがわかった。以上の結果より、本実施の形態で示したホットエレクトロントランジスタは、バリスティック伝導により動作しており、ドリフトで伝導している電子の速度（2×10⁷cm/s）に対してバリスティック電子は10倍の速度（2×10⁸cm/s）でベース層105を電子が走行することから、３ＴＨｚ程度の動作速度が実現されることがわかった。 First, it was examined whether the base current and the emitter current can be changed when the base current is changed. FIG. 13 shows the emitter voltage dependency of the emitter-base-collector current when the base voltage is changed. When the base voltage is -0.5V, a large base current flows when the emitter voltage is -1.3V or more, but when the base voltage is 0V or more, the base voltage becomes almost zero, indicating the characteristics of ballistic conduction. Yes. Therefore, the dependence of the collector current and the emitter current on the base current when the emitter voltage was changed from 0.8 V to 1 V was evaluated. The results are shown in FIG. The plot is the collector current I _C of the white, the plot of black indicates an emitter current I _E. Each shows the dependency of the base current I _B when the emitter current is changed from 0.8V to 1.0V. FIG. 14 shows that hysteresis occurs in the collector-emitter current when the base current is 0 mA or less. As a result, it can be seen that the collector current and the emitter current change greatly with a slight change in the base current, and the current amplification factor (collector current change rate / base current change rate) is about 14 when the emitter voltage is 0.9V. I found out that From the above results, the hot electron transistor shown in the present embodiment is operated by ballistic conduction, and the ballistic electrons with respect to the velocity of electrons conducted by drift (2 × 10 ⁷ cm / s). Since the electron travels through the base layer 105 at 10 times the speed (2 × 10 ⁸ cm / s), it was found that an operation speed of about 3 THz is realized.

＜作製方法＞
本実施形態の半導体素子の作製方法を説明する。まず、ＭＯＶＰＥ法を用いてＧａＮテンプレートを作成した。図１に示したように、（０００１）サファイア基板１００上に５３０℃で低温ＧａＮバッファ層を２０ｎｍ成長した後、１０５０℃に昇温してアンドープＧａＮ層２μｍを低欠陥層１０１として成長したＧａＮテンプレートを作製した。成長速度は０．３μｍ／ｈとして、表面状態がさざ波状になるようにした。このＧａＮテンプレートのかわりに、ＧａＡｓ基板などの上にＧａＮ層を成長してＧａＡｓ基板を除去して作製したＧａＮ基板１００を使用してその上にＡｌＧａＮとＧａＮの超格子構造を成長した欠陥低減層を形成した後、アンドープＧａＮ層を成長して低欠陥層１０１としてもよい。このＧａＮテンプレートを基板として考え、以降の製造方法の説明においては低欠陥層１０１上にデバイス構造を作製する工程を説明するために、図１５に工程図を示したようにコレクタ層１０７から上に関してのみ詳しく説明を行う。 <Production method>
A method for manufacturing the semiconductor element of this embodiment will be described. First, a GaN template was created using the MOVPE method. As shown in FIG. 1, a low temperature GaN buffer layer is grown on a (0001) sapphire substrate 100 at 530 ° C. by 20 nm, and then heated to 1050 ° C. to grow an undoped GaN layer 2 μm as a low defect layer 101. Was made. The growth rate was set to 0.3 μm / h so that the surface state was rippled. Instead of the GaN template, a defect reduction layer in which a GaN substrate 100 formed by growing a GaN layer on a GaAs substrate and removing the GaAs substrate is used and an AlGaN and GaN superlattice structure is grown thereon. Then, an undoped GaN layer may be grown to form the low defect layer 101. Considering this GaN template as a substrate, in the following description of the manufacturing method, in order to explain the process of fabricating a device structure on the low-defect layer 101, as shown in the process diagram of FIG. Only a detailed explanation will be given.

図１５（ａ）に示したように、ＧａＮテンプレート上に、Ｓｉをドーピングしたｎ型ＧａＮコレクタ層１０７を２μｍ成長した（結晶成長工程）。成長速度は０．３μｍ/ｈとした。さらに継続してアンドープのＡｌＧａＮコレクタ障壁層１０６、ｎ型ＧａＮベース層１０５、アンドープＡｌＧａＮ第１エミッタ障壁層１１５、ｎ型AlGaNエミッタ障壁層１１６、ｎ型ＧａＮエミッタ層１０２を連続して成長した。この成長においても、表面状態がさざ波状になるようにした。 As shown in FIG. 15A, an Si-doped n-type GaN collector layer 107 was grown by 2 μm on the GaN template (crystal growth step). The growth rate was 0.3 μm / h. Further, an undoped AlGaN collector barrier layer 106, an n-type GaN base layer 105, an undoped AlGaN first emitter barrier layer 115, an n-type AlGaN emitter barrier layer 116, and an n-type GaN emitter layer 102 were continuously grown. Also in this growth, the surface state was made rippled.

ＧａＮテンプレート上への結晶成長条件について説明する。このテンプレートをRF窒素プラズマソースを装備したＭＢＥ装置に導入して、ＧａＮ系混晶のエピタキシャル成長を行った。ＩＩＩ族元素であるＧａ，Ｉｎ，ＡｌおよびドーパントであるSiは、いずれも固体ソースとして供給した。窒素原子は、窒素ガスをRF窒素プラズマセルを用いてクラッキングしてプラズマ化して供給した。プラズマの出力は３５０Ｗとし、３から２０ｃｃｍの窒素を供給した。成長温度はＧａＮ、ＡｌＮは８００℃とし、Ｉｎ組成が３０％以上のＩｎＧａＮを成長する場合には蒸発を抑制するために７００℃とした。ＧａＮ基板を８００℃のプラズマ窒素雰囲気中で１０分間アニールして、表面平坦性を向上した後、ｎ型ＧａＮコレクタ層１０７を成長した。成長速度は0.3μｍ／ｈとした。 The crystal growth conditions on the GaN template will be described. This template was introduced into an MBE apparatus equipped with an RF nitrogen plasma source to perform epitaxial growth of a GaN-based mixed crystal. All of the group III elements Ga, In, Al and the dopant Si were supplied as solid sources. Nitrogen gas was supplied by cracking nitrogen gas using an RF nitrogen plasma cell to make it into plasma. The plasma output was 350 W and 3 to 20 ccm of nitrogen was supplied. The growth temperature was 800 ° C. for GaN and AlN, and 700 ° C. to suppress evaporation when growing InGaN having an In composition of 30% or more. The GaN substrate was annealed in a plasma nitrogen atmosphere at 800 ° C. for 10 minutes to improve surface flatness, and then an n-type GaN collector layer 107 was grown. The growth rate was 0.3 μm / h.

次に、トランジスタ構造の作製方法を図１５（ｂ）から（ｅ）を用いて説明する。まず、（ｂ）ｎ型ＧａＮエミッタ層１０２からアンドープＡｌＧａＮ第１エミッタ障壁層１１５までを塩素系ドライエッチングにより、１μｍ×１００μｍの矩形状にエッチング除去する（ベース形成工程）。ここで、アンドープ第１エミッタ障壁層１１５を１００ｎｍのこして、エッチングストップする。ＡｌＧａＮ層はＧａＮ層に比べてエッチング速度が遅いため、エッチング制御性が高くなる。エミッタ層１０２をエッチングした後、ｎ型第２エミッタ障壁層１１６の界面でエッチング速度が低下するため、見かけ上エッチングストップする。このＧａＮ層のエッチングの終点検出は、プラズマのモニターを行って、Ａｌのスペクトルが検出されたときにＡｌＧａＮ第２エミッタ障壁層１１６のエッチングが開始されたことがわかるため、エッチング速度の遅いＡｌＧａＮ層を時間制御で１０ｎｍ残す位置までエッチングを行う。 Next, a method for manufacturing a transistor structure will be described with reference to FIGS. First, (b) the n-type GaN emitter layer 102 to the undoped AlGaN first emitter barrier layer 115 are etched and removed in a rectangular shape of 1 μm × 100 μm by chlorine-based dry etching (base formation step). Here, the undoped first emitter barrier layer 115 is scraped by 100 nm to stop etching. Since the AlGaN layer has a slower etching rate than the GaN layer, the etching controllability is improved. After the emitter layer 102 is etched, the etching rate is lowered at the interface of the n-type second emitter barrier layer 116, so that the etching is apparently stopped. The end point detection of the etching of the GaN layer is performed by monitoring the plasma, and it can be seen that the etching of the AlGaN second emitter barrier layer 116 is started when the spectrum of Al is detected. Is etched to a position where 10 nm is left by time control.

（ｃ）次に、ベース電極を形成する領域にＳｉをイオン注入して、ｎ型領域１１７を形成する。深さは、ベース層105内に濃度ピークを持ち、ベース層105とコレクタ障壁層１０６の界面のＳｉ濃度が１０¹⁸ｃｍ^-3以下となるようにする。１０００℃の窒素雰囲気中で３０秒間アニールして、Ｓｉを活性化する（Ｓｉ注入領域形成工程）。（ｄ）次に、絶縁膜でエミッタ領域とベース領域を保護してｎ型ＧａＮコレクタ層１０７まで塩素系ドライエッチングにより２０μｍ×１２０μｍの□状にエッチング除去する（コレクタ形成工程）。（ｅ）次に、酸化膜とレジストによるリフトオフ法を用いてエミッタ層１０２上とエッチングしたアンドープＡｌＧａＮ第１エミッタ障壁層１１５エッチング表面と、コレクタ層１０７エッチング表面にＴＩ／Ａｌ電極をＥＢ法で蒸着してエミッタ電極１１２とベース電極１１１をコレクタ電極１１０を形成する（電極形成工程）。最後に、素子全体を絶縁膜でカバーして、ＧａＮ基板２００までエッチング除去する素子分離工程を実行して、トランジスタ構造が得られる。 (C) Next, Si is ion-implanted into the region where the base electrode is to be formed, thereby forming the n-type region 117. The depth has a concentration peak in the base layer 105 so that the Si concentration at the interface between the base layer 105 and the collector barrier layer 106 is 10 ¹⁸ cm ⁻³ or less. Annealing is performed in a nitrogen atmosphere at 1000 ° C. for 30 seconds to activate Si (Si implantation region forming step). (D) Next, the emitter region and the base region are protected by an insulating film, and the n-type GaN collector layer 107 is etched and removed in a square shape of 20 μm × 120 μm by chlorine-based dry etching (collector forming step). (E) Next, a TI / Al electrode is deposited on the etched surface of the undoped AlGaN first emitter barrier layer 115 etched on the emitter layer 102 by using a lift-off method using an oxide film and a resist, and an etched surface of the collector layer 107 by the EB method. Then, the collector electrode 110 is formed from the emitter electrode 112 and the base electrode 111 (electrode formation step). Finally, an element isolation process is performed in which the entire element is covered with an insulating film and etched to the GaN substrate 200 to obtain a transistor structure.

また、ｎ型領域１１７は、Ｓｉを拡散することによっても形成できる。図１６に示したように、（ｂ）ドライエッチングによりアンドープ第１エミッタ障壁層１１５までエッチング除去した後（ベース形成工程）、（ｃ）ベース電極形成領域にＳｉを１０ｎｍ程度蒸着する。その後、１０００℃で３０分間窒素中でアニールすることにより、ｎ型領域としてＳｉ拡散領域１１８を形成する（Ｓｉ拡散工程）。（ｄ）その後、コレクタ形成工程と（ｅ）電極形成工程をへてトランジスタ構造が得られる。 The n-type region 117 can also be formed by diffusing Si. As shown in FIG. 16, (b) after removing the undoped first emitter barrier layer 115 by dry etching (base formation step), (c) about 10 nm of Si is deposited on the base electrode formation region. Thereafter, Si diffusion region 118 is formed as an n-type region by annealing in nitrogen at 1000 ° C. for 30 minutes (Si diffusion step). (D) Thereafter, the transistor structure is obtained through the collector forming step and the (e) electrode forming step.

本構造を作製する場合には、障壁層と井戸層の膜厚均一性と平坦性を向上するために、結晶成長速度を８０％程度に低下するとともに、成長温度を２０℃程度上昇させて、原子のマイグレーションを大きくして成長した。 In the case of producing this structure, in order to improve the film thickness uniformity and flatness of the barrier layer and the well layer, the crystal growth rate is reduced to about 80% and the growth temperature is increased by about 20 ° C. Growing with large atomic migration.

（第２の実施形態）
次に、図４を参照しながら、本発明の第２の実施の形態について説明する。本実施形態では、第１エミッタ障壁層１１５を共鳴トンネル構造とした構成について述べる。 (Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to FIG. In the present embodiment, a configuration in which the first emitter barrier layer 115 has a resonant tunnel structure will be described.

上記第１の実施の形態では、デバイス構成を簡単にするために第１エミッタ障壁層１１５をＡｌＧａＮ単層としたが、電流増幅率を大きくするためには、共鳴トンネル構造を利用して負性抵抗領域を使用することが望まれる。本実施形態の半導体素子は、図１に示したｎ型ＡｌＧａＮ第２エミッタ障壁層１１６とベース層１０５の間に、共鳴トンネル構造を形成している。すなわち、ベース層１０５上にアンドープのＡｌＧａＮ第１スペーサ層（ｄ＝５ｎｍ、Ａｌ＝１０％）１０４ａ、アンドープのＡｌＮ第１障壁層（ｄ＝１ｎｍ）１０３ａ、アンドープのＩｎＧａＮ井戸層（ｄ＝１ｎｍ、Ｉｎ＝０〜３０％）１０９、アンドープのＡｌＮ第２障壁層（ｄ＝１ｎｍ）１０３ｂ、アンドープのＡｌＧａＮ第２スペーサ層（ｄ＝１０ｎｍ、Ａｌ＝１０％）１０４ｂが積層されている。 In the first embodiment, the first emitter barrier layer 115 is an AlGaN single layer in order to simplify the device configuration. However, in order to increase the current amplification factor, the resonance tunnel structure is used to make the first emitter barrier layer 115 negative. It is desirable to use a resistive region. In the semiconductor device of this embodiment, a resonant tunnel structure is formed between the n-type AlGaN second emitter barrier layer 116 and the base layer 105 shown in FIG. That is, on the base layer 105, an undoped AlGaN first spacer layer (d = 5 nm, Al = 10%) 104a, an undoped AlN first barrier layer (d = 1 nm) 103a, an undoped InGaN well layer (d = 1 nm, In = 0 to 30%) 109, an undoped AlN second barrier layer (d = 1 nm) 103b, and an undoped AlGaN second spacer layer (d = 10 nm, Al = 10%) 104b are stacked.

コレクタ層１０７、ベース層１０５およびエミッタ層１０２は、それぞれ、ｎ型半導体から構成されており、走行電荷は電子である。共鳴トンネル層は、エミッタ層１０２からベース層１０５の方の順に、アンドープＡｌＧａＮ第２スペーサ層１０４ｂよりもバンドギャップの大きい第１障壁層１０３ｂと、第１障壁層１０３ａよりもバンドギャップの小さい井戸層１０９と、井戸層１０９よりもバンドギャップの大きい第２障壁層１０３ｂと、第２障壁層１０３ｂよりもバンドギャップの小さい第１スペーサ層１０４ａとを含んでいる。 The collector layer 107, the base layer 105, and the emitter layer 102 are each composed of an n-type semiconductor, and the traveling charge is electrons. The resonant tunnel layer includes, in order from the emitter layer 102 to the base layer 105, a first barrier layer 103b having a larger band gap than the undoped AlGaN second spacer layer 104b, and a well layer having a smaller band gap than the first barrier layer 103a. 109, a second barrier layer 103b having a larger band gap than the well layer 109, and a first spacer layer 104a having a smaller band gap than the second barrier layer 103b.

エミッタ層１０２にはエミッタ電極１１２が設けられ、第２スペーサ層１０４ｂおよびコレクタ接触層１０７上はその一部が露出され、それぞれベース電極１１１およびコレクタ電極１１０が設けられている。共鳴トンネル構造以外の層の膜厚やキャリア濃度は、実施の形態１と同様とした。 An emitter electrode 112 is provided on the emitter layer 102, a part of the second spacer layer 104 b and the collector contact layer 107 are exposed, and a base electrode 111 and a collector electrode 110 are provided, respectively. The film thickness and carrier concentration of the layers other than the resonant tunnel structure are the same as those in the first embodiment.

アンドープのＡｌＮ第１および第２障壁層１０３ａ，１０３ｂを成長する場合には、ＡｌＮとＧａＮの格子不整合による歪が大きいので通常では３次元成長を起こすために、Ａｌ原子と窒素原子を別々に時分割して供給しながら成長した。ＲＨＥＥＤで表面の平坦化を確認しながら成長中断を設けている。その結果、成長速度は中断時間も含めて０．２μｍ/ｈとした。 When the undoped AlN first and second barrier layers 103a and 103b are grown, strain due to lattice mismatch between AlN and GaN is large, so that normally three-dimensional growth is caused. Growing while supplying time-sharing. The growth interruption is provided while the surface flatness is confirmed by RHEED. As a result, the growth rate was 0.2 μm / h including the interruption time.

本実施の形態のホットエレクトロントランジスタにおいても、アンドープのＡｌＧａＮ第２スペーサ層１０４ｂからベース層１０５にかけて不純物を注入あるいは拡散して、ｎ型領域１１７を形成している。また、イオン注入時にベース層厚を２６ｎｍ、イオン注入あるいは拡散で形成するベースコンタクトのためのｎ型領域１１７のＳｉ濃度を２×１０¹⁸ｃｍ^-3としてコレクタ障壁層１０６におけるＳｉ濃度を１０¹⁸ｃｍ^-3以下になるようにするとともに、アンドープのＡｌＧａＮ第２スペーサ層１０４ｂの厚みを１０ｎｍとした。コレクタ障壁層１０６のＡｌ濃度は、トンネル電流が流れず大きなコレクタ・エミッタ電流が得られる１５％とし、第１および第２スペーサ層１０４のＡｌ濃度も１０％としており、発明のポイントは第１の実施形態に示したものと同様である。 Also in the hot electron transistor of this embodiment, an n-type region 117 is formed by implanting or diffusing impurities from the undoped AlGaN second spacer layer 104b to the base layer 105. Also, the base layer thickness is 26 nm during ion implantation, the Si concentration in the n-type region 117 for base contact formed by ion implantation or diffusion is 2 × 10 ¹⁸ cm ⁻³ , and the Si concentration in the collector barrier layer 106 is 10 ¹⁸ cm. ^-3 or less, and the thickness of the undoped AlGaN second spacer layer 104b was 10 nm. The Al concentration of the collector barrier layer 106 is 15% at which a large collector-emitter current can be obtained without flowing a tunnel current, and the Al concentration of the first and second spacer layers 104 is also 10%. This is the same as that shown in the embodiment.

この共鳴トンネル構造を有するホットエレクトロントランジスタは、ベース電圧を変化させた場合のエミッタ電流の変化量が極めて大きくなることを特徴としている。図１４に示したように、エミッタ電圧Ｖ_Eが0.9Ｖで、ベース電流が０ｍＡ付近において、ベース電流を-0.03ｍＡから0mAに変化させたときにコレクタ電流は0.2mAから1.0mAに変化しており、電流増幅率（コレクタ電流変化量／ベース電流変化量）は４０程度が得られた。 The hot electron transistor having this resonant tunneling structure is characterized in that the amount of change in the emitter current when the base voltage is changed becomes extremely large. As shown in FIG. 14, when the emitter voltage V _E is 0.9 V and the base current is around 0 mA, the collector current changes from 0.2 mA to 1.0 mA when the base current is changed from −0.03 mA to 0 mA. As a result, a current amplification factor (collector current change / base current change) of about 40 was obtained.

第１および第２の実施形態の変形として、ｎ型ＧａＮベース層１０５に０．１％から５％のＩｎを添加することにより、ベース電流が減少し、Ion／Ioff比が向上することがわかった。Inの添加により、混晶化による格子間隔の不均一性の増大により、ＬＯフォノンスペクトルが広がり、散乱の影響が抑制されたと考えられる。典型的には、２％程度Ｉｎを添加すればよい。０．１％未満では、Ｉｎ添加の効果が生じず、５％を超えるＩｎを添加した場合には、Ｉｎの濃度が局所的に変動するためにかえって電子の散乱が増大する。なお、Ionは、電流が流れ始めてピークを形成するときの値であり、Ioffはピークを形成後に電流値が低下した時の最低値である。ベース層105をバリスティック伝導している電子がＬＯフォノンにより散乱を受けた場合には、電子のエネルギーが低下して、コレクタに到達できなくなるために、ベース電流となりIoff値が増大する。その結果、Ion/Ioff比が低下することになる。 As a modification of the first and second embodiments, it can be seen that adding 0.1% to 5% In to the n-type GaN base layer 105 reduces the base current and improves the Ion / Ioff ratio. It was. The addition of In is considered to increase the non-uniformity of the lattice spacing due to mixed crystallization, thereby expanding the LO phonon spectrum and suppressing the influence of scattering. Typically, about 2% In may be added. If it is less than 0.1%, the effect of adding In does not occur, and if more than 5% of In is added, the concentration of In varies locally, so that the scattering of electrons increases. Ion is a value when a current starts to flow and forms a peak, and Ioff is a minimum value when the current value decreases after the peak is formed. When electrons that are ballistically conducted through the base layer 105 are scattered by LO phonons, the energy of the electrons is reduced and the collector cannot reach the collector, resulting in a base current and an increased Ioff value. As a result, the Ion / Ioff ratio decreases.

以上をまとめると、Ion/Ioff比を大きくするためには、ＧａＮ中にＩｎを添加することにより、ＧａＮ中のＩｎ濃度に揺らぎが生じて、格子の弾性乗数が局所的に非対称となり、ＬＯフォノンのエネルギーが分散して、電子のエネルギーとのカップリングが抑制される。その結果、バリスティック伝導している電子がLOフォノンにより散乱されにくくなることにより、Ion/Ioff比が向上するということになる。 To summarize the above, in order to increase the Ion / Ioff ratio, by adding In to GaN, the In concentration in GaN fluctuates, and the elastic multiplier of the lattice becomes locally asymmetric, and the LO phonon. Is dispersed, and coupling with the energy of electrons is suppressed. As a result, the ballonically conducting electrons are less likely to be scattered by the LO phonon, thereby improving the Ion / Ioff ratio.

なお、本発明の実施形態では、ｎ型半導体の材料系を用い、走行電荷として電子を用いたが、ｐ型半導体の材料系を用いて走行電荷として正孔を用いた場合、電子に比べて正孔の移動度が非常に低いゆえにバリスティック伝導が生じない。したがって、ｎ型半導体の材料系を用い、走行電荷として電子を用いることが望まれる。また、本発明の実施形態では、井戸層１０９としてＩｎＧａＮ、障壁層１０３としてＡｌＡｓにより構成されるものを例として示したが、電荷に対するエネルギー高さ異なる材料を組み合わせた他の材料系を用いることもできる。さらに、本発明の実施形態における半導体素子の基板としては、ＧａＮ基板だけでなく、上記化合物半導体により構成された半導体テンプレート、およびこれと格子定数の近いサファイアやシリコンなどの基板、あるいは絶縁性基板等を用いることができる。 In the embodiment of the present invention, an n-type semiconductor material system is used and electrons are used as traveling charges. However, when a p-type semiconductor material system is used and holes are used as traveling charges, compared to electrons. Ballistic conduction does not occur because the hole mobility is very low. Therefore, it is desirable to use an n-type semiconductor material system and use electrons as a running charge. In the embodiment of the present invention, the well layer 109 is composed of InGaN and the barrier layer 103 is composed of AlAs. However, other material systems combining materials having different energy heights with respect to charges may be used. it can. Furthermore, as a substrate of the semiconductor element in the embodiment of the present invention, not only a GaN substrate but also a semiconductor template constituted by the above compound semiconductor, a substrate such as sapphire or silicon having a lattice constant close to this, an insulating substrate, etc. Can be used.

また、本発明の半導体素子を構成する半導体材料としては、上述したように、ＧａＮ，ＡｌＮ，ＩｎＮ，ＢＮ等の３−５族化合物半導体、ＡｌＧａＮ，ＩｎＧａＮ等の３元混晶、および５族元素として窒素に加えて砒素やリンを含む４元混晶材料を用いることができる。なお、上記材料よりΓ−Ｌエネルギー間隔およびΓ−Ａエネルギー間隔が大きな半導体材料であれば、窒化物系半導体材料にはこだわらないが、現実的な側面を考慮すると、窒化物系半導体材料を用いることが好適である。 Further, as described above, the semiconductor material constituting the semiconductor element of the present invention includes a group 3-5 compound semiconductor such as GaN, AlN, InN, and BN, a ternary mixed crystal such as AlGaN and InGaN, and a group 5 element. A quaternary mixed crystal material containing arsenic or phosphorus in addition to nitrogen can be used. Note that a nitride-based semiconductor material is not particularly used as long as it is a semiconductor material having a Γ-L energy interval and a Γ-A energy interval larger than those of the above materials. However, considering a practical aspect, a nitride-based semiconductor material is used. Is preferred.

以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。 As mentioned above, although this invention was demonstrated by suitable embodiment, such description is not a limitation matter and of course various modifications are possible.

本発明によれば、作製が容易でかつ広い温度範囲で高速動作する半導体素子を提供することができる。 According to the present invention, it is possible to provide a semiconductor element that is easy to manufacture and operates at a high speed in a wide temperature range.

本発明の第１の実施形態に係る半導体素子の概念図1 is a conceptual diagram of a semiconductor device according to a first embodiment of the present invention. 本発明の第１の実施形態に係る半導体素子の結晶体の構造図Structure diagram of crystal of semiconductor element according to first embodiment of the present invention 本発明の第１の実施形態に係る半導体素子の動作シミュレーションを行った素子構造の断面図Sectional drawing of the element structure which performed operation simulation of the semiconductor element which concerns on the 1st Embodiment of this invention 本発明の第２の実施形態に係る半導体素子の概念図The conceptual diagram of the semiconductor element which concerns on the 2nd Embodiment of this invention. 従来例の実施形態に係る半導体素子の概念図Conceptual diagram of a semiconductor device according to an embodiment of a conventional example ホットエレクトロントランジスタの動作原理を説明するエネルギーバンド構造を示す概念図Conceptual diagram showing energy band structure explaining the operating principle of hot electron transistor 第１の実施形態にかかるベース膜厚を変化させたときの電流電圧特性を示す図The figure which shows the current-voltage characteristic when the base film thickness concerning 1st Embodiment is changed. 第１の実施形態にかかるコレクタ障壁層１０６内の不純物濃度を変化させたときの電流電圧特性を示す図The figure which shows the current-voltage characteristic when the impurity concentration in the collector barrier layer 106 concerning 1st Embodiment is changed. 第１の実施形態にかかる不純物濃度プロファイルを示す図The figure which shows the impurity concentration profile concerning 1st Embodiment 第１の実施形態にかかるアンドープエミッタ障壁層の厚みを変化させたときの電流電圧特性を示す図The figure which shows the current-voltage characteristic when changing the thickness of the undoped emitter barrier layer concerning 1st Embodiment 第１の実施形態にかかるコレクタ障壁層のＡｌ濃度を変化させたときの電流電圧特性を示す図The figure which shows the current-voltage characteristic when changing Al concentration of the collector barrier layer concerning 1st Embodiment 第１の実施形態にかかるエミッタ障壁層のＡｌ濃度を変化させたときの電流電圧特性を示す図The figure which shows the current-voltage characteristic when changing Al concentration of the emitter barrier layer concerning 1st Embodiment 第１の実施形態にかかるベース電圧を変化させたときの電流電圧特性を示す図The figure which shows the current-voltage characteristic when changing the base voltage concerning 1st Embodiment. コレクタ電流およびエミッタ電流のベース電流依存性を示す図Figure showing the base current dependence of collector and emitter currents 第１の実施の形態にかかる半導体素子の第１の製造方法を示す概念図The conceptual diagram which shows the 1st manufacturing method of the semiconductor element concerning 1st Embodiment. 第１の実施の形態にかかる半導体素子の第１の製造方法を示す概念図The conceptual diagram which shows the 1st manufacturing method of the semiconductor element concerning 1st Embodiment.

Explanation of symbols

１００サファイア基板あるいはＧａＮ基板
１０１ＧａＮ低温バッファ層あるいはＡｌＮ／ＧａＮ超格子層
１０２ｎ型ＧａＮエミッタ層
１０３ａアンドープＡｌＮ障壁層（第１障壁層）
１０３ｂアンドープＡｌＮ障壁層（第２障壁層）
１０４ａアンドープＡｌＧａＮ第１スペーサ層
１０４ｂアンドープＡｌＧａＮ第１スペーサ層
１０５ｎ型ＩｎＧａＮベース層
１０６アンドープＡｌＧａＮコレクタ障壁層
１０７ｎ型ＧａＮコレクタ層
１０９アンドープＧａＮ井戸層
１１０コレクタ電極
１１１ベース電極
１１２エミッタ電極
１１５アンドープＡｌＧａＮ第１エミッタ障壁層
１１６ｎ型ＡｌＧａＮ第２エミッタ障壁層
１１７ｎ型領域、Si注入領域
１１８Ｓｉ拡散領域
１１９蒸着されたＳｉ

100 Sapphire substrate or GaN substrate 101 GaN low-temperature buffer layer or AlN / GaN superlattice layer 102 n-type GaN emitter layer 103a Undoped AlN barrier layer (first barrier layer)
103b Undoped AlN barrier layer (second barrier layer)
104a Undoped AlGaN first spacer layer 104b Undoped AlGaN first spacer layer 105 n-type InGaN base layer 106 undoped AlGaN collector barrier layer 107 n-type GaN collector layer 109 undoped GaN well layer 110 collector electrode 111 base electrode 112 emitter electrode 115 undoped AlGaN first 1 emitter barrier layer 116 n-type AlGaN second emitter barrier layer 117 n-type region, Si implantation region 118 Si diffusion region 119 Evaporated Si

Claims

A semiconductor device comprising a collector layer, a collector barrier layer, a base layer, an undoped first emitter barrier layer, and an emitter layer, which are composed of a nitride-based semiconductor,
The collector layer, the base layer and the emitter layer are each composed of an n-type semiconductor,
The first emitter barrier layer is disposed between the emitter layer and the base layer;
The band gap of the first emitter barrier layer is larger than the band gap of the emitter layer,
A semiconductor element, wherein a base electrode is formed in contact with the first emitter barrier layer.

A semiconductor device comprising a collector layer, a collector barrier layer, a base layer, a resonant tunnel layer, an undoped first emitter barrier layer and an emitter layer made of a nitride-based semiconductor,
The resonant tunneling layer is disposed between the emitter barrier layer and the base layer;
The resonant tunneling layer is in order from the first emitter barrier layer to the base layer.
A first barrier layer having a larger band gap than the first emitter barrier layer;
A well layer having a smaller band gap than the first barrier layer;
A second barrier layer having a larger band gap than the well layer;
The semiconductor device according to claim 1, further comprising: a spacer layer having a band gap smaller than that of the second barrier layer.

3. The semiconductor device according to claim 1, wherein a thickness of the undoped first emitter barrier layer is 2 nm to 70 nm.

4. The semiconductor device according to claim 1, wherein an impurity concentration at an interface between the undoped first emitter barrier layer and the base layer is 10 ¹⁸ m ⁻³ or less. 5.

5. The semiconductor element according to claim 1, wherein the collector barrier layer has an Al concentration of 10% or more and 20% or less.

A semiconductor element characterized in that the dependence of the emitter current or collector current on the base current has hysteresis.

Crystal growth process for growing a collector layer, a collector barrier layer, a base layer, a first emitter barrier layer, a second emitter barrier layer, and an emitter layer on a GaN substrate, and etching removal from the emitter layer to a part of the emitter layer A base forming step, a step of forming a region having a high impurity concentration from the first emitter barrier layer to the base layer, a collector forming step of etching away to the collector layer, the emitter layer and the surface of the first emitter barrier layer A region having a high impurity concentration, an electrode forming step of forming a base electrode, an emitter electrode, and a collector electrode by vapor-depositing a TI / Al electrode on the collector layer surface, and an element isolation step of etching away to the substrate. A method for manufacturing a semiconductor device.

8. The method of manufacturing a semiconductor device according to claim 7, wherein the region having a high impurity concentration is formed by Si ion implantation and annealing.

8. The method of manufacturing a semiconductor element according to claim 7, wherein the region having a high impurity concentration is formed by vapor deposition of Si and annealing.