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JP2005522157A - エネルギー回復による低電力ドライバ - Google Patents

エネルギー回復による低電力ドライバ Download PDF

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Abstract

本発明は一定のプル−アップ制御装置（２２）、一定のプル−ダウン制御装置（２４）および一定の伝達ゲート（２６）を備えている一定のエネルギー回復ドライバ（２０）を提供している。上記のプル−アップ制御装置（２２）は一定のプル−アップ制御信号（ｃｈ）および一定のクロック信号（ＰＣ）に応じてそのクロック信号（ＰＣ）の所定の位置において伝達ゲート（２６）をオンおよびオフにする。また、プル−ダウン制御装置（２４）は一定のプル−ダウン制御信号（ｄｃｈ）およびクロック信号（ＰＣ）に応じてそのクロック信号（ＰＣ）の別の所定の位置において伝達ゲート（２６）をオンおよびオフにする。さらに、伝達ゲート（２６）は一定のオン条件にある時にクロック信号（ＰＣ）を伝達し、一定のオフ条件にある時にクロック信号（ＰＣ）を伝達しない。

Description

発明の内容の開示
発明の分野
本発明は一般に低電力ドライバに関連しており、特に、本発明はエネルギーの回復特性による一定の低電力ドライバに関連している。
発明の背景
従来のＳＲＡＭの構造は種々のキャッシェ・メモリーを伴う等のようなオン−チップ型の高速メモリー・アクセスのために用いられている。ビット線ドライバは種々のビット線を駆動し、ワード線ドライバはＳＲＡＭにおいて種々のセルに接続しているワード線を駆動してそのＳＲＡＭから書込み情報を読み取りそのＳＲＡＭのセルに記憶させる。このようなシステムにおいて一定の読み取りを実行する場合に、一定のワード線が活性化して上記のビット線がそれぞれの接続しているメモリー・セルに対してアクセスできるようになる。また、一対のビット線がワード線を活性化する前に予め充電される。これに続いて、この蓄積された値を示すその一対のビット線を跨ぐ一定の電圧が一定のセンス増幅器により読み取られてその読み取り動作が行なわれる。さらに、一定のラッチング回路がこの増幅された電圧を保持して種々の素子が読み取るためにその電圧を利用可能に維持する。その後、ワード線が再び充電されてそのアレイの中における所望のセルに対してアクセス可能になる。この場合に、１個のビット線が充電されが、その他のビット線は一定のセルに対する書込みを実行するために充電されない。
上記の構造において、処理電力の消失は一定の増大しつつある重要な目的となっている。この目的のために、一部の計算システムは電力消費を減少するために、それぞれのビット線ドライバおよびワード線ドライバを介して、それぞれのビット線およびワード線を跨いで送られるクロック信号パルスを再生利用するために回復用の断熱的なクロック回路を用い始めている。このことは確かにエネルギーの節約を行なうが、幾つかの欠陥がこの技法の現状において存在している。具体的に言えば、上記のようなシステムは一般的に複雑であり、一定の階段状のまたは方形の波形等のようなエネルギーの回復特性を与えないか、必要とされるスイッチング能力が与えないクロック信号の波形を生じる。本発明はこれらのおよびさらに別の欠陥に鑑みて開発されている。
発明の概要
本発明は一定のプル−アップ制御装置、一定のプル−ダウン制御装置および一定の伝達ゲートを含む一定のエネルギー回復ドライバを提供している。このプル−アップ制御装置は一定のプル−アップ制御信号および一定のクロック信号に応じてその周期的なクロック信号の所定の位置において伝達ゲートをオンまたはオフに（始動または停止）する。また、上記のプル−ダウン制御装置は一定のプル−ダウン制御信号および上記のクロック信号に応じてその周期的なクロック信号の別の所定の位置において伝達ゲートをオンおよびオフにする。さらに、上記の伝達ゲートは一定のオン条件にある時に上記クロック信号を伝達して、一定のオフ条件にある時に上記クロック信号を伝達しない。本発明の別の態様が上記の欠陥および以下の詳細な説明を調べることにより当該技術分野における熟練者において明らかになる。
発明の詳細な説明
本発明がその本質的な特性から逸脱することなく別の特定の形態において実施可能であることが当然に理解されると考える。すなわち、図示されていて説明されているそれぞれの実施形態は全ての点において例示的であり限定を目的としていないと見なすべきである。それゆえ、本発明の範囲は上記の説明によるのではなく添付の特許請求の範囲により指定されている。従って、この特許請求の範囲の意味および等価な範囲に該当する全ての変形が本発明の範囲に含まれると考えるべきである。
図１において、本発明による一定のＳＲＡＭ構造１０が図示および記載されている。このＳＲＡＭ構造１０は一般に複数のメモリー・セルを有するセル・アレイ１２、複数のビット線を駆動するビット線ドライバ１４、センス増幅器１６、および複数のワード線を駆動するワード線ドライバ１８を含む。このワード線ドライバ１８はそれぞれのワード線の活性化によりセル・アレイ１２における特定のメモリー・セルを活性化または不活性化して、ビット線ドライバ１４がそれぞれのビット線を介してその内部におけるセルのいずれかに対してまたはそのいずれかからの読取りまたは書込みを実行できるようにする。さらに、センス増幅器１６はそれぞれのビット線における読取り値を増幅して要求している種々の外部装置にその値を出力する。
次に、図２において、一定のエネルギー回復ドライバ２０が図示および記載されている。このエネルギー回復ドライバ２０は図１におけるビット線ドライバ１４またはワード線ドライバ１８のために使用できる。このエネルギー回復ドライバは上述したようなそれぞれの動作を実行するためにそれぞれのワード線またはビット線に沿って所望の波形を発生する。このような所望の特徴を達成するために、上記のエネルギー回復ドライバ２０は一般にプル−アップ制御装置２２、プル−ダウン制御装置２４および伝達ゲート２６を含む。このプル−アップ制御装置２２はプル−アップ制御信号ｃｈおよびクロック信号ＰＣを受信する。また、プル−ダウン制御装置２４はプル−ダウン制御信号ｄｃｈおよびクロック信号ＰＣを受信する。また、伝達ゲート２６は上記プル−アップ制御装置２２の出力に接続している一定のＰＭＯＳトランジスタおよびプル−ダウン制御装置２４に接続している一定のＮＭＯＳトランジスタを含む。もちろん、別の構成が本明細書において記載されている装置の他にも可能である。
上記のクロック信号ＰＣは一定のクロック信号発生器から発生される一定の周期的な信号であり、好ましくは一定の正弦波状または傾斜波状の信号である。上記の各制御信号ｃｈおよびｄｃｈはそれぞれ上記のプル−アップ制御信号およびプル−ダウン制御信号を活性化して上記伝達ゲート２６を上記クロック信号ＰＣに関連してオンまたはオフに（始動または停止）する。すなわち、プル−アップ制御装置２２は伝達ゲート２６におけるＰＭＯＳ部分に対して一定のゼロ電圧を出力してその伝達ゲート２６をオンにしてクロック信号ＰＣが励振負荷３２に対して出力されることを可能にし、この負荷は上記セル・アレイ１２におけるそれぞれのビット線ＢＬＴ（真のビット線）（bit line true）、ＢＬＦ（偽のビット線）（bit line false）またはワード線ＷＬとすることができる。同様に、プルーダウン制御装置２４は一定の正の電圧を伝達ゲート２６におけるＮＭＯＳトランジスタ部分のゲートに対して発生してその伝達ゲート２６をオンにすることによりクロック信号ＰＣが励振負荷３２に出力されることを可能にする。上記のプル−アップ制御装置２２と同様に、プル−ダウン制御装置２４はクロック信号ＰＣおよびプル−ダウン制御信号ｄｃｈに依存している。
次に、図３Ａ乃至図３Ｃにおいて、上記負荷３２に対する出力がさらに詳細に説明されている。図３Ａは最大のエネルギー回復の状況を示している。この場合に、ＷＬまたはＢＬＴ、ＢＬＦに伝達される正弦波は最大のエネルギー回復の特徴を提供している。このドライバの出力は、上記伝達ゲート２６が電力クロック信号ＰＣの全体にわたりオンである時に、その出力がその電力クロックの波形の漸進的な変化を追跡することを可能にする。この方法はそのドライバ出力が全体を通して滑らかに変化するので高いエネルギー効率を生じる。しかしながら、この方法はそのドライバ出力のピーク値におけるわずかな留まりにより最小の動作周波数を生じる。一方、図３Ｃにおいては、電力クロック信号ＰＣの正および負のピークにおいてのみ伝達ゲート２６の出力がオンになる。このことはそのクロックの周期の約半分にわたりドライバ出力がそのピーク値に留まるので、最大の速度を生じる。しかしながら、この方法はまた出力伝達の急な変化により最小のエネルギー効率も生じる。そこで、図３Ｂは本発明による一定の好ましい波形の実施例を示している。この図３Ｂにおいては、高効率および高速の両方を生じるために部分的な漸進的変化が用いられている。この出力波形の別の利点はこのドライバ出力がそれぞれの動作後にＶssまで引き下げられる（pulled down）ことを必要としないことである。それゆえ、エネルギーが同一の種類の連続的な動作の間に消失しない。
次に図４Ａおよび図４Ｂにおいて、上記プル−アップ制御装置２２の一定の実施形態が記載されており、このプル−アップ制御装置２２は後に説明されているプル−ダウン制御装置と共に図３Ｂの所望の波形を生じる。図４Ａにおいて、このプル−アップ制御装置２２はインバータ３４ａおよびインバータ３４ｂを含む。それぞれのインバータ３４ａおよび３４ｂは相補的なＰＭＯＳおよびＮＭＯＳのトランジスタ３６ａおよび３６ｂをそれぞれ有している。動作において、これらのインバータ３４ａおよび３４ｂはクロック信号ＰＣが中間点３８に到達する時にプル−アップ制御装置のアウトまたは出力３０に到る制御信号ｃｈの流れを停止するように動作する（図３Ｂを参照されたい）。さらに、このゼロ電圧は伝達ゲート２６のＰＭＯＳトランジスタに供給されてこの伝達ゲート２６をオンにすることにより、クロック信号ＰＣをそれぞれのビット線ＢＬＴまたはＢＬＦまたはワード線ＷＬ等のような励振負荷３２に対して供給することを可能にする。このことは出力３０をその電流クロック値まで効果的に引き上げて一定の傾斜したクロック信号と共に継続する。さらに、クロック信号ＰＣがピーク値４０に到達すると、各インバータ３４ａおよび３４ｂがプル−アップ制御信号のアウトまたは出力３０に制御信号ｃｈが供給されることを可能にして伝達ゲート２６におけるＰＭＯＳトランジスタをオフにする。このことは、さらに、クロック信号ＰＣが出力の負荷３２に対して供給されることを妨げる。上記のような各ビット線ＢＬＴ、ＢＬＦまたはワード線ＷＬにおける等のような、出力負荷における寄生キャパシタンスにより、そのドライバを用いる目的により、そのシステムの電圧は、以下においてさらに詳細に説明されているように、プル−ダウン制御装置２４がオンになるまでそのピーク値に維持される。さらに、図４Ｂにおいて、上記のプル−アップ制御装置のアウトまたは出力３０がクロック信号ＰＣとの関連において示されている。この図から分かるように、このプル−アップ制御装置のアウトまたは出力３０は中間点３８に到達する時にオフになり、その後、ピーク値４０に到達する時にオンに戻る。
次に図５Ａおよび図５Ｂにおいて、上記プル−ダウン制御装置２４がさらに詳細に記載されている。このプル−ダウン制御装置２４はそれぞれ相補的なＰＭＯＳおよびＮＭＯＳのトランジスタ４４Ａおよび４４Ｂを有しているインバータ４２Ａおよび４２Ｂを含む。前述と同様に、これらのインバータ４２Ａおよび４２Ｂは、図５Ｂにおいて示されているように、プル−ダウン制御装置のアウトまたは出力３１がオンになりその制御信号ｄｃｈがクロック信号ＰＣの下降の中間点４６に到達する時に伝達ゲート２６におけるＮＭＯＳトランジスタのゲートに供給されることを可能にするようにそれぞれ動作する。同様に、これらのインバータ４２Ａおよび４２Ｂはピークの最小値４８に到達する時に制御信号ｄｃｈがＰＭＯＳトランジスタ４４Ａを介してプル−ダウン制御装置のアウトまたは出力３１に供給されないようにそれぞれ動作する。このようにして、上記の中間点４６と４８との間において、伝達ゲート２６がオンになり、傾斜した電力クロック信号ＰＣが出力負荷３２に供給されることが可能になる。上記ピークの最小値４８に到達すると、それぞれのインバータ４２Ａおよび４２Ｂは制御信号ｄｃｈをプル−ダウン制御信号のアウトまたは出力３１に供給することを停止する。このようにして、このシステムにおける寄生キャパシタンスがそのシステムの電圧を上記のような最小のピーク値に維持する。
以下においてさらに述べられているように、上記のプル−アップ制御信号ｃｈおよびプル−ダウン制御信号ｄｃｈは上記セル・アレイ１２と共に行なわれる読取りまたは書込みの動作に応じて伝達ゲート２６をオンおよびオフに選択的に動作するために上記のプル−アップ制御装置２２およびプル−ダウン制御装置２４にそれぞれ供給できる。
上記図４および図５の制御回路は遅い電力クロックの変化から鋭い伝送状態に復帰するシュミット・トリガーに類似している。すなわち、上記の電力クロックおよびパルス幅における変化点はＣＭＯＳシュミット・トリガーに類似している一定の様式において第１のインバータ３４ａおよび４２Ａおよび単独型のＰＭＯＳ５０またはＮＭＯＳ５２における各トランジスタの割合を決めることにより制御できる。この結果、上記の制御信号ｃｈおよびｄｃｈは上記制御回路がアイドル電力の消失を最少にすることを選択的に可能にする。このような構造は上記ＳＲＡＭ構造１０の一定の広範囲な供給電圧および動作周波数にわたる動作を確実に修正する。
上記の供給電圧が変化するのに従って、それぞれの異なる経路を介する遅延が非線形的に変化して、それぞれの制御信号のタイミングに変化を生じる。上記伝達ゲート２６のＰＭＯＳおよびＮＭＯＳのそれぞれの制御信号はその供給電圧の変化にかかわらずクロック信号ＰＣに同期している状態に留まる必要があり、この制御信号は上記ドライバのそれぞれの制御信号のタイミングにおける変化を許容する必要がある。図６において示されているように、上記ドライバの動作を修正するための各ドライバ制御信号ｃｈおよびｄｃｈのタイミングがそれぞれ例示されている。図４Ａおよび図５Ａにおける回路の構成により、制御信号ｄｃｈは理想的には点５４Ａと点５４Ｂとの間に維持され、制御信号ｃｈは好ましくは点５６Ａと点５６Ｂとの間に維持される。このことは上記のプル−アウト制御装置２２およびプル−ダウン制御装置２４の適正な動作に対応するそれぞれの制御信号を供給するための一定の広い許容度を可能にする。加えて、上記の制御信号ｄｃｈおよびｃｈはｄｃｈに対応する各点５４Ｃおよび５４Ｄおよびｃｈに対応する各点５６Ｃおよび５６Ｄまでそれぞれ操作できる。
図７において、上記ビット線ドライバ１４およびワード線ドライバ１８としての各エネルギー回復ドライバ２０の適用例およびその動作が記載されている。本発明によるＳＲＡＭ構造において、そのクロック信号ＰＣは好ましくは単一相のクロック信号である。また、書込み動作は従来の種々のＳＲＡＭと類似している一定の様式で生じる。すなわち、最初に、「０」を記憶しているビット線ＢＬＦ０が引き下げられる（pulled down）。その後、「１」を記憶しているワード線ＷＬ０およびビット線ＢＬＴ０が共に引き上げられて（pulled up）記憶しているデータをセル・アレイ１２の中に記憶させる。
全てのメモリー・アクセスにおいて、１個の選択されたワード線だけが引き上げられて他の全てのワード線が引き下げられる。従来の種々のＳＲＡＭにおいては、選択されないワード線の引き下げはそのＶssのレベルが常に利用可能であるために消散的でない。しかしながら、本発明によるＳＲＡＭ構造１０においては、この動作が電力を消散させる。すなわち、上記の引き下げはクロック信号ＰＣがＶssを超えた時に開始するので、それぞれのワード線はＶssよりも高く引き上げられた後に引き下げられる。それゆえ、本発明によるエネルギー回復用のＳＲＡＭにおいては、その選択されたワード線はそれぞれのアクセスの後に明らかに引き下げられることが好ましい。
また、読取り動作においては、予備充電を一定のワード線の表明の前に行なう必要があるので、全てのビット線の対は単一周期内において読取りを行なうために低く予備充電されている必要がある。図７において、ＢＬＴ０およびＢＬＦ０はＷＬ０が高く設定されるまえに低く設定されている。さらに、予備充電の後に、ワード線ＷＬは充電されて、セル・アレイ１２内の一定のセルのセル結節点がそれぞれの対のビット線ＢＬの間に一定の電圧差を生じる。このセルからビット線ＢＬに供給される充電はビット線ドライバ１４を介して回復できるので、本発明において低く予備充電することは高く充電することよりもエネルギー効率が高い。好ましくは、上記センス増幅器１６はこの増幅器１６をＶddに対してＶssに近い電圧差に対して比較的に感度が高くなるように改変されている。
図８において、Ｖddに対してＶssに近い電圧差を感知するために高められた感度を示すセンス増幅器１６が示されている。具体的に言えば、図８において、このセンス増幅器１６は３個の積層型の増幅器６０ａ、６０ｂおよび６０ｃを含んで示されている。この内の増幅器６０ａは好ましくは一定の交差連結型のセンス増幅器であるが、他の増幅器６０ｂおよび６０ｃは好ましくは電流鏡像型の増幅器である。もちろん、多くの異なる構成がこのセンス増幅器１６において可能であり、本発明が本明細書において開示されている構成に限定されないことが理解されると考える。図８において、交差連結型のセンス増幅器６０ａは図７におけるビット線ＢＬＴおよびビット線ＢＬＦにそれぞれ接続しているゲートを有するＰＭＯＳトランジスタ６２Ａおよび６２Ｂを含む。これらのＢＬＴおよびＢＬＦの読取り動作中においてＶssに近づいているそれぞれの電圧はそれぞれのＰＭＯＳトランジスタを動作してそれぞれの増幅器６０ａ、６０ｂおよび６０ｃがＢＬＴとＢＬＦとの間の電圧差を増幅することを可能にする。さらに、ラッチ回路６３がこの増幅された電圧差を保持してその電圧差をそれぞれの読取り動作において出力する。
本発明の実施形態によるエネルギー回復ドライバ２０は好ましくは一定のエネルギー回復用の電力クロックと共に用いられる。図１２において、エネルギー回復用の電力クロック９０１がエネルギー回復ドライバ２０および記憶装置９０３と共に示されている。この記憶装置は一定のＳＲＡＭ、ＤＲＡＭ、ＮＶＭまたは表示装置とすることができる。このようなエネルギー回復用の電力クロック９０１は本発明の譲受人に譲渡されていて本明細書に参考文献として含まれる「クロック・シグナル・ジェネレイティング・サーキット（CLOCK SIGNAL GENERATING CIRCUIT）」を発明の名称とする同時係属の特許出願に従うことができる。また、上記の記憶装置は、信号が付加的なエネルギーを必要とする時点まで電力クロック９０１による補給を伴わずに、上記ドライバ２０に対してクロック信号ＰＣを供給する。また、制御信号ｗｒは、電力クロック９０１に上記システムに対して付加的なエネルギーを補給すると共に種々の制御信号をドライバ２０に供給するように命令するために、ｃｈ、ｄｃｈまたはｉｎ、またはこれらの任意の組み合わせを含む本明細書において説明されている任意の制御信号とすることができる。
次に図９において、上記エネルギー回復ドライバの別の実施形態が図示および記載されている。この図９において、一定のエネルギー回復ドライバ２０ａが示されており、このドライバ２０ａは一般に上述の各実施形態において説明されているようなプル−アップ制御装置２２、プル−ダウン制御装置２４および伝達ゲート２６を含む。上記と同様に、これらのプル−アップ制御装置２２、プル−ダウン制御装置２４および伝達ゲート２６は図３Ｂにおいて示されているような一定のクロック波形を発生するように動作する。しかしながら、これらの構成要素に加えて、このエネルギー回復ドライバ２０ａはマルチプレクサ６４ａおよび６４ｂならびにフィードバック・ライン６６ａおよび６６ｂも含む。一定の本発明の実施形態において、そのエネルギー回復ドライバ２０ａは比較的に長時間の期間にわたりピーク値に留まっている一定の出力を発生し、このドライバ２０ａを高速のＳＲＡＭの適用において適するものにしている。さらに、上記のエネルギー回復ドライバ２０ａはその出力がそれぞれの動作の後に引き下げられることを必要としないので、同一種類の連続的な動作の間に不要にその負荷を切り替えない。具体的に言えば、エネルギー回復ドライバ２０ａの出力７０が高く、プル−アップ制御装置２２が伝達ゲート２６をオンにするような一定の出力３０を発生する場合に、そのマルチプレクサがフィードバック・ライン６６ａを介してフィードバック情報を受け取り、そのフィードバック情報に基づいて、そのマルチプレクサが出力３０に伝達ゲート２６をオンにさせないようにする。それゆえ、この伝達ゲートはクロック信号を出力に通過させない。同様に、出力７０が低い場合には、伝達ライン６６ｂがその値をマルチプレクサ６４ｂに送る。このようにして、プル−ダウン制御装置２４の出力３１が伝達ゲート２６をオンにするための一定の電圧を出力する場合に、上記のマルチプレクサ６４ｂはその出力３１に伝達ゲート２６を通過させないようにする。
次に図１０において、本発明による別のエネルギー回復ドライバが図示および記載されている。この図１０において、そのエネルギー回復ドライバ２０ｂは一対の低駆動通過トランジスタ９０および９２、２個の評価トランジスタ９４および９６、ドライバ出力からのフィードバックにより制御される２対のドライバ活性化ブロック（ＰＭＯＳトランジスタ９８、ＮＭＯＳトランジスタ１００、ＮＭＯＳトランジスタ１０２、ＰＭＯＳトランジスタ１０４）、および上記低駆動通過トランジスタ９０および９２をそれぞれ駆動する一対のインバータ１０６および１０８を含む。
上記のトランジスタ９８，１００，１０２および１０４を含む活性化ブロックはそのエネルギー回復ドライバ２０ｂの出力が不要な切り替えを防ぎながらクロック信号ＰＣを追跡することを可能にしている。このエネルギー回復ドライバ２０ｂは一定の振動電力クロックにより電力供給されているので、このドライバの出力もそのドライバの入力が無変化の状態に維持されている場合でも振動する。このことは不要な切り替えを防ぐと共にドライバの効率を高める。
上記エネルギー回復ドライバ２０ｂはこのエネルギー回復ドライバ２０ｂの出力のレベルに応じて２種類の動作モードを有している。すなわち、その出力１１０およびクロック信号ＰＣが低い場合には、トランジスタ９０がオンになりそのドライバ出力１１０を充電する。この場合に、トランジスタ１００はオフであり、トランジスタ９８がオンであるので、仮定の入力ＩＮは低くなり、一定のプル−アップ経路がＶddからＸ１まで形成される。これにより、インバータ１０６を介して、トランジスタ９０がオンになり、一定のエネルギー回復の様式でその負荷を充電する。これにより、クロック信号ＰＣおよび出力１１０が十分に高くなると、トランジスタ９８がオフになり、トランジスタ１００がオンになって、Ｘ１を接地状態（Gnd）に引き下げることによりトランジスタ９０をオフにする。さらに、出力１１０が高いレベルにあると、トランジスタ９０はＩＮかかわらずオフの状態に維持されて、そのドライバ出力の不要な揺れを防ぐ。また、トランジスタ９８がオフであり、トランジスタ１００がオンであるので、Ｘ１は引き下げられてトランジスタ９０がオフの状態に維持される。
さらに、ドライバ放電経路が上記のドライバ充電経路と二重になっていて、ドライバ出力１１０のレベルに応じて２種類の動作モードを有している。この出力１１０およびクロック信号ＰＣが高ければ、トランジスタ９２がオンになり、そのクロック信号ＰＣおよび出力１１０がその最低のピーク値に到達して仮定のＩＮが高くなるまでドライバ２０ｂを放電する。また、出力１１０が低ければ、トランジスタ９２はＩＮにかかわらずオフの状態に維持されて、不要な消失を防ぐ。
上記のインバータ１０６および１０８にそれぞれ供給される付加的な電圧レベルと共に過励振式のトランジスタ９０およびトランジスタ９２により一般に制御されるそれぞれのドライバの出力は電力クロック波形ＰＣのそれぞれのピーク値におけるこれら両方のトランジスタ９０および９２の十分な漸進的な揺動を行なうことにより比較的に高い効率の切り替えを達成している。
図１１において、上記エネルギー回復ドライバ２０ｂのタイミングが図示および記載されている。この図１１において、トランジスタ９０は点８０１においてオンになり、一定の正弦波のクロック信号ＰＣに追随する一定の様式で出力１１０を引き上げる。同様に、トランジスタ９２がオフになる。次に、点８０３において、出力１１０がそのピーク値に到達すると、トランジスタ９０がオフになり、トランジスタ９２がオンになる。このことにより、出力１１０がクロック信号ＰＣと共に引き下げられる。その後、この出力１１０が点８０５においてその最小値に到達すると、トランジスタ９２がオフになり、トランジスタ９０がオンになって、上記の周期が繰り返される。
本発明において説明されているドライバが一定のＳＲＡＭ装置における使用について説明されているが、ＤＲＡＭ、種々のバス、ＮＶＭ（不揮発性メモリー）、フラット・パネル・ディスプレイ等のような表示装置、または一定のドライバを必要とする任意の他の装置において使用することも可能であることに注目する必要がある。
本発明が上記の好ましい代替的な種々の実施形態について特定的に図示および説明されているが、当該技術分野における熟練者により、本明細書において説明されている本発明の種々の実施形態の代替物が以下の特許請求の範囲において定められている本発明の趣旨および範囲から逸脱することなく本発明を実施する場合に採用可能であることが当然に理解されると考える。また、以下の特許請求の範囲が本発明の目的を定めること、およびこれらの特許請求の範囲の中に含まれる方法および装置およびこれらの等価物がその範囲により含まれることが考慮されている。また、上記の本発明の説明が本明細書において説明されている全ての構成要素の全ての新規なおよび明らかでない組み合わせを含むことが当然に理解され、その特許請求の範囲がこれらの構成要素のあらゆる新規なおよび明らかでない組み合わせに対する上記の適用またはその後の一定の適用に及ぶと考えられる。さらに、上記の各実施形態は例示的であり、いずれの単一の特徴またはそれぞれの構成要素も上記の適用またはその後の一定の適用において主張できる全ての可能な組み合わせに対して不可欠ではない。以下の特許請求の範囲がその等価物における「一定の（a）」または「第１の（a first）」構成要素を記載している場合に、その特許請求の範囲が１個以上のそのような構成要素の組み込みを含むが、２個以上のそのような構成要素を必ずしも必要としておらず、あるいは、除外していないと理解するべきである。
本発明は以下の添付図面に基づいて例示を目的として説明されている。
本発明による一定のＳＲＡＭ構造の一例の態様の概略図である。 本発明の一定の態様による一定のエネルギー回復用ドライバの概略図である。 本発明の一定の態様による一定の波形のグラフ図である。 本発明の一定の態様による一定の波形のグラフ図である。 本発明による一定の波形のグラフ図である。 本発明による一定のプル−アップ制御装置の一定の態様の概略図である。 本発明による一定のプル−アップ制御装置の動作のグラフ図である。 本発明による一定のプル−ダウン制御装置の概略図である。 本発明による一定のプル−ダウン制御装置の動作のグラフ図である。 本発明による一定のエネルギー回復用ドライバの一定の出力のグラフ図である。 本発明による一定のＳＲＡＭ構造の読取りおよび書込みの動作のグラフ図である。 本発明の一定の態様による一定のセンス増幅器の概略図である。 本発明による一定のエネルギー回復用ドライバの概略図である。 本発明による一定のエネルギー回復用ドライバの概略図である。 本発明による一定の波形のグラフ図である。 本発明による電力クロック発生器を伴う一定のエネルギー回復用メモリーの概略図である。

Claims (38)

  1. エネルギー回復ドライバにおいて、
    一定のプル−アップ制御信号および一定の正弦波クロック信号を受信する一定のプル−アップ制御装置、
    一定のプル−ダウン制御信号および前記正弦波クロック信号を受信する一定のプル−ダウン制御装置、および
    一定のオン条件にある時に前記正弦波クロック信号を伝達して、一定のオフ条件にある時に前記正弦波クロック信号を伝達しない一定の伝達ゲートを備えており、
    前記プル−アップ制御装置が前記プル−アップ制御信号および前記クロック信号に応じてそのクロック信号における第１のプル−アップ位置において前記伝達ゲートをオンにして、そのクロック信号における第２のプル−アップ位置において前記伝達ゲートをオフにし、
    前記プル−ダウン制御装置が前記プル−ダウン制御信号および前記クロック信号に応じてそのクロック信号における第１のプル−ダウン位置において前記伝達ゲートをオンにして、そのクロック信号における第２のプル−ダウン位置において前記伝達ゲートをオフにするエネルギー回復ドライバ。
  2. 前記クロック信号における第１のプル−アップ位置がそのクロック信号の上昇している傾斜部分におけるそのクロック信号の一定の中間点であり、
    前記クロック信号における第２のプル−アップ位置がそのクロック信号における一定の最大のピーク値に存在している請求項１に記載のエネルギー回復ドライバ。
  3. 前記クロック信号における第１のプル−ダウン位置がそのクロック信号の下降している傾斜部分におけるそのクロック信号の一定の中間点であり、
    前記クロック信号における第２のプル−ダウン位置がそのクロック信号における一定の最大値に存在している請求項２に記載のエネルギー回復ドライバ。
  4. 前記プル−アップ制御装置が
    一定の電圧供給源を接地している第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタを有している第１のインバータ、
    前記プル−アップ制御信号を接地している第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを有している第２のインバータ、および
    一定の電圧供給源を前記第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの各ゲートに接続している第３のＰＭＯＳトランジスタを含み、
    前記クロック信号が前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタの各ゲートを駆動し、
    前記第１のＰＭＯＳトランジスタのドレインおよび前記第１のＮＭＯＳトランジスタのソースの間の一定の接続点が前記第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの各ゲートに接続しており、
    前記第２のＰＭＯＳトランジスタのドレインおよび前記第２のＮＭＯＳトランジスタのソースの間の一定の接続点が前記伝達ゲートにおける一定のＰＭＯＳ部分を駆動し、さらに
    前記第２の接続点が前記第３のＰＭＯＳトランジスタのゲートに接続している請求項１に記載のエネルギー回復ドライバ。
  5. 前記第１のインバータおよび第２のインバータが前記第１のプル−アップ位置において前記伝達ゲートをオンにするように調整されていて、前記第２のプル−アップ位置において前記伝達ゲートをオフにするように調整されている請求項４に記載のエネルギー回復ドライバ。
  6. 前記プル−ダウン制御装置が
    前記プル−ダウン制御信号を接地している第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタを直列に有する第１のインバータ、
    前記プル−ダウン制御装置を接地している第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを有する第２のインバータ、および
    前記第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの各ゲートを接地している第３のＮＭＯＳトランジスタを含み、
    前記クロック信号が前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタの各ゲートを駆動し、
    前記第１のＰＭＯＳトランジスタのドレインおよび前記第１のＮＭＯＳトランジスタのソースの間の第１の接続点が前記第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの各ゲートに接続しており、
    前記第２のＰＭＯＳトランジスタのドレインおよび前記第２のＮＭＯＳトランジスタのソースの間の第２の接続点が前記第３のＮＭＯＳトランジスタのゲートに接続しており、さらに
    前記第２の接続点が前記伝達ゲートにおける一定のＮＭＯＳ部分のゲートを駆動する請求項１に記載のエネルギー回復ドライバ。
  7. 前記第１のインバータおよび第２のインバータが前記クロック信号の第１のプル−ダウン位置において前記伝達ゲートをオンにするように調整されていて、前記クロック信号の第２のプル−ダウン位置において前記伝達ゲートをオフにするように調整されている請求項６に記載のエネルギー回復ドライバ。
  8. 前記伝達ゲートの一定の出力が一定のＳＲＡＭメモリー構造における少なくとも１個のビット線または１個のワード線を駆動する請求項１に記載のエネルギー回復ドライバ。
  9. さらに、
    前記プル−アップ制御装置に接続している一定のプル−アップ・フィードバック・ループ、
    前記プル−ダウン制御装置に接続している一定のプル−ダウン・フィードバック・ループを備えており、
    前記プル−アップ・フィードバック・ループが、前記伝達ゲートの一定の出力が前記クロック信号の一定の電圧レベルにあるかこれよりも高い時に、前記プル−アップ制御装置がその伝達ゲートをオンにすることを妨げる請求項１に記載のエネルギー回復ドライバ。
  10. さらに、前記プル−ダウン・フィードバック・ループが前記伝達ゲートの出力を前記プル−ダウン制御装置に接続しており、
    前記プル−ダウン・フィードバック・ループが、前記伝達ゲートの出力が一定の電流クロック信号の値にあるかこれよりも高い時に、前記プル−ダウン制御装置がその伝達ゲートをオンにすることを妨げる請求項９に記載のエネルギー回復ドライバ。
  11. 前記第１のプル−アップ位置が前記クロック信号の一定の最小値であり、
    前記第２のプル−アップ位置が前記クロック信号の一定のピーク値である請求項１に記載のエネルギー回復ドライバ。
  12. 前記第１のプル−ダウン位置が前記クロック信号の一定のピーク値であり、
    前記第２のプル−ダウン位置が前記クロック信号の一定の最小値である請求項１１に記載のエネルギー回復ドライバ。
  13. 前記伝達ゲートが
    前記クロック信号を一定の出力に接続する一定の伝送用ＰＭＯＳトランジスタ、および
    前記出力を前記クロック信号に接続する一定の伝送用ＮＭＯＳトランジスタを含み、
    前記伝送用ＰＭＯＳトランジスタのゲートが前記プル−アップ制御装置に接続しており、さらに
    前記ＮＭＯＳトランジスタのゲートが前記プル−ダウン制御装置に接続している請求項１２に記載のエネルギー回復ドライバ。
  14. 前記プル−アップ制御装置が
    直列に配置されていて一定の電圧供給源を接地している第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタおよび第３のＮＭＯＳトランジスタを含み、
    前記第２のＰＭＯＳトランジスタのドレインおよび第３のＮＭＯＳトランジスタのソースの間の一定の接続点が一定のインバータを介して前記伝送用ＰＭＯＳトランジスタのゲートに接続しており、
    前記プル−アップ制御信号が前記第１のＰＭＯＳトランジスタのゲートに接続しており、
    前記出力が前記第２のＰＭＯＳトランジスタおよび第３のＮＭＯＳトランジスタの各ゲートに接続している請求項１３に記載のエネルギー回復ドライバ。
  15. 前記プル−ダウン制御装置がさらに
    直列に配置されていて一定の電圧供給源を接地している第４のＮＭＯＳトランジスタ、第５のＮＭＯＳトランジスタ、および第６のトランジスタを含み、
    前記プル−アップ制御信号および前記プル−ダウン制御信号が一定の同一の信号であり、
    前記同一の信号が前記第４のＮＭＯＳトランジスタのゲートに接続しており、
    前記第５のＮＭＯＳトランジスタのソースおよび前記第６のＰＭＯＳトランジスタのドレインの間の接続点が一定のインバータを介して前記ＮＭＯＳ伝送用トランジスタのゲートに接続しており、
    前記出力が前記第５のＮＭＯＳトランジスタおよび第６のＰＭＯＳトランジスタの各ゲートに接続している請求項１４に記載のエネルギー回復ドライバ。
  16. ＳＲＡＭ構造において、
    一定のセル・アレイ、
    前記セル・アレイに接続していて当該セル・アレイにおける各セルからデータを読み取りこれらのセルにデータを書き込むための一定のビット線ドライバを含み、このビット線ドライバが請求項１に記載の一定のエネルギー回復ドライバであり、さらに
    前記セル・アレイにおける各セルに接続していて前記ビット線ドライバが前記セル・アレイにおける各セルから読み取りこれらのセルに書き込むことを可能にする一定のワード線ドライバを含み、このワード線ドライバが請求項１に記載の一定のエネルギー回復ドライバであるＳＲＡＭ構造。
  17. 前記ビット線ドライバおよびワード線ドライバが請求項２に従っている請求項１６に記載のＳＲＡＭ構造。
  18. さらに
    前記セル・アレイにおける少なくとも１個のセルを前記ビット線ドライバに接続している一定の真のビットライン、
    前記セル・アレイにおける少なくとも１個のセルを前記ビット線ドライバに接続している一定の偽のビットライン、および
    前記セルを前記ワード線ドライバに接続している一定のワード線を含み、
    前記センス増幅器が、前記ワード線が一定の高い電圧にあり前記真のビット線が一定の低い電圧にあり前記偽のビット線が一定の低い電圧にある時に、前記セルにおける一定の値を読み取ることに適合している請求項１６に記載のＳＲＡＭ構造。
  19. 前記センス増幅器がさらに
    一組の積層型の増幅器、および
    前記センス増幅器の積層体に接続していて前記真のビット線と偽のビット線との間における一定の値を保持するための一定のラッチ回路を含み、
    前記積層型の増幅器の内の少なくとも１個が前記真のビット線と偽のビット線との間の一定の差を増幅するために前記真のビット線に接続している第１のＰＭＯＳトランジスタおよび前記偽のビット線に接続している第２のＰＭＯＳトランジスタを含む請求項１８に記載のＳＲＡＭ構造。
  20. 一定のＳＲＡＭ構造における一定のワード線または一定のビット線を駆動するための方法において、
    一定のエネルギー回復ドライバに一定の傾斜状または正弦波状のクロック信号を供給する工程、
    前記クロック信号が第１のプル−アップ位置に到達した時に前記傾斜状または正弦波状のクロック信号により前記ワード線またはビット線を駆動する工程、および
    前記クロック信号が第２のプル−アップ位置に到達した時にそのクロック信号により前記ワード線またはビット線を駆動することを停止する工程を含み、
    前記ワード線またはビット線における一定の寄生キャパシタンスが前記停止工程の後に前記第２のプル−アップ位置における前記ワード線またはビット線の一定の電圧を維持する方法。
  21. さらに、
    前記クロック信号が第１のプル−ダウン位置に到達した時にそのクロック信号により前記ワード線またはビット線を駆動する工程、および
    前記クロック信号が第２のプル−ダウン位置に到達した時にそのクロック信号により前記ワード線またはビット線を駆動する工程を含む請求項２０に記載の方法。
  22. 前記第１のプル−アップ位置が前記クロック信号の一定の上昇している傾斜部分における一定の中間点において存在しており、
    前記第２のプル−アップ位置が前記クロック信号の一定のピーク値において存在しており、
    前記第１のプル−ダウン位置が前記クロック信号の一定の下降している傾斜部分における一定の中間点において存在しており、
    前記第２のプル−ダウン位置が前記クロック信号の一定の最小値において存在している請求項２１に記載の方法。
  23. 前記第１のプル−アップ位置が前記クロック信号の一定の最小値において存在しており、
    前記第２のプル−アップ位置が前記クロック信号の一定のピーク値において存在しており、
    前記第１のプル−ダウン位置が前記クロック信号の一定のピーク値において存在しており、
    前記第２のプル−ダウン位置が前記クロック信号の一定の最小値において存在している請求項２１に記載の方法。
  24. 前記ビット線が一定の真のビット線および一定の偽のビット線を含み、
    前記真のビット線および偽のビット線が一定の低い値に予備充電されており、さらに
    前記ＳＲＡＭ内の一定のセルにおける一定の論理状態を読み取るために前記真のビット線および偽のビット線を予備充電した後に前記ワード線を一定の高い値に充電する工程を含む請求項２０に記載の方法。
  25. さらに、
    前記真のビット線および偽のビット線に接続している一定のセンス増幅器を含み、
    前記センス増幅器が前記真のビット線と偽のビット線との間の一定の電圧差を読み取り前記セルにおける論理状態を決定することに適合している請求項２４に記載の方法。
  26. 前記センス増幅器がさらに
    前記真のビット線および偽のビット線にそれぞれ接続しているゲートを有する一組のＰＭＯＳトランジスタを含む請求項２５に記載の方法。
  27. さらに、
    一定のエネルギー回復用の電力クロックを伴うクロック信号を発生する工程を含む請求項２０に記載の方法。
  28. 前記エネルギー回復用の電力クロックが
    前記クロック信号が所定の点よりも低く降下した時にそのクロック信号にエネルギーを選択的に補給する一定の補給部分、および
    エネルギーを前記電力クロックとメモリーとの間において前後に伝達することにより前記クロック信号を維持する一定のエネルギー保存および振動用の部分を含む請求項２７に記載の方法。
  29. 前記電力クロックが単一相のクロック信号を発生する請求項２８に記載の方法。
  30. 前記電力クロックを選択的に補充するために一定の制御信号がその電力クロックに接続しており、
    前記制御信号が前記駆動工程を生じることに適合している請求項２０に記載の方法。
  31. さらに、
    前記駆動工程を実行する一定のドライバに対して前記ワード線またはビット線から電圧情報をフィードバックする工程、および
    前記フィードバック工程に応答して前記ドライバが前記ワード線またはビット線を駆動することを選択的に可能にするか不可能にする工程を含む請求項２０に記載の方法。
  32. 前記選択的に可能にするか不可能にする工程が、前記電圧情報が前記ワード線またはビット線の一定の電圧が前記電力クロックの一定の電流電圧よりも高いかこれに等しいことを示す時に、前記ドライバがそのワード線またはビット線を駆動することを不可能にする請求項３１に記載の方法。
  33. 前記選択的に可能にするか不可能にする工程が、前記電圧情報が前記ワード線またはビット線の一定の電圧が前記電力クロックの一定の電流電圧よりも低いかこれに等しいことを示す時に、前記ドライバがそのワード線またはビット線を駆動することを可能にする請求項３１に記載の方法。
  34. 前記ビット線が一定の真のビット線および一定の偽のビット線を含み、
    前記真のビット線および偽のビット線が一定の高い値に予備充電されており、
    前記ＳＲＡＭ内の一定のセルにおける一定の論理状態を読み取るために前記真のビット線および偽のビット線が予備充電された後に前記ワード線が一定の高い値に充電される請求項２０に記載の方法。
  35. 前記プル−アップ制御信号および前記プル−ダウン制御信号が一定の同一の信号である請求項１に記載のエネルギー回復ドライバ。
  36. 前記プル−アップ制御信号および前記プル−ダウン制御信号が異なる信号である請求項１に記載のエネルギー回復ドライバ。
  37. 一定の装置を駆動するための方法において、
    一定のエネルギー回復ドライバに一定の傾斜状または正弦波状のクロック信号を供給する工程、
    前記クロック信号が第１のプル−アップ位置に到達した時に前記傾斜状または正弦波状のクロック信号により前記装置を駆動する工程、および
    前記クロック信号が第２のプル−アップ位置に到達した時にそのクロック信号により前記ドライバを駆動することを停止する工程を含み、
    前記装置における一定の寄生キャパシタンスが前記停止工程の後に前記第２のプル−アップ位置における前記ドライバの一定の電圧を維持する方法。
  38. 前記装置が一定のＳＲＡＭ、ＤＲＡＭ、ＮＶＭ、バスまたはフラット・パネル・ディスプレイである請求項３７に記載の方法。
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