JP2005342031A - 遊技機 - Google Patents

Abstract

【課題】 メイン基板とサブ基板との間におけるセキュリティ性を向上させた遊技機を提供する。
【解決手段】 図柄制御基板３７と、音声／ランプ制御基板３９と、払出制御基板４１とにＤＰＲＡＭ３７ｂ，３９ｂ，４１ｂをそれぞれ搭載し、これらＤＰＲＡＭの一方のポートに図柄制御基板３７のＣＰＵ３７ａと、音声／ランプ制御基板３９のＣＰＵ３９ａと、払出制御基板４１のＣＰＵ４１１とをそれぞれ接続する一方、他方のポートにメイン基板３５のＣＰＵ３５１をそれぞれ接続する。そして、これらＤＰＲＡＭを介して、ＣＰＵ３５１と、ＣＰＵ３７ａ，３９ａ，４１１との間にてコマンドの送受信を行う。
【選択図】図２

Description

本発明は、遊技を制御するコマンドを送信するメインＣＰＵを搭載したメイン基板と、該メインＣＰＵから送信されたコマンドに基づいて処理を行うサブＣＰＵを搭載したサブ基板とを備えた遊技機に関する。

一般的に、パチンコ遊技機には、遊技を制御するコマンドを送信するメインＣＰＵを搭載したメイン基板と、メインＣＰＵから送信されたコマンドに基づいて処理を行うサブＣＰＵを搭載した複数のサブ基板（例えば、図柄制御基板や払出制御基板など）とが具備されている（例えば、特許文献１を参照。）。

ここで、これらメイン基板及びサブ基板にはそれぞれ、入出力ポートが搭載されており、メインＣＰＵ及びサブＣＰＵは、入出力ポートを介してコマンドの送受信を行うように設定されている。つまり、メインＣＰＵは、出力ポートを介して、ストローブ信号とコマンドとをサブＣＰＵへ送信し、又、サブＣＰＵは、入力ポートを介して、メインＣＰＵからのストローブ信号を受信すると、実行中の処理を中断し、入力ポートを介してコマンドを取得する処理を直ちに実行するのである。
特開２００３−２６０１９５号公報（段落［００２９］〜［０１９０］、図１）

ところで、上述のように、従来のパチンコ遊技機では、メインＣＰＵとサブＣＰＵとが入出力ポートを介してコマンドの送受信を行うため、メイン基板の各出力ポートと、各サブ基板上の入力ポートとがそれぞれ、別個のケーブルハーネスによって１対１で接続されている。

このため、各ケーブルハーネスをたどれば、各ケーブルハーネス上を伝送されるコマンドの伝送先であるサブ基板を容易に判別できる上、各ケーブルハーネスをロジックアナライザに接続すれば、メインＣＰＵから各サブＣＰＵにそれぞれ送信されるコマンドのコードを容易に把握できるのである。

又、各サブＣＰＵは、メインＣＰＵからストローブ信号を受信すると、コマンドを取得する処理を直ちに実行するため、メインＣＰＵのストローブ信号の送信タイミングを把握すれば、各サブＣＰＵがコマンドを取得するタイミングを容易に把握できるのである。

つまり、従来のパチンコ遊技機では、これらを糸口として、パチンコ遊技機の不正操作が発生することが考えられるため、その対策を講じておく必要がある。
そこで、本発明は、メイン基板とサブ基板との間におけるセキュリティ性を向上させた遊技機を提供することを目的とする。

上記目的を達成するためになされた請求項１記載の発明は、遊技を制御するコマンドを送信するメインＣＰＵを搭載したメイン基板と、該メインＣＰＵから送信されたコマンドに基づいて処理を行うサブＣＰＵを搭載したサブ基板とを備えた遊技機において、サブ基板は、アクセス用のポートを複数有するメモリであるマルチポートメモリを備え、メインＣＰＵ及びサブＣＰＵは、該マルチポートメモリにおける別個のポートにそれぞれ接続され、該マルチポートメモリを介してコマンドの送受信を行うことを特徴とする。

このように構成された遊技機では、メインＣＰＵが、マルチポートメモリにコマンドを書き込んだのち、サブＣＰＵがマルチポートメモリからコマンドを読み込み、処理を実行する。

つまり、この遊技機では、従来のように、メインＣＰＵがコマンドを送信している最中に、サブＣＰＵが、このコマンドを取得する処理を直ちに実行する必要がないため、コマンドを取得するタイミングをコマンドの送信タイミングと同期させなくても任意に設定することができる。

これにより、サブＣＰＵがコマンドを取得するタイミングが分かりづらくなるため、メイン基板とサブ基板との間におけるセキュリティ性を向上させることができる。
更に、遊技機が複数のサブ基板を備える場合には、メイン基板と各サブ基板とを同一のデータバス、アドレスバス、制御バスで接続できるため、これらバスを構成するケーブルハーネスをたどっても、各コマンドの伝送先がどのサブ基板であるのかを把握することを困難にでき、メイン基板とサブ基板との間におけるセキュリティ性をより一層向上できる。

尚、遊技機がサブ基板を複数備える場合には、複数のマルチポートメモリがメインＣＰＵに接続される。このため、マルチポートメモリへのアドレス信号をデコードして、アドレス信号が指し示すマルチポートメモリへのアクセスをイネーブルにするデコード回路を遊技機に備え、各マルチポートメモリへのアクセスを個々に区別できるようにする必要がある。

しかしながら、例えば、デコード回路をメイン基板に設けた場合、デコード回路と各マルチポートメモリとを接続するメイン基板とサブ基板との間の各信号線の電圧を監視していれば、データバス上にコマンドが発生した際に、どのマルチポートメモリへのアクセスがイネーブルになっているのかを確認できるため、これによって、コマンドの送信先を把握できてしまう。

そこで、これを解決するために、遊技機は、請求項２記載のように、デコード回路をサブ基板に備えることが望ましい。
即ち、メイン基板とサブ基板との間ではなく、サブ基板上のみにてデコード信号が伝送されるため、メイン基板とサブ基板との間における信号を監視しただけでは、どのマルチポートメモリへのアクセスがイネーブルにされたのかを把握することが困難となる。

従って、データバス上を伝送されるコマンドの伝送先がどのサブ基板であるのかを判別することが困難となるため、メイン基板とサブ基板との間におけるセキュリティ性をより一層向上させることができる。

尚、デコード回路は、アドレス信号をフルデコードしても良いし、アドレス信号の一部のビットのみをデコードしても良い。
ところで、メインＣＰＵを不正に動作させる不正コマンドをマルチポートメモリに設定しておけば、メインＣＰＵに不正コマンドを読み込ませ、メインＣＰＵを不正に操作することが可能となる。

そこで、メインＣＰＵは、請求項３記載のように、マルチポートメモリへのアクセスが該マルチポートメモリに書込を行うライトアクセスのみに制限されていることが望ましい。

このようにメインＣＰＵからマルチポートメモリへのアクセスが制限されていれば、マルチポートメモリに不正コマンドが設定されても、メインＣＰＵがその不正コマンドを読み込んでしまうことを防止できるため、メイン基板とサブ基板との間におけるセキュリティ性をより一層向上できる。

尚、この場合、請求項４記載のように、マルチポートメモリは、該マルチポートメモリに書込を行う旨を示すライト信号を受信するライト端子と、該マルチポートメモリから読込を行う旨を示すリード信号を受信するリード端子とを別個に備え、メインＣＰＵは、ライト端子と接続される一方、リード端子と未接続にされていると良い。

このように遊技機が構成されていれば、マルチポートメモリのライト端子及びリード端子と、メインＣＰＵとの接続を確認するだけで、メインＣＰＵからマルチポートメモリへのアクセスがライトアクセスのみに制限されているか否かを容易に確認できる。つまり、不正操作が施されているか否かを容易に確認できるため、メイン基板とサブ基板との間のセキュリティ性をより一層向上させることができる。

ところで、メインＣＰＵがマルチポートメモリへの書込が完了した際に、その旨を示す完了信号をサブＣＰＵへ送信すれば、サブＣＰＵは、完了信号を受信したタイミングに基づいて、マルチポートメモリにアクセスすべきタイミングを容易に把握できる。

しかしながら、この完了信号をメインＣＰＵからサブＣＰＵへ送信する形態であると、完了信号の送信先を確認することで、コマンドの送信先を容易に判別できてしまう。
そこで、これを解決するために、請求項５記載のように、メインＣＰＵがマルチポートメモリへの書込を完了した際に、その旨を示す完了信号を送信する信号送信手段をサブ基板に備えると良い。

即ち、完了信号がメイン基板とサブ基板との間にて送受信されることがないため、コマンドの送信先を判別し難くなり、メイン基板とサブ基板との間のセキュリティ性を一層向上させることができる。

尚、信号送信手段は、マルチポートメモリと別個にサブ基板に搭載されても良いし、マルチポートメモリと一体にサブ基板に搭載されても良い。

以下に本発明の実施形態を図面と共に説明する。
まず、図１は、本発明に係るパチンコ遊技機１の正面図である。
図１に示すように、パチンコ遊技機（以下、単に「パチンコ機」ともいう。）１は、遊技機島に固定される外枠３と、開閉自在に外枠３に軸支された内枠５とを備える。

そして、内枠５には、遊技を演出するために点灯させる３つの内枠ランプ７と、遊技者が遊技球を投入する遊技盤９と、遊技盤９を封止する金枠１１と、遊技者が遊技盤９上への遊技球の投入操作を行うためのハンドル１３と、当該パチンコ機１から払い出される遊技球（貸球及び賞球）を貯留する上受け皿１５と、上受け皿１５が遊技球を貯留しきれなくなるなどして、上受け皿１５から排出される遊技球を貯留する下受け皿１７とが設けられている。

又、遊技盤９上には、ＬＣＤ（Liquid Crystal Display）からなり、文字や図形を要素とした３つの特別図柄（図示せず）や遊技に関わる各種画像（図示せず）を表示するためのディスプレイ１９と、特別図柄の変動表示が保留されていることを遊技者に示す複数（本実施形態では、４つ）の特別図柄保留ランプ２１と、特別図柄の変動表示を開始させるために遊技者が遊技球を投入する始動入賞装置２３と、「大当たり」の発生時に実行する大当たり遊技の際に、遊技者が遊技球を投入する大入賞装置２５とが設けられている。尚、始動入賞装置２３は、所謂、チューリップ式からなり、図中左右方向に開閉動作する１対の可動片２３ａを備える。又、大入賞装置２５は、図中手前方向に傾倒動作して当該大入賞装置２５の入賞口を開放する開閉板２５ａを備える。

更に、遊技盤９上には、７セグメントＬＥＤからなり、１桁の数字からなる普通図柄（図示せず）を変動表示する普通図柄表示装置２７と、普通図柄の変動表示が保留されていることを遊技者に示す複数（本実施形態では、４つ）の普通図柄保留ランプ２９と、遊技を演出するために点灯させる１対の遊技盤ランプ３１と、遊技球の通過を検出する１対の始動ゲート３３とが設けられている。

次に、図２は、パチンコ機１における制御系統の一部の構成を示す構成ブロック図である。
図２に示すように、パチンコ機１には、当該パチンコ機１を統括制御するメイン基板３５と、ディスプレイ１９に特別図柄や遊技に関わる各種画像を表示したり、普通図柄表示装置２７に普通図柄を表示するサブ基板である図柄制御基板３７と、声や効果音、音楽などの音声を出力したり、内枠ランプ７や遊技盤ランプ３１、特別図柄保留ランプ２１、普通図柄保留ランプ２９を点灯するサブ基板である音声／ランプ制御基板３９と、上受け皿１５及び下受け皿１７への遊技球の払出を行うサブ基板である払出制御基板４１とが具備されている。そして、基板間制御バス４３と、基板間データバス４５と、基板間アドレスバス４７とを構成する同一のケーブルハーネス４９でこれら基板を相互に接続して、当該パチンコ機１の制御系統が構築されている。

ここで、図３は、メイン基板３５の一部の構成を示す構成ブロック図である。
図３に示すように、メイン基板３５には、メイン基板３５にて実行すべき各種処理を実行するＣＰＵ３５１と、ＣＰＵ３５１が実行する各種処理のプログラムを記憶するＲＯＭ３５３と、ＣＰＵ３５１が各種処理を実行する際にデータを一時格納するＲＡＭ３５５と、インターバルタイマやカウンタとして機能するＣＴＣ３５７と、ＣＰＵ３５１からの信号を外部に出力したり、外部からの信号をＣＰＵ３５１へ入力する入出力ポート（Ｉ／Ｏ）３５９とを内蔵したマイクロコンピュータ（以下、単に「マイコン」という。）３５ａが搭載されている。

又、メイン基板３５には、入出力の方向をメイン基板３５の内部から外部への単方向に設定されたバスバッファ回路３５ｂと、メイン基板３５の外部から入力される信号をメイン基板３５の内部へ出力するゲート回路３５ｃと、メイン基板３５の内部から出力される信号をメイン基板３５の外部へ出力するラッチ回路３５ｄと、アドレス信号をフルデコードして、その結果に応じたデコード信号を出力するアドレスデコード回路３５ｅとが搭載されている。

そして、マイコン３５ａは、メイン基板３５上に設けられた内部制御バス３６１と、内部データバス３６３と、内部アドレスバス３６５とを介してバスバッファ回路３５ｂに接続されており、上述の各種サブ基板に対する制御信号や、データ信号、アドレス信号をバスバッファ回路３５ｂに出力する。これにより、マイコン３５ａから出力される制御信号やアドレス信号、データ信号は、バスバッファ回路３５ｂを介して、上述の基板間制御バス４３、基板間データバス４５、基板間アドレスバス４７に出力される。

又、マイコン３５ａは、内部データバス３６３を介してゲート回路３５ｃに接続されており、当該パチンコ機１に具備された各種スイッチの信号をゲート回路３５ｃから受信する。但し、ゲート回路３５ｃは、メモリマップドＩ／Ｏ方式にてＣＰＵ３５１のアドレス空間にアドレスが割り当てられており、内部アドレスバス３６５に接続されたアドレスデコード回路３５ｅがアドレス信号をフルデコードして出力するデコード信号を受信している際にのみ作動するように設定されている。

又、マイコン３５ａは、内部データバス３６３を介してラッチ回路３５ｄに接続されており、当該パチンコ機１に具備された各種ソレノイドを作動させる作動信号をラッチ回路３５ｄに出力する。但し、ラッチ回路３５ｄは、ゲート回路３５ｃと同様に、メモリマップドＩ／Ｏ方式にてＣＰＵ３５１のアドレス空間にアドレスが割り当てられており、アドレスデコード回路３５ｅがアドレス信号をフルデコードして出力するデコード信号を受信している際にのみ作動するように設定されている。

続いて、図４は、図柄制御基板３７の一部の構成を示す構成ブロック図である。
図４に示すように、図柄制御基板３７には、図柄制御基板３７にて実行すべき各種処理を実行するＣＰＵ３７ａと、アクセス用のポートを２つ備えたデュアルポートＲＡＭ（以下、「ＤＰＲＡＭ」という。）３７ｂと、ＣＰＵ３７ａが実行する各種処理のプログラムを記憶するＲＯＭ３７ｃと、アドレス信号をフルデコードして、その結果に応じたデコード信号を出力するアドレスデコード回路３７ｄ，３７ｅと、図柄制御基板３７の外部から入力される信号にノイズ除去や波形成形を施したのち、図柄制御基板３７の内部に出力する入力インターフェイス（Ｉ／Ｆ）３７ｆと、上述のディスプレイ１９を制御する画像制御ＩＣ３７ｇと、図柄制御基板３７の内部から出力される信号を図柄制御基板３７の外部に出力する出力インターフェイス（Ｉ／Ｆ）３７ｈ，３７ｋとが搭載されている。

そして、ＣＰＵ３７ａは、図柄制御基板３７上に設けられた内部制御バス３７１と、内部データバス３７３と、内部アドレスバス３７５とを介してＲＯＭ３７ｃに接続されており、ＲＯＭ３７ｃに逐次アクセスして、各種処理のプログラムを取得する。但し、ＲＯＭ３７ｃは、内部アドレスバス３７５に接続されたアドレスデコード回路３７ｄがアドレス信号をフルデコードして出力するデコード信号を受信している際にのみＣＰＵ３７ａからのアクセスを受け付けるように設定されている。

又、ＣＰＵ３７ａは、内部データバス３７３を介して出力Ｉ／Ｆ３７ｈに接続されており、上述の普通図柄表示装置２７に表示させる普通図柄の指定コマンドを出力Ｉ／Ｆ３７ｈに出力する。但し、出力Ｉ／Ｆ３７ｈは、メモリマップド方式にてＣＰＵ３７ａのアドレス空間にアドレスが割り当てられており、アドレスデコード回路３７ｄがアドレス信号をフルデコードして出力するデコード信号を受信している際にのみ作動するように設定されている。

又、ＣＰＵ３７ａは、内部制御バス３７１と、内部データバス３７３と、内部アドレスバス３７５とを介して画像制御ＩＣ３７ｇに接続されており、ディスプレイ１９に表示させる画像の指定コマンドなどを画像制御ＩＣ３７ｇに出力する。但し、画像制御ＩＣ３７ｇは、メモリマップド方式にてＣＰＵ３７ａのアドレス空間にアドレスが割り当てられており、アドレスデコード回路３７ｄがアドレス信号をフルデコードして出力するデコード信号を受信している際にのみＣＰＵ３７ａからのアクセスを受け付けるように設定されている。そして、画像制御ＩＣ３７ｇは、指定コマンドに応じた画像信号を出力Ｉ／Ｆ３７ｋを介してディスプレイ１９に出力する。

又、ＤＰＲＡＭ３７ｂは、一方のポートが内部制御バス３７１と、内部データバス３７３と、内部アドレスバス３７５とを介してＣＰＵ３７ａに接続されており、ＣＰＵ３７ａがデータを取り込んだり、ＣＰＵ３７ａから任意のタイミングで要求されたデータをＣＰＵ３７ａへ出力する。但し、ＤＰＲＡＭ３７ｂは、アドレスデコード回路３７ｄがアドレス信号をフルデコードして出力するデコード信号を受信している際にのみＣＰＵ３７ａからのアクセスを受け付けるように設定されている（つまり、アドレスデコード回路３７ｄのデコード信号により、ＤＰＲＡＭ３７ｂへのアクセスをイネーブルにする。）。

又、ＤＰＲＡＭ３７ｂは、他方のポートが図柄制御基板３７上に設けられた内部制御バス３８１と、内部データバス３８３と、内部アドレスバス３８５とを介して入力Ｉ／Ｆ３７ｆに接続されており、基板間制御バス４３と、基板間データバス４５と、基板間アドレスバス４７とを介してメイン基板３５のＣＰＵ３５１から入力された制御信号、データ信号、アドレス信号を受信する。但し、ＤＰＲＡＭ３７ｂは、メイン基板３５のＣＰＵ３５１におけるアドレス空間にもアドレスが割り当てられており、内部アドレスバス３８５に接続されたアドレスデコード回路３７ｅがアドレス信号をフルデコードして出力するデコード信号を受信している際にのみＣＰＵ３５１からのアクセスを受け付けるように設定されている（つまり、アドレスデコード回路３７ｅのデコード信号により、ＤＰＲＡＭ３７ｂへのアクセスをイネーブルにする。）。そして、ＤＰＲＡＭ３７ｂは、ＣＰＵ３５１からのアクセスが完了すると、その旨を示す完了信号をＣＰＵ３７ａへ出力する。

ここで、図７は、ＤＰＲＡＭ３７ｂの概要を説明する説明図である。
図７に示すように、ＤＰＲＡＭ３７ｂは、ＤＰＲＡＭ３７ｂへのアクセスが完了した旨を示す完了信号を出力する出力端子ＩＮＴと、ＤＰＲＡＭ３７ｂから読込を行う旨を示す制御信号であるリード信号を受信するリード端子ＲＥと、ＤＰＲＡＭ３７ｂに書込を行う旨を示す制御信号であるライト信号を受信するライト端子ＲＥと、データ信号を入出力するデータ端子Ｄ０〜Ｄｘと、アドレス信号を受信するアドレス端子Ａ０〜Ａｘを双方のポートに備える。尚、本実施形態のＤＰＲＡＭ３７ｂは、リード端子ＲＥに印加される電圧がＨｉレベルである場合に、ＤＰＲＡＭへのリードアクセスを受け付け、又、ライト端子ＲＥに印加される電圧がＨｉレベルである場合に、ＤＰＲＡＭへのライトアクセスを受け付けるように設定されている。

そして、ＣＰＵ３５１に接続されるポートでは、リード端子ＲＥが図柄制御基板３７のグランドに接続されて、ＣＰＵ３５１と未接続にされている一方、ライト端子ＷＥが内部制御バス３８１を介して、ＣＰＵ３５１に接続されている。

又、ＣＰＵ３７ａに接続されるポートでは、リード端子ＲＥ及びライト端子ＷＥの双方が内部制御バス３７１に接続されている。
つまり、ＤＰＲＡＭ３７ｂは、ライト端子ＷＥとリード端子ＲＥとを別個に備え、ＣＰＵ３５１に対してはライトアクセスのみを許可する一方、ＣＰＵ３７ａに対してはリードアクセス及びライトアクセスの双方を許可するように設定されている。

続いて、図５は、音声／ランプ制御基板３９の一部の構成を示す構成ブロック図である。
図５に示すように、音声／ランプ制御基板３９には、音声／ランプ制御基板３９にて実行すべき各種処理を実行するＣＰＵ３９ａと、ＤＰＲＡＭ３９ｂと、ＣＰＵ３９ａが実行する各種処理のプログラムを記憶するＲＯＭ３９ｃと、アドレス信号をフルデコードして、その結果に応じたデコード信号を出力するアドレスデコード回路３９ｄ，３９ｅと、音声／ランプ制御基板３９の外部から入力される信号にノイズ除去や波形成形を施したのち、音声／ランプ制御基板３９の内部に出力する入力Ｉ／Ｆ３９ｆと、当該パチンコ機１に具備されたスピーカ（図示せず）への音声信号を出力する音声制御ＩＣ３９ｇと、当該パチンコ機１に具備された各種ランプを点灯させるドライバ回路３９ｈと、入力された信号を増幅して出力するアンプ回路３９ｋとが搭載されている。

そして、ＣＰＵ３９ａは、音声／ランプ制御基板３９上に設けられた内部制御バス３９１と、内部データバス３９３と、内部アドレスバス３９５とを介してＲＯＭ３９ｃに接続されており、ＲＯＭ３９ｃに逐次アクセスして、各種処理のプログラムを取得する。但し、ＲＯＭ３９ｃは、内部アドレスバス３９５に接続されたアドレスデコード回路３９ｄがアドレス信号をフルデコードして出力するデコード信号を受信している際にのみＣＰＵ３９ａからのアクセスを受け付けるように設定されている。

又、ＣＰＵ３９ａは、内部データバス３９３を介してドライバ回路３９ｈに接続されており、各種ランプの点灯コマンドをドライバ回路３９ｈに出力する。但し、ドライバ回路３９ｈは、メモリマップド方式にてＣＰＵ３９ａのアドレス空間にアドレスが割り当てられており、アドレスデコード回路３９ｄがアドレス信号をフルデコードして出力するデコード信号を受信している際にのみ作動するように設定されている。

又、ＣＰＵ３９ａは、内部制御バス３９１と、内部データバス３９３と、内部アドレスバス３９５とを介して音声制御ＩＣ３９ｇに接続されており、スピーカから出力させる音声の指定コマンドなどを音声制御ＩＣ３９ｇに出力する。但し、音声制御ＩＣ３９ｇは、メモリマップド方式にてＣＰＵ３９ａのアドレス空間にアドレスが割り当てられており、アドレスデコード回路３９ｄがアドレス信号をフルデコードして出力するデコード信号を受信している際にのみＣＰＵ３９ａからのアクセスを受け付けるように設定されている。そして、音声制御ＩＣ３９ｇは、指定コマンドに応じた音声信号をアンプ回路３９ｋを介してスピーカに出力する。

又、ＤＰＲＡＭ３９ｂは、一方のポートが内部制御バス３９１と、内部データバス３９３と、内部アドレスバス３９５とを介してＣＰＵ３９ａに接続されており、ＣＰＵ３９ａがデータを取り込んだり、ＣＰＵ３９ａから任意のタイミングで要求されたデータをＣＰＵ３９ａへ出力する。但し、ＤＰＲＡＭ３９ｂは、アドレスデコード回路３９ｄがアドレス信号をフルデコードして出力するデコード信号を受信している際にのみＣＰＵ３９ａからのアクセスを受け付けるように設定されている（つまり、アドレスデコード回路３９ｄのデコード信号により、ＤＰＲＡＭ３９ｂへのアクセスをイネーブルにする。）。

又、ＤＰＲＡＭ３９ｂは、他方のポートが音声／ランプ制御基板３９上に設けられた内部制御バス４０１と、内部データバス４０３と、内部アドレスバス４０５とを介して入力Ｉ／Ｆ３９ｆに接続されており、基板間制御バス４３と、基板間データバス４５と、基板間アドレスバス４７とを介してメイン基板３５のＣＰＵ３５１から入力された制御信号、データ信号、アドレス信号を受信する。但し、ＤＰＲＡＭ３９ｂは、メイン基板３５のＣＰＵ３５１におけるアドレス空間にもアドレスが割り当てられており、内部アドレスバス４０５に接続されたアドレスデコード回路３９ｅがアドレス信号をフルデコードして出力するデコード信号を受信している際にのみＣＰＵ３５１からのアクセスを受け付けるように設定されている（つまり、アドレスデコード回路３９ｅのデコード信号により、ＤＰＲＡＭ３９ｂへのアクセスをイネーブルにする。）。そして、ＤＰＲＡＭ３９ｂは、ＣＰＵ３５１からのアクセスが完了すると、その旨を示す完了信号をＣＰＵ３９ａへ出力する。

尚、ＤＰＲＡＭ３９ｂの概要については、上述のＤＰＲＡＭ３７ｂと全く同様である（図７参照。）。
続いて、図６は、払出制御基板４１の一部の構成を示す構成ブロック図である。

図６に示すように、払出制御基板４１には、払出制御基板４１にて実行すべき各種処理を実行するＣＰＵ４１１と、ＣＰＵ４１１が実行する各種処理のプログラムを記憶するＲＯＭ４１３と、ＣＰＵ４１１が各種処理を実行する際にデータを一時格納するＲＡＭ４１５と、インターバルタイマやカウンタとして機能するＣＴＣ４１７と、ＣＰＵ４１１からの信号を外部に出力したり、外部からの信号をＣＰＵ４１１へ入力するＩ／Ｏ４１９とを内蔵したマイコン４１ａが搭載されている。

又、払出制御基板４１には、ＤＰＲＡＭ４１ｂと、アドレス信号をフルデコードして、その結果に応じたデコード信号を出力するアドレスデコード回路４１ｃ，４１ｄと、払出制御基板４１の外部から入力される信号にノイズ除去や波形成形を施したのち、払出制御基板４１の内部に出力する入力Ｉ／Ｆ４１ｅと、払出制御基板４１の内部から出力される信号を払出制御基板４１の外部へ出力するラッチ回路４１ｆとが搭載されている。

そして、マイコン４１ａは、払出制御基板４１上に設けられた内部データバス４２３を介してラッチ回路４１ｆに接続されており、当該パチンコ機１に具備された遊技球の払出装置（図示せず）に払い出させる遊技球の払出数などを指定する指定コマンドをラッチ回路４１ｆに出力する。但し、ラッチ回路４１ｆは、メモリマップドＩ／Ｏ方式にてＣＰＵ４１１のアドレス空間にアドレスが割り当てられており、アドレスデコード回路４１ｃがアドレス信号をフルデコードして出力するデコード信号を受信している際にのみ作動するように設定されている。

又、ＤＰＲＡＭ４１ｂは、一方のポートが払出制御基板４１上に設けられた内部制御バス４２１と、内部データバス４２３と、内部アドレスバス４２５とを介してマイコン４１ａに接続されており、マイコン４１ａがデータを取り込んだり、マイコン４１ａから任意のタイミングで要求されたデータをマイコン４１ａへ出力する。但し、ＤＰＲＡＭ４１ｂは、アドレスデコード回路４１ｃがアドレス信号をフルデコードして出力するデコード信号を受信している際にのみＣＰＵ４１１からのアクセスを受け付けるように設定されている（つまり、アドレスデコード回路４１ｃのデコード信号により、ＤＰＲＡＭ４１ｂへのアクセスをイネーブルにする。）。

又、ＤＰＲＡＭ４１ｂは、他方のポートが払出制御基板４１上に設けられた内部制御バス４３１と、内部データバス４３３と、内部アドレスバス４３５とを介して入力Ｉ／Ｆ４１ｅに接続されており、基板間制御バス４３と、基板間データバス４５と、基板間アドレスバス４７とを介してメイン基板３５のＣＰＵ３５１から入力された制御信号、データ信号、アドレス信号を受信する。但し、ＤＰＲＡＭ４１ｂは、メイン基板３５のＣＰＵ３５１におけるアドレス空間にもアドレスが割り当てられており、内部アドレスバス４３５に接続されたアドレスデコード回路４１ｄがアドレス信号をフルデコードして出力するデコード信号を受信している際にのみＣＰＵ３５１からのアクセスを受け付けるように設定されている（つまり、アドレスデコード回路４１ｄのデコード信号により、ＤＰＲＡＭ４１ｂへのアクセスをイネーブルにする。）。そして、ＤＰＲＡＭ４１ｂは、ＣＰＵ３５１からのアクセスが完了すると、その旨を示す完了信号をマイコン４１ａへ出力する。

尚、ＤＰＲＡＭ４１ｂの概要については、マイコン４１ａがＲＡＭ４１５を内蔵しているため、ＣＰＵ３５１に接続されるポートでは、リード端子ＲＥが払出制御基板４１のグランドに接続され、ライト端子ＷＥが内部制御バス４３１に接続されている一方、マイコン４１ａに接続されるポートでは、リード端子ＲＥが内部制御バス４２１に接続され、ライト端子ＷＥが払出制御基板４１のグランドに接続されている。

つまり、ＤＰＲＡＭ４１ｂは、ＣＰＵ３５１に対してはライトアクセスのみを許可する一方、ＣＰＵ４１１に対してはリードアクセスのみを許可するように設定されている。
以上のように構成された本実施形態のパチンコ機１では、メイン基板３５のＣＰＵ３５１が、各サブ基板のＣＰＵに対するコマンドを各サブ基板のＤＰＲＡＭに書き込んだのち、各ＤＰＲＡＭから出力される完了信号に基づいて、各サブ基板のＣＰＵが、ＤＰＲＡＭからコマンドを読み込み、処理を実行する。

つまり、本実施形態のパチンコ機１では、従来のように、メインＣＰＵがコマンドを送信している最中に、サブＣＰＵが、このコマンドを取得する処理を直ちに実行する必要がないため、コマンドを取得するタイミングをコマンドの送信タイミングと同期させなくても任意に設定することができる。

これにより、サブＣＰＵがコマンドを取得するタイミングが分かりづらくなるため、メイン基板とサブ基板との間におけるセキュリティ性を向上させることができる。
更に、複数のサブ基板が同一の基板間制御バス４３、基板間データバス４５、基板間アドレスバス４７で接続されているため、ケーブルハーネス４９をたどっても、各コマンドの伝送先がどのサブ基板であるのかを把握することを困難にでき、メイン基板とサブ基板との間におけるセキュリティ性をより一層向上できる。

又、本実施形態のパチンコ機１では、アドレス信号が指し示すＤＰＲＡＭへのアクセスをイネーブルにするアドレスデコード回路をサブ基板に備え、サブ基板上のみにてデコード信号が伝送されるため、メイン基板３５とサブ基板との間における信号を監視しただけでは、どのＤＰＲＡＭへのアクセスがイネーブルにされたのかを把握することが困難となる。

従って、基板間データバス４５上を伝送されるコマンドの伝送先がどのサブ基板であるのかを判別することが困難となるため、メイン基板とサブ基板との間におけるセキュリティ性をより一層向上させることができる。

又、本実施形態のパチンコ機１では、ＣＰＵ３５１は、各ＤＰＲＡＭへのアクセスがライトアクセスのみに制限されているため、ＤＰＲＡＭに不正コマンドが設定されても、ＣＰＵ３５１がその不正コマンドを読み込んでしまうことを防止できる。即ち、メイン基板３５とサブ基板との間におけるセキュリティ性をより一層向上できる。

又、本実施形態のパチンコ機１では、各サブ基板上の各ＤＰＲＡＭは、ライト端子ＷＥとリード端子ＲＥとを別個に備えているため、ＤＰＲＡＭのライト端子ＷＥ及びリード端子ＲＥと、ＣＰＵ３５１との接続を確認するだけで、ＣＰＵ３５１から各ＤＰＲＡＭへのアクセスがライトアクセスのみに制限されているか否かを容易に確認できる。つまり、不正操作が施されているか否かを容易に確認できるため、メイン基板３５とサブ基板との間のセキュリティ性をより一層向上させることができる。

又、本実施形態のパチンコ機１では、各サブ基板上のＣＰＵがＤＰＲＡＭからコマンドを読み込むタイミングを計る完了信号がメイン基板３５とサブ基板との間にて送受信されることがないため、コマンドの送信先を判別し難くなり、メイン基板３５とサブ基板との間のセキュリティ性をより一層向上させることができる。

又、本実施形態のパチンコ機１では、ＣＰＵ３５１は、各サブ基板のＣＰＵに対するコマンドをＤＰＲＡＭに書込んでおくだけで良く、従来のように、各サブ基板のＣＰＵがコマンドを取得するまでコマンドを出力し続ける必要がないため、単位時間内にその分多くの処理を実行することができる。又、これにより、ＣＰＵ３５１から各サブ基板のＣＰＵへコマンドを送信するのに、互いの同期を図る必要がなくなるため、通信プロトコルに関する設計をする必要がなくなり、設計の手間をその分削減することができる。

尚、本実施形態では、ＣＰＵ３５１が本発明におけるメインＣＰＵに相当し、メイン基板３５が本発明におけるメイン基板に相当する。
又、本実施形態では、ＣＰＵ３７ａ，３９ａ，４１１が本発明におけるサブＣＰＵに相当し、図柄制御基板３７と、音声／ランプ制御基板３９と、払出制御基板４１とが本発明におけるサブ基板に相当する。

又、本実施形態では、ＤＰＲＡＭ３７ｂ，３９ｂ，４１ｂが本発明におけるマルチポートメモリ及び信号送信手段に相当し、アドレスデコード回路３７ｅ，３９ｅ，４１ｄが本発明におけるデコード回路に相当する。

又、本実施形態では、ライト端子ＷＥが本発明におけるライト端子に相当し、リード端子ＲＥが本発明におけるリード端子に相当する。
以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の形態をとり得ることはいうまでもない。

例えば、上記実施形態では、各サブ基板にＤＰＲＡＭを具備したが、メイン基板に具備しても良いし、メイン基板とサブ基板との間に中継基板を設け、この中継基板上に具備しても良いし、パチンコ機１のその他の部位にＤＰＲＡＭを具備しても良い。

又、上記実施形態では、各サブ基板内で、メイン基板３５のＣＰＵ３５１からのアドレス信号をデコードしていたが、メイン基板３５内にてデコードし、メイン基板３５から該当するＤＰＲＡＭにデコード信号を出力しても良い。

又、上記実施形態では、各ＤＰＲＡＭは、リード端子ＲＥがＣＰＵ３５１と未接続にされていたが、ＣＰＵ３５１に接続されていても良い。但し、この場合、各ＤＰＲＡＭにリードアクセスしないようにＣＰＵ３５１を設定することで、不正操作を防止する。

又、上記実施形態では、各ＤＰＲＡＭは、ライト端子とリード端子とが別個に具備されていたが、１つの端子をライト端子とリード端子とに併用しても良い。この場合、この端子に印加される電圧によってライトアクセスとリードアクセスとを分別すれば良く、メイン基板３５のＣＰＵ３５５に接続される側のポートでは、ライトアクセスの電圧に固定し、サブ基板のＣＰＵに接続される側のポートでは、リードアクセスの電圧に固定すれば良い。

又、上記実施形態では、各サブ基板は、アドレスデコード回路でアドレス信号をフルデコードしてＤＰＲＡＭを選択するように構成されていたが、周知のチップセレクト回路でアドレス信号の一部のビットをデコードして、ＤＰＲＡＭを選択するように構成されていても良い。

又、上記実施形態では、サブ基板の数として３つのものを示したが、サブ基板の数は１つでも良いし、２つ、もしくは、４つ以上でも良い。
又、上記実施形態では、本発明をパチンコ機に適用したが、アレンジボール遊技機や、スロット遊技機、遊技球を用いてスロット遊技を行う遊技機（所謂、「パチロット」）などといった他の形態の遊技機に適用しても勿論良い。

本発明に係るパチンコ機１の正面図である。 パチンコ機１における制御系統の一部の構成を示す構成ブロック図である。 メイン基板３５の一部の構成を示す構成ブロック図である。 図柄制御基板３７の一部の構成を示す構成ブロック図である。 音声／ランプ制御基板３９の一部の構成を示す構成ブロック図である。 払出制御基板４１の一部の構成を示す構成ブロック図である。 ＤＰＲＡＭ３７ｂの概要を説明する説明図である。

符号の説明

１…パチンコ機、３…外枠、５…内枠、７…内枠ランプ、９…遊技盤、１１…金枠、１３…ハンドル、１５…上受け皿、１７…下受け皿、１９…ディスプレイ、２１…特別図柄保留ランプ、２３…始動入賞装置、２３ａ…可動片、２５…大入賞装置、２５ａ…開閉板、２７…普通図柄表示装置、２９…普通図柄保留ランプ、３１…遊技盤ランプ、３３…始動ゲート、３５…メイン基板、３５ａ，４１ａ…マイコン、３５ｂ…バスバッファ回路、３５ｃ…ゲート回路、３５ｄ，４１ｆ…ラッチ回路、３５ｅ，３７ｄ，３７ｅ，３９ｄ，３９ｅ，４１ｃ，４１ｄ…アドレスデコード回路、３７ａ，３９ａ，３５１，４１１…ＣＰＵ、３７ｂ，３９ｂ，４１ｂ…ＤＰＲＡＭ、３７ｃ，３９ｃ，３５３，４１３…ＲＯＭ、３５５，４１５…ＲＡＭ、３７ｇ…画像制御ＩＣ、３７ｆ，３９ｆ，４１ｅ…入力Ｉ／Ｆ、３７ｈ，３７ｋ…出力Ｉ／Ｆ、３９…音声／ランプ制御基板、３９ｇ…音声制御ＩＣ、３９ｈ…ドライバ回路、３９ｋ…アンプ回路、４１…払出制御基板、４３…基板間制御バス、４５…基板間データバス、４７…基板間アドレスバス、４９…ケーブルハーネス、３５７，４１７…ＣＴＣ、３５９，４１９…Ｉ／Ｏ、３６１，３７１，３８１，３９１，４０１，４２１，４３１…内部制御バス、３６３，３７３，３８３，３９３，４０３，４２３，４３３…内部データバス、３６５，３７５，３８５，３９５，４０５，４２５，４３５…内部アドレスバス。

Claims (5)

1. 遊技を制御するコマンドを送信するメインＣＰＵを搭載したメイン基板と、
   該メインＣＰＵから送信されたコマンドに基づいて処理を行うサブＣＰＵを搭載したサブ基板と、
   を備えた遊技機において、
   前記サブ基板は、アクセス用のポートを複数有するメモリであるマルチポートメモリを備え、
   前記メインＣＰＵ及び前記サブＣＰＵは、該マルチポートメモリにおける別個のポートにそれぞれ接続され、該マルチポートメモリを介して前記コマンドの送受信を行うことを特徴とする遊技機。
2. 前記サブ基板は、前記マルチポートメモリへのアドレス信号をデコードし、該アドレス信号が指し示す前記マルチポートメモリへのアクセスをイネーブルにするデコード回路を備えることを特徴とする請求項１記載の遊技機。
3. 前記メインＣＰＵは、前記マルチポートメモリへのアクセスが該マルチポートメモリに書込を行うライトアクセスのみに制限されていることを特徴とする請求項１又は請求項２記載の遊技機。
4. 前記マルチポートメモリは、該マルチポートメモリに書込を行う旨を示すライト信号を受信するライト端子と、該マルチポートメモリから読込を行う旨を示すリード信号を受信するリード端子とを別個に備え、
   前記メインＣＰＵは、前記ライト端子と接続される一方、前記リード端子と未接続にされていることを特徴とする請求項３記載の遊技機。
5. 前記サブ基板は、前記メインＣＰＵが前記マルチポートメモリへの書込を完了した際に、その旨を示す完了信号を送信する信号送信手段を備えることを特徴とする請求項１乃至請求項４いずれか記載の遊技機。

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