JP2005332372A - 画像処理装置及び画像形成装置 - Google Patents

Abstract

【課題】メモリバスの帯域が足りなくなることを防止し、データ転送の負荷を分散することができるようにする。
【解決手段】原稿の画像を読み取る画像入力装置２と、この読み取った画像データに基づいて媒体上に画像形成を行うプリンタエンジン３と、を備えているデジタル複写機１である。データの転送には、PCI Express規格のバスを用いている。PCI Express規格による同一のスイッチには同規格のエンドポイントとして記憶領域と、当該記憶領域と画像データの送受信を行なうハードウェアリソースとが接続されている。すなわち、入出力領域２１、画像入力装置２、プリンタエンジン３がスイッチ１１に接続され、保存領域２２、圧縮器５、ハードディスク６がスイッチ１２に接続されている。
【選択図】 図１６

Description

本発明は、画像データに関する所定の処理を行なう画像処理装置、及び原稿の画像を読み取って用紙などの媒体上に画像形成する画像形成装置に関する。

高速シリアルインタフェースとして、ＰＣＩバス方式の後継規格に当るPCI Express（登録商標）なるインタフェースが提案されている（例えば、非特許文献１参照）。

"PCI Express 規格の概要"Interface誌、July'2003 里見尚志

図２２は、従来の専用、汎用バスを備えたデジタル複写機において、画像データの流れを説明する説明図である。画像データの流れは矢印で示している。

図２２のデジタル複写機２０１においては、画像入力装置２０２で読み取った画像データをいったんメモリ２０３に保存し、その画像データをプリンタエンジン２０４に出力して画像形成を行なっている。また、デジタル複写機２０１においては、メモリ２０３に保存した画像データを圧縮器２０８で圧縮符号化して、再度メモリ２０３に記憶し、あるいはこれをハードディスク（ＨＤＤ）２０５に保存する機能を備えている。メモリ２０３の入出力領域２０６は、画像入力装置２０２で読み取った画像データをいったん記憶する記憶領域であり、保存領域２０７は圧縮器２０８で圧縮符号化した画像データを記憶する記憶領域である。メモリ２０３へのデータの入出力はアービター２０９で調停され、メモリバス２１０により行なわれる。

しかしながら、このような従来のシステムについては、前述のように、画像データを処理するときには必ず画像データがメモリバス２１０を通過することになるので、メモリバス２１０の帯域が足りなくなり得る不具合がある。例えば、
画像入力装置２０２からメモリ２０３へのデータ転送率が15MBytes/sec
メモリ２０３からプリンタエンジン２０４へのデータ転送率が20MBytes/sec
メモリ２０３から圧縮器２０８へのデータ転送率が25MBytes/sec
圧縮器２０８からメモリ２０３へのデータ転送率が25MBytes/sec
メモリ２０３からＨＤＤ２０５へのデータ転送率が50MBytes/sec
とする。この場合におけるそれぞれのデータ転送の開始時刻、終了時刻、及びメモリバス２１０の転送率の和を図２３に示す。図２３において、
画像入力装置２０２からメモリへのデータ転送の開始時刻 ０秒
終了時刻 ０．６０秒
メモリ上の画像データをプリンタエンジンへデータ転送する開始時刻 ０.３６秒
終了時刻 ０．８１秒
メモリ上の画像データをプリンタ圧縮器へデータ転送する開始時刻 ０．４８秒
終了時刻 ０．６６秒
プリンタ圧縮器からメモリへデータ転送する開始時刻 ０．４８秒
終了時刻 ０．６６秒
圧縮符号化されたメモリ上のデータをＨＤＤにデータ転送する開始時刻 ０．５７秒
終了時刻 ０．７５秒
とすると、それぞれのデータ転送が重なる０．５７秒から０．６０秒の間は135MB/secのデータ転送が発生することになる。

本発明の目的は、メモリバスの帯域が足りなくなることを防止し、データ転送の負荷を分散することができるようにすることである。

本発明は、画像データに関する所定の処理を行なう画像処理装置において、データの転送を行うバス及びスイッチと、画像データの記憶を行なう記憶領域と、画像データの送受信を行なうハードウェアリソースと、を備え、同一の前記スイッチに前記記憶領域と前記ハードウェアリソースとが接続されている、ことを特徴とする画像処理装置である。

別の面から見た本発明は、原稿の画像を読み取る画像入力装置と、この読み取った画像データに基づいて媒体上に画像形成を行うプリンタエンジンと、を備えている画像形成装置において、データの転送にPCI Express規格のバスを用いていて、前記規格による同一のスイッチには前記規格のエンドポイントとして記憶領域と、当該記憶領域と画像データの送受信を行なうハードウェアリソースとが接続されている、ことを特徴とする画像形成装置である。

本発明によれば、記憶領域と、ハードウェアリソースとを同一のスイッチに接続することにより、従来のように画像データの転送では必ず一つのメモリバスが使用されるということが回避できるので、メモリバスの帯域が足りなくなることを防止し、データ転送の負荷を分散することができる。

本発明を実施するための最良の形態について図面を参照して説明する。

以下では、PCI Expressの詳細について、［PCI Express規格の概要］〜［PCI Express のアーキテクチャの詳細］の欄で説明し、その後、本実施の形態のデジタル複写機について［デジタル複写機］の欄で説明する。

［PCI Express規格の概要］
まず、本実施の形態は高速シリアルバスの一つであるPCI Express（登録商標）を利用するものであり、本実施の形態の前提として当該PCI Express規格の概要について、非特許文献１の一部抜粋により説明する。ここに、高速シリアルバスとは、１本の伝送路を用いてシリアル（直列）伝送により高速（１００Ｍｂｐｓ程度以上）にデータをやり取りすることができるインタフェースを意味する。

PCI Expressは、PCIの後継規格としてコンピュータ全般に通用する標準拡張バスとして規格化されたバスであり、概略的には、低電圧差動信号伝送、ポイントツーポイントで送受信独立の通信チャネル、パケット化されたスプリットトランザクション、リンク構成の違いによる高いスケーラビリティなどの特徴を持つ。

図１に既存のPCIシステム、図２にPCI Expressシステムの各々の構成例を示す。既存のPCIシステムにあっては、ＣＰＵ１００やＡＧＰグラフィックス１０１やメモリ１０２が接続されたホストブリッジ１０３に対して、PCI-X（PCIの上位互換規格）デバイス１０４ａ，１０４ｂがPCI-Xブリッジ１０５ａを介して接続されたり、PCIデバイス１０４ｃ，１０４ｄが接続されたPCIブリッジ１０５ｂやPCIバススロット１０６が接続されたPCIブリッジ１０７がPCI-Xブリッジ１０５ｃを介して接続されたりしたツリー構造（木構造）とされている。

これに対して、PCI Expressシステムにあっては、ＣＰＵ１１０やメモリ１１１が接続されたルートコンプレックス１１２に対して、PCI Expressグラフィックス１１３がPCI Express１１４ａにより接続され、また、エンドポイント１１５ａやレガシーエンドポイント１１６ａがPCI Express１１４ｂにより接続されたスイッチ１１７ａがPCI Express１１４ｃにより接続され、さらには、エンドポイント１１５ｂやレガシーエンドポイント１１６ｂがPCI Express１１４ｄにより接続されたスイッチ１１７ｂやPCIバススロット１１８が接続されたPCIブリッジ１１９がPCI Express１１４ｅにより接続されたスイッチ１１７ｃがPCI Express１１４ｆにより接続されたツリー構造（木構造）とされている。

実際に想定されるPCI Expressプラットホーム例を図３に示す。図示例は、デスクトップ／モバイルへの適用例を示し、ＣＰＵ１２１がＣＰＵホストバス１２２により接続され、メモリ１２３が接続されたメモリハブ１２４（ルートコンプレックスに相当する）に対して、例えば、グラフィックス１２５がｘ１６のPCI Express１２６ａにより接続され、また、変換機能を有するＩ／Ｏハブ１２７がPCI Express１２６ｂにより接続されている。このＩ／Ｏハブ１２７には、例えば、Serial ATA１２８によりＨＤＤまたはストレージ１２９が接続され、LPC１３０によりローカルＩ／Ｏ１３１が接続され、USB 2.0１３２やPCIバススロット１３３が接続されている。さらには、Ｉ／Ｏハブ１２７には、PCI Express１２６ｃによりスイッチ１３４が接続され、このスイッチ１３４には、各々、PCI Express１２６ｄ，１２６ｅ，１２６ｆによりモバイルドック１３５、ギガビットイーサネット（イーサネットは登録商標）１３６、アドインカード１３７が接続されている。

即ち、PCI Expressシステムでは、従来のPCI，PCI-X，AGPといったバスがPCI Expressで置き換わり、既存のPCI／PCI-Xデバイスを接続するためにブリッジが使用される。チップセット間の接続もPCI Express接続となり、IEEE1394，Serial ATA，USB 2.0などの既存のバスはＩ／ＯハブによりPCI Expressに接続される。

［PCI Expressの構成要素］
Ａ．ポート（Port）／レーン（Lane）／リンク（Link）
図４に物理層の構造を示す。ポートは、物理的には同一半導体内にあり、リンクを形成するトランスミッタ／レシーバの集合で、論理的にはコンポーネント間を１対１で接続（ポイント・ツー・ポイント）するインタフェースを意味する。転送レートは、例えば片方向２．５Ｇｂｐｓとされている（将来的には、５Ｇｂｐｓや１０Ｇｂｐｓが想定されている）。レーンは、例えば０．８Ｖの差動信号ペアのセットで、送信側の信号ペア（２本）、受信側の信号ペア（２本）からなる。リンクは、２つのポートとその間を結ぶレーンの集まりであり、コンポーネント間のデュアルシンプレックス通信バスである。「ｘＮリンク」はＮ本のレーンから構成され、現在の規格では、Ｎ＝１，２，４，８，１６，３２が定義されている。図示例は、ｘ４リンク例である。例えば、図５に示すように、デバイスＡ，Ｂ間を結ぶこのレーン幅Ｎを可変することにより、スケーラブルなバンド幅を構成することが可能となる。

Ｂ．ルートコンプレックス（Root Complex）
ルートコンプレックス１１２は、Ｉ／Ｏ構造の最上位に位置し、ＣＰＵやメモリサブシステムをＩ／Ｏに接続する。ブロック図などでは、図３に示すように、「メモリハブ」と記述されることが多い。ルートコンプレックス１１２（又は、１２４）は、１つ以上のPCI Expressポート（ルートポート）（図２中では、ルートコンプレックス１１２中の四角で示す）を持ち、各々のポートは独立したＩ／Ｏ階層ドメインを形成する。Ｉ／Ｏ階層ドメインは、単純なエンドポイントである場合（例えば、図２中のエンドポイント１１５ａ側の例）や、多数のスイッチやエンドポイントから形成される場合（例えば、図２中のエンドポイント１１５ｂやスイッチ１１７ｂ，１１５ｃ側の例）がある。

Ｃ．エンドポイント（End Point）
エンドポイント１１５は、タイプ００ｈのコンフィグレーション空間ヘッダを持つデバイス（具体的には、ブリッジ以外のデバイス）で、レガシーエンドポイントとPCI Expressエンドポイントとに分けられる。両者の大きな違いは、PCI ExpressエンドポイントはＢＡＲ（ベースアドレスレジスタ）で基本的にＩ／Ｏポートリソースを要求せず、このためＩ／Ｏリクエストを要求しない。また、PCI Expressエンドポイントは、ロックリクエストもサポートしていない。

Ｄ．スイッチ（Switch）
スイッチ１１７（又は、１３４）は、２つ以上のポートを結合し、ポート間でのパケットルーティングを行う。コンフィグレーションソフトウェアからは、当該スイッチは、図６に示すように、仮想PCI-PCIブリッジ１４１の集合体として認識される。図中、両矢印はPCI Expressリンク１１４（又は、１２６）を示し、１４２ａ〜１４２ｄはポートを示す。このうち、ポート１４２ａはルートコンプレックスに近い方のアップストリームポートであり、ポート１４２ｂ〜１４２ｄはルートコンプレックスから遠い方のダウンストリームポートである。

Ｅ．PCI Express１１４ｅ−PCIブリッジ１１９
PCI ExpressからPCI／PCI-Xへの接続を提供する。これにより、既存のPCI／PCI-XデバイスをPCI Expressシステム上で使用することができる。

［階層アーキテクチャ］
従来のＰＣＩのアーキテクチャは、図７−１に示すように、プロトコルとシグナリングが密接に関連する構造であり階層という考え方はなかったが、PCI Expressでは、図７−２に示すように、一般的な通信プロトコルやInfiniBandのように、独立した階層構造とされ、各層に分けて仕様が定義されている。即ち、最上位のソフトウェア１５１、最下位の機構（メカニカル）部１５２間に、トランザクション層１５３、データリンク層１５４、物理層１５５を持つ構造とされている。これにより、各層のモジュール性が確保され、スケーラビリティを持たせることやモジュールの再利用が可能となる。例えば、新たな信号コーディング方式や伝送媒体を採用する場合、物理層を変更するだけでデータリンク層やトランザクション層は変更せずに対応できる。

PCI Expressのアーキテクチャの中心となるのは、トランザクション層１５３、データリンク層１５４、物理層１５５であり、各々図８を参照して説明する以下のような役割を持つ。

Ａ．トランザクション層１５３
トランザクション層１５３は、最上位に位置し、トランザクションレイヤパケット（ＴＬＰ）の組み立て、分解機能を持つ。トランザクションレイヤパケット（ＴＬＰ）は、リード／ライト、各種イベントといったトランザクションの伝達に用いられる。また、トランザクション層１５３は、トランザクションレイヤパケット（ＴＬＰ）のためのクレジットを用いたフロー制御を行う。各層１５３〜１５５におけるトランザクションレイヤパケット（ＴＬＰ）の概要を図９に示す（詳細は、後述する）。

Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、エラー検出／訂正（再送）によりトランザクションレイヤパケット（ＴＬＰ）のデータ完全性を保証することと、リンク管理である。データリンク層１５４間では、リンク管理やフロー制御のためのパケットのやり取りを行う。このパケットは、トランザクションレイヤパケット（ＴＬＰ）と区別するために、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれる。

Ｃ．物理層１５５
物理層１５５は、ドライバ、入力バッファ、パラレル−シリアル／シリアル−パラレル変換器、ＰＬＬ、インピーダンス整合回路といったインタフェース動作に必要な回路を含んでいる。また、論理的な機能としてインタフェースの初期化・保守の機能を持つ。物理層１５５は、データリンク層１５４／トランザクション層１５３を実際のリンクで使用される信号技術から独立させる役目も持っている。

なお、PCI Expressのハードウェア構成上、エンベデッド・クロックという技術を採用しており、クロック信号はなく、クロックのタイミングはデータ信号中に埋め込まれており、受信側でデータ信号のクロスポイントを基にクロックを抽出する方式とされている。

［コンフィグレーション空間］
PCI Expressは、従来のPCIと同様にコンフィグレーション空間を持つが、その大きさは従来のPCIが２５６バイトであるのに対して、図１０に示すように、４０９６バイトへと拡張されている。これにより、多数のデバイス固有レジスタセットを必要とするデバイス（ホストブリッジなど）に対しても、将来的に十分な空間が確保されている。PCI Expressでは、コンフィグレーション空間へのアクセスは、フラットなメモリ空間へのアクセス（コンフィグレーションリード／ライト）で行われ、バス／デバイス／機能／レジスタ番号はメモリアドレスにマップされている。

当該空間の先頭２５６バイトは、PCIコンフィグレーション空間として、ＢＩＯＳや従来のＯＳからＩ／Ｏポートを使用した方法でもアクセスできる。従来のアクセスをPCI Expressでのアクセスに変換する機能は、ホストブリッジ上に実装される。００ｈから３ＦｈまではPCI2.3互換のコンフィグレーションヘッダとなっている。これにより、PCI Expressで拡張された機能以外であれば、従来のＯＳやソフトウェアをそのまま使用することができる。即ち、PCI Expressにおけるソフトウェア層は、既存のPCIと互換性を保ったロード・ストア・アーキテクチャ（プロセッサが直接Ｉ／Ｏレジスタをアクセスする方式）を継承している。しかし、PCI Expressで拡張された機能（例えば、同期転送やＲＡＳ（Reliability,Availability and Serviceability）などの機能）を使用するには、４ＫバイトのPCI Express拡張空間にアクセスできるようにする必要がある。

なお、PCI Expressとしては様々なフォームファクタ（形状）が考えられるが、具体化している例としては、アドインカード、プラグインカード（NEWCARD）、Mini PCI Expressなどがある。

［PCI Express のアーキテクチャの詳細］
PCI Express のアーキテクチャの中心となっているトランザクション層１５３、データリンク層１５４、物理層１５５について、各々詳細に説明する。

Ａ．トランザクション層１５３
トランザクション層１５３の主な役割は、前述したように、上位のソフトウェア層１５１と下位のデータリンク層１５４との間でトランザクションレイヤパケット（ＴＬＰ）の組み立てと分解を行うことである。

ａ．アドレス空間とトランザクションタイプ
PCI Expressでは、従来のPCIでサポートされていたメモリ空間（メモリ空間とのデータ転送用）、Ｉ／Ｏ空間（Ｉ／Ｏ空間とのデータ転送用）、コンフィグレーション空間（デバイスのコンフィグレーションとセットアップ用）に加えて、メッセージ空間（PCI Expressデバイス間のインバンドでのイベント通知や一般的なメッセージ送信（交換）用…割り込み要求や確認は、メッセージを「仮想ワイヤ」として使用することにより伝達される）が追加され、４つのアドレス空間が定義されている。各々の空間に対してトランザクションタイプが定義されている（メモリ空間、Ｉ／Ｏ空間、コンフィグレーション空間は、リード／ライト、メッセージ空間は基本（ベンダ定義含む））。

ｂ．トランザクションレイヤパケット（ＴＬＰ）
PCI Expressは、パケット単位で通信を行う。図９に示したトランザクションレイヤパケット（ＴＬＰ）のフォーマットにおいて、ヘッダのヘッダ長は３ＤＷ（ＤＷはダブルワードの略；合計１２バイト）又は４ＤＷ（１６バイト）で、トランザクションレイヤパケット（ＴＬＰ）のフォーマット（ヘッダ長とペイロードの有無）、トランザクションタイプ、トラフィッククラス（ＴＣ）、アトリビュートやペイロード長などの情報が含まれる。パケット内の最大ペイロード長は１０２４ＤＷ（４０９６バイト）である。

ＥＣＲＣは、エンドツーエンドのデータ完全性を保証するためのもので、トランザクションレイヤパケット（ＴＬＰ）部分の３２ビットＣＲＣである。これは、スイッチ内部などでトランザクションレイヤパケット（ＴＬＰ）にエラーが発生した場合、ＬＣＲＣ（リンクＣＲＣ）ではエラーを検出できないためである（エラーとなったＴＬＰでＬＣＲＣが再計算されるため）。

リクエストは、完了パケットが不要なものと必要なものとがある。

ｃ．トラフィッククラス（ＴＣ）と仮想チャネル（ＶＣ）
上位のソフトウェアは、トラフィッククラス（ＴＣ）を使用することによりトラフィックの差別化（優先度をつける）を行うことができる。例えば、映像データをネットワークのデータよりも優先して転送する、といったことが可能となる。トラフィッククラス（ＴＣ）はＴＣ０からＴＣ７まで８つある。

仮想チャネル（ＶＣ：Vertual Channel）は、各々独立した仮想通信バス（同一のリンクを共用する複数の独立したデータ・フロー・バッファを使用するメカニズム）で、各々がリソース（バッファやキュー）を持ち、図１１に示すように、独立したフロー制御を行う。これにより、１つの仮想チャネルのバッファが満杯の状態（full）になっても、他の仮想チャネルの転送を行うことができる。つまり、物理的には１つのリンクを仮想的な複数のチャネルに分けることで、有効に使用することができる。例えば、図１１中に示すように、スイッチを経由してルートのリンクが複数のデバイスに分かれる場合、各デバイスのトラフィックの優先度を制御することができる。ＶＣ０は必須で、コストパフォーマンスのトレードオフに応じてその他の仮想チャネル（ＶＣ１〜ＶＣ７）が実装される。図１１中の実線矢印は、デフォルト仮想チャネル（ＶＣ０）を示し、破線矢印はその他の仮想チャネル（ＶＣ１〜ＶＣ７）を示している。

トランザクション層内では、トラフィッククラス（ＴＣ）が仮想チャネル（ＶＣ）にマッピングされる。１つの仮想チャネル（ＶＣ）に対して１つ又は複数のトラフィッククラス（ＴＣ）をマッピングできる（仮想チャネル（ＶＣ）の数が少ない場合）。単純な例では、各トラフィッククラス（ＴＣ）から各仮想チャネル（ＶＣ）に１対１、全てのトラフィッククラス（ＴＣ）を仮想チャネルＶＣ０にマッピングする、といったことが考えられる。ＴＣ０−ＶＣ０のマッピングは、必須／固定で、それ以外のマッピングは上位のソフトウェアから制御される。ソフトウェアはトラフィッククラス（ＴＣ）を利用することで、トランザクションの優先度を制御することが可能となる。

ｄ．フロー制御
受信バッファのオーバーフローを避け、伝送順序を確立するためにフロー制御（ＦＣ：Flow Control）が行われる。フロー制御は、リンク間のポイントツーポイントで行われ、エンドツーエンドではない。従って、フロー制御により最終的な相手（コンプリータ）にパケットが届いたことを確認することはできない。

PCI Expressのフロー制御は、クレジット・ベースで行われる（データ転送を始める前に、受け取り側のバッファの空き状況を確認し、オーバーフロー、アンダフローが発生しないメカニズム）。即ち、受信側はリンク初期化時にバッファ容量（クレジット値）を送信側に通知し、送信側はクレジット値と送信するパケットの長さとを比較し、一定の残りがある場合のみパケットを送信する。このクレジットには6種類ある。

フロー制御の情報交換はデータリンク層のデータリンクレイヤパケット（ＤＬＬＰ）を使用して行われる。フロー制御はトランザクションレイヤパケット（ＴＬＰ）のみに適用され、データリンクレイヤパケット（ＤＬＬＰ）には適用されない（ＤＬＬＰは常時送受信可能）。

Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、前述したように、リンク上の２つのコンポーネント間での信頼性の高いトランザクションレイヤパケット（ＴＬＰ）交換機能を提供することである。

ａ．トランザクションレイヤパケット（ＴＬＰ）の扱い
トランザクション層１５３から受け取ったトランザクションレイヤパケット（ＴＬＰ）に対しては、先頭に２バイトのシーケンス番号、末尾に４バイトのリンクＣＲＣ（ＬＣＲＣ）を付加して、物理層１５５に渡す（図９参照）。トランザクションレイヤパケット（ＴＬＰ）は、リトライバッファに保管され、相手から受信確認（ＡＣＫ）が届くまで再送される。トランザクションレイヤパケット（ＴＬＰ）の送信に失敗が続いた場合は、リンク異常であると判断して物理層１５５に対してリンクの再トレーニングを要求する。リンクのトレーニングが失敗した場合、データリンク層１５４の状態はインアクティブに遷移する。

物理層１５５から受け取ったトランザクションレイヤパケット（ＴＬＰ）は、シーケンス番号とリンクＣＲＣ（ＬＣＲＣ）が検査され、正常であればトランザクション層１５３に渡され、エラーがあった場合は再送を要求する。

ｂ．データリンクレイヤパケット（ＤＬＬＰ）
データリンク層１５４が生成するパケットは、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれ、データリンク層１５４間でやり取りされる。データリンクレイヤパケット（ＤＬＬＰ）には、
・Ack／Nak：ＴＬＰの受信確認、リトライ（再送）
・InitFC1／InitFC2／UpdateFC：フロー制御の初期化とアップデート
・電源管理のためのＤＬＬＰ
なる種類がある。

図１２に示すように、データリンクレイヤパケット（ＤＬＬＰ）の長さは６バイトで、種類を示すＤＬＬＰタイプ（１バイト）、ＤＬＬＰの種類で固有の情報（３バイト）、ＣＲＣ（２バイト）から構成される。

Ｃ．物理層−論理サブブロック１５６
図８中に示す物理層１５５の論理サブブロック１５６での主な役割は、データリンク層１５４から受け取ったパケットを電気サブブロック１５７で送信できる形式に変換することである。また、物理層１５５を制御／管理する機能も有する。

ａ．データ符号化とパラレル−シリアル変換
PCI Expressは、連続した"０"や"１"が続かないように（長い期間、クロスポイントが存在しない状態が続かないようにするため）、データ符号化に８Ｂ／１０Ｂ変換を用いる。変換されたデータは、図１３中に示すように、シリアル変換され、ＬＳＢからレーン上に送信される。ここに、レーンが複数ある場合は（図１３はｘ４リンクの場合を例示している）、符号化の前にデータがバイト単位で各レーンに割り振られる。この場合、一見パラレル・バスのようにみえるが、レーン毎に独立した転送を行うので、パラレル・バスで問題となるスキューが大幅に緩和される。

ｂ．電源管理とリンクステート
リンクの消費電力を低く抑えるために、図１４に示すように、Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートが定義されている。

Ｌ０が通常モードで、Ｌ０ｓからＬ２へと低消費電力となるが、Ｌ０への復帰にも時間がかかるようになる。図１５に示すように、ソフトウェアによる電源管理に加えて、アクティブステート電源管理を積極的に行うことにより、消費電力を極力小さくすることが可能となる。

Ｄ．物理層−電気サブブロック１５７
物理層１５５の電気サブブロック１５７での主な役割は、論理サブブロック１５６でシリアル化されたデータをレーン上に送信することと、レーン上のデータを受信して論理サブブロック１５６に渡すことである。

ａ．ＡＣカップリング
リンクの送信側では、ＡＣカップリング用のコンデンサが実装される。これにより、送信側と受信側のＤＣコモンモード電圧が同一である必要がなくなる。このため、送信側と受信側で異なる設計、半導体プロセス、電源電圧を使用することが可能となる。

ｂ．デエンファシス
PCI Expressでは、前述したように、８Ｂ／１０Ｂエンコーディングによってできるだけ連続した"０"や"１"が続かないように処理されるが、連続した"０"や"１"が続くこともある（最大５回）。この場合、送信側はデエンファシス転送を行わなければならないことが規定されている。同一極性のビットが連続する場合は、２つ目のビットからは差動電圧レベル（振幅）を３．５±０．５ｄＢ落とすことで、受信側で受け取る信号のノイズ・マージンを稼ぐ必要がある。これを、デエンファシスという。伝送路の周波数依存性減衰のため、変化するビットの場合は高周波成分が多く、減衰により受信側の波形が小さくなるが、変化しないビットの場合は高周波成分が少なく、相対的に受信側の波形が大きくなる。このため、受信側での波形を一定とするためにデエンファシスを行う。

［デジタル複写機］
図１６は、本発明の第１の実施の形態のデジタル複写機１の概要を説明するブロック図である。画像データの流れは矢印で示している。

デジタル複写機１は、本発明の画像処理装置を実施するもので、画像データに関する所定の処理を行なう。この例では、デジタル複写機１は本発明の画像形成装置も実施しているので、原稿の画像を読み取る画像入力装置２と、この読み取った原稿の画像データに基づいて用紙などの媒体の上に画像形成を行う出力装置であるプリンタエンジン３とを備え、画像データに関する所定の処理として、画像入力装置２による原稿の画像の読み取りと、プリンタエンジン３による読み取り画像の印刷出力を実行する。なお、プリンタエンジン３の印刷方式は、電子写真方式のほか、インクジェット方式、昇華型熱転写方式、銀塩写真方式、直接感熱記録方式、溶融型熱転写方式など、様々な方式を用いることができる。

本実施の形態のデジタル複写機１は、画像データなどの転送を行なうのにPCI Express規格のバスを使用している。そして、画像入力装置２、プリンタエンジン３、メモリ４、圧縮器５、ハードディスク（ＨＤＤ）６は、PCI Express規格のエンドポイント（End Point）となるハードウェアリソースである。スイッチ１１，１２は、PCI Express規格のスイッチ（Switch）であり、アービター１３は、PCI Express規格のルートコンプレックス（Root Complex）となる。

画像入力装置２で読み取った原稿の画像データは、いったん記憶装置であるメモリ４に保存され、その画像データをプリンタエンジン３に出力して画像形成を行なう。また、メモリ４に保存した画像データは圧縮器５で圧縮符号化して、再度メモリ４に記憶し、あるいはこれをＨＤＤ６に保存することができる。メモリ４の入出力領域２１は、画像入力装置２で読み取った画像データをいったん記憶する記憶領域であり、保存領域２２は圧縮器５で圧縮符号化した画像データを記憶する記憶領域である。すなわち、記憶領域２１，２２は複数の用途に分割された単一の記憶装置であるメモリ４の一部である。メモリ４へのデータの入出力はアービター１３で調停される。

各スイッチ１１，１２には、エンドポイントとして、記憶領域と、この記憶領域と画像データの送受信を行なうハードウェアリソースとが接続されている。

具体的には、入出力領域２１と、入出力領域２１に画像データを送信する画像入力装置２とが同一のスイッチ１１に接続されている。また、入出力領域２１に記憶されている画像データに基づいて画像を出力するプリンタエンジン３が、スイッチ１１に接続されている。

また、画像データを圧縮する圧縮器５と、保存領域２２とがスイッチ１２に接続されている。

このように、記憶領域と、この記憶領域と画像データの送受信を行なうハードウェアリソースとを同一のスイッチに接続することにより、従来のように画像データの転送では必ず一つのメモリバスが使用されるということが回避できるので、メモリバスの帯域が足りなくなることを防止し、データ転送の負荷を分散することができる。

また、PCI Express規格のバスを使用しているため、後付けでハードウェアリソースやメモリを接続する際にも、メモリバスの帯域を気にすることがなくなる。すなわち、図１７に示す例では、入出力領域２１、保存領域２２に相当する記憶領域としてそれぞれ独立のメモリデバイスである入出力用メモリ３１、保存用メモリ３２を使用しているが、画像データに所定の画像処理を施す画像処理回路４１と、この画像処理後の画像データを記憶する独立のメモリデバイスである画処理用メモリ４２とを後付するに際して、これらを同一のスイッチ１４に接続すれば、ハードウェアリソースやメモリを増設しても、メモリバスの帯域が足りなくなることはなく、データ転送の負荷を分散することができる。

なお、以上の説明では、本発明の画像処理装置をデジタル複写機に適用する例について説明したが、本発明の画像処理装置はこれに限定されるものではなく、プリンタ、スキャナ、ファクシミリ装置など、画像データに関する所定の処理を行なう様々な画像処理装置に適用することができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態を図１８ないし図２０に基づいて説明する。なお、前述した第１の実施の形態と同じ部分は同じ符号で示し説明も省略する。

図１８は、本発明の第２の実施の形態のデジタル複写機１の概要を説明するブロック図である。画像データの流れは矢印で示している。

本実施の形態のデジタル複写機１は、画像データなどの転送を行なうのにPCI Express規格のバスを使用している。そして、画像入力装置２、プリンタエンジン３、メモリ４、圧縮器５、ハードディスク（ＨＤＤ）６は、PCI Express規格のエンドポイント（End Point）となるハードウェアリソースである。スイッチ１１は、PCI Express規格のスイッチ（Switch）であり、アービター１３は、PCI Express規格のルートコンプレックス（Root Complex）となる。

画像入力装置２で読み取った原稿の画像データは、いったん記憶装置であるメモリ４に保存され、その画像データをプリンタエンジン３に出力して画像形成を行なう。また、メモリ４に保存した画像データは圧縮器５で圧縮符号化して、再度メモリ４に記憶し、あるいはこれをＨＤＤ６に保存することができる。メモリ４の入出力領域２１は、画像入力装置２で読み取った画像データをいったん記憶する記憶領域であり、保存領域２２は圧縮器５で圧縮符号化した画像データを記憶する記憶領域である。すなわち、記憶領域２１，２２は複数の用途に分割された単一の記憶装置であるメモリ４の一部である。メモリ４へのデータの入出力はアービター１３で調停される。

ここで、個々のハードウェアリソース間のデータ転送は、
画像入力装置２から入出力領域２１
入出力領域２１から圧縮器５
入出力領域２１からプリンタエンジン３
圧縮器５から保存領域２２
保存領域２２からＨＤＤ６
である。例えば、
画像入力装置２から入出力領域２１へのデータ転送率が15MBytes/sec
入出力領域２１からプリンタエンジン３へのデータ転送率が20MBytes/sec
入出力領域２１から圧縮器５へのデータ転送率が25MBytes/sec
圧縮器５から保存領域２２へのデータ転送率が25MBytes/sec
保存領域２２からＨＤＤ６へのデータ転送率が50MBytes/sec
とすると、転送率は図１９に示すようになる。図１９は、各データ転送が発生する時間と、メモリの各領域（入出力領域、保存領域）のポートにおけるデータ転送率の和を示す説明図である。これによれば、PCI Express規格のスイッチ１１の下に、ハードウェアリソースが接続されているので、入出力領域における転送率は60MB/sec保存領域のポートにおけるバス転送率75MB/secと負荷を分散させることができる。

スイッチ１１には、エンドポイントとして、記憶領域と、この記憶領域と画像データの送受信を行なうハードウェアリソースとが接続されている。

具体的には、入出力領域２１と、入出力領域２１に画像データを送信する画像入力装置２とが同一のスイッチ１１に接続されている。また、入出力領域２１に記憶されている画像データに基づいて画像を出力するプリンタエンジン３と、画像データを圧縮する圧縮器５と、保存領域２２とがスイッチ１１に接続されている。

このように、記憶領域と、この記憶領域と画像データの送受信を行なうハードウェアリソースとを同一のスイッチに接続することにより、従来のように画像データの転送では必ず一つのメモリバスが使用されるということが回避できるので、メモリバスの帯域が足りなくなることを防止し、データ転送率の負荷を分散することができる。

一般に、入出力領域２１から圧縮器５のデータ転送と、入出力領域２１からプリンタエンジン３へのデータ転送とではバスが競合しており、トラフィックが低下することになる。ここで、図２０はスイッチ１１の出力ポートに４つのトラフィックが同時に開始し、速度に応じて順にデータ転送が終了していく特性を示したグラフである。図２０に示すように、本実施の形態によれば、競合するトラフィックの数が減るに従って、それぞれグラフの傾きが急峻になっていき、データ転送レートが向上することになる。

［第３の実施の形態］
次に、本発明の第３の実施の形態を図２１に基づいて説明する。なお、前述した第１の実施の形態と同じ部分は同じ符号で示し説明も省略する。

図２１は、本発明の第３の実施の形態のデジタル複写機１の概要を説明するブロック図である。画像データの流れは矢印で示している。

本実施の形態のデジタル複写機１では、第１の実施の形態で説明した入出力領域２１、保存領域２２に相当する記憶領域としてそれぞれ独立のメモリデバイスである入出力用メモリ３１、保存用メモリ３２を使用している。これらを同一のスイッチ１１に接続すれば、ハードウェアリソースやメモリを増設しても、メモリバスの帯域が足りなくなることはなく、データ転送率の負荷を分散することができる。

既存PCIシステムの構成例を示すブロック図である。 PCI Expressシステムの構成例を示すブロック図である。 デスクトップ／モバイルでのPCI Expressプラットホームの構成例を示すブロック図である。 ｘ４の場合の物理層の構造例を示す模式図である。 デバイス間のレーン接続例を示す模式図である。 スイッチの論理的構造例を示すブロック図である。 既存のPCIのアーキテクチャを示すブロック図である。 PCI Expressのアーキテクチャを示すブロック図である。 PCI Expressの階層構造を示すブロック図である。 トランザクションレイヤパケットのフォーマット例を示す説明図である。 PCI Expressのコンフィグレーション空間を示す説明図である。 仮想チャネルの概念を説明するための模式図である。 データリンクレイヤパケットのフォーマット例を示す説明図である。 ｘ４リンクでのバイトストライピング例を示す模式図である。 Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートの定義について説明する説明図である。 アクティブステート電源管理の制御例を示すタイムチャートである。 本発明の第１の実施の形態のデジタル複写機の概要を説明するブロック図である。 デジタル複写機に画像処理回路とメモリを増設する場合の説明図である。 本発明の第２の実施の形態のデジタル複写機の概要を説明するブロック図である。 各データ転送が発生する時間と、メモリの各領域（入出力領域、保存領域）のポートにおけるデータ転送率の和を示す説明図である。 スイッチの出力ポートに４つのトラフィックが同時に開始し、速度に応じて順にデータ転送が終了していく特性を示したグラフである。 本発明の第３の実施の形態のデジタル複写機の概要を説明するブロック図である。 本発明の課題を説明する説明図である。 各データ転送が発生する時間、及びメモリバスの転送率の和を示す説明図である。

符号の説明

１ 画像処理装置、画像形成装置
２ ハードウェアリソース、画像入力装置
３ ハードウェアリソース、出力装置、プリンタエンジン
４ 記憶装置
５ ハードウェアリソース、圧縮器
６ ハードウェアリソース、ハードディスク
１１，１２，１４ スイッチ
２１，２２，３１，３２，４２ 記憶領域
４１ ハードウェアリソース

Claims (11)

1. 画像データに関する所定の処理を行なう画像処理装置において、
   データの転送を行うバス及びスイッチと、
   画像データの記憶を行なう記憶領域と、
   画像データの送受信を行なうハードウェアリソースと、
   を備え、
   同一の前記スイッチに前記記憶領域と前記ハードウェアリソースとが接続されている、
   ことを特徴とする画像処理装置。
2. 前記バス及びスイッチはPCI Express規格である、ことを特徴とする請求項１に記載の画像処理装置。
3. 前記記憶領域は複数の用途に分割された単一の記憶装置の一部である、ことを特徴とする請求項１又は２に記載の画像処理装置。
4. 前記ハードウェアリソースとして、前記記憶領域に画像データを送信する画像入力装置が前記スイッチに接続されている、ことを特徴とする請求項１〜３のいずれかの一に記載の画像処理装置。
5. 前記ハードウェアリソースとして、前記記憶領域に記憶されている画像データに基づいて画像を出力する出力装置が前記スイッチに接続されている、ことを特徴とする請求項１〜４のいずれかの一に記載の画像処理装置。
6. 前記ハードウェアリソースとして、画像データを処理する画像処理器が前記スイッチに接続され、
   前記記憶領域は前記圧縮器で圧縮後の画像データを記憶する、
   ことを特徴とする請求項１〜３のいずれかの一に記載の画像処理装置。
7. 原稿の画像を読み取る画像入力装置と、この読み取った画像データに基づいて媒体上に画像形成を行うプリンタエンジンと、を備えている画像形成装置において、
   データの転送にPCI Express規格のバスを用いていて、
   前記規格による同一のスイッチには前記規格のエンドポイントとして記憶領域と、当該記憶領域と画像データの送受信を行なうハードウェアリソースとが接続されている、
   ことを特徴とする画像形成装置。
8. 前記記憶領域は複数の用途に分割された単一の記憶装置の一部である、ことを特徴とする請求項７に記載の画像形成装置。
9. 前記ハードウェアリソースとして、前記記憶領域に画像データを送信する前記画像入力装置が前記スイッチに接続されている、ことを特徴とする請求項７又は８に記載の画像形成装置。
10. 前記ハードウェアリソースとして、前記記憶領域に記憶されている画像データに基づいて前記画像形成を行う前記プリンタエンジンが前記スイッチに接続されている、ことを特徴とする請求項７〜９のいずれかの一に記載の画像形成装置。
11. 前記ハードウェアリソースとして、画像データを圧縮する圧縮器が前記スイッチに接続され、
    前記記憶領域は前記圧縮器で圧縮後の画像データを記憶する、
    ことを特徴とする請求項７又は８に記載の画像形成装置。

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