JP2005302231A - スタティックランダムアクセスメモリ - Google Patents

Abstract

【課題】ＳＲＡＭセルにおけるデータ記憶の安定性を向上でき、かつセル電流を大きくして動作速度を高めたスタティックランダムアクセスメモリを提供する。
【解決手段】トランスファゲートＴＲ１では、ゲートがワード線ＷＬに、第１電流通路の一端がビット線ＢＬに、その他端がインバータＩＶ１の出力端とインバータＩＶ２の入力端にそれぞれ接続され、トランスファゲートＴＲ２では、ゲートがワード線ＷＬに、第２電流通路の一端がビット線／ＢＬに、その他端がインバータＩＶ２の出力端とインバータＩＶ１の入力端にそれぞれ接続されている。トランスファゲートＴＲ３では、ゲートがワード線ＷＬに、第３電流通路の一端がビット線ＢＬに接続されている。読み出しドライバでは、ゲートがインバータＩＶ１の入力端とインバータＩＶ２の出力端に、第４電流通路の一端が第３電流通路の他端に接続され、第４電流通路の他端には接地電位が供給されている。
【選択図】 図１

Description

この発明は、スタティック・ランダム・アクセス・メモリ（static random access memory、以下ＳＲＡＭと記す）に関するものであり、例えばＳＲＡＭを搭載した半導体集積回路装置に利用されるものである。

近年、ＳＲＡＭでは、大容量化と低電圧化が進むにつれて様々な問題が顕在化している。以下に、図１１及び図１２を用いて、ＳＲＡＭの従来技術とその問題点について説明する。

図１１は、従来例の６トランジスタ型のＳＲＡＭを構成するメモリセル（以下、ＳＲＡＭセルと記す）の回路図である。この従来例のＳＲＡＭセルは、相補のビット線対ＢＬ、／ＢＬに対して、第１、第２のトランスファゲートトランジスタＴ１、Ｔ２を介してクロスカップル接続された第１、第２のインバータＩ１、Ｉ２を備えている。第１、第２のインバータＩ１、Ｉ２は、それぞれ第１、第２のドライバトランジスタＤ１、Ｄ２と第１、第２のロードトランジスタＬ１、Ｌ２から構成されている（例えば、特許文献１参照）。ここで、トランスファゲートトランジスタＴ１、Ｔ２、ドライバトランジスタＤ１、Ｄ２、及びロードトランジスタＬ１、Ｌ２は、同一のゲート長（Ｌ）、同一のゲート幅（Ｗ）、及び同一のしきい値（Ｖｔｈ）を持つように設計される。

読み出し時には、ワード線ＷＬを活性化してセル電流Ｉｃによりビット線対ＢＬあるいは／ＢＬを“Ｌ”電位側に駆動することにより、ビット線対にセルデータが読み出される。また、書き込み時には、同じくワード線ＷＬを活性化してビット線対ＢＬ、／ＢＬを所望のデータ極性にバイアスすることによりメモリセルにデータが書き込まれる。

図１２は、従来例のＳＲＡＭセルにおけるデータ記憶安定性を示す双安定特性（butterfly curve）である。これは、図１１に示したＳＲＡＭセルの記憶ノード電位をＶＮＡ、ＶＮＢとし、横軸にＶＮＢ、縦軸にＶＮＡを取ってプロットした第１のインバータＩ１のトランスファー・カーブ（ＶＮＢ―ＶＮＡ静特性）と、横軸にＶＮＡ、縦軸にＶＮＢを取ってプロットした第２のインバータＩ２のトランスファー・カーブを重ねて示したものである。

ここで、ワード線ＷＬとビット線対ＢＬ、／ＢＬは電源電圧ＶDDにバイアスされている。図１２において、ＳＲＡＭセルが“１”データを保持している状態、つまりノード電位ＶＮＡが“Ｈ”でノード電位ＶＮＢが“Ｌ”の状態は上記２つのトランスファー・カーブの交点ＸＢに対応し、“０”データを保持している状態は交点ＸＡに対応する。

また、２つのトランスファー・カーブに囲まれた２つの領域に内接する最大正方形の１辺の長さをスタティックノイズ・マージン（ＳＮＭ）と定義する。一般に、スタティックノイズ・マージンが大きいほどＳＲＡＭセルに記憶されたデータの安定性は高く、チップ内の電源電圧ノイズなどによるデータ破壊が起こりにくい。従って、スタティックノイズ・マージンを大きく取ることがＳＲＡＭセルを設計する上で重要なポイントとなる。

また、トランスファー・カーブが電源電圧ＶDDから落ち始める点ＡのＸ座標はドライバトランジスタＤ１のしきい値電圧Ｖthnとなる。図１２からわかるように、ドライバトランジスタＤ１のしきい値電圧Ｖthnを高く設定することによって、スタティックノイズ・マージンを大きくすることができる。ところが、しきい値電圧Ｖthnを高くするとセル電流Ｉｃは減少してしまい、動作速度が低下してしまう。

このように、従来例ではＳＲＡＭセルにおけるデータ記憶の安定性向上（ＳＮＭの増大）を図ることと、セル電流を大きくすることはドライバトランジスタのしきい値設定に関してトレードオフの関係にある。近年、ＳＲＡＭセルの微細化とそれに伴う低電圧化が進むにつれ、これらを両立させるドライバトランジスタのしきい値電圧の設定ウィンドウが狭くなり、セル設計が困難になるという問題が顕在化している。
特開２０００−５８６７５号公報（図２）

この発明は、ＳＲＡＭセルにおけるデータ記憶の安定性を向上させることができ、かつセル電流を大きくして動作速度を高めることができるスタティック・ランダム・アクセス・メモリを提供することを目的とする。

この発明の一実施形態のスタティックランダムアクセスメモリは、第１のインバータと、前記第１のインバータの出力端が入力端に接続され、前記第１のインバータの入力端が出力端に接続された第２のインバータと、ゲート端子がワード線に接続され、第１電流通路の一端が第１のビット線に接続され、前記第１電流通路の他端が前記第１のインバータの出力端と前記第２のインバータの入力端に接続された第１のトランスファゲートトランジスタと、ゲート端子が前記ワード線に接続され、第２電流通路の一端が第２のビット線に接続され、前記第２電流通路の他端が前記第２のインバータの出力端と前記第１のインバータの入力端に接続された第２のトランスファゲートトランジスタと、ゲート端子が前記ワード線に接続され、第３電流通路の一端が前記第１のビット線に接続された前記第３のトランスファゲートトランジスタと、ゲート端子が前記第１のインバータの入力端と前記第２のインバータの出力端に接続され、第４電流通路の一端が前記第３のトランスファゲートトランジスタの前記第３電流通路の他端に接続され、前記第４電流通路の他端には前記接地電位が供給された読み出しドライバトランジスタとを具備することを特徴とする。

この発明の他の実施形態のスタティックランダムアクセスメモリは、第１のインバータと、前記第１のインバータの出力端が入力端に接続され、前記第１のインバータの入力端が出力端に接続された第２のインバータと、ゲート端子がワード線に接続され、第１電流通路の一端が第１のビット線に接続され、前記第１電流通路の他端が前記第１のインバータの出力端と前記第２のインバータの入力端に接続された第１のトランスファゲートトランジスタと、ゲート端子が前記ワード線に接続され、第２電流通路の一端が第２のビット線に接続され、前記第２電流通路の他端が前記第２のインバータの出力端と前記第１のインバータの入力端に接続された第２のトランスファゲートトランジスタと、ゲート端子が前記ワード線に接続され、第３電流通路の一端が前記第１のビット線に接続された前記第３のトランスファゲートトランジスタと、ゲート端子が前記第１のインバータの入力端と前記第２のインバータの出力端に接続され、第４電流通路の一端が前記第３のトランスファゲートトランジスタの前記第３電流通路の他端に接続され、前記第４電流通路の他端には前記接地電位及び前記接地電位より高い電位のいずれか一方が供給された読み出しドライバトランジスタとを具備することを特徴とする。

この発明の他の実施形態のスタティックランダムアクセスメモリは、メモリセルが行列状に配置された複数のサブアレイと、前記複数のサブアレイのうち、各々のサブアレイのメモリセルに接続された複数の第１及び第２のローカルビット線と、前記複数の第１のローカルビット線に共有された第１のグローバルビット線と、前記複数の第２のローカルビット線に共有された第２のグローバルビット線と、前記複数の第１のローカルビット線の各々と前記第１のグローバルビット線との間を接続状態あるいは遮断状態にする複数の第１のトランスファゲートと、前記複数の第２のローカルビット線の各々と前記第２のグローバルビット線との間を接続状態あるいは遮断状態にする複数の第２のトランスファゲートと、前記第１のローカルビット線の電位に応じて前記第１のグローバルビット線を駆動するビット線バッファとを具備し、前記メモリセルは、第１のインバータと、前記第１のインバータの出力端が入力端に接続され、前記第１のインバータの入力端が出力端に接続された第２のインバータと、ゲート端子がワード線に接続され、第１電流通路の一端が前記第１のローカルビット線に接続され、前記第１電流通路の他端が前記第１のインバータの出力端と前記第２のインバータの入力端に接続された第１のトランスファゲートトランジスタと、ゲート端子が前記ワード線に接続され、第２電流通路の一端が前記第２のローカルビット線に接続され、前記第２電流通路の他端が前記第２のインバータの出力端と前記第１のインバータの入力端に接続された第２のトランスファゲートトランジスタと、ゲート端子が前記ワード線に接続され、第３電流通路の一端が前記第１のローカルビット線に接続された前記第３のトランスファゲートトランジスタと、ゲート端子が前記第１のインバータの入力端と前記第２のインバータの出力端に接続され、第４電流通路の一端が前記第３のトランスファゲートトランジスタの前記第３電流通路の他端に接続され、前記第４電流通路の他端には前記基準電位が供給された読み出しドライバトランジスタとを具備することを特徴とする。

この発明によれば、ＳＲＡＭセルにおけるデータ記憶の安定性を向上させることができ、かつセル電流を大きくして動作速度を高めることができるスタティック・ランダム・アクセス・メモリを提供できる。

以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施形態］
まず、図１〜図８を用いて、この発明の第１の実施形態のスタティック・ランダム・アクセス・メモリについて説明する。

図１は、第１の実施形態のＳＲＡＭセルの構成を示す回路図である。このＳＲＡＭセルは、６個のトランジスタからなるデータ保持部１１と、２個のＮチャネルＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタと記す）からなる読み出し段１２とから構成されている。データ保持部１１は第１のインバータＩＶ１、第２のインバータ１Ｖ２と、第１のトランスファゲートトランジスタＴＲ１、第２のトランスファゲートトランジスタＴＲ２を有し、読み出し段１２は第３のトランスファゲートトランジスタＴＲ３と読み出しドライバトランジスタＤＲ３を有している。第１のインバータＩＶ１は、第１のロードトランジスタＬＯ１と、第１のドライバトランジスタＤＲ１を有しており、第２のインバータＩＶ２は、第２のロードトランジスタＬＯ２と、第２のドライバトランジスタＤＲ２を有している。

なお、第１、第２のロードトランジスタＬＯ１、ＬＯ２はＰチャネルＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトランジスタと記す）からなり、第１、第２のドライバトランジスタＤＲ１、ＤＲ２はＮＭＯＳトランジスタからなる。第１のインバータＩＶ１は、第１のロードトランジスタ（ＰＭＯＳトランジスタ）ＬＯ１と第１のドライバトランジスタ（ＮＭＯＳトランジスタ）ＤＲ１により構成されたＣＭＯＳインバータであり、同様に第２のインバータＩＶ２は、第２のロードトランジスタ（ＰＭＯＳトランジスタ）ＬＯ２と第２のドライバトランジスタ（ＮＭＯＳトランジスタ）ＤＲ２により構成されたＣＭＯＳインバータである。

また、第３のトランスファゲートトランジスタＴＲ３及び読み出しドライバトランジスタＤＲ３のうちの少なくとも一方は、第１、第２のトランスファゲートトランジスタＴＲ１、ＴＲ２、及び第１、第２のインバータＩＶ１、ＩＶ２を構成する第１、第２のドライバトランジスタＤＲ１、ＤＲ２よりも所定電圧以上低いしきい値電圧に設定されている。ここでは所定電圧は、ＮＭＯＳトランジスタにおけるしきい値電圧のばらつきより大きい電圧、例えば５０ｍＶ以上に設定されるのが望ましい。

第１のトランスファゲートトランジスタＴＲ１のゲート端子はワード線ＷＬに接続され、そのソース端子及びドレイン端子（電流通路）のうちのいずれか一端はビット線ＢＬに接続され、その他端は第１のインバータＩＶ１の出力端と第２のインバータＩＶ２の入力端に接続されている。第２のトランスファゲートトランジスタＴＲ２のゲート端子はワード線ＷＬに接続され、そのソース端子及びドレイン端子のうちのいずれか一端はビット線／ＢＬに接続され、その他端は第２のインバータＩＶ２の出力端と第１のインバータＩＶ１の入力端に接続されている。

第３のトランスファゲートトランジスタＴＲ３のゲート端子はワード線ＷＬに接続され、ソース端子及びドレイン端子のうちのいずれか一端はビット線ＢＬに接続されている。読み出しドライバトランジスタＤＲ３のゲート端子は、第１のインバータＩＶ１の入力端と第２のインバータＩＶ２の出力端に接続され、読み出しドライバトランジスタＤＲ３のソース端子あるいはドレイン端子のうちのいずれか一端は第３のトランスファゲートトランジスタＴＲ３のソース端子及びドレイン端子の残りの他端に接続され、その他端には接地電位などの基準電位ＶSSが供給されている。

第１のロードトランジスタＬＯ１のソース端子には電源電圧ＶDDが供給されており、そのドレイン端子には第１のドライバトランジスタＤＲ１のドレイン端子が接続されると共に、第１のトランスファゲートトランジスタＴＲ１のソース端子及びドレイン端子のうちのいずれか他端が接続されている。さらに、第１のドライバトランジスタＤＲ１のソース端子には基準電位ＶSSが供給されている。また、第１のロードトランジスタＬＯ１のゲート端子は、第１のドライバトランジスタＤＲ１のゲート端子及び読み出しドライバトランジスタＤＲ３のゲート端子に接続されており、このノードは第１のインバータの入力端を構成している。

第２のロードトランジスタＬＯ２のソース端子には電源電圧ＶDDが供給されており、そのドレイン端子には第２のドライバトランジスタＤＲ２のドレイン端子が接続されると共に、第２のトランスファゲートトランジスタＴＲ２のソース端子及びドレイン端子のうちのいずれか他端が接続されている。さらに、第２のドライバトランジスタＤＲ２のソース端子には基準電位ＶSSが供給されている。また、第２のロードトランジスタＬＯ２のゲート端子は、第２のドライバトランジスタＤＲ２のゲート端子に接続されており、このノードは第２のインバータの入力端を構成している。

図２は、前記ＳＲＡＭセルを適用したスタティック・ランダム・アクセス・メモリの構成を示す回路図である。ここでは一例として、メモリセルアレイは６４個のサブアレイに分割され、各サブアレイは１６本のワード線と５１２対のローカルビット線を持つものとする。

メモリセルアレイは複数のサブアレイ<０>２１−０、サブアレイ<１>２１−１、…、サブアレイ<６３>２１−６３に分割され、各サブアレイ間には、ビット線バッファ２２が配置されている。各サブアレイは、行列状に配置された複数のメモリセルを有しているが、図２には１カラム分のメモリセルＭ０、Ｍ１、…、Ｍ１５のみを示した。メモリセルＭ０〜Ｍ１５には、ワード線ＷＬ０、ＷＬ１、…、ＷＬ１５と、ローカルビット線対ＢＬ０−０、ＢＬ０−０Ｂが接続されている。さらに、サブアレイには、ローデコーダ２３−０、２３−１、…、２３−６３、及びカラムデコーダ及び入出力（Ｉ／Ｏ）回路２４が接続されている。ローデコーダは、外部から入力されたローアドレスをデコードしてワード線ＷＬ０〜ＷＬ１５のいずれかを選択する。カラムデコーダは、外部から入力されたカラムアドレスをデコードしてカラム選択線ＣＳＬを選択する。

各サブアレイは５１２対のローカルビット線を備えているが、図２に示すサブアレイ<０>には一対のローカルビット線対ＢＬ０−０、ＢＬ０−０Ｂを示した。ローカルビット線ＢＬ０−０、ＢＬ０−０Ｂは、書き込みトランスファゲートＮＭ１、ＮＭ２をそれぞれ介してグローバルビット線ＧＢＬ、ＧＢＬＢに接続されている。このグローバルビット線ＧＢＬ、ＧＢＬＢは、サブアレイ<０>〜<６３>のすべてで同様に接続されている。入出力（Ｉ／Ｏ）回路２４は、グローバルビット線ＧＢＬ、ＧＢＬＢを介してサブアレイ<０>〜<６３>内のメモリセルに対して読み書きを行う。

また、ローカルビット線対のうち一本、例えばローカルビット線ＢＬ０−０は、読み出しナンドバッファＮＤ１、及びグローバルビット線読み出しドライバＮＭ３を介してグローバルビット線ＧＢＬに接続されている。グローバルビット線読み出しドライバＮＭ３のソースは、カラムスイッチＮＭ４のドレインに接続され、このカラムスイッチＮＭ４のソースには接地電位などの基準電位ＶSSが供給されている。さらに、カラムスイッチＮＭ４のゲートは、カラムデコーダ２４によって駆動されるカラム選択線ＣＳＬに接続されている。

このように構成されたＳＲＡＭでは、以下に述べるように、読み出しはビット線対の片側のビット線を用いて行い、書き込みはビット線対の両方を用いて行う。

読み出し時には、カラムが選択されたとき（カラム選択線ＣＳＬが“Ｈ”のとき）に、メモリセルによってローカルビット線ＢＬ０−０が“Ｌ”になると、すなわちメモリセルに“０”データが記憶されていた場合、読み出しナンドバッファＮＤ１を介して読み出しドライバＮＭ３がオンする。これにより、グローバルビット線ＧＢＬが“Ｌ”に駆動されて、入出力（Ｉ／Ｏ）回路２４により“０”データが読み出される。また、ローカルビット線ＢＬ０−０が“Ｈ”状態を保持する場合、すなわちメモリセルに“１”データが記憶されていた場合には、読み出しドライバＮＭ３がオフする。これにより、グローバルビット線ＧＢＬは“Ｈ”状態を維持し、入出力（Ｉ／Ｏ）回路２４により“１”データが読み出される。

一方、書き込み時には、ローカルビット線対ＢＬ０−０、ＢＬ０−０Ｂの双方とグローバルビット線対ＧＢＬ、ＧＢＬＢの双方を用い、グローバルビット線対ＧＢＬ、ＧＢＬＢから書き込みトランスファゲートＮＭ１、ＮＭ２を介してローカルビット線対ＢＬ０−０、ＢＬ０−０Ｂを駆動することによって、メモリセルに所望のデータを書き込む。

前述したように、この実施形態ではローカルビット線対ＢＬ０−０、ＢＬ０−０Ｂ、グローバルビット線対ＧＢＬ、ＧＢＬＢのそれぞれ一方のみを使って、メモリセルに記憶されたデータを読み出す、いわゆる片側（単一）ビット線読み出し方式を採用している。この片側ビット線読み出し方式では、ビット線のレベルを読み出しナンドバッファＮＤ１で検知するため、ローカルビット線ＢＬ０−０を高速にフルスイングさせる必要がある。このため、ローカルビット線ＢＬ０−０、ＢＬ０−０Ｂに接続されるメモリセル数を１６セルと少なくすることで、ローカルビット線の容量を小さく抑えている。

この片側ビット線読み出し方式は、微細化が進むにつれてトランジスタの特性バラツキが大きくなった場合でも、ビット線対に差動増幅型センスアンプを接続する方式に比べて高速動作が容易である。また、ビット線対に差動増幅型センスアンプを設置する必要がないため、読み出し段の追加によるセル面積の増加を最小限に抑えることができる。片側ビット線読み出し方式については参考文献として、K. Zhang et al., “The Scaling of Data Sensing Schemes for High Speed Cache Design in Sub-0.18μm Technologies”, Tech. Dig. Of VLSI Circuits Symp.2000, Jun. 2000, pp.226-227.がある。

図１に示したＳＲＡＭセルを有する第１の実施形態では、データ保持部１１と読み出し段１２とを分離することにより、データ保持部１１はスタティックノイズ・マージンが大きくなり、また読み出し段１２はセル電流を増大できるように、それぞれのトランジスタのしきい値電圧を最適な値に独立に設定できる。読み出し段１２は、データ保持部１１の記憶ノードをゲートに接続しているだけであり、データ保持部１１に回路的な影響を及ぼさない。したがって、読み出し段１２の追加がスタティックノイズ・マージンに悪影響を与えることがない。実際には、読み出し段１２には低いしきい値電圧を持つトランジスタを使用し、データ保持部１１には高いしきい値電圧を持つトランジスタを使用することにより、大きなセル電流Ｉｃと大きなスタティックノイズ・マージンを両立させている。また、セル電流は、読み出し段１２の読み出しドライバトランジスタＤＲ３がビット線ＢＬを駆動する電流Ｉｃと、データ保持部１１のドライバトランジスタＤＲ１がビット線ＢＬを駆動する電流Ｉｃ′の合計となることも、大きな電流を確保する上で有利である。

図３は、高いしきい値電圧のトランジスタをデータ保持部に用いることによるスタティックノイズ・マージンの増大を模式的に示す図である。図３に示すように、しきい値電圧がＶthnからＶthnh、またはＶthlからＶthhに高くなると、２つのトランスファー・カーブに囲まれた２つの領域に内接する最大正方形の１辺の長さが長くなり、スタティックノイズ・マージン（ＳＮＭ）が増大することがわかる。

図４は従来例のスタティックノイズ・マージンをシミュレーションによって求めた図であり、図５は第１の実施形態のスタティックノイズ・マージンをシミュレーションによって求めた図である。シミュレーションでは、９０ｎｍテクノロジ相当のトランジスタを想定している。ここでの各トランジスタのサイズは以下のとおりである。

＜従来例の６トランジスタからなるメモリセル、ならびに第１の実施形態のデータ保持部＞
トランスファゲートトランジスタＴ１、Ｔ２、ＴＲ１、ＴＲ２：Ｗ／Ｌ＝０．２４μｍ／０．０８μｍ
ドライバトランジスタＤ１、Ｄ２、ＤＲ１、ＤＲ２：Ｗ／Ｌ＝０．３５μｍ／０．０８μｍ
ロードトランジスタＬ１、Ｌ２、ＬＯ１、ＬＯ２：Ｗ／Ｌ＝０．１２μｍ／０．０８μｍ
＜第１の実施形態の読み出し段＞
トランスファゲートトランジスタＴＲ３：Ｗ／Ｌ＝０．２４μｍ／０．０８μｍ
読み出しドライバトランジスタＤＲ３：Ｗ／Ｌ＝０．３５μｍ／０．０８μｍ
なお、従来例の６トランジスタからなるメモリセル、および第１の実施形態の読み出し段１２におけるトランジスタのしきい値電圧Ｖthは０．２２Ｖであり、第１の実施形態のデータ保持部１１におけるトランジスタのしきい値電圧Ｖthは０．４５Ｖである。シミュレーション結果より、従来例はスタティックノイズ・マージンが５２ｍＶであるのに対し、第１の実施形態はスタティックノイズ・マージンが２１４ｍＶである。したがって、第１の実施形態のスタティックノイズ・マージンは、従来例のそれと比べて約４倍に増大している。また、従来例のセル電流は１３４μＡであるのに対し、第１の実施形態のセル電流は２０８μＡである。第１の実施形態のセル電流は、従来例のそれと比べて約１．５倍の電流値が得られている。

図６は図１１に示した従来例のＳＲＡＭセルのレイアウトを示し、図７は第１の実施形態のＳＲＡＭセルのレイアウトを示したものである。なお、図６及び図７中の×印領域は上下の層を接続するコンタクトＣＰを示している。ここで、第１の実施形態及び従来例のレイアウトは、拡散層６１が縦方向に配置され、ゲート層６２が横方向に配置されている。このレイアウトは、拡散層６１が縦方向、ゲート層６２が横方向に配置されるという特徴により、拡散層、ゲート層のリソグラフィが容易であるという特長を持っている。

図７に示す第１の実施形態では、第１、第２のトランスファゲートトランジスタＴＲ１、ＴＲ２、第１、第２のロードトランジスタＬＯ１、ＬＯ２、及び第１、第２のドライバトランジスタＤＲ１、ＤＲ２は半導体基板上に形成されている。第１のトランスファゲートトランジスタＴＲ１、第１のロードトランジスタＬＯ１、第１のドライバトランジスタＤＲ１と、第２のトランスファゲートトランジスタＴＲ２、第２のロードトランジスタＬＯ２、第２のドライバトランジスタＤＲ２とは、第１のロードトランジスタＬＯ１と第２のロードトランジスタＬＯ２との間の中心点を基準として、前記半導体基板上に点対称に配置されており、いわゆる点対称型レイアウトとなっている。

第３のトランスファゲートトランジスタＴＲ３、及び読み出しドライバトランジスタＤＲ３も前記半導体基板上に形成されている。第１のロードトランジスタＬＯ１のゲート、第１のドライバトランジスタＤＲ１のゲート、及び読み出しドライバトランジスタＤＲ３のゲートは、前記半導体基板上に直線状に形成された第１のゲート配線ＧＬ１により構成されている。さらに、第１のトランスファゲートトランジスタＴＲ１のゲート、及び第３のトランスファゲートトランジスタＴＲ３のゲートは、前記半導体基板上に直線状に形成された第２のゲート配線ＧＬ２により構成されている。

このように図７に示す第１の実施形態のレイアウトでは、この点対称セルが持つ長所を活かしたまま、第３のトランスファゲートトランジスタＴＲ３及び読み出しドライバトランジスタＤＲ３を追加することができる。第１の実施形態のＳＲＡＭセルの従来例に対するセル面積増加分は１７％に収まっている。

また図８は、前記第１の実施形態の変形例のＳＲＡＭセルの構成を示す回路図である。この変形例は、図１に示した第１の実施形態において、ＰＭＯＳトランジスタからなるロードトランジスタＬＯ１、ＬＯ２を抵抗Ｒ１、Ｒ２に置き換えたものである。このような構成でも、前記第１の実施形態と同様の効果を得ることができる。

以上説明したようにこの第１の実施形態は、６トランジスタからなるメモリセルをデータ保持部とし、これに２個のＮＭＯＳトランジスタからなる読み出し段を追加した８トランジスタから構成されている。読み出し段を構成するＮＭＯＳトランジスタのしきい値電圧を低く設定し、データ保持部を構成する６トランジスタのしきい値電圧を、読み出し段を構成するＮＭＯＳトランジスタのしきい値電圧より高く設定する。これにより、ビット線から接地端子に流れるセル電流を大きくできると共に、大きなスタティックノイズ・マージン（ＳＮＭ）を得ることができる。この結果、動作速度を高めることができると共に、データ記憶の信頼性を向上させることができる。

［第２の実施形態］
次に、この発明の第２の実施形態のＳＲＡＭについて説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付す。

図９は、この発明の第２の実施例のＳＲＡＭセルの構成を示す回路図である。図１に示した第１の実施形態では、読み出しドライバトランジスタＤＲ３のソース端子に供給される電圧は接地電位などの基準電圧に固定されていた。この第２の実施形態では、読み出しドライバトランジスタＤＲ３のソース端子に供給される電圧ＶＳ１を、接地電位などの基準電圧に固定せず、動作状態に応じて接地電位、あるいは接地電位より高い電圧、例えば電源電圧ＶDDに切り換える。その他の構成は前記第１の実施形態と同様である。

読み出し段１２の読み出しドライバトランジスタＤＲ３のソース端子は、データ保持部１１の接地電位ＶSSが供給される接地端子と分離されている。読み出しドライバトランジスタＤＲ３のソース端子に供給される電圧ＶＳ１は、通常動作時には接地電位、例えば０Ｖに設定され、待機状態時には電源電圧ＶDDなどの接地電位より高い電圧に設定される。これにより、待機状態における読み出し段１２のＮＭＯＳトランジスタのチャネルリーク電流をカットできる。この結果、前記第１の実施形態では低しきい値電圧のＮＭＯＳトランジスタを使うことにより読み出し段のリーク電流が大きくなるという現象が生じていたが、第２の実施形態ではこの読み出し段のリーク電流を低減することができる。

［第３の実施形態］
次に、この発明の第３の実施形態のＳＲＡＭについて説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付す。

図１０は、この発明の第３の実施例のＳＲＡＭセルの回路図を示したものである。前記第１、第２の実施形態のＳＲＡＭセルは片側ビット線読み出し方式を採用した８トランジスタ型のセルであるが、第３の実施形態は両側ビット線読み出し方式を採用した１０トランジスタ型のセルである。読み出し段１３がビット線／ＢＬ側にも設けられ、１０個のトランジスタからなるＳＲＡＭセルを構成している。読み出し段１３は、第４のトランスファゲートトランジスタＴＲ４と読み出しドライバトランジスタＤＲ４を有している。このＳＲＡＭセルは、従来例の６トランジスタ型のＳＲＡＭセルと比べて、セル面積が約４０％増加するが、トランジスタの特性ばらつきを抑えた高感度な差動センスアンプを形成できれば、第１、第２の実施形態より高速な読み出しが可能となる。

また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

この発明の第１の実施形態のスタティック・ランダム・アクセス・メモリにおけるメモリセル（ＳＲＡＭセル）の回路図である。 前記第１の実施形態のスタティック・ランダム・アクセス・メモリの構成を示す回路図である。 前記第１の実施形態において、高いしきい値電圧のトランジスタをデータ保持部に用いた場合のスタティックノイズ・マージンの増大を模式的に示す図である。 従来例のスタティックノイズ・マージンをシミュレーションによって求めた図である。 前記第１の実施形態のスタティックノイズ・マージンをシミュレーションによって求めた図である。 従来例のＳＲＡＭセルのレイアウトを示す図である。 前記第１の実施形態のＳＲＡＭセルのレイアウトを示す図である。 前記第１の実施形態の変形例のスタティック・ランダム・アクセス・メモリにおけるメモリセルの回路図である。 この発明の第２の実施形態のスタティック・ランダム・アクセス・メモリにおけるメモリセルの回路図である。 この発明の第３の実施形態のスタティック・ランダム・アクセス・メモリにおけるメモリセルの回路図である。 従来例の６トランジスタ型のスタティック・ランダム・アクセス・メモリを構成するメモリセルの回路図である。 従来例のＳＲＡＭセルにおけるデータ記憶安定性を表す双安定特性（butterfly curve）を示した図である。

符号の説明

ＢＬ…ビット線、／ＢＬ…ビット線、ＤＲ３…読み出しドライバトランジスタ、ＩＶ１…第１のインバータ、ＩＶ２…第２のインバータ、ＴＲ１…第１のトランスファゲートトランジスタ、ＴＲ２…第２のトランスファゲートトランジスタ、ＴＲ３…第３のトランスファゲートトランジスタ、ＷＬ…ワード線。

Claims (6)

1. 第１のインバータと、
   前記第１のインバータの出力端が入力端に接続され、前記第１のインバータの入力端が出力端に接続された第２のインバータと、
   ゲート端子がワード線に接続され、第１電流通路の一端が第１のビット線に接続され、前記第１電流通路の他端が前記第１のインバータの出力端と前記第２のインバータの入力端に接続された第１のトランスファゲートトランジスタと、
   ゲート端子が前記ワード線に接続され、第２電流通路の一端が第２のビット線に接続され、前記第２電流通路の他端が前記第２のインバータの出力端と前記第１のインバータの入力端に接続された第２のトランスファゲートトランジスタと、
   ゲート端子が前記ワード線に接続され、第３電流通路の一端が前記第１のビット線に接続された前記第３のトランスファゲートトランジスタと、
   ゲート端子が前記第１のインバータの入力端と前記第２のインバータの出力端に接続され、第４電流通路の一端が前記第３のトランスファゲートトランジスタの前記第３電流通路の他端に接続され、前記第４電流通路の他端には前記接地電位が供給された読み出しドライバトランジスタと、
   を具備することを特徴とするスタティックランダムアクセスメモリ。
2. 前記第１、第２のインバータは、ＮチャネルＭＯＳ電界効果トランジスタとＰチャネルＭＯＳ電界効果トランジスタにより構成されたＣＭＯＳインバータであり、
   前記第１、第２、第３のトランスファゲートトランジスタ及び前記読み出しドライバトランジスタは、ＮチャネルＭＯＳ電界効果トランジスタであることを特徴とする請求項１に記載のスタティックランダムアクセスメモリ。
3. 前記第３のトランスファゲートトランジスタ及び前記読み出しドライバトランジスタのうちの少なくとも一方は、前記第１のトランスファゲートトランジスタ、前記第２のトランスファゲートトランジスタ、及び前記第１、第２のインバータを構成するＮチャネルＭＯＳ電界効果トランジスタよりも低いしきい値電圧に設定されていることを特徴とする請求項３に記載のスタティックランダムアクセスメモリ。
4. 第１のインバータと、
   前記第１のインバータの出力端が入力端に接続され、前記第１のインバータの入力端が出力端に接続された第２のインバータと、
   ゲート端子がワード線に接続され、第１電流通路の一端が第１のビット線に接続され、前記第１電流通路の他端が前記第１のインバータの出力端と前記第２のインバータの入力端に接続された第１のトランスファゲートトランジスタと、
   ゲート端子が前記ワード線に接続され、第２電流通路の一端が第２のビット線に接続され、前記第２電流通路の他端が前記第２のインバータの出力端と前記第１のインバータの入力端に接続された第２のトランスファゲートトランジスタと、
   ゲート端子が前記ワード線に接続され、第３電流通路の一端が前記第１のビット線に接続された前記第３のトランスファゲートトランジスタと、
   ゲート端子が前記第１のインバータの入力端と前記第２のインバータの出力端に接続され、第４電流通路の一端が前記第３のトランスファゲートトランジスタの前記第３電流通路の他端に接続され、前記第４電流通路の他端には前記接地電位及び前記接地電位より高い電位のいずれか一方が供給された読み出しドライバトランジスタと、
   を具備することを特徴とするスタティックランダムアクセスメモリ。
5. データ読み出し時は、前記第１及び第２のビット線のうち、前記第１のビット線のみがデータ転送に使用され、データ書き込み時は、前記第１及び第２のビット線の両方がデータ転送に使用されることを特徴とする請求項１または４に記載のスタティックランダムアクセスメモリ。
6. メモリセルが行列状に配置された複数のサブアレイと、
   前記複数のサブアレイのうち、各々のサブアレイのメモリセルに接続された複数の第１及び第２のローカルビット線と、
   前記複数の第１のローカルビット線に共有された第１のグローバルビット線と、
   前記複数の第２のローカルビット線に共有された第２のグローバルビット線と、
   前記複数の第１のローカルビット線の各々と前記第１のグローバルビット線との間を接続状態あるいは遮断状態にする複数の第１のトランスファゲートと、
   前記複数の第２のローカルビット線の各々と前記第２のグローバルビット線との間を接続状態あるいは遮断状態にする複数の第２のトランスファゲートと、
   前記第１のローカルビット線の電位に応じて前記第１のグローバルビット線を駆動するビット線バッファとを具備し、
   前記メモリセルは、
   第１のインバータと、
   前記第１のインバータの出力端が入力端に接続され、前記第１のインバータの入力端が出力端に接続された第２のインバータと、
   ゲート端子がワード線に接続され、第１電流通路の一端が前記第１のローカルビット線に接続され、前記第１電流通路の他端が前記第１のインバータの出力端と前記第２のインバータの入力端に接続された第１のトランスファゲートトランジスタと、
   ゲート端子が前記ワード線に接続され、第２電流通路の一端が前記第２のローカルビット線に接続され、前記第２電流通路の他端が前記第２のインバータの出力端と前記第１のインバータの入力端に接続された第２のトランスファゲートトランジスタと、
   ゲート端子が前記ワード線に接続され、第３電流通路の一端が前記第１のローカルビット線に接続された前記第３のトランスファゲートトランジスタと、
   ゲート端子が前記第１のインバータの入力端と前記第２のインバータの出力端に接続され、第４電流通路の一端が前記第３のトランスファゲートトランジスタの前記第３電流通路の他端に接続され、前記第４電流通路の他端には前記基準電位が供給された読み出しドライバトランジスタと、
   を具備することを特徴とするスタティックランダムアクセスメモリ。

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