JP2005295794A - アクティブダイオード - Google Patents

Abstract

【課題】ダイオード順方向電圧降下は数百ミリボルトあり、逆方向電流は特に高い逆方向素子電圧に対して許容しがたいほど大きい。順方向電圧および逆方向電流の低減は応用面での課題である。
【解決手段】ソース、ドレイン、ゲート、およびバックゲート端子を有し、ソース端子はバックゲート端子に接続され、アクティブダイオードのアノード端子となる一方、ドレイン端子はアクティブダイオードのカソード端子となるアクティブダイオード。第１および第２の端子を有するオフセットバイアス電圧源とアンプを有し、非反転入力端子、反転入力端子、および出力端子を有し、その反転入力端子はトランジスタのドレイン端子に接続され、非反転入力端子はオフセットバイアス電圧源の第１の端子に接続され、出力端子はトランジスタのゲート端子に接続され、オフセットバイアス電圧源の第２の端子はトランジスタのソース端子に接続し、回路を簡素にした。
【選択図】図４

Description

本発明は、主としてアクティブダイオードに関し、特に、例えば整流回路やスイッチングレギュレータなどに用いられるアクティブダイオードに関するものである。

電力を種々の装置の電子部品に供給するダイオードの用途は、当該分野において広く知られている。いくつかの例を挙げると、ＡＣ／ＡＣコンバータやＤＣ／ＤＣコンバータにおける整流器や、信頼性や冗長性のために２つ以上のＤＣ供給源のＯＲを取ること、また、スイッチングレギュレータを含む誘導性スイッチング回路のための電圧クランピングなどである。

そのような応用において、ダイオードの機能は、順方向の（アノードからカソードへの）電流を最小限の電圧降下で流すとともに、逆方向の電流（“リーク”電流）を最小に抑えることである。ダイオードの順方向電圧降下を減らすためには、金属−半導体接合（ショットキ）ダイオードがしばしば用いられる。しかしながら、その順方向電圧降下は依然数百ミリボルトあり、逆方向電流は、特に高い逆方向素子電圧に対しては許容しがたいほどに大きい。順方向電圧および逆方向（リーク）電流の低減は、これらの応用におけるダイオードの性能の主要な数値である。

ダイオードの順方向電圧降下を低減するためには、当該分野において、２端子ダイオードをトランジスタなどのアクティブスイッチングデバイスに置き換え得ることが知られている。ところが、トランジスタは、もちろん３端子デバイスであり、３番目の制御端子が応用に応じた適切な信号によって駆動されなければならない。多くのスイッチングレギュレータへの応用では、この制御信号は、既にメインスイッチのために使用されている制御信号の論理的な補足であり、その使用によって同期整流器が構成される。この信号を使用することにより、回路の複雑さは最小限に抑えられる。

いくつかのスイッチングレギュレータを含むその他の多くの応用では、３端子ダイオードデバイスのための制御信号は直接用いられず、アノードおよびカソード端子での電圧および電流を監視する検出回路が、３番目の端子のための制御信号を生成するために付加される。２つの外部端子−アノードおよびカソード（さらにおそらく電力供給）だけを有するブロック中に検出回路が含まれる場合には、アクティブダイオードは、通常の、しかし改善された特性を有するダイオードして概ねそのまま置き換えられるように作製される。

公知の整流回路の実施には、バイポーラ接合型トランジスタ（ＢＪＴ）や酸化金属トランジスタ（ＭＯＳＦＥＴ）が何れも用いられている。より高速なスイッチング時間は結果として改善された電力効率をもたらすので、ＭＯＳＦＥＴは、その高速なスイッチング速度のために、典型的に好ましい。ＢＪＴは、スイッチング速度が遅いという不利な点、特に、ＢＪＴは飽和の深さに伴って増大する蓄積時間を有しているという事実により、オフ遷移時のスイッチング速度が遅いという不利な点を有している。それゆえ、ＭＯＳＦＥＴは、そのような蓄積時間がないので、典型的に高速にオフ遷移する。

ＭＯＳＦＥＴが典型的に好ましい他の理由は、ＭＯＳＦＥＴが、電圧で駆動され、したがって、連続的に流れる直流ゲート電流を必要とせず、充放電電流だけでよい。これに対して、ＢＪＴは、典型的に入力電圧供給源から供給される直流ベース電流を必要とする。消費電力を低減する１つの要因は、可能な限り最も小さい供給電流を用いることなので、上記ＢＪＴを駆動するために用いられるベース電流は同期整流回路の全体の効果を不利に
なるように減じることになる。

さらに、飽和領域では、ＢＪＴのベース電流は、低飽和電流ゲイン“β”のために非常に大きくなる。このベース電流ロスを最小にするためには、通常、ＢＪＴをアクティブ領域で動作させる。ところが、ＢＪＴをアクティブ領域で動作させるためには、比較的高いコレクタ−エミッタ間電圧Ｖ_CEが必要となる。この高い電圧Ｖ_CEは、同期整流器の順方向電圧降下と重大な効率の低下を招く。それでもなお、コレクタ−エミッタ接合の電圧Ｖ_CEを低減することは、例えば大きな領域のＢＪＴでバイスを用いることによって可能であるが、この方法の欠点は、飽和領域だけで動作させるのと同じように、コスト、サイズ、および回路の複雑さが増大することである。したがって、低い電圧Ｖ_CEだが大きなベース電流の飽和利用域で動作させることと、少ないベース電流だが高い電圧Ｖ_CEのアクティブ領域で動作させることとの衝突は、適度な効果のための妥協がより必要とされる効果の見通しのキーフォーカスとなる。

上記の問題を調整する１つの方法は、米国特許第６，５６３，７２５号（以下、「７２５特許」と言う。）に開示されているように、ＢＪＴを擬似的な飽和領域で動作させることである。７２５特許で述べられているように、コレクタ−エミッタ接合電圧Ｖ_CEは、トランジスタと負荷を流れる電流に比例し、部分的にオンになるＶ_CE電圧と適度なだけのベース電流の立ち上がりとＢＪＴのための大きなデバイス領域を生じるように制御される。

図１（ａ）は、７２５特許に開示されている同期整流器の構成を示し、図１（ｂ）は、同特許に開示されている同期整流器のＢＪＴ１０２に形成される種々の接合を示す。図１（ａ）に示すように、回路は、ＢＪＴ１０２、相互コンダクタンスアンプ１１０、およびオフセット電圧源１１６を有している。同図に示すように、相互コンダクタンスアンプ１１０の出力は、ＢＪＴ１０２のベース端子１０８に接続されている。ＢＪＴ１０２のコレクタ端子１０６は、アノード端子として働く。ＢＪＴ１０２のエミッタ端子１０４は、カソード端子として働き、インダクタを介して負荷に接続されている。ＢＪＴ１０２のエミッタおよびコレクタ端子は、さらに、それぞれ相互コンダクタンスアンプ１１０の反転端子１１２および非反転端子１１４に接続されている。相互コンダクタンスアンプ１１０は、ＢＪＴ１０２のコレクタ−エミッタ間電圧（Ｖ_CE）を検出し、本質的に相互コンダクタンスアンプ１１０の正負入力間の電圧差に比例したベースドライブ電流（Ｉ_B）を供給す
る機能を有している。ここで、Ｉ_B＝０のときのＶ_CEは、Ｖ_CE＝０に対して、わずかな正
のオフセット電圧源１１６の電圧だけ“オフセット”している。７２５特許で説明されているように、上記オフセットは、広いレンジのＢＪＴコレクタ電流にわたって最適なＩ_B
対Ｖ_CE関係を実現するために必要とされる。

動作時には、順方向電圧が最初に印加されたときに、ＢＪＴ１０２の初期状態がオフだとしても、比較的高いＶ_CEは大きな順方向電流Ｉ_Bを流し、Ｖ_CEが動作レベル、すなわち
、定常状態に低下するまで、大きなベースドライブターンオンパルスを供給する。上記一時的な順方向電圧は、Ｐ−Ｎ接合ダイオードの“順方向リカバリ”電圧と類似したものである。

導電状態では、Ｉ_BとＶ_CE（Ｖ_offsetを含む）の比例関係は、所定の伝導電流としての
最適なベースドライブ電流を供給する。ＢＪＴ１０２のターンオフは、Ｖ_CEがＶ_offsetよりも低下したとき、または極性が反転したときに、逆ベース電流Ｉ_Bによって引き起こさ
れる。

上記のような従来の同期整流回路１００では、１つの電圧の問題は、エミッタ−ベース逆ブレークダウン電圧ＢＶ_ebである。動作時に、カソード端子の電圧は接地ＧＮＤ付近から（正の）供給電圧に変化する。エミッタ−ベース逆ブレークダウン電圧ＢＶ_ebは、近年
の半導体技術では絶え間なく低減されているが、エミッタ−ベース逆ブレークダウン電圧ＢＶ_ebは、出力端子の電圧が供給電圧レベルに変化する際に過大になりがちである。それゆえ、電圧デバイス破壊が、回路動作のために十分な電圧レベルが供給される前でも引き起こされることは生じ得る。

他の電圧の問題は、相互コンダクタンスアンプ１１０の一時的な応答である。カソード端子１２２とアノード端子１２４の間にはダイオードやクランプ回路が挿入されていないので、同期整流器（ＳＲ）の電流が順方向になったときに相互コンダクタンスアンプ１１０がオンになるまでは電流経路が存在しない。ＢＪＴ１０２のエミッタ−ベース接合は、図１（ｂ）に示すようにＰＮ接合を形成するが、ベース端子１０８への電流供給パスは存在しない。このため、カソード端子１２２や、エミッタ端子１０４、およびベース端子１０８の電圧は、実質的にコレクタ端子１０６に対して負の、通常のダイオードの値としては、はるかに過度な電圧になる。この電圧は、例えば、１０ボルト以上になる。その結果、この大きな電圧はＳＲ回路の電力効率を損ねるだけでなく、ベース−コレクタ接合のブレークダウン電圧を超えるおそれもある。

他の同期整流回路は、米国特許第５，４２０，５３２（以下、「５３２特許」と言う。）に開示されている。図２は、５３２特許に開示されている同期整流回路の回路図を示し、図３は、上記回路の動作についてのタイミングチャートを示す。この回路の目的は、誘導性負荷がターンオフしている間、実質的に電力の浪費を抑えるように、残留負荷電流をリサーキュレイティングし、出力をクランピングして、ドライビングスイッチをオフにすることを含むエネルギ保存手法を使用して誘導性負荷を効率的に切り換えることである。

動作時には、同期整流２００は、ＬＸ端子２２０の電圧を検出し、ＭＯＳトランジスタ２０４を以下のように制御する。すなわち、ＭＯＳトランジスタ２０４は、オンとオフとの２つの状態に制御される。入力ＳＷ２１８が２２６での電圧に対してＭＯＳ閾値電圧よりも高い電圧であれば、トランジスタ２０２は導通状態になり、誘導性負荷２１４をドライブする。入力ＳＷ２１８がほぼ０Ｖに低下すると、トランジスタ２０２はオフになる。インダクタを流れる電流は即座には変化しないので、インダクタ２１２は、式Ｖ＝Ｌ＊（ｄｉ／ｄｔ）で表される負のフライバック状態になる。そこで、ＬＸ端子２２０の電圧は、リサーキュレーション電流Ｉ_L２２２のために負になり始め、ＭＯＳトランジスタ２０
４がオンになる。それゆえ、ＭＯＳトランジスタ２０４は、リサーキュレーション電流Ｉ_L２２２を導通させ始める。ＭＯＳトランジスタ２０４は、ＬＸ端子２２０の電圧を接地
よりもオン抵抗Ｒ_ONとリサーキュレーション電流Ｉ_Lとの積で定義されるだけ低い電圧ま
で低下させるだけであり、この電圧は普通のダイオードによる順方向電圧降下よりも十分に小さく、電力の消費、したがってインダクタ２１２の電流のターンオフからの電力ロスは十分に小さい。

また、リサーキュレーション電流Ｉ_L２２２は、インダクタ２１２の時定数に応じて減
少する。ＬＸ端子２２０の電圧は、オン抵抗Ｒ_ONとリサーキュレーション電流Ｉ_Lとの積
によって定まり、同期整流２００の閾値電圧に近づく。ＬＸ端子２２０の電圧が上記閾値電圧よりも高くなると、ＭＯＳトランジスタ２０４は自動的にオフになり、バックゲートとソースとによって形成されるダイオードがアクティブになるまで、ＬＸ端子２２０の電圧を再度低下させる。一方、ＬＸ端子２２０の電圧が回路の閾値電圧よりも低くなると、ＭＯＳトランジスタ２０４がオンになる。すなわち、バックゲートとソースとによって形成されるダイオードの両端の電圧が、ＭＯＳトランジスタ２０４を再度オンにするのに十分高い電圧になる。しかしながら、閾値電圧を超えたり下回ったりする動作が繰り返され、図３に“トランジスタ２０４／ゲート”信号として示すように発振状態になると、電力ロスがＭＯＳトランジスタ２０４において非常に大きくなり得る。この望ましくない発振状態を防止しようとすると、追加の制御機能を上記の構成に組み込まなくてはならず、さ
らにコストや回路規模が増大することになる。

さらに、ＭＯＳトランジスタ２０４は、そのゲート電圧がターンオフ閾値電圧に達するまでは、フルにオンになる。オフにするためには、ＭＯＳトランジスタ２０４のゲート容量を十分にディスチャージする必要がある。ゲート電圧がＭＯＳ閾値電圧よりも低くされるまではＭＯＳトランジスタ２０４はオンに保たれる。もしターンオフ時間が長くなると、リサーキュレーション電流Ｉ_L２２２が負荷から逆方向に流れ始め、回路の重大な電力
ロスを引き起こす。逆電流を防止する１つの方法は、ＭＯＳの閾値電圧を高くすることである。しかしながら、これは、同期整流器またはＭＯＳトランジスタ２０４のターンオン遅延を大きくし、それゆえ、効率の低下を引き起こす。

図２の回路に示した他の構成要素に関しては、ノードＬｘがローになると、ＮＰＮトランジスタ２１０が、そのベースエミッタ接合がフォワードバイアスされた状態になって、導通状態になる。ＰＭＯＳトランジスタ２０８は、ＭＯＳトランジスタ２０６とでカレントミラーを構成し、ＰＭＯＳトランジスタ２０８を流れる電流に比例する電流がＭＯＳトランジスタ２０６に流れる。ＭＯＳトランジスタ２０６を流れる電流の大きさは、ＰＭＯＳトランジスタ２０６・２０８の（Ｗ／Ｌ）サイズ比に依存する。ＭＯＳトランジスタ２０６を流れる電流は、抵抗２１６の両端に電圧を生じさせる。抵抗２１６の両端の電圧が、Ｌｘ電圧に対してＭＯＳ閾値電圧よりも増大すると、整流器またはＭＯＳトランジスタ２０４は導通状態になり始め、インダクタ２１２に残留している電流をリサーキュレートして、ノードＬｘを接地電位よりも低い電位にクランピングする。

以上から明らかなように、トランジスタを同期整流器または“アクティブ”ダイオードとして駆動する公知の従来技術は、重大な欠点を有している。したがって、従来のデバイスにおけるこれらの問題点および制限を解消し得るデバイスが必要とされている。

上記の点に鑑み、本発明の目的は、例えば同期整流器に用いられ、従来の技術が有する上記問題点を解決したアクティブダイオード回路を提供することにある。

本発明の１つの実施形態のアクティブダイオードは、ソース端子、ドレイン端子、ゲート端子、およびバックゲート端子を有し、上記ソース端子が上記バックゲート端子に接続されるトランジスタを備えている。回路は、さらに、第１および第２の端子を有するオフセットバイアス電圧源、および非反転入力端子、反転入力端子、および出力端子を有し、上記反転入力端子が上記トランジスタのドレイン端子に接続される一方、上記非反転入力端子が上記オフセットバイアス電圧源の第１の端子に接続され、さらに、上記出力端子がトランジスタのゲート端子に接続されたオペレーショナルアンプを備え、上記オフセットバイアス電圧源の第２の端子がトランジスタのソース端子に接続されたことを特徴とするアクティブダイオード。さらに、上記オペレーショナルアンプは、オフセット電圧を有し、上記オフセットバイアス電圧源は、上記オペレーショナルアンプのオフセット電圧を超える電圧レベルに設定されている。

本発明のアクティブダイオードは、従来の装置に対して、例えば消費電力の低減や、シュートスルー電流の防止、望ましくない逆電流の防止など、多くの利点を有している。

さらなる本発明の利点や新規な特徴は、当業者にとって、以下の説明および図面から明らかになるであろう。

以下、図面の参照とともに本発明の好適な実施形態が示されて、本発明がより十分に説明される。しかし、この発明は、種々の異なる形態で具体化することができ、以下の具体例に限定して解釈されるべきではない。また、同様の番号は、同様の構成要素を示す。

図４は、本発明の第１の実施形態のアクティブダイオード１の回路図の例を示す。図４において、アクティブダイオードは、ＮＭＯＳトランジスタ１３、オペレーショナルアンプ１４、オフセットバイアスエレメント１５、カソード端子２４、およびアノード端子２５を備えている。より詳しくは、ＮＭＯＳトランジスタ１３のドレイン端子２２は、カソード端子２４に接続され、ＮＭＯＳトランジスタ１３のソース端子２３およびバックゲート端子２７（すなわちＮＭＯＳの本体）は、それぞれアノード端子２５およびソース端子２３に接続されている。オペレーショナルアンプ１４は、カソード端子２４に接続される反転入力端子１７、およびオフセットバイアスエレメント１５を介してアノード端子２５に接続される非反転入力端子１８に接続されている。オペレーショナルアンプ１４の出力端子１６は、ＮＭＯＳトランジスタ１３のゲート端子２１に接続されている。オフセットバイアスエレメント１５は、好ましくはオペレーショナルアンプ１４の非反転入力端子１８に接続される第１の端子１９、およびアノード端子２５に接続される第２の端子２０を有している。ここで、バックゲート端子２７およびＮＭＯＳトランジスタ１３のドレイン端子２２は、生得的にＰＮ接合を形成し、したがって、上記接続にしたがった接合型ダイオードが設けられていることになる。この生得的なＰＮ接合ダイオードは、図中に破線で示されている。また、本実施形態ではＮＭＯＳトランジスタが用いられているが、後述するようにＰＭＯＳトランジスタも用い得ることは明らかである。

以下、本発明に応じたアクティブダイオード１の動作を説明する。アクティブダイオード１は、概ね、オン状態（すなわちＮＭＯＳトランジスタ１３がオンになり、アノード端子からカソード端子に導通電流が流れる）とオフ状態（すなわち、ＮＭＯＳトランジスタ１３がオフになり、カソード端子とアノード端子との間に電流が流れない）との２つの主要な状態になる。

より詳しくは、Ｖ_CA（Ｖ_cathode−Ｖ_anode）が、Ｖ_offset（Ｖ₁₉−Ｖ₂₀，オフセットバイアス電圧）よりも低くなると、ネガティブフィードバックがアクティブになり、オペレーショナルアンプ１４が、その入力電圧に応答してＮＭＯＳトランジスタ１３を導通状態にさせる出力信号を生成する。このとき、ＮＭＯＳトランジスタ１３をオンにする短時間の応答遅延時間が生じ、この遅延はアクティブダイオード１のデッドタイムとなる。そこで、本発明では、上記遅延時間を小さく保つためには、広帯域なオペレーショナルアンプや高速な応答性を有するＭＯＳＦＥＴを用いることが好ましい。さらに、ＮＭＯＳトランジスタ１３のバックゲート端子２７とドレイン端子２２との間に形成される生得的なダイオードは、ＮＭＯＳトランジスタ１３がオンになる遷移時間の際に同通史、カソード端子２４とアノード端子２５との間の遷移電圧はバックゲートドレインダイオードによってクランプされる。

ここで、一般的な（同期して切り換えが行われる）従来の装置では、シュートスルー電流を防ぐために、各ＭＯＳＦＥＴがオフになる際には短時間のデッドタイムがある。ところが、本発明の回路では、結果的に、公知の従来装置とは異なり、そのようなシュートスルー電流を防止するためのデッドタイムは必ずしも必要とされない。これは、アクティブダイオード１はＶ_CAがＶ_offsetよりも低下したときにだけオンになるので、高電位側のドライバ（図４中には不図示であるが、典型的な状況としてアクティブダイオード１に接続される。）が既にオフになっており、これによってシュートスルー電流は防止される。

さらに、上記のような遅延時間の際に、アクティブダイオード１は、リサーキュレーション電流をＮＭＯＳトランジスタ１３の生得的なバックゲートドレインダイオードを介し
て流させる。それゆえ、Ｖ_CAは、カソードとアノードとの間の遷移電圧が生得的なバックゲートドレインダイオードによってクランプされるので、過度に負になることはなく、したがって、付加的な装置を用いたりすることなく、ブレークダウンが防止される。

電圧Ｖ_CAがＶ_offsetを超えると、バックゲートドレインダイオードは既に非導通状態になっていて、ＮＭＯＳトランジスタ１３が再度オフになり、したがって、リサーキュレーション電流は流れない。このように、本発明のアクティブダイオードは、逆電流状態が生じることが防がれる。

ここで、本発明のアクティブダイオードが動作する際に、逆電流が防止されることは重要である。これは、Ｖ_CAが正の値となるときにＮＭＯＳトランジスタ１３がオンにならないように、Ｖ_offsetが設定されることによって達成される。

動作中に逆電流状態（これは、また、ＮＭＯＳトランジスタ１３のゲートに飽和のオーバードリブン、ターンオフの遅れをもたらす。）が生じないことを保証するためのオフセットバイアスエレメント１５のオフセット電圧、Ｖ_offsetの設定方法について説明する。まず、オペレーショナルアンプ１４のオフセット電圧であるＶ_ampoffsetについて説明す
る。上記電圧は、定義された許容誤差を有し、これは、アンプのオフセットがＶ_ampoffset（ｍａｘ）からＶ_ampoffset（ｍｉｎ）の間で変化し得ることを意味する。Ｖ_offsetは、前記のようにオフセットバイアスエレメント１５の電圧である。Ｖ_offset電圧も、また、定義された許容誤差を有し、これは、Ｖ_offset（ｍａｘ）からＶ_offset（ｍｉｎ）の間で変化し得ることを意味する。

次の定義は、図４に示された実施形態および以下の議論に適用可能である。Ｖ_CA＝Ｖ_cathode−Ｖ_anode、Ｖ_offset＝Ｖ₁₉−Ｖ₂₀、およびＶ_ampoffset＝（Ｖ＋）−（Ｖ−）。ネ
ガティブフィードバックを維持する（すなわちカソードからアノードに流れる逆電流を生じるポジティブフィードバックを防ぐ）ためには、Ｖ_CAは負に保たれなくてはならない：
Ｖ_CA（ｍａｘ）＜０ …（数１）
ただし、図４においては、
Ｖ_CA（ｍａｘ）＝Ｖ_offset（ｍａｘ）−Ｖ_ampoffset（ｍｉｎ） …（数２）
一旦、Ｖ_ampoffsetがオペレーショナルアンプの使用によって決定されると、Ｖ_offset
の値は、（数１）および（数２）から導かれる（数３）によって容易に決定できる。

Ｖ_offset（ｍａｘ）−Ｖ_ampoffset（ｍｉｎ）＜０ …（数３）
上記（数３）に従って、オフセットバイアスエレメント１５の最高オフセット電圧値Ｖ_offset（ｍａｘ）を、オペレーショナルアンプ１４の最低アンプオフセット電圧Ｖ_ampoffset（ｍｉｎ）よりも低く設定することにより、逆電流が流れるのを防ぐことができる。

上記のように、動作中に、アノード端子２５に対するカソード端子２４の電圧Ｖ_CAがオフセットバイアスエレメント１５の電圧Ｖ_offsetよりもちょうど下回ったときに、ＮＭＯＳトランジスタ１３が導通状態になる。この状況は（数４）によって与えられる。

Ｖ_CA＝Ｖ_cathode−Ｖ_anode＝Ｖ_offset−Ｖ_ampoffset＜０ …（数４）

（表１）の条件（１）は、Ｖ_ampoffset＝０であることを示している。この条件では、
アノード端子２５に対するカソード端子２４の電圧Ｖ_CAが−Ｖ_offsetよりも低くなると、ＮＭＯＳトランジスタ１３は順方向バイアス状態にされて電流を流し始める。

ところが、もし、オペレーショナルアンプ１４が生得的にわずかなオフセット電圧を有していて、それが負のアンプオフセット電圧Ｖ_ampoffsetだとし、オフセットバイアスエ
レメント１５が回路から除かれたとすると、ＮＭＯＳトランジスタ１３は（数５）で与えられる電圧でアクティブになる。

０＜Ｖ（ｃａｔｈｏｄｅ）−Ｖ（ａｎｏｄｅ）＝−Ｖ_ampoffset …（数５）
（表１）の条件（３）は、この条件を示している。この場合には、オフセットバイアスエレメント１５の省略によって、ＮＭＯＳトランジスタ１３は、Ｖ_CAが正の場合に導通状態になる可能性があり、逆電流が流れることになる。したがって、通常、上記条件（３）のような状態が動作中に回避される必要がある。

ここで、オフセットバイアスエレメント１５の電圧は、オペレーショナルアンプ１４ののアンプオフセット電圧Ｖ_ampoffsetよりも高くさえあればよく、一般に、約１０ｍＶ程
度の範囲である。

（表１）の条件（２）は、オフセットバイアスエレメント１５の電圧、およびオペレーショナルアンプ１４のアンプオフセット電圧Ｖ_ampoffsetが、それぞれＶ_offsetおよびＶ_ampoffsetに設定される場合を示している。条件（２）は、実際の装置で最も生じやすい条件を示している。前記のように、逆電流が流れるのを防止するためには、オフセットバイアスエレメント１５のＶ_offset（ｍａｘ）は、オペレーショナルアンプ１４の最低アンプオフセット電圧値Ｖ_ampoffset（ｍｉｎ）よりも低くなくてはならない。さらに、オフセ
ットバイアスエレメント１５は、実施形態で示すものに限られず、例えば電圧や、電流、オペレーショナルアンプ１４の内部と対応しない装置のものでもよく、外部の電圧にも限られない。また、オフセットバイアスエレメント１５は、オペレーショナルアンプ１４の非反転または反転入力端子の何れに設けられてもよい。

アクティブダイオードは、例えば、バックスイッチングレギュレータや、ブーストスイッチングレギュレータを含む多くの装置に適用可能である。以下、アクティブダイオードがバックおよびブーストの両方に用いられる場合のより詳しい動作を説明する。

図５（ａ）は、本発明の第１の実施形態のアクティブダイオードがバックスイッチングレギュレータコンフィギュレーションに適用された回路図の例を示す。図５（ａ）において、このバックコンフィギュレーションは、アクティブダイオード１、高圧側ドライバま
たはトランジスタ１２、誘導性負荷またはインダクタ１０、容量性負荷１１、ＬＸ端子２９、および入力電圧Ｖ_INを含んでいる。入力電圧Ｖ_INは、特に限定されないが、バッテリや直流電力源などの一般的な手段を介して供給されている。入力電圧Ｖ_INは、ＰＭＯＳトランジスタ１２のソース２６に接続されている。ＰＭＯＳトランジスタ１２のドレイン２８は、アクティブダイオード１のカソード端子２４に接続されている。バックゲート端子２７は、ソース２６に接続されている。容易にわかるように、図５（ａ）に破線で示すバックゲートドレインダイオードは、上記接続によって生得的に形成される。ＰＭＯＳトランジスタ１２は、入力信号ＳＷによって制御される。ＬＸ端子２９は、インダクタ１０の一方側３０と、高圧側ドライバのＰＭＯＳトランジスタ１２のドレインに接続され、容量性負荷１１はインダクタ１０の反対側３１に接続されている。

以下、バックコンフィギュレーションの動作について説明する。一般に、アクティブダイオード１は端子２９の電圧ＬＸを検出し、電圧ＬＸの変化に応じてオンとオフに切り替わる。ここで、オフセットバイアスエレメント１５の電圧は小さいことが好ましく、ＬＸ電圧は、ネガティブフィードバックループによって、電力ロスを低減するように、わずかに負の電圧に制御される。上記のように、生産時の製造上の変動を考慮すると、オフセットバイアスエレメント１５の電圧は、オペレーショナルアンプ１４の生得的な最も負のアンプオフセット電圧よりもゼロに近づくことはできない。

図６は、本発明の第１の実施形態のバックコンフィギュレーションのタイミングチャートの例を示す。図５（ａ）および図６に示すように、電圧信号ＳＷがハイになると、ＰＭＯＳトランジスタ１２はオフになり、電流Ｉ_Lがインダクタ１０に流れる。そこで、ＬＸ
端子２９の電圧Ｖ_LXは、電流Ｉ_Lによって負になる。電圧Ｖ_LXがＶ_offset−Ｖ_ampoffsetよりも低下すると、オペレーショナルアンプ１４は、電圧Ｖ_LXを検出し、正の出力信号を生成してＮＭＯＳトランジスタ１３をオンにする。ＮＭＯＳトランジスタ１３がオンになる際のわずかな遅延時間があるために、その遅延はアクティブダイオード１のデッドタイムとなる。ところが、そのとき、Ｖ_LXはＮＭＯＳトランジスタ１３のバックゲートドレインダイオードによってクランプされる。

さらに、再度注記すると、本発明の回路は、結果的に、従来の装置とは異なり、シュートスルー電流を防止するためにデッドタイムは必ずしも必要ではない。特に、アクティブダイオード１はＶ_LXがＶ_offset−Ｖ_ampoffsetよりも低下した場合にだけオンになるので
、高電圧側のドライバやトランジスタ１２が既にオフになっていて、それゆえ、シュートスルー電流の可能性は防止される。

この遅延時間の間、電流Ｉ_Lは、ＮＭＯＳトランジスタ１３の生得的なバックゲートド
レインダイオードによってリサーキュレートされる。それゆえ、Ｖ_LXは、過度に負になることはなく、したがって、特に装置を付加しなくてもブレークダウンは防止される。

この条件は以下によって与えられる。

Ｒ_ON（ＯＮ ｒｅｓｉｓｔａｎｃｅ ｏｆ ＮＭＯＳ ｔｒａｎｓｉｓｔｏｒ １３）
× Ｉ_L＞ｍａｇ．［Ｖ_offset−Ｖ_ampoffset］ …（数７）
上記条件は、ＮＭＯＳトランジスタ１３が十分にオンになることを許容する。リサーキュレーション電流Ｉ_Lがインダクタ１０の時定数に応じて減少すると、オペレーショナル
アンプ１４のネガティブフィードバック制御によって、ＮＭＯＳトランジスタ１３のゲート電圧が次の電圧まで減少する。

Ｖ_LX＝Ｖ_offset−Ｖ_ampoffset …（数８）
ＬＸ端子２９の電圧Ｖ_LXがＶ_offset−Ｖ_ampoffsetを超えると、ＮＭＯＳトランジスタ
１３およびリサーキュレーション電流Ｉ_Lはオフになり、次のようになる。

Ｖ_LX＞Ｖ_offset−Ｖ_ampoffset …（数９）
この条件は、逆電流が防止され、それゆえ、本発明によってアクティブダイオードを実現することが可能になる。このアクティブダイオードは、デッドタイムおよび逆電流を除去することによって効率が改善される。

図５（ｂ）は、本発明の第１の実施形態のアクティブダイオードがブーストスイッチングレギュレータコンフィギュレーションに適用された回路図の例を示す。ブーストコンフィギュレーション内のアクティブダイオードの動作は実質的に前記バックコンフィギュレーションの動作と同様なので、ブーストコンフィグレーションのこれ以上の説明は省略する。

図７は、本発明の第２の実施形態の回路図の例を示す。前記第１の実施形態では図４に示すようにＮＭＯＳトランジスタ１３が用いられているのに対して、アクティブダイオードにはＰＭＯＳトランジスタ３７が用いられている。図７において、本実施形態では、ＰＭＯＳトランジスタ３７のソースおよびバックゲートが互いに接続され、これらのトランジスタのソースおよびバックゲートがアクティブダイオードのカソード端子となっている。ＰＭＯＳトランジスタのドレインは、バックゲートとで生得的なダイオードを形成し、アクティブダイオードのアノード端子となっている。さらに、デバイスのカソード端子は、オペレーショナルアンプ１４の非反転入力端子にフィードバックされ、アノード端子は、オフセットバイアスエレメント１５を介してオペレーショナルアンプ１４の反転入力端子にフィードバックされている。この第２の実施形態のアクティブダイオードの動作は、本質的に第１の実施形態について説明したのと同じである。

図８（ａ）は、本発明の第２の実施形態のアクティブダイオードをバックスイッチングレギュレータコンフィギュレーションに適用した回路図の例を示し、図８（ｂ）は、本発明の第２の実施形態のアクティブダイオードをブーストスイッチングレギュレータコンフィギュレーションに適用した回路図の例を示す。

図９は、本発明の第１の実施形態が適用された３相モータ駆動装置の回路図の例を示す。この実施形態では、モータドライブ回路３２は、それぞれ異なる高圧側スイッチ、すなわちＳＷＵ３４、ＳＷＶ３５、およびＳＷＷ３６に接続された３つのアクティブダイオード１を用いている。各アクティブダイオード回路のアノード端子は、接地され、各アクティブダイオード回路のカソード端子は、３相モータ３３を構成する互いに異なる巻き線に接続されている。ここで、低圧側のドライバは図示していない。通常のコンフィギュレーションでは、アクティブダイオードのオペレーショナルアンプは、オープンドレインＰＭＯＳデバイスによってワイヤオアード可能な、電流源または抵抗プルダウン、およびアクティブプルアップ出力ステージを有し、低圧側ドライバの３つのＮＭＯＳのうちの１つが選択されてオンになる。もちろん、本発明のアクティブダイオード回路は、多くの装置およびコンフィギュレーションに適用可能で、ここに記載された特定の例には限定されない。

ここで、上記実施形態の変形も可能である。例えば、本発明のアクティブダイオードはＮＭＯＳおよびＰＭＯＳトランジスタを用いて描いたが、他の種々の適切なトランジスタ、例えば、限定されないが、ＤＭＯＳトランジスタなども適用できる。

しかしながら当業者は、本発明が１以上の特定事項を省いたり、他の方法、回路、または構成要素等を用いたりして実施され得ることを認識している。他の場合においては、発明の様々な実施形態の特徴をわかりにくくするのを避けるために、周知の図やフローチャ
ートは、示されず、詳細に説明されていない。上記の説明は多くの特定を含んでいるが、読者達はこれらを発明の範囲の限定としてではなく、単なるその好ましい実施形態の実例として解釈すべきである。当業者達は発明の範囲に含まれる多くの他の可能な変形を心に描くだろう。 クレームで説明されたような本発明の広い精神と範囲から逸脱することな
く、それに加えて様々な改良や変更が行われるかもしれないことは明白である。したがって、明細書と図面は、限定的な意義よりむしろ実例としての意義を有するものとみなされるものである。

図１（ａ）は、第１の従来技術の同期整流器（アクティブダイオード）の回路を示し、図１（ｂ）は、図１（ａ）に開示された同期整流器に用いられるバイポーラ接合トランジスタにより形成される様々な接合部を示す。 図２は、第２の従来技術の同期整流器（アクティブダイオード）の回路を示す。 図３は、図２に示された従来技術の同期整流器の回路動作に関するタイミングチャートを示す。 図４は、本発明のアクティブダイオードの第１の実施形態に係る典型的な回路図を示す。 図５（ａ）は、バックスイッチングレギュレータの構成に本発明のアクティブダイオードを用いるための典型的な回路図を示し、図５（ｂ）は、ブーストスイッチングレギュレータの構成に本発明のアクティブダイオードを用いるための典型的な回路図を示す。 図６は、図５（ａ）のバックスイッチングレギュレータの構成による典型的なタイミングチャートを示す。 図７は、本発明のアクティブダイオード回路の第２の実施形態に係る典型的な回路図を示す。 図８（ａ）は、バックスイッチングレギュレータの構成において第２の実施形態によって本発明のアクティブダイオードを利用する典型的な回路図を示し、図８（ｂ）は、ブーストスイッチングレギュレータの構成において第２の実施形態によって本発明のアクティブダイオードを利用する典型的な回路図を示す。 図９は、発明の第１の実施形態を内蔵する３段階モータドライブの典型的な回路図である。

Claims (18)

1. ソース端子、ドレイン端子、ゲート端子、およびバックゲート端子を有し、上記ソース端子が上記バックゲート端子に接続されるとともに、上記ソース端子がアクティブダイオードのアノード端子となる一方、ドレイン端子がアクティブダイオードのカソード端子となるＮＭＯＳトランジスタと、
   第１および第２の端子を有するオフセットバイアス電圧源と、
   非反転入力端子、反転入力端子、および出力端子を有し、上記反転入力端子が上記ＮＭＯＳトランジスタのドレイン端子に接続される一方、上記非反転入力端子が上記オフセットバイアス電圧源の第１の端子に接続され、さらに、上記出力端子がＮＭＯＳトランジスタのゲート端子に接続されたアンプと、
   を備え、
   上記オフセットバイアス電圧源の第２の端子がＮＭＯＳトランジスタのソース端子に接続されたことを特徴とするアクティブダイオード。
2. 請求項１のアクティブダイオードであって、
   上記オフセットバイアス電圧源は、上記ＮＭＯＳトランジスタが、上記カソード端子とアノード端子との間の電圧が０ボルトよりも低くなった場合にのみ、オンになる電圧レベルを有することを特徴とするアクティブダイオード。
3. 請求項１のアクティブダイオードであって、
   上記カソード端子とアノード端子との間の電圧は、順方向電流が上記アノード端子からカソード端子に流れるときに、上記オフセットバイアス電圧源の電圧に保たれることを特徴とするアクティブダイオード。
4. 請求項１のアクティブダイオードであって、
   上記アンプはオペレーショナルアンプであることを特徴とするアクティブダイオード。
5. 請求項４のアクティブダイオードであって、
   上記オペレーショナルアンプは、オフセット電圧を有し、上記オフセットバイアス電圧源は、上記オペレーショナルアンプのオフセット電圧を超える電圧レベルに設定されていることを特徴とするアクティブダイオード。
6. 請求項１のアクティブダイオードであって、
   上記アンプは、上記カソード端子とアノード端子との間の電圧差を検出し、上記カソード端子とアノード端子との間の電圧差に応じた出力信号を生成することを特徴とするアクティブダイオード。
7. ソース端子、ドレイン端子、ゲート端子、およびバックゲート端子を有し、上記ソー
   ス端子が上記バックゲート端子に接続されるとともに、上記ソース端子がアクティブダイオードのカソード端子となる一方、ドレイン端子がアクティブダイオードのアノード端子となるＰＭＯＳトランジスタと、
   第１および第２の端子を有するオフセットバイアス電圧源と、
   非反転入力端子、反転入力端子、および出力端子を有し、 上記非反転入力端子が上記
   ＰＭＯＳトランジスタのソース端子に接続される一方、上記反転入力端子が上記オフセットバイアス電圧源の第１の端子に接続され、さらに、上記出力端子がＰＭＯＳトランジスタのゲート端子に接続されたアンプと、
   を備え、
   上記オフセットバイアス電圧源の第２の端子がＰＭＯＳトランジスタのドレイン端子に接続されたことを特徴とするアクティブダイオード。
8. 請求項７のアクティブダイオードであって、
   上記オフセットバイアス電圧源は、上記ＰＭＯＳトランジスタが、上記カソード端子とアノード端子との間の電圧が０ボルトよりも低くなった場合にのみ、オンになる電圧レベルを有することを特徴とするアクティブダイオード。
9. 請求項７のアクティブダイオードであって、
   上記カソード端子とアノード端子との間の電圧は、順方向電流が上記アノード端子からカソード端子に流れるときに、上記オフセットバイアス電圧源の電圧に保たれることを特徴とするアクティブダイオード。
10. 請求項７のアクティブダイオードであって、
    上記アンプはオペレーショナルアンプであることを特徴とするアクティブダイオード。
11. 請求項１０のアクティブダイオードであって、
    上記オペレーショナルアンプは、オフセット電圧を有し、上記オフセットバイアス電圧源は、上記オペレーショナルアンプのオフセット電圧を超える電圧レベルに設定されていることを特徴とするアクティブダイオード。
12. 請求項７のアクティブダイオードであって、
    上記アンプは、上記カソード端子とアノード端子との間の電圧差を検出し、上記カソード端子とアノード端子との間の電圧差に応じた出力信号を生成することを特徴とするアクティブダイオード。
13. ソース端子、ドレイン端子、ゲート端子、およびバックゲート端子を有し、上記ソース端子が上記バックゲート端子に接続されるトランジスタと、
    第１および第２の端子を有するオフセットバイアス電圧源と、
    非反転入力端子、反転入力端子、および出力端子を有し、上記反転入力端子が上記トランジスタのドレイン端子に接続される一方、上記非反転入力端子が上記オフセットバイアス電圧源の第１の端子に接続され、さらに、上記出力端子がトランジスタのゲート端子に接続されたアンプと、
    を備え、
    上記オフセットバイアス電圧源の第２の端子がトランジスタのソース端子に接続されたことを特徴とするアクティブダイオード。
14. 請求項１３のアクティブダイオードであって、
    上記オフセットバイアス電圧源は、上記トランジスタが、上記アクティブダイオードのカソード端子とアノード端子との間の電圧が０ボルトよりも低くなった場合にのみ、オンになる電圧レベルを有することを特徴とするアクティブダイオード。
15. 請求項１３のアクティブダイオードであって、
    上記アクティブダイオードのカソード端子とアノード端子との間の電圧は、電流が上記アノード端子からカソード端子に流れるときに、上記オフセットバイアス電圧源の電圧に保たれることを特徴とするアクティブダイオード。
16. 請求項１３のアクティブダイオードであって、
    上記アンプはオペレーショナルアンプであることを特徴とするアクティブダイオード。
17. 請求項１６のアクティブダイオードであって、
    上記オペレーショナルアンプは、オフセット電圧を有し、上記オフセットバイアス電圧
    源は、上記オペレーショナルアンプのオフセット電圧を超える電圧レベルに設定されていることを特徴とするアクティブダイオード。
18. 請求項１３のアクティブダイオードであって、
    上記アンプは、上記アクティブダイオードのカソード端子とアノード端子との間の電圧差を検出し、上記カソード端子とアノード端子との間の電圧差に応じた出力信号を生成することを特徴とするアクティブダイオード。

Images