JP2005277189A

JP2005277189A - Magnetic storage device

Info

Publication number: JP2005277189A
Application number: JP2004089718A
Authority: JP
Inventors: Tatsuya Kunikiyo; 辰也國清
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-03-25
Filing date: 2004-03-25
Publication date: 2005-10-06
Also published as: WO2005093835A1; TW200605327A

Abstract

【課題】誤った情報が書き込まれにくい磁気記憶装置を提供する。
【解決手段】本発明の磁気トンネル接合素子１は、コンタクト３ａと、自由磁性体膜３０と、固定磁性体膜２９と、絶縁膜２４とを備えている。自由磁性体膜３０は、コンタクト３ａの外周を覆い、磁場の方向によって磁化の方向が変化する。固定磁性体膜２９は、コンタクト３ａの外周を覆い、磁化の方向が固定されている。絶縁膜２４は、自由磁性体膜３０と固定磁性体膜２９との間に配置されている。自由磁性体膜３０と絶縁膜２４と固定磁性体膜２９とはコンタクト３ａの径方向に積層されている。自由磁性体膜３０は強磁性体膜２７と反強磁性体膜２６と強磁性体膜２５とを有している。強磁性体膜２７と反強磁性体膜２６と強磁性体膜２５とはコンタクト３ａの径方向に積層されており、かつ反強磁性体膜２６は強磁性体膜２７と強磁性体膜２５との間に配置されている。
【選択図】図３PROBLEM TO BE SOLVED: To provide a magnetic storage device in which erroneous information is hardly written.
A magnetic tunnel junction element according to the present invention includes a contact, a free magnetic film, a fixed magnetic film, and an insulating film. The free magnetic film 30 covers the outer periphery of the contact 3a, and the direction of magnetization changes depending on the direction of the magnetic field. The fixed magnetic film 29 covers the outer periphery of the contact 3a, and the magnetization direction is fixed. The insulating film 24 is disposed between the free magnetic film 30 and the fixed magnetic film 29. The free magnetic film 30, the insulating film 24, and the fixed magnetic film 29 are stacked in the radial direction of the contact 3a. The free magnetic film 30 includes a ferromagnetic film 27, an antiferromagnetic film 26, and a ferromagnetic film 25. The ferromagnetic film 27, the antiferromagnetic film 26, and the ferromagnetic film 25 are stacked in the radial direction of the contact 3a, and the antiferromagnetic film 26 includes the ferromagnetic film 27 and the ferromagnetic film 25. It is arranged between.
[Selection] Figure 3

Description

本発明は、磁気記憶装置に関し、より特定的には、自由磁性体膜と固定磁性体膜とを備えた磁気記憶装置に関する。 The present invention relates to a magnetic storage device, and more particularly to a magnetic storage device including a free magnetic film and a fixed magnetic film.

不揮発性メモリは、電子機器において極めて重要な要素である。不揮発性メモリの中でも、フラッシュメモリは、今日使われている主要な不揮発性メモリである。フラッシュメモリは、電気的にフローティングな絶縁膜層に、電荷を捕獲することで情報を蓄えている。 Non-volatile memory is a very important element in electronic equipment. Among the nonvolatile memories, the flash memory is a main nonvolatile memory used today. A flash memory stores information by capturing charges in an electrically floating insulating film layer.

しかしながら、フラッシュメモリは、動作に高い電圧が必要であり、書き込みおよび消去に時間がかかるという欠点を有している。また、フラッシュメモリは、１０⁴〜１０⁶サイクルの読み出し／書き込みを繰り返すとメモリが壊れて誤作動してしまい、書き込み耐性（write endurance）が低い。さらに、フラッシュメモリは、ゲート絶縁膜の膜厚を一定以下の薄さにすることができないという欠点を有する。すなわち、ゲート絶縁膜の膜厚を薄くしすぎると、書き込み／消去の信号と関わりなくトンネル現象が起きてしまい、誤動作の原因となってしまう。このため、データ・リテンション（data retention）を妥当なレベルに維持するために、フラッシュメモリは、その動作が保証される範囲でしかゲート絶縁膜の膜厚をスケーリングすることができない。 However, the flash memory has a drawback that a high voltage is required for operation, and it takes time to write and erase. Further, the flash memory has a low write endurance because the memory is broken and malfunctions when reading / writing of 10 ⁴ to 10 ⁶ cycles is repeated. Furthermore, the flash memory has a drawback in that the thickness of the gate insulating film cannot be reduced below a certain level. That is, if the thickness of the gate insulating film is made too thin, a tunnel phenomenon occurs regardless of the write / erase signal, causing a malfunction. For this reason, in order to maintain data retention at an appropriate level, the flash memory can scale the thickness of the gate insulating film only within a range in which its operation is guaranteed.

これらの短所を克服するために、磁気記憶装置が近年評価されている。その中の一つに、磁気抵抗ＲＡＭ（Magnetoresistive Random Access Memory, 以下ＭＲＡＭと示す）がある。ＭＲＡＭの記憶状態は、電力によって維持されるのではなく、磁気モーメント・ベクトルの方向によって維持される。データ蓄積は、磁場を印加することによって行なわれる。すなわち、ＭＲＡＭの中の磁性体が２つの可能な状態に磁化される。データの読み出しは、ＭＲＡＭの２つの状態の間の抵抗差をセンスすることによって行なわれる。書き込みのための磁場は、磁性体の外部の金属配線を流れる電流や磁性体そのものを流れる電流によって発生する。ＭＲＡＭは高集積であり、また、読み出し／書き込みが速いので、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）の代替メモリとして位置付けられている。 In order to overcome these disadvantages, magnetic storage devices have been evaluated recently. One of them is a magnetoresistive RAM (Magnetoresistive Random Access Memory, hereinafter referred to as MRAM). The memory state of the MRAM is not maintained by power but by the direction of the magnetic moment vector. Data storage is performed by applying a magnetic field. That is, the magnetic body in the MRAM is magnetized in two possible states. Data is read by sensing the resistance difference between the two states of the MRAM. A magnetic field for writing is generated by a current flowing through a metal wiring outside the magnetic material or a current flowing through the magnetic material itself. MRAM is highly integrated and has high read / write speed, so it is positioned as an alternative memory for DRAM (Dynamic Random Access Memory) and SRAM (Static Random Access Memory).

ＭＲＡＭを構成する素子には大きく分けて２つの種類がある。１つは磁気トンネル接合（Magnetic Tunnel Junction, 以下ＭＴＪと示す）素子を用いたＭＲＡＭであり、もう１つは巨大磁気抵抗（Giant Magnetoresistive, 以下ＧＭＲと示す）素子を用いたＭＲＡＭである。このようなＭＲＡＭのアレイは、書き込み線あるいはビット線と、ディジット線とが互いに交差している構成を有している。書き込み線とディジット線との各々の交差点には、ＭＴＪ素子やＧＭＲ素子が配設され、ＭＴＪ素子やＧＭＲ素子がビット情報を蓄積する機能を有している。 There are roughly two types of elements constituting the MRAM. One is an MRAM using a magnetic tunnel junction (hereinafter referred to as MTJ) element, and the other is an MRAM using a giant magnetoresistive (hereinafter referred to as GMR) element. Such an MRAM array has a configuration in which write lines or bit lines and digit lines intersect each other. An MTJ element and a GMR element are disposed at each intersection of the write line and the digit line, and the MTJ element and the GMR element have a function of storing bit information.

これらのＭＲＡＭのうち、ＭＴＪ素子を用いたＭＲＡＭは、固定磁性体膜と自由磁性体膜と絶縁膜とにより構成されている。固定磁性体膜は磁気モーメント・ベクトルの方向が固定された磁性体膜であり、自由磁性体膜は磁場の方向によって磁気モーメント・ベクトルの方向が変化する磁性体膜である。また、絶縁膜は固定磁性体膜と自由磁性体膜との間に挟まれている。固定磁性体膜と自由磁性体膜との各々の磁気モーメント・ベクトルが互いに平行である場合、磁気トンネル抵抗は小さくなる。一方、固定磁性体膜と自由磁性体膜との磁気モーメント・ベクトルが互いに反平行である場合、磁気トンネル抵抗は大きくなる。 Among these MRAMs, an MRAM using an MTJ element is composed of a fixed magnetic film, a free magnetic film, and an insulating film. The fixed magnetic film is a magnetic film in which the direction of the magnetic moment / vector is fixed, and the free magnetic film is a magnetic film in which the direction of the magnetic moment / vector changes depending on the direction of the magnetic field. The insulating film is sandwiched between the fixed magnetic film and the free magnetic film. When the magnetic moment vectors of the fixed magnetic film and the free magnetic film are parallel to each other, the magnetic tunnel resistance is reduced. On the other hand, when the magnetic moment vectors of the fixed magnetic film and the free magnetic film are antiparallel to each other, the magnetic tunnel resistance increases.

ＭＴＪ素子を用いたＭＡＲＭでは、固定磁性体膜と自由磁性体膜との各々の磁気モーメント・ベクトルが平行である場合と反平行である場合とが、ビットの“０”と“１”とにそれぞれ割り当てられ、これにより、ビット情報がＭＴＪ素子に記憶される。そして、固定磁性体膜と絶縁膜と自由磁性体膜との磁気トンネル抵抗を電流や電圧でセンスすることにより、ＭＴＪ素子に蓄積された情報を読み出される。また、外部の金属配線を流れる電流や磁性体膜そのものを流れる電流から発生する磁場により、自由磁性体膜の磁気モーメント・ベクトルの方向が決定され、これにより書き込みが行なわれる。 In the MARM using the MTJ element, when the magnetic moment vectors of the fixed magnetic film and the free magnetic film are parallel and antiparallel, the bit is “0” and “1”. As a result, bit information is stored in the MTJ element. The information stored in the MTJ element is read by sensing the magnetic tunnel resistance of the fixed magnetic film, the insulating film, and the free magnetic film with current or voltage. Further, the direction of the magnetic moment vector of the free magnetic film is determined by the magnetic field generated from the current flowing through the external metal wiring and the current flowing through the magnetic film itself, and writing is thereby performed.

なお、固定磁性体膜と自由磁性体膜と絶縁膜とを有するＭＴＪ素子を用いたＭＲＡＭが、たとえば特開２００２−３５３４１５号公報（特許文献１）、米国特許第６，６２１，７３０号（特許文献２）、および米国特許第６，５４５，９０６号（特許文献３）に開示されている。
特開２００２−３５３４１５号公報米国特許第６，６２１，７３０号米国特許第６，５４５，９０６号 Note that MRAMs using an MTJ element having a fixed magnetic film, a free magnetic film, and an insulating film are disclosed in, for example, Japanese Patent Laid-Open No. 2002-353415 (Patent Document 1) and US Pat. 2), and US Pat. No. 6,545,906 (Patent Document 3).
JP 2002-353415 A US Pat. No. 6,621,730 US Pat. No. 6,545,906

ＭＲＡＭの高集積化、微細化を進めるために、ＭＲＡＭの横方向のサイズを小さくしようとすると、以下の３つの問題が起こる。 In order to advance the high integration and miniaturization of the MRAM, the following three problems occur when the size of the MRAM in the lateral direction is reduced.

第１に、特定の形状や膜厚の磁性体膜について、磁気モーメント・ベクトルの方向を変化させるのに必要な磁場（スイッチング磁場）が大きくなるという問題が起こる。 First, there is a problem that a magnetic field (switching magnetic field) necessary for changing the direction of the magnetic moment / vector increases for a magnetic film having a specific shape and film thickness.

第２に、磁性体膜の体積が減少するので、磁気モーメント・ベクトルを反転させるのに必要なエネルギ障壁が小さくなるという問題が起こる。エネルギ障壁とは、磁気モーメント・ベクトルを一つの状態から別の状態へスイッチするのに必要なエネルギ量である。エネルギ障壁は、ＭＲＡＭのデータ・リテンションやエラー率に影響を与える。すなわち、エネルギ障壁が小さすぎると、熱ゆらぎ（superparamagnetism）により、誤った情報が書き込まれるという問題が起こる。また、ＭＲＡＭのメモリセルにおいて選択したメモリセルに電流を流し、その磁場によって情報を書き込もうとすると、電流のフリンジ磁場に起因して隣接するメモリセルにも磁場が影響を与え、隣接するメモリセルに誤った情報が書き込まれるという問題が起こる。 Second, since the volume of the magnetic film is reduced, there arises a problem that the energy barrier necessary for reversing the magnetic moment vector is reduced. An energy barrier is the amount of energy required to switch a magnetic moment vector from one state to another. The energy barrier affects MRAM data retention and error rate. That is, if the energy barrier is too small, there arises a problem that incorrect information is written due to thermal fluctuations (superparamagnetism). In addition, when a current is supplied to the selected memory cell in the memory cell of the MRAM and information is written by the magnetic field, the magnetic field also affects the adjacent memory cell due to the fringe magnetic field of the current, and the adjacent memory cell is affected. The problem is that incorrect information is written.

第３に、スイッチング磁場のばらつきも大きくなるという問題が起こる。すなわち、ＭＲＡＭのサイズが小さくなるにつれてＭＲＡＭセルの形状のばらつきは大きくなる。スイッチング磁場は磁性体膜の形状に依存するので、ＭＲＡＭセルの形状のばらつきが大きくなれば、スイッチング磁場のばらつきが大きくなるという問題が起こる。ＭＲＡＭセルは転写や加工技術により形成されるので、スイッチング磁場のばらつきを抑えることは難しい問題である。 Third, there arises a problem that the variation of the switching magnetic field becomes large. That is, the variation in the shape of the MRAM cell increases as the size of the MRAM decreases. Since the switching magnetic field depends on the shape of the magnetic film, if the variation in the shape of the MRAM cell increases, there arises a problem that the variation in the switching magnetic field increases. Since the MRAM cell is formed by transfer or processing technology, it is a difficult problem to suppress the variation of the switching magnetic field.

上記特許文献１〜３に開示された技術では、特に第２の問題、すなわち、磁気モーメント・ベクトルを反転させるのに必要なエネルギ障壁が小さくなるので、誤った情報が書き込まれやすいという問題があった。 The techniques disclosed in the above Patent Documents 1 to 3 have the second problem, that is, the problem that the energy barrier necessary to invert the magnetic moment vector is reduced, and erroneous information is easily written. It was.

特に、上記特許文献１および３に開示された技術では、メモリセル内に２つの書き込み用配線が配置されている。書き込みの際には、選択したメモリセル内の２つの書き込み用配線に電流を流して磁場を発生させ、この磁場により選択したメモリセルへの書き込みが行なわれる。このように、２つの書き込み用配線に電流を流すことにより書き込みが行なわれる構成においては、書き込みの際に、非選択のメモリセルのうち一部のメモリセルにおいて、メモリセル内の１つの書き込み用配線に電流が流れる。つまり、上記技術ではメモリセル内に発生する磁場の大きさでメモリセルの選択および非選択の区別をしているので、非選択のメモリセルにも磁場が発生する。このため、非選択のメモリセルにおいて誤った情報が書き込まれやすいという問題があった。 In particular, in the techniques disclosed in Patent Documents 1 and 3, two write wirings are arranged in the memory cell. In writing, a current is passed through two write wirings in the selected memory cell to generate a magnetic field, and writing to the selected memory cell is performed by this magnetic field. As described above, in the configuration in which writing is performed by passing currents through the two writing wirings, one of the memory cells among the non-selected memory cells is written. Current flows through the wiring. That is, in the above technique, the selection of the memory cell and the non-selection are distinguished based on the magnitude of the magnetic field generated in the memory cell, so that a magnetic field is also generated in the non-selected memory cell. For this reason, there has been a problem that erroneous information is easily written in a non-selected memory cell.

したがって、本発明の目的は、誤った情報が書き込まれにくい磁気記憶装置を提供することである。 Accordingly, an object of the present invention is to provide a magnetic storage device in which erroneous information is not easily written.

本発明の磁気記憶装置は、配線と、自由磁性体膜と、固定磁性体膜と、第１の絶縁膜とを備えている。自由磁性体膜は、配線の外周を覆い、磁場の方向によって磁化の方向が変化する。固定磁性体膜は、配線の外周を覆い、磁化の方向が固定されている。第１の絶縁膜は、自由磁性体膜と固定磁性体膜との間に配置されている。自由磁性体膜と第１の絶縁膜と固定磁性体膜とは配線の径方向に積層されている。自由磁性体膜は第１の強磁性体膜と第１の反強磁性体膜と第２の強磁性体膜とを有している。第１の強磁性体膜と第１の反強磁性体膜と第２の強磁性体膜とは配線の径方向に積層されており、かつ第１の反強磁性体膜は第１の強磁性体膜と第２の強磁性体膜との間に配置されている。 The magnetic memory device of the present invention includes a wiring, a free magnetic film, a fixed magnetic film, and a first insulating film. The free magnetic film covers the outer periphery of the wiring, and the direction of magnetization changes depending on the direction of the magnetic field. The fixed magnetic film covers the outer periphery of the wiring, and the magnetization direction is fixed. The first insulating film is disposed between the free magnetic film and the fixed magnetic film. The free magnetic film, the first insulating film, and the fixed magnetic film are stacked in the radial direction of the wiring. The free magnetic film has a first ferromagnetic film, a first antiferromagnetic film, and a second ferromagnetic film. The first ferromagnetic film, the first antiferromagnetic film, and the second ferromagnetic film are stacked in the radial direction of the wiring, and the first antiferromagnetic film is a first strong film. The magnetic film is disposed between the magnetic film and the second ferromagnetic film.

本発明の磁気記憶装置では、第１の強磁性体膜の磁気モーメント・ベクトルと第２の強磁性体膜の磁気モーメント・ベクトルとが第１の反強磁性体膜により互いに反平行となるように保たれる。これにより、自由磁性体膜の残留磁気モーメント・ベクトルを反転させるためには、第１の強磁性体膜の磁気モーメント・ベクトルと第２の強磁性体膜の磁気モーメント・ベクトルとの各々を反転させるだけの大きさの磁場が必要となる。したがって、自由磁性体膜の残留磁気モーメント・ベクトルが小さな磁場では反転しなくなるので、誤った情報が磁気記憶装置に書き込まれにくくなる。 In the magnetic memory device of the present invention, the magnetic moment vector of the first ferromagnetic film and the magnetic moment vector of the second ferromagnetic film are made antiparallel to each other by the first antiferromagnetic film. To be kept. Thus, in order to invert the remanent magnetic moment vector of the free magnetic film, the magnetic moment vector of the first ferromagnetic film and the magnetic moment vector of the second ferromagnetic film are reversed. A magnetic field as large as possible is required. Accordingly, since the residual magnetic moment vector of the free magnetic film is not reversed by a small magnetic field, it is difficult to write erroneous information in the magnetic storage device.

以下、本発明の実施の形態について図に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（実施の形態１）
図１は、本発明の実施の形態１の磁気記憶装置におけるメモリセルアレイ内に配置されるメモリセルの構成を示す回路図である。 (Embodiment 1)
FIG. 1 is a circuit diagram showing a configuration of a memory cell arranged in a memory cell array in the magnetic memory device according to the first embodiment of the present invention.

図１に示すように、メモリセルアレイ内では、複数のビット線ＢＬ１，ＢＬ２および複数のグランド線ＶＧＬ１，ＶＧＬ２の各々は行方向（図中横方向）に延びており、複数のディジット線ＤＬ１〜ＤＬ４および複数のワード線ＷＬ１〜ＷＬ４の各々は列方向（図中縦方向）に延びている。複数のビット線ＢＬ１，ＢＬ２および複数のグランド線ＶＧＬ１，ＶＧＬ２の各々と、複数のディジット線ＤＬ１〜ＤＬ４および複数のワード線ＷＬ１〜ＷＬ６の各々とは、互いに交差するように配置されている。複数のビット線ＢＬ１，ＢＬ２の各々と複数のワード線ＷＬ１〜ＷＬ４の各々との各交差部近傍に複数のメモリセルの各々が配置されており、それにより複数のメモリセルは行列状に配置されている。 As shown in FIG. 1, in the memory cell array, each of the plurality of bit lines BL1 and BL2 and the plurality of ground lines VGL1 and VGL2 extends in the row direction (lateral direction in the figure), and the plurality of digit lines DL1 to DL4. Each of the plurality of word lines WL1 to WL4 extends in the column direction (vertical direction in the drawing). Each of the plurality of bit lines BL1 and BL2 and the plurality of ground lines VGL1 and VGL2 and each of the plurality of digit lines DL1 to DL4 and the plurality of word lines WL1 to WL6 are arranged so as to cross each other. Each of the plurality of memory cells is arranged in the vicinity of each intersection of each of the plurality of bit lines BL1 and BL2 and each of the plurality of word lines WL1 to WL4, whereby the plurality of memory cells are arranged in a matrix. ing.

複数のメモリセルのうち、メモリセル１０１は、磁気トンネル接合素子１２１と、スイッチ素子としてのトランジスタ１１１とを備えている。ワード線ＷＬ１はトランジスタ１１１のゲートに電気的に接続されており、それにより、トランジスタ１１１のスイッチ動作がワード線ＷＬ１の電位によって制御されている。また、ディジット線ＤＬ１とトランジスタ１１１のソース／ドレインの一方とが端子１３２で電気的に接続されている。また、ディジット線ＤＬ１およびトランジスタ１１１のソース／ドレインの一方と、磁気トンネル接合素子１２１とは図示しない絶縁膜により電気的に絶縁されている。しかし、磁気トンネル接合素子１２１はトンネル電流を流す性質を有しているので、図１においては、ディジット線ＤＬ１およびトランジスタ１１１のソース／ドレインの一方と、磁気トンネル接合素子１２１とが電気的に接続されているものとして示されている。さらに、磁気トンネル接合素子１２１とビット線ＢＬ１とは端子１３１で電気的に接続されている。 Among the plurality of memory cells, the memory cell 101 includes a magnetic tunnel junction element 121 and a transistor 111 as a switch element. The word line WL1 is electrically connected to the gate of the transistor 111, whereby the switching operation of the transistor 111 is controlled by the potential of the word line WL1. The digit line DL1 and one of the source / drain of the transistor 111 are electrically connected to each other through a terminal 132. The digit line DL1 and one of the source / drain of the transistor 111 and the magnetic tunnel junction element 121 are electrically insulated by an insulating film (not shown). However, since the magnetic tunnel junction element 121 has a property of flowing a tunnel current, in FIG. 1, one of the digit line DL1 and the source / drain of the transistor 111 and the magnetic tunnel junction element 121 are electrically connected. Is shown as being. Further, the magnetic tunnel junction element 121 and the bit line BL1 are electrically connected by a terminal 131.

同様に、メモリセル１０２は、磁気トンネル接合素子１２２とトランジスタ１１２とを備えている。メモリセル１０１の構成とメモリセル１０２の構成とは互いに線対称となっている。また、メモリセル１０１のトランジスタ１１１の他方と、メモリセル１０２のトランジスタ１１２の一方とは、共通の配線により端子１３３においてグランド線ＶＧＬ１に電気的に接続されている。また、メモリセル１０３は、磁気トンネル接合素子１２３と、トランジスタ１１３とを備えている。メモリセル１０１の構成とメモリセル１０３の構成とはほぼ同様となっている。 Similarly, the memory cell 102 includes a magnetic tunnel junction element 122 and a transistor 112. The configuration of the memory cell 101 and the configuration of the memory cell 102 are line symmetrical with each other. The other of the transistors 111 of the memory cell 101 and one of the transistors 112 of the memory cell 102 are electrically connected to the ground line VGL1 at a terminal 133 by a common wiring. The memory cell 103 includes a magnetic tunnel junction element 123 and a transistor 113. The configuration of the memory cell 101 and the configuration of the memory cell 103 are almost the same.

続いて、本実施の形態の磁気記憶装置におけるメモリセルの具体的構成について説明する。 Next, a specific configuration of the memory cell in the magnetic memory device of this embodiment will be described.

図２は、本発明の実施の形態１の磁気記憶装置におけるメモリセルアレイの構造の一部を模式的に示す図である。なお、図２には、図１のメモリセル１０１とメモリセル１０２とが示されている。 FIG. 2 is a diagram schematically showing a part of the structure of the memory cell array in the magnetic memory device according to the first embodiment of the present invention. FIG. 2 shows the memory cell 101 and the memory cell 102 of FIG.

図２に示すように、たとえばシリコンよりなる基板２の表面にｐウェル領域９が形成されている。ｐウェル領域９には、ｎ型不純物領域５ａ，５ｂ，１５ａの各々が形成されている。 As shown in FIG. 2, ap well region 9 is formed on the surface of a substrate 2 made of, for example, silicon. In p well region 9, each of n type impurity regions 5a, 5b, 15a is formed.

基板２の表面には、トランジスタ１１１およびトランジスタ１１２が形成されている。トランジスタ１１１は、一対のソース／ドレイン領域としてのｎ型不純物領域５ａおよび５ｂと、ｎ型不純物領域５ａおよび５ｂの間の基板２の表面上に形成されたゲート絶縁膜８ｂと、ゲート絶縁膜８ｂを挟んで基板２の表面上に形成されたゲート電極８ａとを有している。なお、ゲート電極８ａは、図１におけるワード線ＷＬ１に対応している。 Transistors 111 and 112 are formed on the surface of the substrate 2. The transistor 111 includes n-type impurity regions 5a and 5b as a pair of source / drain regions, a gate insulating film 8b formed on the surface of the substrate 2 between the n-type impurity regions 5a and 5b, and a gate insulating film 8b. And a gate electrode 8a formed on the surface of the substrate 2. Note that the gate electrode 8a corresponds to the word line WL1 in FIG.

同様に、トランジスタ１１２は、一対のソース／ドレイン領域としてのｎ型不純物領域１５ａおよび５ｂと、ｎ型不純物領域１５ａおよび５ｂの間の基板２の表面上に形成されたゲート絶縁膜１８ｂと、ゲート絶縁膜１８ｂを挟んで基板２の表面上に形成されたゲート電極１８ａとを有している。なお、ゲート電極１８ａは、図１におけるワード線ＷＬ２に対応している。ゲート電極８ａおよび１８ａは、紙面に垂直な方向に延びている。トランジスタ１１１とトランジスタ１１２とは、ｎ型不純物領域５ｂを共有している。 Similarly, transistor 112 includes n-type impurity regions 15a and 5b as a pair of source / drain regions, a gate insulating film 18b formed on the surface of substrate 2 between n-type impurity regions 15a and 5b, a gate And a gate electrode 18a formed on the surface of the substrate 2 with the insulating film 18b interposed therebetween. The gate electrode 18a corresponds to the word line WL2 in FIG. The gate electrodes 8a and 18a extend in a direction perpendicular to the paper surface. The transistor 111 and the transistor 112 share the n-type impurity region 5b.

基板２の表面上には、ｎ型不純物領域５ａと電気的に接続するように、コンタクト３ｃと、導電層４ｂと、コンタクト３ｂと、導電層４ａと、配線としてのコンタクト３ａとが積層して形成されている。コンタクト３ａは、上部にてディジット線６に電気的に接続されている。 On the surface of the substrate 2, a contact 3c, a conductive layer 4b, a contact 3b, a conductive layer 4a, and a contact 3a as a wiring are stacked so as to be electrically connected to the n-type impurity region 5a. Is formed. The contact 3a is electrically connected to the digit line 6 at the top.

同様に、基板２の表面上には、ｎ型不純物領域１５ａと電気的に接続するように、コンタクト１３ｃと、導電層１４ｂと、コンタクト１３ｂと、導電層１４ａと、コンタクト１３ａとが積層して形成されている。コンタクト１３ａは、上部にてディジット線１６に電気的に接続されている。ディジット線６は図１におけるディジット線ＤＬ１に対応しており、ディジット線１６は図１におけるディジット線ＤＬ２に対応している。ディジット線６および１６は、ゲート電極８ａおよび１８ａと互いに平行になるように、紙面に垂直な方向に延びている。 Similarly, on the surface of the substrate 2, a contact 13c, a conductive layer 14b, a contact 13b, a conductive layer 14a, and a contact 13a are stacked so as to be electrically connected to the n-type impurity region 15a. Is formed. The contact 13a is electrically connected to the digit line 16 at the top. Digit line 6 corresponds to digit line DL1 in FIG. 1, and digit line 16 corresponds to digit line DL2 in FIG. The digit lines 6 and 16 extend in a direction perpendicular to the paper surface so as to be parallel to the gate electrodes 8a and 18a.

さらに、基板２の表面上には、ｎ型不純物領域５ｂと電気的に接続するように、コンタクト３ｅと、導電層４ｄと、コンタクト３ｄと、導電層４ｃとが形成されている。コンタクト３ｅと、導電層４ｄと、コンタクト３ｄと、導電層４ｃとを通じて、ｎ型不純物領域５ｂは図１のグランド線ＶＧＬ１に電気的に接続されている。 Furthermore, a contact 3e, a conductive layer 4d, a contact 3d, and a conductive layer 4c are formed on the surface of the substrate 2 so as to be electrically connected to the n-type impurity region 5b. The n-type impurity region 5b is electrically connected to the ground line VGL1 in FIG. 1 through the contact 3e, the conductive layer 4d, the contact 3d, and the conductive layer 4c.

コンタクト３ａの外周を覆うように、磁性体膜などがコンタクト３ａの径方向に積層されて形成されている。この部分が本実施の形態の磁気トンネル接合素子１となる。同様に、コンタクト１３ａの外周を覆うように、磁性体膜などがコンタクト１３ａの径方向に積層されて形成されている。この部分が本実施の形態の磁気トンネル接合素子１０となる。磁気トンネル接合素子１は図１の磁気トンネル接合素子１２１に対応しており、磁気トンネル接合素子１０は図１の磁気トンネル接合素子１２２に対応している。磁気トンネル接合素子１および１０を互いに電気的に接続するように、ビット線７が図１中横方向に延びている。ビット線７は、ゲート電極８ａ，１８ａおよびディジット線６，１６と互いに交差するように配置されている。ビット線７は、図１のビット線ＢＬ１に対応している。なお、ビット線７の周囲には、ビット線の寄生容量を小さくするための図示しない絶縁膜が形成されている。この絶縁膜は、たとえば比誘電率が３．０以下の材料であるＳｉＯＣ，ＯＳＧ（organosilicate glass），ＨＳＱ（hydrogen silsesquioxane），またはＭＳＱ（methylsilsesquioxane）などよりなっている。 A magnetic film or the like is laminated in the radial direction of the contact 3a so as to cover the outer periphery of the contact 3a. This portion is the magnetic tunnel junction element 1 of the present embodiment. Similarly, a magnetic film or the like is laminated in the radial direction of the contact 13a so as to cover the outer periphery of the contact 13a. This portion is the magnetic tunnel junction element 10 of the present embodiment. The magnetic tunnel junction element 1 corresponds to the magnetic tunnel junction element 121 of FIG. 1, and the magnetic tunnel junction element 10 corresponds to the magnetic tunnel junction element 122 of FIG. A bit line 7 extends in the horizontal direction in FIG. 1 so as to electrically connect the magnetic tunnel junction elements 1 and 10 to each other. Bit line 7 is arranged to cross gate electrodes 8 a and 18 a and digit lines 6 and 16. The bit line 7 corresponds to the bit line BL1 in FIG. An insulating film (not shown) for reducing the parasitic capacitance of the bit line is formed around the bit line 7. This insulating film is made of, for example, SiOC, OSG (organosilicate glass), HSQ (hydrogen silsesquioxane), or MSQ (methylsilsesquioxane), which is a material having a relative dielectric constant of 3.0 or less.

続いて、本実施の形態の磁気トンネル接合素子について説明する。 Next, the magnetic tunnel junction element of this embodiment will be described.

図３は、本発明の実施の形態１における磁気トンネル接合素子の構成を示す平面図である。図４は、図３のＩＶ−ＩＶ線に沿った断面図である。なお、図４中の×印は、磁気モーメント・ベクトルが紙面に垂直に手前側から向こう側へ向かっていることを意味しており、図４中の点は、磁気モーメント・ベクトルが紙面に垂直に向こう側から手前側へ向かっていることを意味している。 FIG. 3 is a plan view showing the configuration of the magnetic tunnel junction element according to the first embodiment of the present invention. 4 is a cross-sectional view taken along line IV-IV in FIG. 4 means that the magnetic moment vector is moving from the near side to the other side perpendicular to the paper surface, and the point in FIG. 4 is that the magnetic moment vector is perpendicular to the paper surface. It means that you are heading from the other side to the near side.

図３および図４に示すように、磁気トンネル接合素子１は、コンタクト３ａと、自由磁性体膜３０と、固定磁性体膜２９と、絶縁膜２４とを有している。コンタクト３ａの外周を覆うように、絶縁膜２８を挟んで自由磁性体膜３０が形成されている。また、自由磁性体膜３０の外周を覆うように、絶縁膜２４が形成されている。さらに、絶縁膜２４の外周を覆うように、固定磁性体膜２９が形成されている。言い換えれば、自由磁性体膜３０と絶縁膜２４と固定磁性体膜２９とはコンタクト３ａの径方向に積層されており、自由磁性体膜３０と固定磁性体膜２９との間に絶縁膜２４が配置されている。なお、図２のビット線７は固定磁性体膜２９に電気的に接続されている。 As shown in FIGS. 3 and 4, the magnetic tunnel junction element 1 includes a contact 3 a, a free magnetic film 30, a fixed magnetic film 29, and an insulating film 24. A free magnetic film 30 is formed so as to cover the outer periphery of the contact 3a with an insulating film 28 interposed therebetween. An insulating film 24 is formed so as to cover the outer periphery of the free magnetic film 30. Further, a fixed magnetic film 29 is formed so as to cover the outer periphery of the insulating film 24. In other words, the free magnetic film 30, the insulating film 24, and the fixed magnetic film 29 are stacked in the radial direction of the contact 3a, and the insulating film 24 is interposed between the free magnetic film 30 and the fixed magnetic film 29. Has been placed. The bit line 7 in FIG. 2 is electrically connected to the fixed magnetic film 29.

自由磁性体膜３０は、コンタクト３ａを流れる電流による磁場の方向によって磁化の方向が変化する性質を有している。自由磁性体膜３０の磁化の方向は、残留磁気モーメント・ベクトル３０ａで表わされる。また、固定磁性体膜２９は、磁化の方向が固定されており、コンタクト３ａを流れる電流による磁場の方向によって磁化の方向が変化しない性質を有している。固定磁性体膜２９の磁化の方向は、残留磁気モーメント・ベクトル２９ａで表わされる。 The free magnetic film 30 has a property that the direction of magnetization changes depending on the direction of the magnetic field generated by the current flowing through the contact 3a. The magnetization direction of the free magnetic film 30 is represented by a residual magnetic moment vector 30a. The fixed magnetic film 29 has a property that the direction of magnetization is fixed and the direction of magnetization does not change depending on the direction of the magnetic field generated by the current flowing through the contact 3a. The magnetization direction of the fixed magnetic film 29 is represented by a residual magnetic moment vector 29a.

自由磁性体膜３０は、第１の強磁性体膜としての強磁性体膜２７と、第１の反強磁性体膜としての反強磁性体膜２６と、第２の強磁性体膜としての強磁性体膜２５とを有している。絶縁膜２８の外周を覆うように強磁性体膜２７が形成されている。また、強磁性体膜２７の外周を覆うように反強磁性体膜２６が形成されている。さらに、反強磁性体膜２６の外周を覆うように強磁性体膜２５が形成されている。言い換えれば、強磁性体膜２７と反強磁性体膜２６と強磁性体膜２５とはコンタクト３ａの径方向に積層されており、かつ反強磁性体膜２６は強磁性体膜２７と強磁性体膜２５との間に配置されている。 The free magnetic film 30 includes a ferromagnetic film 27 as a first ferromagnetic film, an antiferromagnetic film 26 as a first antiferromagnetic film, and a second ferromagnetic film as a second ferromagnetic film. And a ferromagnetic film 25. A ferromagnetic film 27 is formed so as to cover the outer periphery of the insulating film 28. An antiferromagnetic film 26 is formed so as to cover the outer periphery of the ferromagnetic film 27. Further, a ferromagnetic film 25 is formed so as to cover the outer periphery of the antiferromagnetic film 26. In other words, the ferromagnetic film 27, the antiferromagnetic film 26, and the ferromagnetic film 25 are laminated in the radial direction of the contact 3a, and the antiferromagnetic film 26 is ferromagnetic with the ferromagnetic film 27. It is arranged between the body membrane 25.

強磁性体膜２７および強磁性体膜２５は、反強磁性体膜２６によって互いに反平行になるように保たれた磁気モーメント・ベクトル２７ａ，２５ａの各々を有している。具体的には、反強磁性体膜２６内には図２中右回りの方向の磁気モーメント・ベクトル（図示なし）と、図２中左回りの方向の磁気モーメント・ベクトル（図示なし）とが交互に存在している。たとえば、強磁性体膜２７と反強磁性体膜２６との接触面において、反強磁性体膜２６の磁気モーメント・ベクトルが図３中右回りの方向であれば、磁気モーメント・ベクトル２７ａはその影響を受けて図２中右回りの方向になる。このとき、強磁性体膜２５と反強磁性体膜２６との接触面において、反強磁性体膜２６の磁気モーメント・ベクトルが図３中左回りの方向となるように調整することにより、磁気モーメント・ベクトル２５ａはその影響を受けて図２左回りの方向になる。このようにして、磁気モーメント・ベクトル２７ａと磁気モーメント・ベクトル２５ａとが、互いに反平行となるように保たれている。 The ferromagnetic film 27 and the ferromagnetic film 25 have magnetic moment vectors 27a and 25a that are kept antiparallel to each other by the antiferromagnetic film 26. Specifically, a magnetic moment vector (not shown) in the clockwise direction in FIG. 2 and a magnetic moment vector (not shown) in the counterclockwise direction in FIG. It exists alternately. For example, if the magnetic moment vector of the antiferromagnetic film 26 is in the clockwise direction in FIG. 3 at the contact surface between the ferromagnetic film 27 and the antiferromagnetic film 26, the magnetic moment vector 27a is Under the influence, it becomes a clockwise direction in FIG. At this time, by adjusting the magnetic moment vector of the antiferromagnetic film 26 at the contact surface between the ferromagnetic film 25 and the antiferromagnetic film 26 so as to be counterclockwise in FIG. The moment vector 25a is influenced in the counterclockwise direction in FIG. In this way, the magnetic moment vector 27a and the magnetic moment vector 25a are kept antiparallel to each other.

自由磁性体膜３０の残留磁気モーメント・ベクトル３０ａは、磁気モーメント・ベクトル２７ａと磁気モーメント・ベクトル２５ａとの和になる。本実施の形態では、磁気モーメント・ベクトル２７ａの方が磁気モーメント・ベクトル２５ａよりも大きいため、自由磁性体膜３０の残留磁気モーメント・ベクトル３０ａは磁気モーメント・ベクトル２７ａと同じ右回りになっている。 The residual magnetic moment vector 30a of the free magnetic film 30 is the sum of the magnetic moment vector 27a and the magnetic moment vector 25a. In the present embodiment, since the magnetic moment vector 27a is larger than the magnetic moment vector 25a, the residual magnetic moment vector 30a of the free magnetic film 30 is the same clockwise as the magnetic moment vector 27a. .

固定磁性体膜２９は、第３の強磁性体膜としての強磁性体膜２３と、第２の反強磁性体膜としての反強磁性体膜２２と、第４の強磁性体膜としての強磁性体膜２１とを有している。絶縁膜２４の外周を覆うように強磁性体膜２３が形成されている。また、強磁性体膜２３の外周を覆うように反強磁性体膜２２が形成されている。さらに、反強磁性体膜２２の外周を覆うように強磁性体膜２１が形成されている。言い換えれば、強磁性体膜２３と反強磁性体膜２２と強磁性体膜２１とはコンタクト３ａの径方向に積層されており、かつ反強磁性体膜２２は強磁性体膜２７と強磁性体膜２５との間に配置されている。 The fixed magnetic film 29 includes a ferromagnetic film 23 as a third ferromagnetic film, an antiferromagnetic film 22 as a second antiferromagnetic film, and a fourth ferromagnetic film. And a ferromagnetic film 21. A ferromagnetic film 23 is formed so as to cover the outer periphery of the insulating film 24. An antiferromagnetic film 22 is formed so as to cover the outer periphery of the ferromagnetic film 23. Further, a ferromagnetic film 21 is formed so as to cover the outer periphery of the antiferromagnetic film 22. In other words, the ferromagnetic film 23, the antiferromagnetic film 22, and the ferromagnetic film 21 are stacked in the radial direction of the contact 3a, and the antiferromagnetic film 22 is ferromagnetic with the ferromagnetic film 27. It is arranged between the body membrane 25.

強磁性体膜２３および強磁性体膜２１は、反強磁性体膜２２によって互いに反平行になるように保たれた磁気モーメント・ベクトル２３ａ，２１ａの各々を有している。磁気モーメント・ベクトル２３ａはたとえば右回りの方向に固定されており、磁気モーメント・ベクトル２１ａはたとえば左回りの方向に固定されている。 The ferromagnetic film 23 and the ferromagnetic film 21 have magnetic moment vectors 23 a and 21 a that are kept antiparallel to each other by the antiferromagnetic film 22. The magnetic moment vector 23a is fixed in a clockwise direction, for example, and the magnetic moment vector 21a is fixed in a counterclockwise direction, for example.

固定磁性体膜２９の残留磁気モーメント・ベクトル２９ａは、磁気モーメント・ベクトル２３ａと磁気モーメント・ベクトル２１ａとの和になる。本実施の形態では、磁気モーメント・ベクトル２３ａの方が磁気モーメント・ベクトル２１ａよりも大きいため、固定磁性体膜２９の残留磁気モーメント・ベクトル２９ａは磁気モーメント・ベクトル２３ａと同じ右回りになっている。 The residual magnetic moment vector 29a of the fixed magnetic film 29 is the sum of the magnetic moment vector 23a and the magnetic moment vector 21a. In the present embodiment, since the magnetic moment vector 23a is larger than the magnetic moment vector 21a, the residual magnetic moment vector 29a of the fixed magnetic film 29 is clockwise as the magnetic moment vector 23a. .

なお、強磁性体膜２１，２３，２５，２７の磁気モーメント・ベクトル２１ａ，２３ａ，２５ａ，２７ａの各々の方向や大きさは、磁場アニールの温度や、磁場の大きさなどの条件や、材質や膜厚などの製造条件などによって決定される。強磁性体膜２１，２３，２５，２７は、たとえばＮｉ（ニッケル），Ｆｅ（鉄），Ｍｎ（マンガン），およびＣｏ（コバルト）のうち少なくともいずれか１つか、あるいはこれらを組み合わせた合金よりなっている。強磁性体膜２１，２３，２５，２７の膜厚は、たとえば０．５〜５ｎｍである。 The direction and magnitude of the magnetic moment vectors 21a, 23a, 25a, and 27a of the ferromagnetic films 21, 23, 25, and 27 are determined according to conditions such as the temperature of magnetic field annealing, the magnitude of the magnetic field, and the material. It is determined by manufacturing conditions such as film thickness. The ferromagnetic films 21, 23, 25, 27 are made of, for example, at least one of Ni (nickel), Fe (iron), Mn (manganese), and Co (cobalt), or an alloy that combines these. ing. The film thickness of the ferromagnetic films 21, 23, 25, 27 is, for example, 0.5 to 5 nm.

また、反強磁性体膜２２，２６は、たとえばＣｒ（クロム），Ｃｕ（銅），Ｏｓ（オスミウム），Ｒｅ（レニウム），Ｒｕ（ルテニウム），およびＲｈ（ロジウム）のうち少なくともいずれか１つか、あるいはこれらを組み合わせた合金よりなっている。反強磁性体膜２２，２６の膜厚は、たとえば０．５〜５ｎｍである。 The antiferromagnetic films 22 and 26 may be at least one of Cr (chromium), Cu (copper), Os (osmium), Re (rhenium), Ru (ruthenium), and Rh (rhodium), for example. Or an alloy that combines these. The film thickness of the antiferromagnetic films 22 and 26 is, for example, 0.5 to 5 nm.

また、絶縁膜２４，２８はたとえばＡｌ₂Ｏ₃や、金属の窒化膜などよりなっている。さらに、絶縁膜２４，２８は、たとえばＨｆＳｉＯ_xＮ_y（以下、ｘ，ｙは組成比を示している），ＨｆＳｉＯ_x，ＨｆＡｌＯ_x，ＨｆＡｌＯ_xＮ_y，ＬａＯ_x，ＬａＯ_xＮ_y，ＹＯ_x，ＹＯ_xＮ_y，ＰｒＯ_x，またはＰｒＯ_xＮ_yなどよりなっていてもよい。絶縁膜２４，２８の膜厚は、たとえば０．２〜２ｎｍである。 The insulating films 24 and 28 are made of, for example, Al ₂ O ₃ or a metal nitride film. Furthermore, the insulating film 24 and 28, for example, HfSiO _x N _y (hereinafter, x, y represents the composition _{_{ratio), HfSiO x, HfAlO x,}} HfAlO x N y, LaO x, LaO x N y, YO x , YO _x N _y , PrO _x , PrO _x N _y , or the like. The film thickness of the insulating films 24 and 28 is, for example, 0.2 to 2 nm.

次に、磁気モーメント・ベクトル２７ａおよび磁気モーメント・ベクトル２５ａと、自由磁性体膜３０の磁化バランス比Ｍ_brとの関係について説明する。 Next, the magnetic moment vectors 27a and magnetic moment vector 25a, the relationship between the magnetization balance ratio M _br free magnetic layer 30 will be described.

磁気モーメント・ベクトル２７ａの大きさをＭ₁とし、磁気モーメント・ベクトル２５ａの大きさをＭ₂とすると、残留磁気モーメント・ベクトル３０ａの大きさΔＭは式（１）で表わされる。 When the magnitude of the magnetic moment vector 27a is M ₁ and the magnitude of the magnetic moment vector 25a is M ₂ , the magnitude ΔM of the residual magnetic moment vector 30a is expressed by Expression (1).

ΔＭ＝Ｍ₁−Ｍ₂ ・・・（１）
また、自由磁性体膜３０の磁化バランス比Ｍ_brは、式（２）で表わされる。 ΔM = M ₁ −M ₂ (1)
Further, the magnetization balance ratio M _br of the free magnetic film 30 is expressed by Expression (2).

Ｍ_br＝（Ｍ₁−Ｍ₂）／（Ｍ₁＋Ｍ₂）＝ΔＭ／Ｍ_total ・・・（２）
本実施の形態においては、自由磁性体膜３０の磁化バランス比Ｍ_brが、たとえば０＜|Ｍ_br|≦１とされている。 M _br = (M ₁ −M ₂ ) / (M ₁ + M ₂ ) = ΔM / M _total (2)
In the present embodiment, the magnetization balance ratio _Mbr of the free magnetic film 30 is set to 0 <| _Mbr | ≦ 1, for example.

続いて、本実施の形態における磁気記憶装置の動作について説明する。 Next, the operation of the magnetic memory device in this embodiment will be described.

図５〜図７は、本発明の実施の形態１における磁気記憶装置の動作を説明するための模式図である。 5 to 7 are schematic diagrams for explaining the operation of the magnetic memory device according to the first embodiment of the present invention.

図２および図５を参照して、スタンバイの状態では、ディジット線６，１６と、ビット線７と、ゲート電極８ａ，１８ａとにＬｏｗの電位が与えられ、ｎ型不純物領域５ｂにＨｉｇｈの電位が与えられている。 Referring to FIGS. 2 and 5, in the standby state, low potential is applied to digit lines 6, 16, bit line 7, and gate electrodes 8a, 18a, and high potential is applied to n-type impurity region 5b. Is given.

メモリセル１０１にデータ“１”の書き込みをする場合には、ディジット線６およびゲート電極８ａにＨｉｇｈの電位が与えられ、ｎ型不純物領域５ｂにＬｏｗの電位が与えられる。これにより、トランジスタ１１１がオンし、コンタクト３ａ、導電層４ａ、コンタクト３ｂ、導電層４ｂ、コンタクト３ｃ、およびｎ型不純物領域５ａとを通じて、ディジット線６からｎ型不純物領域５ｂへ図５中下向きの電流Ｉ₁が流れる。この電流Ｉ₁は、アンペールの法則にしたがって図５中右回りの磁場Ｈ₁を発生する。 When data “1” is written to the memory cell 101, a high potential is applied to the digit line 6 and the gate electrode 8a, and a low potential is applied to the n-type impurity region 5b. As a result, transistor 111 is turned on, and from digit line 6 to n-type impurity region 5b through contact 3a, conductive layer 4a, contact 3b, conductive layer 4b, contact 3c, and n-type impurity region 5a, downward in FIG. A current I ₁ flows. This current I ₁ generates a clockwise magnetic field H ₁ in FIG. 5 according to Ampere's law.

磁気モーメント・ベクトル２７ａが元々図５中左回りの方向であった場合には、磁場Ｈ₁の影響を受けて図５中右回りの向きに反転する。しかし、上述のように、磁気モーメント・ベクトル２７ａと磁気モーメント・ベクトル２５ａとは反強磁性体膜２６により互いに反平行となるように保たれている。このため、磁気モーメント・ベクトル２７ａが反転する際には、磁気モーメント・ベクトル２７ａと磁気モーメント・ベクトル２５ａとがお互いに反平行のバランスを保ちながら反転することになる。その結果、残留磁気モーメント・ベクトル３０ａも図５中右回りの向きに反転する。すなわち、自由磁性体膜３０の残留磁気モーメント・ベクトル３０ａが反転するためには、磁気モーメント・ベクトル２７ａと磁気モーメント・ベクトル２５ａとの各々を反転させるだけの大きさの磁場Ｈ₁が必要となる。磁気モーメント・ベクトル２７ａ，２５ａの各々が磁場Ｈ₁の影響を受けて反転し、その結果、残留磁気モーメント・ベクトル３０ａが図５中右回りの向きに反転し、安定な状態となる。残留磁気モーメント・ベクトル３０ａが図５中右回りの向きに反転すると、残留磁気モーメント・ベクトル３０ａと残留磁気モーメント・ベクトル２９ａとは互いに平行となる。この状態が、データ“１”の記憶状態となる。 If the magnetic moment vector 27a was originally a counterclockwise direction in FIG. 5, under the influence of the magnetic field H ₁ is inverted in FIG. 5 clockwise direction. However, as described above, the magnetic moment vector 27 a and the magnetic moment vector 25 a are kept antiparallel to each other by the antiferromagnetic film 26. For this reason, when the magnetic moment vector 27a is inverted, the magnetic moment vector 27a and the magnetic moment vector 25a are inverted while maintaining an antiparallel balance. As a result, the residual magnetic moment vector 30a is also reversed in the clockwise direction in FIG. That is, in order to invert the remanent magnetic moment vector 30a of the free magnetic film 30, a magnetic field H ₁ having a magnitude sufficient to invert each of the magnetic moment vector 27a and the magnetic moment vector 25a is required. . Magnetic moment vectors 27a, each of 25a is under the influence of the magnetic field H ₁ is inverted, as a result, the residual magnetic moment vector 30a is reversed clockwise direction in FIG. 5, a stable state. When the residual magnetic moment vector 30a is reversed in the clockwise direction in FIG. 5, the residual magnetic moment vector 30a and the residual magnetic moment vector 29a become parallel to each other. This state is a storage state of data “1”.

図２および図６を参照して、メモリセル１０１にデータ“０”の書き込みをする場合には、スタンバイの状態からｎ型不純物領域５ｂおよびゲート電極８ａにＨｉｇｈの電位が与えられ、ディジット線６にＬｏｗの電位が与えられる。これにより、トランジスタ１１１がオンし、ｎ型不純物領域５ｂからディジット線６へ図６中上向きの電流Ｉ₂が流れる。この電流Ｉ₂は、アンペールの法則にしたがって図６中左回りの磁場Ｈ₂を発生する。 Referring to FIGS. 2 and 6, when data “0” is written to memory cell 101, High potential is applied to n-type impurity region 5b and gate electrode 8a from the standby state, and digit line 6 Is applied with a low potential. Thereby, the transistor 111 is turned on, and an upward current I _{2 in} FIG. 6 flows from the n-type impurity region 5 b to the digit line 6. This current I ₂ generates a counterclockwise magnetic field H ₂ in FIG. 6 according to Ampere's law.

磁気モーメント・ベクトル２７ａが元々図６中右回りの方向であった場合には、磁場Ｈ₂の影響を受けて図６中左回りの向きに反転する。また、磁気モーメント・ベクトル２７ａの反転とともに、磁気モーメント・ベクトル２５ａが図６中右回りの向きに反転する。その結果、残留磁気モーメント・ベクトル３０ａが図６中左回りの向きに反転し、安定な状態となる。このとき、残留磁気モーメント・ベクトル３０ａと残留磁気モーメント・ベクトル２９ａとは反平行となる。この状態が、データ“０”の記憶状態となる。 If the magnetic moment vector 27a was originally clockwise direction in FIG. 6, under the influence of the magnetic field H ₂ reverses the direction of counterclockwise in FIG. Further, along with the reversal of the magnetic moment vector 27a, the magnetic moment vector 25a is reversed in the clockwise direction in FIG. As a result, the remanent magnetic moment vector 30a is reversed in the counterclockwise direction in FIG. 6 and becomes stable. At this time, the residual magnetic moment vector 30a and the residual magnetic moment vector 29a are antiparallel. This state is a storage state of data “0”.

メモリセル１０１への上述の書き込み動作について図１を用いて再度説明すると、スタンバイの状態では、ディジット線ＤＬ１〜ＤＬ４と、ビット線ＢＬ１，ＢＬ２と、ワード線ＷＬ１〜ＷＬ４とにＬｏｗの電位が与えられ、グランド線ＶＧＬ１，ＶＧＬ２にＨｉｇｈの電位が与えられている。 The above write operation to the memory cell 101 will be described again with reference to FIG. 1. In the standby state, a low potential is applied to the digit lines DL1 to DL4, the bit lines BL1 and BL2, and the word lines WL1 to WL4. The high potential is applied to the ground lines VGL1 and VGL2.

メモリセル１０１にデータ“１”の書き込みをする場合には、ディジット線ＤＬ１およびワード線ＷＬ１にＨｉｇｈの電位が与えられ、グランド線ＶＧＬ１にＬｏｗの電位が与えられる。また、メモリセル１０１にデータ“０”の書き込みをする場合には、グランド線ＶＧＬ１およびワード線ＷＬ１にＨｉｇｈの電位が与えられ、ディジット線ＤＬ１にＬｏｗの電位が与えられる。データ“１”および“０”の書き込みの際にはメモリセル１０３のトランジスタ１１３もオンするが、グランド線ＶＧＬ２はＨｉｇｈに保たれたままなので、ディジット線ＤＬ１とグランド線ＶＧＬ２との間に電流が流れることはなく、メモリセル１０３にデータが書き込まれることはない。また、メモリセル１０３の上を通るディジット線ＤＬ１（図２におけるディジット線６）には電流が流れるが、ディジット線ＤＬ１は基板２（図２）に対して平行であるため、ディジット線ＤＬ１を流れる電流による磁場は、メモリセル１０３内の磁気トンネル接合素子１２３の磁気モーメント・ベクトルを反転させる方向（基板２に対して垂直な方向）とは異なっている。したがって、非選択のメモリセル１０３に誤った情報が書き込まれることはない。 When data “1” is written to the memory cell 101, a high potential is applied to the digit line DL1 and the word line WL1, and a low potential is applied to the ground line VGL1. Further, when data “0” is written to the memory cell 101, a high potential is applied to the ground line VGL1 and the word line WL1, and a low potential is applied to the digit line DL1. When data “1” and “0” are written, the transistor 113 of the memory cell 103 is also turned on. However, since the ground line VGL2 is kept high, a current flows between the digit line DL1 and the ground line VGL2. There is no flow, and no data is written to the memory cell 103. Further, a current flows through the digit line DL1 (digit line 6 in FIG. 2) passing over the memory cell 103, but the digit line DL1 is parallel to the substrate 2 (FIG. 2), and therefore flows through the digit line DL1. The magnetic field due to the current is different from the direction in which the magnetic moment vector of the magnetic tunnel junction element 123 in the memory cell 103 is inverted (the direction perpendicular to the substrate 2). Accordingly, erroneous information is not written in the non-selected memory cell 103.

図２および図７を参照して、メモリセル１０１の読み出しをする場合には、ディジット線６およびビット線７にＨｉｇｈの電位が与えられ、ｎ型不純物領域５ｂにＬｏｗの電位が与えられる。このとき、ビット線７の電位はディジット線６の電位よりも低い。そして、ゲート電極８ａにＨｉｇｈの電位が与えられる。これにより、トランジスタ１１１がオンし、ディジット線６からコンタクト３ａに電流Ｉ₃が流れ、この電流Ｉ₃が磁気トンネル電流として磁気トンネル接合素子１を通ってビット線７へ流れる。 Referring to FIGS. 2 and 7, when reading data from memory cell 101, High potential is applied to digit line 6 and bit line 7, and Low potential is applied to n-type impurity region 5b. At this time, the potential of the bit line 7 is lower than the potential of the digit line 6. Then, a high potential is applied to the gate electrode 8a. Thereby, the transistor 111 is turned on, a current I ₃ flows from the digit line 6 to the contact 3a, and this current I ₃ flows as a magnetic tunnel current to the bit line 7 through the magnetic tunnel junction element 1.

磁気トンネル接合素子１にデータ“１”が書き込まれている場合には、残留磁気モーメント・ベクトル３０ａと残留磁気モーメント・ベクトル２９ａとは、図５に示すように平行となっている。このため、磁気トンネル接合素子１の磁気トンネル抵抗は小さくなり、ビット線７に流れる電流Ｉ₃は大きくなる。一方、磁気トンネル接合素子１にデータ“０”が書き込まれている場合には、残留磁気モーメント・ベクトル３０ａと残留磁気モーメント・ベクトル２９ａとは、図６に示すように反平行となっている。このため、磁気トンネル接合素子１の磁気トンネル抵抗は大きくなり、電流Ｉ₃は小さくなる。 When data “1” is written in the magnetic tunnel junction element 1, the residual magnetic moment vector 30a and the residual magnetic moment vector 29a are parallel as shown in FIG. For this reason, the magnetic tunnel resistance of the magnetic tunnel junction element 1 decreases, and the current I ₃ flowing through the bit line 7 increases. On the other hand, when data “0” is written in the magnetic tunnel junction element 1, the residual magnetic moment vector 30a and the residual magnetic moment vector 29a are antiparallel as shown in FIG. For this reason, the magnetic tunnel resistance of the magnetic tunnel junction element 1 increases and the current I ₃ decreases.

以上のように、磁気トンネル接合素子１の記憶状態によって電流Ｉ₃は変化するので、この電流Ｉ₃をセンスすることでメモリセル１０１のデータの読み出しが行なわれる。 As described above, since the current I ₃ changes depending on the storage state of the magnetic tunnel junction element 1, the data of the memory cell 101 is read by sensing this current I ₃ .

メモリセル１０１の上述の読み出し動作について図１を用いて再度説明すると、ディジット線ＤＬ１およびビット線ＢＬ１にＨｉｇｈの電位が与えられ、グランド線ＶＧＬ１にＬｏｗの電位が与えられる。そして、ワード線ＷＬ１にＨｉｇｈの電位が与えられる。これにより、トランジスタ１１１がオンし、ディジット線ＤＬ１から磁気トンネル接合素子１２１を通ってビット線ＢＬ１へ磁気トンネル電流が流れる。このとき、メモリセル１０３のトランジスタ１１３もオンするので、ビット線ＢＬ２には、メモリセル１０３の磁気トンネル接合素子１２３の磁気トンネル電流が流れる。したがって、列方向に並んでいるメモリセル１０１，１０３の並列読み出しが可能となる。 The above read operation of the memory cell 101 will be described again with reference to FIG. 1. A high potential is applied to the digit line DL1 and the bit line BL1, and a low potential is applied to the ground line VGL1. Then, a high potential is applied to the word line WL1. Thereby, the transistor 111 is turned on, and a magnetic tunnel current flows from the digit line DL1 through the magnetic tunnel junction element 121 to the bit line BL1. At this time, since the transistor 113 of the memory cell 103 is also turned on, the magnetic tunnel current of the magnetic tunnel junction element 123 of the memory cell 103 flows through the bit line BL2. Therefore, parallel reading of the memory cells 101 and 103 arranged in the column direction is possible.

本実施の形態の磁気記憶装置では、磁気モーメント・ベクトル２７ａと磁気モーメント・ベクトル２５ａとが反強磁性体膜２６により互いに反平行となるように保たれる。これにより、自由磁性体膜３０の残留磁気モーメント・ベクトル３０ａを反転させるためには、磁気モーメント・ベクトル２７ａと磁気モーメント・ベクトル２５ａとの各々を反転させるだけの大きさの磁場が必要となる。したがって、自由磁性体膜３０の残留磁気モーメント・ベクトル３０ａが小さな磁場では反転しなくなるので、誤った情報が磁気記憶装置に書き込まれにくくなる。 In the magnetic memory device of the present embodiment, the magnetic moment vector 27a and the magnetic moment vector 25a are kept antiparallel to each other by the antiferromagnetic material film 26. Thus, in order to invert the residual magnetic moment vector 30a of the free magnetic film 30, a magnetic field having a magnitude sufficient to invert each of the magnetic moment vector 27a and the magnetic moment vector 25a is required. Accordingly, the residual magnetic moment vector 30a of the free magnetic film 30 is not reversed by a small magnetic field, so that erroneous information is not easily written to the magnetic storage device.

本実施の形態の磁気記憶装置においては、自由磁性体膜３０の磁化バランス比Ｍ_brが０＜|Ｍ_br|≦０．１を満たしている。 In the magnetic memory device of the present embodiment, the magnetization balance ratio _Mbr of the free magnetic film 30 satisfies 0 <| _Mbr | ≦ 0.1.

磁化バランス比Ｍ_brの絶対値を０より大きくすることにより、自由磁性体膜３０に残留磁気モーメント・ベクトル３０ａを発生させることができる。また、磁化バランス比Ｍ_brの絶対値を０．１以下とすることにより、磁気モーメント・ベクトル２７ａと磁気モーメント・ベクトル２５ａとが、互いに反平行を保ちながら回転し、残留磁気モーメント・ベクトル３０ａが最終的に磁場方向に向くような動作を実現しやすくなる。 By making the absolute value of the magnetization balance ratio _Mbr greater than 0, the residual magnetic moment vector 30a can be generated in the free magnetic film 30. Further, by setting the absolute value of the magnetization balance ratio _Mbr to 0.1 or less, the magnetic moment vector 27a and the magnetic moment vector 25a rotate while being antiparallel to each other, and the residual magnetic moment vector 30a is It becomes easy to realize an operation that finally faces the direction of the magnetic field.

本実施の形態の磁気記憶装置において、固定磁性体膜２９は強磁性体膜２３と反強磁性体膜２２とを有しており、強磁性体膜２３と反強磁性体膜２２とはコンタクト３ａの径方向に積層されている。 In the magnetic memory device of the present embodiment, the fixed magnetic film 29 has a ferromagnetic film 23 and an antiferromagnetic film 22, and the ferromagnetic film 23 and the antiferromagnetic film 22 are in contact with each other. Laminated in the radial direction 3a.

これにより、強磁性体膜２３の磁気モーメント・ベクトル２３ａが反強磁性体膜２２の磁気モーメント・ベクトルの影響を受けるので、磁気モーメント・ベクトル２３ａの方向を一定方向に固定しやすくなる。 As a result, the magnetic moment vector 23a of the ferromagnetic film 23 is affected by the magnetic moment vector of the antiferromagnetic film 22, so that the direction of the magnetic moment vector 23a can be easily fixed in a fixed direction.

本実施の形態の磁気記憶装置において、固定磁性体膜２９は強磁性体膜２１をさらに有ており、反強磁性体膜２２は強磁性体膜２３と強磁性体膜２１との間に配置されており、強磁性体膜２３と強磁性体膜２１と反強磁性体膜２２とはコンタクト３ａの径方向に積層されている。これにより、磁気モーメント・ベクトル２３ａの方向を一定方向にさらに固定しやすくなる。 In the magnetic memory device of the present embodiment, the fixed magnetic film 29 further includes a ferromagnetic film 21, and the antiferromagnetic film 22 is disposed between the ferromagnetic film 23 and the ferromagnetic film 21. The ferromagnetic film 23, the ferromagnetic film 21, and the antiferromagnetic film 22 are laminated in the radial direction of the contact 3a. This makes it easier to fix the direction of the magnetic moment vector 23a in a fixed direction.

本実施の形態の磁気記憶装置は、ワード線ＷＬ１と、ディジット線６と、ビット線７と、トランジスタ１１１とをさらに備えている。ディジット線６は、ワード線ＷＬ１に平行に配置されており、コンタクト３ａと電気的に接続されている。ビット線７は、ワード線ＷＬ１およびディジット線６と交差して配置されており、固定磁性体膜２９に電気的に接続されている。トランジスタ１１１の一端はコンタクト３ａと電気的に接続されている。トランジスタ１１１のスイッチ動作はワード線ＷＬ１の電位によって制御されている。 The magnetic memory device of this embodiment further includes a word line WL1, a digit line 6, a bit line 7, and a transistor 111. Digit line 6 is arranged in parallel to word line WL1 and is electrically connected to contact 3a. The bit line 7 is disposed so as to intersect the word line WL 1 and the digit line 6, and is electrically connected to the fixed magnetic film 29. One end of the transistor 111 is electrically connected to the contact 3a. The switching operation of the transistor 111 is controlled by the potential of the word line WL1.

これにより、磁場の大きさではなく磁場の方向によってメモリセルの選択および非選択の区別がされるので、非選択のメモリセルには誤った情報が一層書き込まれにくくなる。また、書き込み時にはビット線７がＬｏｗに保たれるので、ビット線７に接続する書き込み電流発生回路などを設ける必要がなく、書き込み時にビット線７に電流を流す必要もない。これにより、磁気記憶装置の占有面積の削減および消費電力の低減を実現することができる。さらに、同じワード線ＷＬ１に電気的に接続されているメモリセル１０１，１０３の情報を並列して読み出すことができる。 As a result, the selection and non-selection of the memory cell are distinguished not by the magnitude of the magnetic field but by the direction of the magnetic field, so that erroneous information is less likely to be written in the non-selected memory cell. Further, since the bit line 7 is kept low at the time of writing, there is no need to provide a write current generating circuit or the like connected to the bit line 7, and it is not necessary to pass a current through the bit line 7 at the time of writing. As a result, it is possible to reduce the area occupied by the magnetic storage device and reduce the power consumption. Furthermore, information in the memory cells 101 and 103 that are electrically connected to the same word line WL1 can be read in parallel.

なお、本発明の磁気記憶装置は、図３および図４に示す磁気トンネル接合素子１を有していればよい。また、図２に示すように、ワード線と、ワード線に平行に配置され、配線と電気的に接続されたディジット線と、ワード線およびディジット線と交差して配置され、固定磁性体膜に電気的に接続されたビット線と、一端が配線と電気的に接続されたスイッチ素子とをさらに備えており、スイッチ素子のスイッチ動作がワード線の電位によって制御されていてもよい。 The magnetic storage device of the present invention only needs to have the magnetic tunnel junction element 1 shown in FIGS. Further, as shown in FIG. 2, a word line, a digit line arranged in parallel to the word line, electrically connected to the wiring, and arranged to cross the word line and the digit line are arranged on the fixed magnetic film. It may further include a bit line electrically connected and a switch element having one end electrically connected to the wiring, and the switch operation of the switch element may be controlled by the potential of the word line.

さらに、本実施の形態においては、自由磁性体膜３０が絶縁膜２４よりも内周側に配置され、固定磁性体膜２９が絶縁膜２４よりも外周側に配置されている場合について示した。しかし、本発明はこのような場合の他、自由磁性体膜が絶縁膜よりも外周側に配置され、固定磁性体膜が絶縁膜よりも内周側に配置されていてもよい。また、固定磁性体膜の残留磁気モーメント・ベクトルの方向は任意である。 Further, in the present embodiment, the case where the free magnetic film 30 is disposed on the inner peripheral side with respect to the insulating film 24 and the fixed magnetic film 29 is disposed on the outer peripheral side with respect to the insulating film 24 has been described. However, in the present invention, in addition to such a case, the free magnetic film may be disposed on the outer peripheral side with respect to the insulating film, and the fixed magnetic film may be disposed on the inner peripheral side with respect to the insulating film. The direction of the residual magnetic moment and vector of the fixed magnetic film is arbitrary.

（実施の形態２）
図８は、本発明の実施の形態２の磁気記憶装置におけるメモリセルアレイの構造の一部を模式的に示す図である。 (Embodiment 2)
FIG. 8 is a diagram schematically showing a part of the structure of the memory cell array in the magnetic memory device according to the second embodiment of the present invention.

図８に示すように、本実施の形態の磁気記憶装置では、基板２としてＳＯＩ（Silicon On Insulator）基板を用いている。すなわち、第２の絶縁膜として埋め込み層３１が基板２内に形成されており、埋め込み層３１の上にシリコン膜３２が形成されている。埋め込み層３１は絶縁膜であり、たとえば酸化シリコンなどよりなっている。シリコン膜３２の表面にトランジスタ１１１および１１２のｎ型不純物領域５ａ，５ｂ，１５ａの各々が形成されている。 As shown in FIG. 8, in the magnetic memory device of this embodiment, an SOI (Silicon On Insulator) substrate is used as the substrate 2. That is, the buried layer 31 is formed in the substrate 2 as the second insulating film, and the silicon film 32 is formed on the buried layer 31. The buried layer 31 is an insulating film and is made of, for example, silicon oxide. N-type impurity regions 5a, 5b, and 15a of transistors 111 and 112 are formed on the surface of silicon film 32, respectively.

なお、これ以外の磁気記憶装置の構成および動作は、図１〜図７に示す実施の形態１の磁気記憶装置の構成および動作とほぼ同様である。よって、同一の部材には同一の符号を付し、その説明を省略する。 Other configurations and operations of the magnetic storage device are substantially the same as those of the magnetic storage device according to the first embodiment shown in FIGS. Therefore, the same reference numerals are assigned to the same members, and descriptions thereof are omitted.

本実施の形態の磁気記憶装置は、絶縁膜である埋め込み層３１と、埋め込み層３１上に形成されたシリコン膜３２とをさらに備えている。トランジスタ１１１は、シリコン膜３２の表面に形成されている。 The magnetic memory device of this embodiment further includes a buried layer 31 that is an insulating film and a silicon film 32 formed on the buried layer 31. The transistor 111 is formed on the surface of the silicon film 32.

本実施の形態の磁気記憶装置によれば、ソフトエラーの発生を抑止することができる。すなわち、メモリセルの形成されている基板２の空乏層にα線が入射して、電子および正孔が基板内に発生しても、電子および正孔はともに埋め込み層３１で遮断される。このため、たとえば基板２表面に形成されたトランジスタ１１１などが、α線により発生した電子によって誤作動することを抑止できる。また、たとえばｎ型不純物領域５ａ，５ｂ，１５ａから電子が基板２の下部へ流出することを埋め込み層３１で抑止することができる。このため、トランジスタ１１１の消費電力を低減することができ、トランジスタ１１１の動作速度を向上することができる。 According to the magnetic storage device of the present embodiment, it is possible to suppress the occurrence of soft errors. That is, even if α rays enter the depletion layer of the substrate 2 where the memory cells are formed and electrons and holes are generated in the substrate, both the electrons and holes are blocked by the buried layer 31. For this reason, for example, the transistor 111 formed on the surface of the substrate 2 can be prevented from malfunctioning due to electrons generated by α rays. Further, for example, the buried layer 31 can prevent electrons from flowing out from the n-type impurity regions 5 a, 5 b, 15 a to the lower portion of the substrate 2. Thus, power consumption of the transistor 111 can be reduced, and the operation speed of the transistor 111 can be improved.

（実施の形態３）
図９は、本発明の実施の形態３の磁気記憶装置におけるメモリセルアレイの構造の一部を模式的に示す図である。 (Embodiment 3)
FIG. 9 is a diagram schematically showing a part of the structure of the memory cell array in the magnetic memory device according to the third embodiment of the present invention.

図９に示すように、本実施の形態の磁気記憶装置では、スイッチ素子としてＦｉｎＦＥＴ（Field Effect Transistor）２０９ａ，２０９ｂが用いられている。ＦｉｎＦＥＴ２０９ａは、一対のソース／ドレイン電極５ｃ，５ｄと、２つのゲート電極２０８ａ，２０８ｂと、ゲート絶縁膜２０８ｃとを備えている。一対のソース／ドレイン電極５ｃ，５ｄと、２つのゲート電極２０８ａ，２０８ｂとは、ともに基板２の表面上に形成されている。ソース／ドレイン電極５ｃとソース／ドレイン電極５ｄとの間に２つのゲート電極２０８ａ，２０８ｂが形成されており、ソース／ドレイン電極５ｃとソース／ドレイン電極５ｄとの間のチャネルとなる領域の周囲に、ゲート絶縁膜２０８ｃが形成されている。ソース／ドレイン電極５ｃはｎ型不純物領域５ａと電気的に接続されており、ソース／ドレイン電極５ｄはｎ型不純物領域５ｂと電気的に接続されている。ゲート電極２０８ａは図９中手前側に形成されており、ゲート電極２０８ｂは図９中向こう側に形成されている。 As shown in FIG. 9, in the magnetic memory device of the present embodiment, FinFET (Field Effect Transistor) 209a and 209b are used as switching elements. The FinFET 209a includes a pair of source / drain electrodes 5c and 5d, two gate electrodes 208a and 208b, and a gate insulating film 208c. The pair of source / drain electrodes 5 c and 5 d and the two gate electrodes 208 a and 208 b are both formed on the surface of the substrate 2. Two gate electrodes 208a and 208b are formed between the source / drain electrode 5c and the source / drain electrode 5d, and around a region to be a channel between the source / drain electrode 5c and the source / drain electrode 5d. A gate insulating film 208c is formed. Source / drain electrode 5c is electrically connected to n-type impurity region 5a, and source / drain electrode 5d is electrically connected to n-type impurity region 5b. The gate electrode 208a is formed on the front side in FIG. 9, and the gate electrode 208b is formed on the other side in FIG.

ＦｉｎＦＥＴ２０９ａは、以下のように動作する。ゲート電極２０８ａに正の電圧が印加されると、ソース／ドレイン電極５ｃとソース／ドレイン電極５ｄとの間の図９中手前側の領域にチャネルが形成され、ソース／ドレイン電極５ｃとソース／ドレイン電極５ｄとの間に電流が流れる。また、ゲート電極２０８ｂに正の電圧が印加されると、ソース／ドレイン電極５ｃとソース／ドレイン電極５ｄとの間の図９中向こう側の領域にチャネルが形成され、ソース／ドレイン電極５ｃとソース／ドレイン電極５ｄとの間に電流が流れる。 The FinFET 209a operates as follows. When a positive voltage is applied to the gate electrode 208a, a channel is formed in the region on the near side in FIG. 9 between the source / drain electrode 5c and the source / drain electrode 5d, and the source / drain electrode 5c and the source / drain electrode are formed. A current flows between the electrode 5d. Further, when a positive voltage is applied to the gate electrode 208b, a channel is formed in the region on the far side in FIG. 9 between the source / drain electrode 5c and the source / drain electrode 5d, and the source / drain electrode 5c and the source / Current flows between the drain electrode 5d.

同様に、ＦｉｎＦＥＴ２０９ｂは、一対のソース／ドレイン電極５ｅ，５ｆと、２つのゲート電極２１８ａ，２１８ｂと、ゲート絶縁膜２１８ｃとを備えている。ソース／ドレイン電極５ｅはｎ型不純物領域５ｂと電気的に接続されており、ソース／ドレイン電極５ｆはｎ型不純物領域１５ａと電気的に接続されている。なお、ＦｉｎＦＥＴ２０９ｂの構成および動作は、ＦｉｎＦＥＴ２０９ａの構成および動作とほぼ同様であるので、その説明を省略する。 Similarly, the FinFET 209b includes a pair of source / drain electrodes 5e and 5f, two gate electrodes 218a and 218b, and a gate insulating film 218c. Source / drain electrode 5e is electrically connected to n-type impurity region 5b, and source / drain electrode 5f is electrically connected to n-type impurity region 15a. Note that the configuration and operation of the FinFET 209b are substantially the same as the configuration and operation of the FinFET 209a, and thus description thereof is omitted.

本実施の形態の磁気記憶装置のスイッチ素子はＦｉｎＦＥＴ２０９ａ，２０９ｂである。 The switch elements of the magnetic memory device of this embodiment are FinFETs 209a and 209b.

ＦｉｎＦＥＴ２０９ａは、２つのゲート電極によって電流を制御するので、チャネルを流れる電流の平均量を低減することができる。電流の平均量が低減すれば、トランジスタの電流のリークが減少する。したがって、トランジスタを流れる電流の量を増やすことができるので、スイッチ素子の単位面積あたりの駆動力が増大する。 Since the FinFET 209a controls the current by two gate electrodes, the average amount of current flowing through the channel can be reduced. If the average amount of current is reduced, the current leakage of the transistor is reduced. Therefore, since the amount of current flowing through the transistor can be increased, the driving force per unit area of the switch element is increased.

（実施の形態４）
図１０は、本発明の実施の形態４の磁気記憶装置におけるメモリセルアレイ内に配置されるメモリセルの構成を示す回路図である。 (Embodiment 4)
FIG. 10 is a circuit diagram showing a configuration of memory cells arranged in the memory cell array in the magnetic memory device according to the fourth embodiment of the present invention.

図１０に示すように、メモリセルアレイ内では、複数のディジット線ＤＬ１，ＤＬ２および複数のグランド線ＶＧＬ１，ＶＧＬ２の各々は行方向（図中横方向）に延びており、複数のビットＢＬ１〜ＢＬ４および複数のワード線ＷＬ１〜ＷＬ４の各々は列方向（図中縦方向）に延びている。複数のディジット線ＤＬ１，ＤＬ２および複数のグランド線ＶＧＬ１，ＶＧＬ２の各々と、複数のビットＢＬ１〜ＢＬ４および複数のワード線ＷＬ１〜ＷＬ４の各々とは、互いに交差するように配置されている。複数のディジット線ＤＬ１，ＤＬ２の各々と複数のワード線ＷＬ１〜ＷＬ４の各々との各交差部近傍に複数のメモリセルの各々が配置されており、それにより複数のメモリセルは行列状に配置されている。 As shown in FIG. 10, in the memory cell array, each of the plurality of digit lines DL1 and DL2 and the plurality of ground lines VGL1 and VGL2 extends in the row direction (lateral direction in the figure), and a plurality of bits BL1 to BL4 and Each of the plurality of word lines WL1 to WL4 extends in the column direction (vertical direction in the figure). Each of the plurality of digit lines DL1, DL2 and the plurality of ground lines VGL1, VGL2 and each of the plurality of bits BL1 to BL4 and the plurality of word lines WL1 to WL4 are arranged so as to cross each other. Each of the plurality of memory cells is arranged in the vicinity of each intersection of each of the plurality of digit lines DL1 and DL2 and each of the plurality of word lines WL1 to WL4, whereby the plurality of memory cells are arranged in a matrix. ing.

複数のメモリセルのうち、メモリセル１４１は、磁気トンネル接合素子１６１と、スイッチ素子としてのトランジスタ１５１とを備えている。ワード線ＷＬ１はトランジスタ１５１のゲートに電気的に接続されており、それにより、トランジスタ１５１のスイッチ動作がワード線ＷＬ１の電位によって制御されている。また、ディジット線ＤＬ１とトランジスタ１５１のソース／ドレインの一方とが端子１７２で電気的に接続されている。また、ディジット線ＤＬ１およびトランジスタ１５１のソース／ドレインの一方と、磁気トンネル接合素子１６１とは図示しない絶縁膜により電気的に絶縁されている。しかし、磁気トンネル接合素子１６１はトンネル電流を流す性質を有しているので、図１０においては、ディジット線ＤＬ１およびトランジスタ１５１のソース／ドレインの一方と、磁気トンネル接合素子１６１とが端子１７３で電気的に接続されているものとして示されている。さらに、磁気トンネル接合素子１６１とビット線ＢＬ１とは端子１７１で電気的に接続されている。 Among the plurality of memory cells, the memory cell 141 includes a magnetic tunnel junction element 161 and a transistor 151 as a switch element. The word line WL1 is electrically connected to the gate of the transistor 151, whereby the switching operation of the transistor 151 is controlled by the potential of the word line WL1. The digit line DL1 and one of the source / drain of the transistor 151 are electrically connected to each other through a terminal 172. The digit line DL1 and one of the source / drain of the transistor 151 and the magnetic tunnel junction element 161 are electrically insulated by an insulating film (not shown). However, since the magnetic tunnel junction element 161 has a property of flowing a tunnel current, in FIG. 10, one of the digit line DL1 and the source / drain of the transistor 151 and the magnetic tunnel junction element 161 are electrically connected at a terminal 173. Are shown as being connected. Further, the magnetic tunnel junction element 161 and the bit line BL1 are electrically connected by a terminal 171.

同様に、メモリセル１４２は、磁気トンネル接合素子１６２とトランジスタ１５２とを備えている。メモリセル１４１の構成とメモリセル１４２の構成とは互いに線対称となっている。また、メモリセル１４１のトランジスタ１５１の他方と、メモリセル１４２のトランジスタ１５２の一方とは、共通の配線により端子１７４においてグランド線ＶＧＬ１に電気的に接続されている。また、メモリセル１４３は、磁気トンネル接合素子１６３と、トランジスタ１５３とを備えている。メモリセル１４１の構成とメモリセル１４３の構成とはほぼ同様となっている。 Similarly, the memory cell 142 includes a magnetic tunnel junction element 162 and a transistor 152. The configuration of the memory cell 141 and the configuration of the memory cell 142 are line-symmetric with each other. The other of the transistors 151 of the memory cell 141 and one of the transistors 152 of the memory cell 142 are electrically connected to the ground line VGL1 at a terminal 174 through a common wiring. The memory cell 143 includes a magnetic tunnel junction element 163 and a transistor 153. The configuration of the memory cell 141 and the configuration of the memory cell 143 are almost the same.

図１１は、本発明の実施の形態４の磁気記憶装置におけるメモリセルアレイの構造の一部を模式的に示す図である。なお、図１１には、図１０のメモリセル１４１とメモリセル１４２とが示されている。 FIG. 11 is a diagram schematically showing a part of the structure of the memory cell array in the magnetic memory device according to the fourth embodiment of the present invention. FIG. 11 shows the memory cell 141 and the memory cell 142 of FIG.

図１１に示すように、本実施の形態の磁気記憶装置では、ビット線２０７および２１７は、ゲート電極８ａおよび１８ａと互いに平行になるように、紙面に垂直な方向に延びている。また、ディジット線２０６は、ゲート電極８ａ，１８ａおよびビット線２０７，２１７と互いに交差するように、図１１中横方向に延びている。ビット線２０７は、磁気トンネル接合素子１の固定磁性体膜２９（図１）と電気的に接続されており、ビット線２１７は、磁気トンネル接合素子１０の固定磁性体膜と電気的に接続されている。 As shown in FIG. 11, in the magnetic memory device of the present embodiment, the bit lines 207 and 217 extend in a direction perpendicular to the paper surface so as to be parallel to the gate electrodes 8a and 18a. The digit line 206 extends in the horizontal direction in FIG. 11 so as to intersect the gate electrodes 8a and 18a and the bit lines 207 and 217. The bit line 207 is electrically connected to the fixed magnetic film 29 (FIG. 1) of the magnetic tunnel junction element 1, and the bit line 217 is electrically connected to the fixed magnetic film of the magnetic tunnel junction element 10. ing.

図１０を参照して、スタンバイの状態では、ディジット線ＤＬ１，ＤＬ２と、ビット線ＢＬ１〜ＢＬ４と、ワード線ＷＬ１〜ＷＬ４とにＬｏｗの電位が与えられ、グランド線ＶＧＬ１，ＶＧＬ２にＨｉｇｈの電位が与えられている。 Referring to FIG. 10, in the standby state, a low potential is applied to digit lines DL1, DL2, bit lines BL1-BL4, and word lines WL1-WL4, and a high potential is applied to ground lines VGL1, VGL2. Is given.

メモリセル１４１にデータ“１”の書き込みをする場合には、ディジット線ＤＬ１およびワード線ＷＬ１にＨｉｇｈの電位が与えられ、グランド線ＶＧＬ１にＬｏｗの電位が与えられる。また、メモリセル１４１にデータ“０”の書き込みをする場合には、グランド線ＶＧＬ１およびワード線ＷＬ１にＨｉｇｈの電位が与えられ、ディジット線ＤＬ１にＬｏｗの電位が与えられる。メモリセル１４１への書き込みの際にはメモリセル１４３のトランジスタ１１３もオンするので、列方向に並んでいるメモリセル１４１，１４３の並列書き込みが可能となる。具体的には、メモリセル１４１の書き込みの際に、ディジット線ＤＬ２にＨｉｇｈの電位を与え、グランド線ＶＧＬ２にＬｏｗの電位を与えることによってメモリセル１４３をデータ“１”の記憶状態にすることができる。また、メモリセル１４１の書き込みの際に、ディジット線ＤＬ２にＬｏｗの電位を与え、グランド線ＶＧＬ２にＨｉｇｈの電位を与えることによってメモリセル１４３をデータ“０”の記憶状態にすることができる。 When data “1” is written to the memory cell 141, a high potential is applied to the digit line DL1 and the word line WL1, and a low potential is applied to the ground line VGL1. Further, when data “0” is written to the memory cell 141, a high potential is applied to the ground line VGL1 and the word line WL1, and a low potential is applied to the digit line DL1. Since the transistor 113 of the memory cell 143 is also turned on when writing to the memory cell 141, parallel writing of the memory cells 141 and 143 arranged in the column direction is possible. Specifically, when writing to the memory cell 141, the memory cell 143 is brought into a storage state of data “1” by applying a high potential to the digit line DL2 and applying a low potential to the ground line VGL2. it can. Further, when the memory cell 141 is written, the memory cell 143 can be put into a storage state of data “0” by applying a low potential to the digit line DL2 and applying a high potential to the ground line VGL2.

メモリセル１４１の読み出しの際には、ディジット線ＤＬ１およびビット線ＢＬ１にＨｉｇｈの電位が与えられ、グランド線ＶＧＬ１にＬｏｗの電位が与えられる。このとき、ビット線ＢＬ１の電位はディジット線ＤＬ１の電位よりも低い。そして、ワード線ＷＬ１にＨｉｇｈの電位が与えられる。これにより、トランジスタ１５１がオンし、ディジット線ＤＬ１から磁気トンネル接合素子１６１を通ってビット線ＢＬ１へ磁気トンネル電流が流れる。メモリセル１４１の読み出しの際にはメモリセル１４３のトランジスタ１５３もオンするが、グランド線ＶＧＬ２がＨｉｇｈに保たれたままなので、磁気トンネル接合素子１６３に電流は流れず、非選択のメモリセル１４３の情報がビット線ＢＬ１から重複して読み出されることはない。 When reading data from the memory cell 141, a high potential is applied to the digit line DL1 and the bit line BL1, and a low potential is applied to the ground line VGL1. At this time, the potential of the bit line BL1 is lower than the potential of the digit line DL1. Then, a high potential is applied to the word line WL1. Thereby, the transistor 151 is turned on, and a magnetic tunnel current flows from the digit line DL1 to the bit line BL1 through the magnetic tunnel junction element 161. When the memory cell 141 is read, the transistor 153 of the memory cell 143 is also turned on. However, since the ground line VGL2 is kept high, no current flows through the magnetic tunnel junction element 163, and the non-selected memory cell 143 Information is not read redundantly from the bit line BL1.

なお、これ以外の磁気記憶装置の構成および動作は、図１〜図７に示す実施の形態１の磁気記憶装置の構成および動作とほぼ同様であるので、同一の部材には同一の符号を付し、その説明を省略する。 The other configurations and operations of the magnetic storage device are substantially the same as the configurations and operations of the magnetic storage device according to the first embodiment shown in FIGS. 1 to 7, and therefore the same members are denoted by the same reference numerals. The description is omitted.

本実施の形態の磁気記憶装置は、ワード線ＷＬ１と、ディジット線２０６と、ビット線２０７と、トランジスタ１５１とをさらに備えている。ビット線２０７は、ワード線ＷＬ１に平行に配置されており、固定磁性体膜２９に電気的に接続されている。ディジット線２０６は、ワード線ＷＬ１およびビット線２０７と交差して配置されており、コンタクト３ａと電気的に接続されている。トランジスタ１５１の一端はコンタクト３ａと電気的に接続されている。トランジスタ１５１のスイッチ動作はワード線ＷＬ１の電位によって制御されている。 The magnetic storage device of this embodiment further includes a word line WL1, a digit line 206, a bit line 207, and a transistor 151. The bit line 207 is disposed in parallel to the word line WL1 and is electrically connected to the fixed magnetic film 29. Digit line 206 is arranged to intersect with word line WL1 and bit line 207, and is electrically connected to contact 3a. One end of the transistor 151 is electrically connected to the contact 3a. The switching operation of the transistor 151 is controlled by the potential of the word line WL1.

これにより、磁場の大きさではなく磁場の方向によってメモリセルの選択および非選択の区別がされるので、非選択のメモリセルには誤った情報が一層書き込まれにくくなる。また、書き込み時にはビット線２０７がＬｏｗに保たれるので、ビット線２０７に接続する書き込み電流発生回路などを設ける必要がなく、書き込み時にビット線２０７に電流を流す必要もない。これにより、磁気記憶装置の占有面積の削減および消費電力の低減を実現することができる。さらに、同じワード線ＷＬ１に電気的に接続されているメモリセル１４１，１４３の情報を並列して読み出すことができる。 As a result, the selection and non-selection of the memory cell are distinguished not by the magnitude of the magnetic field but by the direction of the magnetic field, so that erroneous information is less likely to be written in the non-selected memory cell. Further, since the bit line 207 is kept low at the time of writing, it is not necessary to provide a write current generating circuit or the like connected to the bit line 207, and it is not necessary to pass a current through the bit line 207 at the time of writing. As a result, it is possible to reduce the area occupied by the magnetic storage device and reduce the power consumption. Further, information in the memory cells 141 and 143 that are electrically connected to the same word line WL1 can be read in parallel.

実施の形態１〜４では、磁気トンネル接合素子１が円筒形である場合について示されたが、本発明の磁気トンネル接合素子は円筒形の他、円錐形であってもよい。 In the first to fourth embodiments, the case where the magnetic tunnel junction element 1 is cylindrical has been described. However, the magnetic tunnel junction element of the present invention may be conical instead of cylindrical.

また、実施の形態１〜４では、ＭＲＡＭの半導体装置について説明したが、本発明は半導体装置に限定されるものではなく、広く磁気記憶装置に適用することが可能である。 In the first to fourth embodiments, the MRAM semiconductor device has been described. However, the present invention is not limited to the semiconductor device, and can be widely applied to a magnetic memory device.

以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。 The embodiment disclosed above should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above embodiments but by the scope of claims, and is intended to include all modifications and variations within the scope and meaning equivalent to the scope of claims.

本発明の実施の形態１の磁気記憶装置におけるメモリセルアレイ内に配置されるメモリセルの構成を示す回路図である。1 is a circuit diagram showing a configuration of a memory cell arranged in a memory cell array in a magnetic memory device according to a first embodiment of the present invention. 本発明の実施の形態１の磁気記憶装置におけるメモリセルアレイの構造の一部を模式的に示す図である。2 is a diagram schematically showing a part of the structure of the memory cell array in the magnetic memory device according to the first embodiment of the present invention; FIG. 本発明の実施の形態１における磁気トンネル接合素子の構成を示す平面図である。It is a top view which shows the structure of the magnetic tunnel junction element in Embodiment 1 of this invention. 図３のＩＶ−ＩＶ線に沿った断面図である。FIG. 4 is a cross-sectional view taken along line IV-IV in FIG. 3. 本発明の実施の形態１における磁気記憶装置のデータ“０”の書き込み動作を説明するための模式図である。FIG. 6 is a schematic diagram for explaining a data “0” write operation of the magnetic memory device according to the first embodiment of the present invention; 本発明の実施の形態１における磁気記憶装置のデータ“０”の書き込み動作を説明するための模式図である。FIG. 6 is a schematic diagram for explaining a data “0” write operation of the magnetic memory device according to the first embodiment of the present invention; 本発明の実施の形態１における磁気記憶装置の読み取り動作を説明するための模式図である。FIG. 6 is a schematic diagram for explaining a read operation of the magnetic storage device in the first embodiment of the present invention. 本発明の実施の形態２の磁気記憶装置におけるメモリセルアレイの構造の一部を模式的に示す図である。It is a figure which shows typically a part of structure of the memory cell array in the magnetic memory device of Embodiment 2 of this invention. 本発明の実施の形態３の磁気記憶装置におけるメモリセルアレイの構造の一部を模式的に示す図である。It is a figure which shows typically a part of structure of the memory cell array in the magnetic memory device of Embodiment 3 of this invention. 本発明の実施の形態４の磁気記憶装置におけるメモリセルアレイ内に配置されるメモリセルの構成を示す回路図である。It is a circuit diagram which shows the structure of the memory cell arrange | positioned in the memory cell array in the magnetic memory device of Embodiment 4 of this invention. 本発明の実施の形態４の磁気記憶装置におけるメモリセルアレイの構造の一部を模式的に示す図である。It is a figure which shows typically a part of structure of the memory cell array in the magnetic memory device of Embodiment 4 of this invention.

Explanation of symbols

１，１０磁気トンネル接合素子、２基板、３ａ〜３ｅ，１３ａ〜１３ｃコンタクト、４ａ〜４ｄ，１４ａ，１４ｂ導電層、５ａ，５ｂ，１５ａｎ型不純物領域、５ｃ〜５ｆソース／ドレイン電極、６，１６，２０６ディジット線、７，２０７，２１７ビット線、８ａ，１８ａ，２０８ａ，２０８ｂ，２１８ａ，２１８ｂゲート電極、８ｂ，１８ｂ，２０８ｃ，２１８ｃゲート絶縁膜、９ｐウェル領域、２１，２３，２５，２７強磁性体膜、２１ａ，２３ａ，２５ａ，２７ａ磁気モーメント・ベクトル、２２，２６反強磁性体膜、２４，２８絶縁膜、２９固定磁性体膜、２９ａ，３０ａ残留磁気モーメント・ベクトル、３０自由磁性体膜、３１埋め込み層、３２シリコン膜、１０１〜１０３，１４１〜１４３メモリセル、１１１〜１１３，１５１〜１５３トランジスタ、１２１〜１２３，１６１〜１６３磁気トンネル接合素子、１３１〜１３３，１７１〜１７４端子、２０９ａ，２０９ｂＦｉｎＦＥＴ、ＢＬ１〜ＢＬ４ビット線、ＷＬ１〜ＷＬ４ワード線、ＤＬ１〜ＤＬ４ディジット線、ＶＧＬ１，ＶＧＬ２グランド線。 DESCRIPTION OF SYMBOLS 1,10 Magnetic tunnel junction element, 2 board | substrate, 3a-3e, 13a-13c contact, 4a-4d, 14a, 14b Conductive layer, 5a, 5b, 15a n-type impurity region, 5c-5f Source / drain electrode, 6, 16, 206 digit line, 7, 207, 217 bit line, 8a, 18a, 208a, 208b, 218a, 218b gate electrode, 8b, 18b, 208c, 218c gate insulating film, 9p well region, 21, 23, 25, 27 Ferromagnetic film, 21a, 23a, 25a, 27a Magnetic moment vector, 22, 26 Antiferromagnetic film, 24, 28 Insulating film, 29 Fixed magnetic film, 29a, 30a Residual magnetic moment vector, 30 Free Magnetic film, 31 buried layer, 32 silicon film, 101-103, 141-143 Cell, 111-113, 151-153 transistor, 121-123, 161-163 magnetic tunnel junction element, 131-133, 171-174 terminal, 209a, 209b FinFET, BL1-BL4 bit line, WL1-WL4 word line, DL1 ~ DL4 digit line, VGL1, VGL2 Ground line.

Claims

Wiring and
A free magnetic film covering the outer periphery of the wiring and changing the direction of magnetization according to the direction of the magnetic field;
A fixed magnetic film covering the outer periphery of the wiring and having a fixed magnetization direction;
A first insulating film disposed between the free magnetic film and the fixed magnetic film;
The free magnetic film, the first insulating film, and the fixed magnetic film are stacked in the radial direction of the wiring,
The free magnetic film has a first ferromagnetic film, a first antiferromagnetic film, and a second ferromagnetic film,
The first ferromagnetic film, the first antiferromagnetic film, and the second ferromagnetic film are stacked in a radial direction of the wiring, and the first antiferromagnetic film Is disposed between the first ferromagnetic film and the second ferromagnetic film.

2. The magnetic storage device according to claim 1, wherein a magnetization balance ratio _Mbr of the free magnetic film satisfies 0 <| _Mbr | ≦ 0.1.

The fixed magnetic film includes a third ferromagnetic film and a second antiferromagnetic film, and the third ferromagnetic film and the second antiferromagnetic film are formed on the wiring. The magnetic storage device according to claim 1, wherein the magnetic storage devices are stacked in a radial direction.

The fixed magnetic film further includes a fourth ferromagnetic film,
The second antiferromagnetic film is disposed between the third ferromagnetic film and the fourth ferromagnetic film;
The third ferromagnetic film, the fourth ferromagnetic film, and the second antiferromagnetic film are stacked in a radial direction of the wiring. Magnetic storage device.

A word line,
A digit line disposed in parallel to the word line and electrically connected to the wiring;
A bit line disposed across the word line and the digit line and electrically connected to the fixed magnetic film;
A switch element having one end electrically connected to the wiring;
The magnetic storage device according to claim 1, wherein a switch operation of the switch element is controlled by a potential of the word line.

A word line,
A bit line arranged in parallel to the word line and electrically connected to the fixed magnetic film;
A digit line disposed across the word line and the bit line and electrically connected to the wiring;
A switch element having one end electrically connected to the wiring;
The magnetic storage device according to claim 1, wherein a switch operation of the switch element is controlled by a potential of the word line.

A second insulating film; and a silicon film formed on the second insulating film;
The magnetic storage device according to claim 5, wherein the switch element is formed on a surface of the silicon film.

The magnetic storage device according to claim 5, wherein the switch element is a FinFET.