JP2005217332A - 半導体装置 - Google Patents

Abstract

【課題】 単位面積あたりのオン抵抗を低くしつつ、安定した電流制限を行なうことができる過電流保護（負荷短絡保護）機能を有する半導体装置を提供する。
【解決手段】 複数のセルが並列に接続されて構成される負荷制御用の半導体スイッチ１０１を有する半導体装置において、半導体スイッチ１０１は２つ以上の異なる閾値電圧を有するセルで構成され、半導体スイッチ１０１に大電流が流れた場合、半導体スイッチ１０１の駆動電圧を下げて高い閾値電圧のセルに流れる電流をオフさせ、低い閾値電圧のセルに電流を流すようにした。
【選択図】 図１

Description

この発明は、半導体装置に係り、詳しくは、負荷短絡保護機能を有する半導体装置に関する。

近年、大電流、大電力を扱うパワーＭＯＳトランジスタをはじめとして、過電流保護（負荷短絡保護）機能を有する半導体装置が実用化されている。過電流保護（負荷短絡保護）機能は、負荷短絡等の異常時に半導体装置に流れる電流、即ち、半導体装置の消費電力を抑え、半導体装置が破壊しないようにするものである。
従来、過電流を抑える一般的な方法として、次に示す４つの方法がある。
（ｉ）第１に、図１１に示すように、常に、メインＭＯＳに印加するゲート電圧を低い値に固定する方法。
（ii）第２に、図１２に示すように、メインＭＯＳのドレイン電圧がある値以上になったとき、メインＭＯＳに印加するゲート電圧をある値に下げる方法。
（iii）第３に、図１３に示すように、メインＭＯＳのドレイン電流がある値以上になったとき、メインＭＯＳに印加するゲート電圧をある値に下げる方法。この方法は、例えば、特許文献１の図３などに記載されている。
（iv）第４に、図１４、図１５に示すように、メインＭＯＳのドレイン電流を検出しながら、メインＭＯＳに印加するゲート電圧を制御し、メインＭＯＳのドレイン電流をある値にする方法。この方法は、例えば、特許文献２の図１、図２などに記載されている。

ここで、図１１乃至図１５のメインＭＯＳとして、図１６（ａ）、（ｂ）に示すように、２重拡散型電界効果トランジスタを含むセルを複数並列に配置したものが一般的に用いられている。図１６（ａ）は平面図であり、同図（ｂ）は図１６（ａ）のＩ−Ｉ線に沿う断面図である。図１６（ａ）では、１２セル分しか示されていないが、実際には数千セル以上が形成されている。これらのセル間で各電界効果トランジスタのソース（Ｓ）、ゲート（Ｇ）及びドレイン（Ｄ）がそれぞれ並列に接続されてメインＭＯＳを構成する。

単位面積当たりのオン抵抗を下げるため、セルは年々微細化されてきている。オン抵抗のより小さい構造として、図１７（ａ）、（ｂ）に示すように、ゲート電極を半導体基板内に埋め込んだものが実用化されている。図１７（ａ）は平面図であり、同図（ｂ）は図１７（ａ）のII−II線に沿う断面図である。図１７（ａ）では、１５セル分しか示されていないが、実際には数千セル以上が形成されている。これらのセル間で各電界効果トランジスタのソース（Ｓ）、ゲート（Ｇ）及びドレイン（Ｄ）がそれぞれ並列に接続されてメインＭＯＳを構成する。
このような２重拡散型電界効果トランジスタを用いると、オン抵抗を小さくしつつ、メインＭＯＳのサイズを小さくすることができる。
特開平０９−１３９６３３号公報（図３） 特開２００３−２３２８１６号公報（図１、図２） 特開平１１−２１４５２７号公報

しかしながら、単位面積あたりのオン抵抗の小さい２重拡散型電界効果トランジスタを用いると、以下のようないくつかの問題がある。
第１の問題点は、単位面積当たりの電流駆動能力が向上するため、異常時に大きい電流が流れて発熱量が増大し、このため、制限する電流値をより厳しくコントロールする必要があるのに、電流値のばらつきが大きくなって、コントロールが難しくなる。これは、図１８に示すように、低オン抵抗化により、ゲート電圧に対するドレイン電流の変化が大きくなることに起因している。図１７に示すゲート電極を埋め込んだような構造では、寄生ジャンクションＦＥＴ成分の抵抗（ＰＮ接合の空乏化により、ドレイン電流の流れる経路が狭まり、抵抗値は増大する。）がなくなり、高電流領域まで傾きが一層大きくなってしまう。

これに加えて、図１１から図１３に示すタイプの電流制限方式は、ゲート電圧をある値にコントロールするタイプであり、２重拡散型電界効果トランジスタの閾値電圧のばらつきにより制限電流が大きくばらついてしまう。これに対して、図１４、図１５に示すタイプの電流制限方式では、電流検出を行っているので、閾値電圧のばらつきによる影響は受けない。しかし、図１４に示すタイプの電流制限方式は、図中のゲート電圧を切り替えるスイッチ素子であるＭＯＳ３の閾値電圧の影響を受ける。また、メインＭＯＳとセンスＭＯＳのドレイン−ソース間電圧が同じでないため、電流検出精度は低い。一方、図１５は電流検出精度が高く、回路が発振等を起こさない限り、制限する電流のばらつきは少ない。しかし、オペアンプや駆動回路が必要であるため、回路規模が大きくなってしまう。

第２の問題点は、単位面積あたりのオン抵抗の小さい２重拡散型トランジスタを用い、図１４及び図１５に示すタイプの電流制限方式を採用すると、制限電流が発振しやすいことである。これは、第１の問題点と同じく、ゲート電圧に対するドレイン電流の変化が大きくなることに起因する。制限電流が設定した値でない場合、ゲート電圧をコントロールして、制限電流を設定値にしようとするのであるが、ドレイン電流の変化が大きいため、制限電流が収束しなくなってしまう。
この発明は、上述の事情に鑑みてなされたもので、単位面積あたりのオン抵抗を低くしつつ、安定した電流制限を行なうことができる過電流保護（負荷短絡保護）機能を有する半導体装置を提供することを目的としている。

上記課題を解決するために、請求項１記載の発明は、複数のセルが並列に接続されて構成される負荷制御用の半導体スイッチを有する半導体装置に係り、前記半導体スイッチは２つ以上の異なる閾値電圧を有するセルで構成され、前記半導体スイッチに大電流が流れた場合、前記半導体スイッチの駆動電圧を下げて高い閾値電圧の前記セルに流れる電流をオフさせ、低い閾値電圧の前記セルに電流を流すようにしたことを特徴とする半導体装置。

請求項２記載の発明は、請求項１記載の半導体装置に係り、前記２つ以上の異なる閾値電圧を有するセルにおいて、低い閾値電圧のセル数が全体のセル数の２０％以下であることを特徴としている。

請求項３記載の発明は、請求項１又は２の何れか一に記載の半導体装置に係り、前記低い閾値電圧のセルが分散して配置されていることを特徴としている。

請求項４記載の発明は、半導体装置に係り、電界効果トランジスタを備えたセルを単位とする、２以上の異なる閾値電圧を有する複数のセルを並列に接続して構成された半導体スイッチと、前記半導体スイッチのドレイン−ソース間に接続されたドレイン電流又はドレイン電圧の検出回路、及び前記半導体スイッチのゲートに接続された、前記検出回路で検出されたドレイン電流又はドレイン電圧に基き、前記ゲートに付与する電圧を発生するゲート電圧制御回路を備えた保護回路とを有し、前記半導体スイッチに異常な大電流が流れた場合、前記半導体スイッチのゲート電圧を下げて高い閾値電圧の前記セルに流れる電流をオフさせ、低い閾値電圧の前記セルに電流を流すようにしたことを特徴としている。

請求項５記載の発明は、請求項４記載の半導体装置に係り、前記ゲートに付与する電圧は、前記高い閾値電圧のセルの閾値電圧よりも低く、かつ前記低い閾値電圧のセルの閾値電圧よりも高い範囲に設定されていることを特徴としている。

請求項６記載の発明は、請求項５記載の半導体装置に係り、前記ゲートに付与する電圧は、前記高い閾値電圧のセルの閾値電圧よりも低く、かつ前記電流を流す低い閾値電圧のセルにおいてゲート電圧に対するドレイン電流の変化が小さくなる範囲に設定されていることを特徴としている。

請求項７記載の発明は、請求項６記載の半導体装置に係り、前記高い閾値電圧のセルの閾値電圧よりも低く、かつ前記電流を流す低い閾値電圧のセルにおいてゲート電圧に対するドレイン電流の変化が小さくなる範囲は、前記ゲートに付与する電圧のばらつきの範囲以上となっていることを特徴としている。

この発明の半導体装置の構成によれば、半導体スイッチは、例えば電界効果トランジスタを備えたセルを単位とする、２以上の異なる閾値電圧を有する複数のセルで構成され、半導体スイッチに異常な大電流が流れた時に、半導体スイッチの駆動電圧を下げて高い閾値電圧のセルに流れる電流をオフさせ、低い閾値電圧のセルに電流を流すようにしているため、電流の流れるセルの数を減らすことが出来る。複数のセルが並列に接続されて構成される半導体スイッチは電流の流れるセルの数によって全体として半導体スイッチに流れる電流値が決まるため、電流の流れるセルの数を減らすことにより、例えば低い閾値電圧のセル数を全体のセル数の２０％以下とすることにより、全体として半導体スイッチに流れる電流を低減することが出来る。

また、低い閾値電圧のセルを分散して配置することにより、単位面積あたりの消費電力が上がらないようにすることができ、これにより電界効果トランジスタが熱破壊するのを抑制することができる。
さらに、半導体スイッチのオン抵抗を低くしてゲート電圧に対するドレイン電流の変化が大きくなってきても、駆動電圧（ゲートに付与する電圧）を、高い閾値電圧のセルの閾値電圧よりも低く、かつ低い閾値電圧のセルの閾値電圧よりも高い範囲に設定することにより、さらに好ましくは、高い閾値電圧のセルの閾値電圧よりも低く、かつ電流を流す低い閾値電圧のセルにおいてゲート電圧に対するドレイン電流の変化が小さくなる範囲に設定することにより、安定な電流制御を行うことができる。

また、高い閾値電圧のセルの閾値電圧よりも低く、かつ電流を流す低い閾値電圧のセルにおいてゲート電圧に対するドレイン電流の変化が小さくなる範囲を、保護回路から発生させるゲートに付与する電圧のばらつきの範囲以上にとっているため、保護回路内のゲート電圧制御素子のオン電圧の製造ばらつきによる影響を受けないようにすることができる。

以下、図面を参照してこの発明の実施の形態について説明する。説明は実施例を用いて具体的に行う。

図１（ａ）は、この発明の第１の実施の形態である、過電流保護（負荷短絡保護）機能を有する半導体装置の構成を示す回路構成図である。
この半導体装置は、図１（ａ）に示すように、メインＭＯＳ（半導体スイッチ）１０１と過電流保護回路（負荷短絡保護回路）１０２から構成される。過電流保護（負荷短絡保護）回路１０２では、メインＭＯＳ１０１のゲート−ソース間にダイオード（ゲート電圧制御素子）とＭＯＳトランジスタ（スイッチ素子）が直列に接続されている。即ち、ダイオードのアノードがメインＭＯＳ１０１のゲートに、ダイオードのカソードがＭＯＳトランジスタ（スイッチ素子）のドレイン（Ｄ）に接続され、ＭＯＳトランジスタ（スイッチ素子）のソースがメインＭＯＳ１０１のソース（Ｓ）に接続されている。さらに、メインＭＯＳ１０１のソース−ドレイン間に２つの抵抗（ドレイン電流又はドレイン電圧検出素子）が直列に接続されている。メインＭＯＳ１０１のソース−ドレイン間の電圧を２つの抵抗で分割し、一の分割抵抗の電圧をＭＯＳトランジスタのゲートに印加するようになっている。
なお、メインＭＯＳ１０１と過電流保護回路（負荷短絡保護回路）１０２とは同一の半導体基板に形成してもよいし、それぞれ別々に作成してチップ化し、配線接続により回路構成して一つの半導体装置としてもよい。

次に、図２（ａ）、（ｂ）を参照してメインＭＯＳ１０１の構成について説明する。
図２（ａ）は、メインＭＯＳ１０１全体を示す平面図であり、同図（ｂ）は、同図（ａ）のIII-III線に沿う断面図である。
このメインＭＯＳ１０１は、図２（ａ）に示すように、２重拡散型電界効果トランジスタを含むセル１０３を単位とする複数のセルを縦横に規則正しく配置して構成される。このメインＭＯＳ１０１では、特定のセル１０３でｐ型の不純物拡散領域６ａの不純物濃度を他のセル１０３のｐ型の不純物拡散領域６ｂの不純物濃度よりも低くし、このメインＭＯＳ１０１が２つの閾値電圧を有する複数のセルで構成されるようにしている。

セル１０３に含まれる２重拡散型電界効果トランジスタは、図２（ｂ）に示すように、ｎ+型のシリコンからなる基板１上にｎ-型のシリコンからなるエピタキシャル層２を堆積してなる半導体基板に形成されている。その２重拡散型電界効果トランジスタの構成を以下に説明する。
その２重拡散型電界効果トランジスタにおいては、エピタキシャル層２に格子状に溝３が形成され、その溝３にゲート絶縁膜４を介してゲート電極５が埋め込まれている。ゲート絶縁膜４は、例えばシリコン酸化膜からなり、ゲート電極５は、例えば多結晶シリコンからなる。このようなゲート電極５の構成により、セル１０３間で各電界効果トランジスタのゲート同士が並列に接続される。

格子状のゲート電極５の内側のｎ-型のエピタキシャル層２にはｐ型の不純物拡散領域６ａ、６ｂが形成され、更に、ｐ型の不純物拡散領域６ａ、６ｂの表層であってゲート電極５に沿ってゲート絶縁膜４と接するように、ソースとなるリング状のｎ+型の不純物拡散領域７が形成されている。そして、不純物拡散領域７のリングの穴の部分にｐ型の不純物拡散領域６ａ、６ｂが表出している。
また、エピタキシャル層２の表面に格子状のゲート電極５を被覆するように格子状の層間絶縁膜８が形成されている。その格子状の層間絶縁膜８の内側のエピタキシャル層２の表面に格子状の層間絶縁膜８に沿ってｎ+型の不純物拡散領域７が露出し、その中央部にｐ型の不純物拡散領域６ａ、６ｂが露出している。さらに、その上全面にアルミニウムからなるソース電極９が形成されている。ソース電極９は格子状の層間絶縁膜８を覆い、かつ格子の内側のｎ+型の不純物拡散領域７及びｐ型の不純物拡散領域６ａ、６ｂと接触している。なお、図２（ａ）では、ソース電極９を省略している。このソース電極９により、セル１０３間で各電界効果トランジスタのソース同士が並列に接続される。

ｎ+型の基板１と、ｐ型の不純物拡散領域６ａ、６ｂの下に残っているｎ-型のエピタキシャル層２とがドレインを構成し、このようなドレインの構成により、セル１０３間で各電界効果トランジスタのドレイン同士が並列に接続される。
上記の構成によれば、ｎ+型の不純物拡散領域７とｎ-型のエピタキシャル層２との間のｐ型の不純物拡散領域６ａ、６ｂであって、溝３の側壁にあたるゲート電極５に隣接する領域がチャネル領域となる。ドレイン電流はそのチャネル領域を通って電界効果トランジスタのドレインからソースに縦方向に流れる。

図３は、セル１０３間で各ＭＯＳトランジスタ同士が並列に接続されている構成を示すメインＭＯＳ１０１の回路構成図である。このメインＭＯＳ１０１では、特定のセル１０３内でｐ型の不純物拡散領域６ａの不純物濃度を他よりも低くし、このメインＭＯＳ１０１が２つの閾値電圧のセルで構成されるようにしている。

図４（ａ）は、電界効果トランジスタの閾値電圧の違いに基づいて、複数のセルが適切に配置された一例を示す図である。図４（ａ）では、セル１０３がマトリクス状に配置され、縦の並び及び横の並びにおいてそれぞれ、閾値電圧の高い電界効果トランジスタ（Ｈ）を備えたセルの２つおきに閾値電圧の低い電界効果トランジスタ（Ｌ）を備えたセルが配置されている。この実施形態では、閾値電圧の低い電界効果トランジスタ（Ｌ）を備えたセルを全体の２０％以下とする。
このように、閾値電圧の低い電界効果トランジスタ（Ｌ）を備えたセルを分散して配置することにより、過電流保護（負荷短絡保護）回路１０２が働いて閾値電圧の低い電界効果トランジスタ（Ｌ）だけがオンした場合に単位面積あたりの消費電力が上がらないようにすることができ、これにより電界効果トランジスタ（Ｌ）が熱破壊するのを防止することができる。

次に、図４（ｂ）を参照して、上記した半導体装置のメインＭＯＳ１０１の特性を詳しく説明する。
図４（ｂ）は、上記した半導体装置のメインＭＯＳ１０１の特性を示すグラフである。図４（ｂ）の縦軸は対数目盛で表したドレイン電流Ｉdを示し、横軸は線形目盛で表したゲート電圧Ｖgを示す。
その特性は、図４（ｂ）に示すように、ゲート電圧Ｖgを零から増やしていくと、最初に閾値電圧の低い電界効果トランジスタ（Ｌ）がオンし、ゲート電圧Ｖgを増すにつれてドレイン電流Ｉdが急激に増加していく。さらにゲート電圧Ｖgを増やしていくと、やがて、ゲート電圧Ｖgを増やしてもドレイン電流Ｉdがあまり増加しない領域が現れる。そのドレイン電流の値Ｉd2は閾値電圧の低い電界効果トランジスタ（Ｌ）の数によって決まる。

ゲート電圧Ｖgをさらに増やしていくと、閾値電圧の高い電界効果トランジスタ（Ｈ）がオンし、電界効果トランジスタ（Ｌ）のドレイン電流Ｉd2に電界効果トランジスタ（Ｈ）のドレイン電流Ｉdが加わるようになる。さらに、ゲート電圧Ｖgを増すにつれて電界効果トランジスタ（Ｈ）によるドレイン電流Ｉdが急激に増加していき、さらにゲート電圧Ｖgを増やしていくと、やがて、ゲート電圧Ｖgを増やしてもドレイン電流Ｉdがあまり増加しない領域が現れる。なお、ゲート電圧Ｖgに対してドレイン電流Ｉdの変化が少ない領域のドレイン電流の値Ｉd3は電界効果トランジスタ（Ｌ）のドレイン電流Ｉd2と電界効果トランジスタ（Ｈ）のドレイン電流Ｉdとを合わせたものである。その電界効果トランジスタ（Ｈ）のドレイン電流の値Ｉdは閾値電圧の高い電界効果トランジスタ（Ｈ）の数によって決まる。

このような特性を有するメインＭＯＳ１０１において、図４（ｂ）に示すゲート電圧Ｖgに対してドレイン電流Ｉd2の変化が少ない領域であって閾値電圧の高い電界効果トランジスタ（Ｈ）がオンするまでのゲート電圧Ｖgの範囲に、過電流保護回路（負荷短絡保護回路）１０２のダイオード（ゲート電圧制御素子）のオン電圧の値が入り、かつその範囲がダイオード（ゲート電圧制御素子）のオン電圧の製造ばらつきの範囲以上となるように、電界効果トランジスタ（Ｌ）の閾値電圧と電界効果トランジスタ（Ｈ）の閾値電圧を、それらの製造ばらつきも考慮して設定する。場合により、ゲート電圧Ｖgに対してドレイン電流Ｉd2の変化が少ない領域であって閾値電圧の高い電界効果トランジスタ（Ｈ）がオンするまでの範囲にゲート電圧Ｖgを設定するため、ダイオード（ゲート電圧制御素子）のオン電圧の値及びその製造ばらつきその他のほかに、ＭＯＳトランジスタ（スイッチ素子）のオン時のソース−ドレイン間電圧の値及びその製造ばらつきを考慮してもよい。

このようにすることで、異常時に、メインＭＯＳ１０１内の各電界効果トランジスタの閾値電圧のばらつきや、ダイオード（ゲート電圧制御素子）のオン電圧等、過電流保護（負荷短絡保護）回路１０２内の素子の特性のばらつきの影響を受けずに、確実にメインＭＯＳ１０１のドレイン電流を制限することができる。
さらに、オン抵抗を低くしてＩd／Ｖgの傾斜が立ってきても、ゲート電圧Ｖgの変化に対してドレイン電流Ｉdがほとんど変化しない特性範囲を電流の制御に利用しているため、異常時に、安定な電流制御を行うことができる。
次に、上記のメインＭＯＳ１０１を備えた、図１（ａ）に示す過電流保護（負荷短絡保護）機能を有する半導体装置の動作について、図１（ｂ）を参照して説明する。

図１（ｂ）は、図１（ａ）に示す過電流保護回路（負荷短絡保護回路）を有する半導体装置のＩd−Ｖd特性を示すグラフである。
メインＭＯＳ１０１のドレイン（Ｄ）に負荷と電源電圧Ｖddの電源とを接続し、ゲート（Ｇ）に駆動電圧（Ｖg）を印加する。半導体装置の通常動作時において、図１（ｂ）に示すように、負荷抵抗に基づいて、ドレイン電流Ｉdの値がＩdoになるように設定されているものとする。
この通常動作中に負荷の短絡が生じた場合、メインＭＯＳ１０１のドレイン（Ｄ）に電源電圧Ｖddがかかる。このとき、図１（ａ）に示すように、メインＭＯＳ１０１には大電流が流れようとするが、過電流保護回路（負荷短絡保護回路）１０２の抵抗（ドレイン電流又はドレイン電圧検出素子）がいち早くドレイン電流又はドレイン電圧が異常に高くなったことを検出してＭＯＳトランジスタ（スイッチ素子）をオンさせる。これにより、ダイオード（ゲート電圧制御素子）がオンして、メインＭＯＳ１０１のゲート（Ｇ）の電圧が強制的にダイオード（ゲート電圧制御素子）のオン電圧に固定される。このとき、メインＭＯＳ１０１のゲート（Ｇ）の電圧がこのオン電圧に制限され、このゲート（Ｇ）の電圧に対応して高い閾値電圧のセルに流れる電流がオフし、より低い閾値電圧のセルのみに電流が流れてメインＭＯＳ１０１のドレイン電流が制限される。

このようにして、負荷短絡などによるソース−ドレイン電圧の変動に対して安定な電流制御を行うことができる。
次に、図５乃至図７を参照して上記のメインＭＯＳ１０１を備えた半導体装置の製造方法について説明する。
図５乃至図７は断面図である。
半導体装置の製造方法においては、まず、図５（ａ）に示すように、ｎ+型のシリコンからなる基板１上にｎ-型のシリコンからなるエピタキシャル層２を成長させて形成された半導体基板を準備する。

次いで、図５（ｂ）に示すように、エピタキシャル層２をエッチングして格子状に溝３を形成する。この後、熱酸化により、エピタキシャル層２表面及び溝３の内面にゲート絶縁膜となるシリコン酸化膜４を形成する。次いで、シリコン酸化膜４上に、かつ溝３内に埋め込まれるようにゲート電極となるポリシリコン膜５を形成する。一つの格子が一つのセルを構成する。

次に、図５（ｃ）に示すように、ポリシリコン膜５とシリコン酸化膜４をエッチバックして、或いは、化学機械研磨（ＣＭＰ）して、エピタキシャル層２表面のポリシリコン膜５とシリコン酸化膜４を除去するとともに、溝３内にポリシリコン膜５とシリコン酸化膜４を残し、ゲート絶縁膜４とゲート電極５を形成する。
次に、図６（ａ）に示すように、熱酸化によりエピタキシャル層２表面及び溝３内のポリシリコン膜５表面にシリコン酸化膜１１を形成する。
次いで、図６（ｂ）に示すように、イオン注入によりシリコン酸化膜１１を介してエピタキシャル層２にｐ型不純物ＰLを導入し、ｐ型不純物導入層１２ａを形成する。
次に、図６（ｃ）に示すように、低い閾値電圧のトランジスタを形成するセルをレジスト膜１３で覆う。次いで、イオン注入によりシリコン酸化膜１１を介して高い閾値電圧のトランジスタを形成するセル領域のエピタキシャル層２にｐ型不純物ＰHを導入し、ｐ型不純物ＰLにｐ型不純物ＰHが加わったｐ型不純物導入層１２ｂを形成する。

次いで、図７（ａ）に示すように、加熱処理を行って、ｐ型不純物ＰL、ＰHを拡散させるとともに活性化して、エピタキシャル層２内にｐ型不純物濃度の異なるｐ型不純物拡散領域６ａ、６ｂを形成する。このとき、その深さを溝３の深さよりも浅くする。これにより、ｐ型不純物拡散領域６ａ、６ｂ下に残るエピタキシャル層２と基板１からなるｎ型のドレイン領域が確定する。
次に、シリコン酸化膜１１上に各セルの中心部を覆うようにレジストマスク１３を形成する。次いで、７（ｂ）に示すように、レジストマスク１３に基づいて、イオン注入によりｎ型不純物Ｎをｐ型の不純物拡散領域６ａ、６ｂに導入した後、加熱処理を行い、ソースとなるｎ+型不純物拡散領域７を形成する。このとき、その深さをｐ型不純物拡散領域６ａ、６ｂの深さよりも浅くする。これにより、格子状のゲート電極３に沿ってゲート絶縁膜４に接するソースが形成されるとともに、ソースとドレインの間の領域であってゲート電極３に隣り合うｐ型不純物拡散領域６ａ、６ｂがチャネルとなる。

この後、シリコン酸化膜１１を除去した後、化学気相成長（ＣＶＤ）法などにより新たなシリコン酸化膜を形成し、続いて、パターニングして、７（ｃ）に示すように、ゲート電極５を覆う格子状の層間絶縁膜８を形成する。この格子状の層間絶縁膜８は、リング状のｎ+型不純物拡散領域７とリングの穴の部分のｐ型不純物拡散領域６ａ、６ｂとがエピタキシャル層２の表面に露出するように形成される。
次いで、全面にアルミニウム膜を形成し、パターニングしてソース電極９を形成する。ソース電極９は、格子状の層間絶縁膜８を覆い、かつ格子の内側のｎ+型の不純物拡散領域７及びｐ型不純物拡散領域６ａ、６ｂと接触する。
以上のようにして、スイッチ素子であるメインＭＯＳを有する半導体装置が作成される。

次に、この発明の第２の実施の形態である半導体装置について図面を参照して説明する。
図８（ａ）は、この発明の第２の実施の形態である半導体装置の回路構成について示す回路構成図である。図９（ａ）は、その半導体装置のメインＭＯＳ（半導体スイッチ）の配置を示す平面図である。
第１の実施の形態の回路構成と異なるところは、メインＭＯＳ１１１が図９（ａ）に示すように３種類の閾値電圧（Ｌ，Ｍ，Ｈ）を有する２重拡散型電界効果トランジスタを備えたセルで構成され、縦の並び及び横の並びにおいてそれぞれ、低い閾値電圧の電界効果トランジスタ（Ｌ）を備えたセル、高い閾値電圧の電界効果トランジスタ（Ｈ）を備えたセル、中間の閾値電圧の電界効果トランジスタ（Ｍ）を備えたセル、高い閾値電圧の電界効果トランジスタ（Ｈ）を備えたセルという順序でマトリクス状に配置されていることである。このように、低い閾値電圧を有する電界効果トランジスタ（Ｌ）を備えたセルや、中間の閾値電圧を有する電界効果トランジスタ（Ｍ）を備えたセルを分散して配置することにより、過電流保護回路（負荷短絡保護回路）１１２ａ、１１２ｂが働いて電界効果トランジスタ（Ｌ）や（Ｍ）がオンした場合に単位面積あたりの消費電力が上がらないようにすることができ、これにより電界効果トランジスタ（Ｌ）や（Ｍ）が熱破壊するのを防止することができる。

さらに、半導体装置の回路構成においては、上記メインＭＯＳ１１１の構成に対応して、過電流保護回路（負荷短絡保護回路）１１２ａ、１１２ｂにおいては、ダイオード（ゲート電圧制御素子）とＭＯＳトランジスタ（スイッチ素子）と２つの抵抗（ドレイン電圧検出素子）の組が２系統１１２ａ、１１２ｂ形成されている。それらの組１１２ａ、１１２ｂはそれぞれ、図１（ａ）と同じような接続方法でメインＭＯＳに接続されている。即ち、それらの組１１２ａ、１１２ｂ同士は相互に並列に接続されることになる。そのうち一組１１２ａは、高いゲート電圧を付与し、他の組１１２ｂは低いゲート電圧を付与する。

上記したメインＭＯＳ１１１は、例えば、図１０（ａ）、（ｂ）に示すようにして作成される。図１０（ａ）、（ｂ）では、最終的に、左側から、高い閾値電圧の電界効果トランジスタ（Ｈ）を備えたセル、中間の閾値電圧の電界効果トランジスタ（Ｍ）を備えたセル、高い閾値電圧の電界効果トランジスタ（Ｈ）を備えたセル、低い閾値電圧の電界効果トランジスタ（Ｌ）を備えたセル、高い閾値電圧の電界効果トランジスタ（Ｈ）を備えたセルという順序で配置されるとする。
その作成方法では、イオン注入により全セルのエピタキシャル層２にＰ型不純物ＰLを導入する図６（ｂ）の工程の後、図１０（ａ）に示すように、電界効果トランジスタ（Ｍ）を備えたセルとなる領域、及び電界効果トランジスタ（Ｌ）を備えたセルとなる領域をレジストマスク１４で覆い、イオン注入により全面にＰ型不純物ＰMを導入する。電界効果トランジスタ（Ｈ）を備えたセルのエピタキシャル層２には合わせてｐ型不純物ＰL＋ＰMが導入されたことになる。

次いで、低い閾値電圧の電界効果トランジスタ（Ｌ）を備えたセルとなる領域をレジストマスク１５で覆い、イオン注入により全面にｐ型不純物ＰHを導入する。以上により、電界効果トランジスタ（Ｌ）を備えたセルのエピタキシャル層２にはｐ型不純物ＰLが導入され、電界効果トランジスタ（Ｍ）を備えたセルのエピタキシャル層２には合わせてｐ型不純物ＰL＋ＰMが導入され、電界効果トランジスタ（Ｈ）を備えたセルのエピタキシャル層２には合わせてｐ型不純物ＰL＋ＰM＋ＰHが導入されたｐ型不純物導入層１２ａ、１２ｄ、１２ｅがそれぞれ形成される。
以降、図７（ａ）乃至（ｃ）と同様な工程を経て、３種類の閾値電圧（Ｌ，Ｍ，Ｈ）を有する２重拡散型電界効果トランジスタを備えたセルで構成されたメインＭＯＳ１１１が作成される。

次に、図９（ｂ）に基づいて、上記した半導体装置を構成するメインＭＯＳ１１１の特性を詳しく説明する。図９（ｂ）は、メインＭＯＳ１１１のゲート電圧−ドレイン電流特性を示すグラフである。図９（ｂ）の縦軸は対数目盛で表したドレイン電流Ｉdを示し、横軸は線形目盛で表したゲート電圧Ｖgを示す。
その特性は、図９（ｂ）に示すように、ゲート電圧Ｖgを零から増やしていくと、階段状にドレイン電流が増加するようになっている。これは、閾値電圧の低い電界効果トランジスタ（Ｌ）から、順次中間の閾値電圧の電界効果トランジスタ（Ｍ）、高い閾値電圧の電界効果トランジスタ（Ｈ）がオンしていくため、それにつれて電流の流れるセル数が増加することによる。そして、特定の閾値電圧の電界効果トランジスタがオンして次に高い閾値電圧の電界効果トランジスタがオンするまでに、必ずゲート電圧Ｖgを増やしてもドレイン電流Ｉdがあまり増加しない領域が生ずるようになっている。図９（ｂ）中、最初に現れるそのような領域のドレイン電流の値Ｉdａは、閾値電圧の低い電界効果トランジスタ（Ｌ）のセル数によって決まる。第２段目のドレイン電流の値Ｉdｂは、閾値電圧の低い電界効果トランジスタ（Ｌ）のセル数と、中間の閾値電圧の電界効果トランジスタ（Ｍ）を備えたセル数とによって決まる。第３段目のドレイン電流の値Ｉdｃは、閾値電圧の低い電界効果トランジスタ（Ｌ）のセル数と、中間の閾値電圧の電界効果トランジスタ（Ｍ）を備えたセル数と、高い閾値電圧の電界効果トランジスタ（Ｈ）を備えたセル数とによって決まる。

このような特性を有するメインＭＯＳ１１１において、図９（ｂ）に示すドレイン電流がＩdaとなるゲート電圧Ｖgから閾値電圧の電界効果トランジスタ（Ｍ）がオンするゲート電圧Ｖgまでの範囲に過電流保護回路（負荷短絡保護回路）１１２ａのダイオード（ゲート電圧制御素子）のオン電圧の値が入り、かつその範囲がダイオード（ゲート電圧制御素子）のオン電圧の製造ばらつきの範囲以上となるように、電界効果トランジスタ（Ｌ）の閾値電圧と電界効果トランジスタ（Ｍ）の閾値電圧を、それらの製造ばらつきも考慮して設定する。さらに、ドレイン電流がＩdbとなるゲート電圧Ｖgから電界効果トランジスタ（Ｈ）がオンするゲート電圧Ｖgまでの範囲に過電流保護回路（負荷短絡保護回路）１１２ｂのダイオード（ゲート電圧制御素子）のオン電圧の値が入り、かつその範囲がダイオード（ゲート電圧制御素子）のオン電圧の製造ばらつきの範囲以上となるように、電界効果トランジスタ（Ｍ）の閾値電圧と電界効果トランジスタ（Ｈ）の閾値電圧を、それらの製造ばらつきも考慮して設定する。以上２つの範囲の設定に関し、場合により、ダイオード（ゲート電圧制御素子）のオン電圧の値及びその製造ばらつきのほかに、ＭＯＳトランジスタ（スイッチ素子）のオン時のソース−ドレイン間電圧の値及びその製造ばらつきを考慮してもよい。

このようにすることで、異常時に、メインＭＯＳ１１１の電界効果トランジスタの閾値電圧のばらつきや、ダイオード（ゲート電圧制御素子）のオン電圧等、過電流保護回路（負荷短絡保護回路）１１２ａ、１１２ｂ内の素子の特性のばらつきの影響を受けずに、確実にメインＭＯＳ１１１のドレイン電流を制限することができる。
さらに、オン抵抗を低くしてＩd／Ｖgの傾斜が立ってきても、ゲート電圧Ｖgの変化に対してドレイン電流Ｉdがほとんど変化しない特性範囲を有するため、異常時に、安定な電流制御を行うことができる。
次に、上記のメインＭＯＳ１１１を備えた、図８（ａ）に示す過電流保護（負荷短絡保護）機能を有する半導体装置の動作について、図８（ｂ）を参照して説明する。

図８（ｂ）は、図８（ａ）に示す過電流保護回路（負荷短絡保護回路）を有する半導体装置のＩd−Ｖd特性を示すグラフである。図８（ｂ）の縦軸は対数目盛で表したドレイン電流Ｉdを示し、横軸は線形目盛で表したドレイン電圧Ｖdを示す。
メインＭＯＳ１０１のドレイン（Ｄ）に負荷と電源電圧Ｖddの電源とを接続し、ゲート（Ｇ）に電圧（Ｖg）を印加する。半導体装置の通常動作時において、図８（ｂ）に示すように、負荷抵抗に基づいて、ドレイン電流Ｉdの値がＩdoになるように設定されているものとする。

この半導体装置の通常動作中に負荷の短絡が生じた場合、メインＭＯＳ１１１のドレイン（Ｄ）に電源電圧Ｖddがかかる。このとき、図８（ｂ）に示すように、メインＭＯＳ１１１には大電流が流れようとするが、過電流保護回路（負荷短絡保護回路）１１２ａ又は１１２ｂの抵抗（ドレイン電流又はドレイン電圧検出素子）がいち早くドレイン電流又はドレイン電圧が異常に高くなったことを検出し、ドレイン電流又はドレイン電圧の大きさに対応して過電流保護回路（負荷短絡保護回路）１１２ａ又は１１２ｂの抵抗（ドレイン電流又はドレイン電圧検出素子）のうち何れか一のＭＯＳトランジスタ（スイッチ素子）をオンさせる。

これにより、ダイオード（ゲート電圧制御素子）がオンして、メインＭＯＳ１１１のゲート（Ｇ）の電圧が強制的にダイオード（ゲート電圧制御素子）のオン電圧に固定される。このとき、メインＭＯＳ１１１のゲート（Ｇ）の電圧に対応して高い閾値電圧のセルに流れる電流がオフし、より低い閾値電圧のセルのみに電流が流れてドレイン電流が制限される。
このようにして、負荷短絡などによるソース−ドレイン電圧の異常な変動に対して、よりきめ細かく、かつ安定な電流制御を行うことができる。

比較例

なお、上記この発明の実施の形態に対して、特許文献３に記載の半導体装置がある。
この半導体装置では、入力電圧やドレイン電流の広い範囲までｇm、ｆt等が低下しないようにするため、閾値電圧をそれぞれ異にする同導電型の複数のＭＯＳ型電界効果トランジスタを並列に接続している。すなわち、通常の動作において、低い閾値電圧の電界効果トランジスタだけに電流が流れたり、低い閾値電圧の電界効果トランジスタと高い閾値電圧の電界効果トランジスタにともに電流が流れたり、これらの状態が後先自在に繰り返されるような構成を必要としている。

これに対して、本願発明では、負荷短絡保護回路を有し、半導体スイッチに大電流が流れた場合、半導体スイッチの駆動電圧を下げて高い閾値電圧のセルに流れる電流をオフさせ、低い閾値電圧のセルに電流を流すようにしているため、異常があり、一旦、低い閾値電圧のセルのみに電流が流れた場合、この後駆動電圧が高くなっても、高い閾値電圧のセルにはもはや電流が流せなくなる。
このように、本願発明と特許文献３に記載の半導体装置とは構成や機能を異にする。

以上、この発明の実施の形態を図面により詳述してきたが、具体的な構成はこの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があってもこの発明に含まれる。
例えば、上記実施の形態では、３種類までの異なる閾値電圧を有するセルを備えたメインＭＯＳ（半導体スイッチ）及び対応する保護回路を用いているが、４種類以上の異なる閾値電圧を有するセルを備えたメインＭＯＳ（半導体スイッチ）及び対応する保護回路を用いてもよい。

また、この発明の実施の形態の半導体装置の保護回路として、図１２に類似のものを用いているが、図１３乃至１５に類似のものを用いてもよい。
また、閾値電圧の異なる電界効果トランジスタを作成するため、チャネルの不純物濃度を調整しているが、ゲート絶縁膜の膜厚を調整してもよいし、その他その目的を達成し得るすべての調整方法を含む。

同図（ａ）は、この発明の第１の実施の形態である、過電流保護（負荷短絡保護）機能を有する半導体装置の構成を示す回路構成図である。同図（ｂ）は、同じく、図１（ａ）に示す過電流保護回路（負荷短絡保護回路）を有する半導体装置のＩd−Ｖd特性を示すグラフである。 同図（ａ）は、この発明の第１の実施の形態であるメインＭＯＳ（半導体スイッチ）全体を示す平面図であり、同図（ｂ）は、同図（ａ）のIII-III線に沿う断面図である。 同図は、この発明の第１の実施の形態である、セル間で各絶縁ゲート型電界効果トランジスタ同士が並列に接続されている構成を示すメインＭＯＳ（半導体スイッチ）の回路構成図である。 同図（ａ）は、この発明の第１の実施の形態である、セルを構成する絶縁ゲート型電界効果トランジスタの閾値電圧の違いに基づいて、複数のセルが適切に配置された一例を示す図である。同図（ｂ）は、同じく、同図（ａ）のようにセルが配置されたメインＭＯＳ１０１の特性を示すグラフである。 同図（ａ）乃至（ｃ）は、この発明の第１の実施の形態である、メインＭＯＳ（半導体スイッチ）を備えた半導体装置の製造方法について説明する断面図（その１）である。 同図（ａ）乃至（ｃ）は、この発明の第１の実施の形態である、メインＭＯＳ（半導体スイッチ）を備えた半導体装置の製造方法について説明する断面図（その２）である。 同図（ａ）乃至（ｃ）は、この発明の第１の実施の形態である、メインＭＯＳ（半導体スイッチ）を備えた半導体装置の製造方法について説明する断面図（その３）である。 同図（ａ）は、この発明の第２の実施の形態である半導体装置の回路構成について示す回路構成図である。同図（ｂ）は、同じく、同図（ａ）に示す過電流保護回路（負荷短絡保護回路）を有する半導体装置のＩd−Ｖd特性を示すグラフである。 同図（ａ）は、この発明の第２の実施の形態である半導体装置のメインＭＯＳ（半導体スイッチ）の配置を示す平面図である。同図（ｂ）は、同じく、メインＭＯＳのゲート電圧−ドレイン電流特性を示すグラフである。 同図（ａ）乃至（ｃ）は、この発明の第２の実施の形態である、メインＭＯＳを備えた半導体装置の製造方法について説明する断面図である。 従来例である、第１の過電流保護（負荷短絡保護）機能を有する半導体装置の構成を示す回路構成図である。 従来例である、第２の過電流保護（負荷短絡保護）機能を有する半導体装置の構成を示す回路構成図である。 従来例である、第３の過電流保護（負荷短絡保護）機能を有する半導体装置の構成を示す回路構成図である。 従来例である、第４の過電流保護（負荷短絡保護）機能を有する半導体装置の構成を示す回路構成図である。 従来例である、第５の過電流保護（負荷短絡保護）機能を有する半導体装置の構成を示す回路構成図である。 同図（ａ）は、従来例であるメインＭＯＳ（半導体スイッチ）全体を示す平面図であり、同図（ｂ）は、同じく、同図（ａ）のI-I線に沿う断面図である。 同図（ａ）は、従来例であるメインＭＯＳ（半導体スイッチ）全体を示す平面図であり、同図（ｂ）は、同じく、同図（ａ）のII-II線に沿う断面図である。 同図は、低オン抵抗化したメインＭＯＳ（半導体スイッチ）の、ゲート電圧に対するドレイン電流の特性を示すグラフである。

符号の説明

１ 基板
２ エピタキシャル層
３ 溝
４ ゲート絶縁膜
５ ゲート電極
６ａ、６ｂ ｐ型不純物拡散領域
７ ｎ+型不純物拡散領域
８ 層間絶縁膜
９ ソース電極
１２ａ乃至１２ｅ ｐ型不純物導入層
１０１、１１１ メインＭＯＳ（半導体スイッチ）
１０２、１１２ａ、１１２ｂ 過電流保護回路（負荷短絡保護回路）
１０３ セル

Claims (7)

1. 複数のセルが並列に接続されて構成される負荷制御用の半導体スイッチを有する半導体装置であって、
   前記半導体スイッチは２以上の異なる閾値電圧を有する複数のセルで構成され、前記半導体スイッチに大電流が流れた場合、前記半導体スイッチの駆動電圧を下げて高い閾値電圧の前記セルに流れる電流をオフさせ、低い閾値電圧の前記セルに電流を流すようにしたことを特徴とする半導体装置。
2. 前記２つ以上の異なる閾値電圧を有するセルにおいて、低い閾値電圧のセル数が全体のセル数の５％以上２０％以下であることを特徴とする請求項１記載の半導体装置。
3. 前記低い閾値電圧のセルが分散して配置されていることを特徴とする請求項１又は２の何れか一に記載の半導体装置。
4. 電界効果トランジスタを備えたセルを単位とする、２以上の異なる閾値電圧を有する複数のセルが並列に接続して構成された半導体スイッチと、
   前記半導体スイッチのドレイン−ソース間に接続されたドレイン電流又はドレイン電圧の検出回路、及び前記半導体スイッチのゲートに接続された、前記検出回路で検出されたドレイン電流又はドレイン電圧に基づき、前記ゲートに付与する電圧を発生するゲート電圧制御回路を備えた保護回路とを有し、
   前記半導体スイッチに異常な大電流が流れた場合、前記半導体スイッチのゲート電圧を下げて高い閾値電圧の前記セルに流れる電流をオフさせ、低い閾値電圧の前記セルに電流を流すようにしたことを特徴とする半導体装置。
5. 前記ゲートに付与する電圧は、前記高い閾値電圧のセルの閾値電圧よりも低く、かつ前記低い閾値電圧のセルの閾値電圧よりも高い範囲に設定されていることを特徴とする請求項４記載の半導体装置。
6. 前記ゲートに付与する電圧は、前記高い閾値電圧のセルの閾値電圧よりも低く、かつ前記電流を流す低い閾値電圧のセルにおいてゲート電圧に対するドレイン電流の変化が小さくなる範囲に設定されていることを特徴とする請求項４記載の半導体装置。
7. 前記高い閾値電圧のセルの閾値電圧よりも低く、かつ前記電流を流す低い閾値電圧のセルにおいてゲート電圧に対するドレイン電流の変化が小さくなる範囲は、前記ゲートに付与する電圧のばらつきの範囲以上となっていることを特徴とする請求項６記載の半導体装置。
   

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