JP2005216891A

JP2005216891A - Semiconductor device and its manufacturing method

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Publication number: JP2005216891A
Application number: JP2004017934A
Authority: JP
Inventors: Yoshihiro Tomita; 至洋冨田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-01-27
Filing date: 2004-01-27
Publication date: 2005-08-11

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable reducible in size including the thickness direction even in such a structure as stacking a plurality of semiconductor elements, and to provide its manufacturing method. <P>SOLUTION: The semiconductor device comprises a plurality of semiconductor elements 2 and 10 to be stacked, a base substrate 1 for flip-chip connecting a bump electrode 3 formed on the semiconductor element 2 at a lowermost stage, an external terminal 4 provided on the base substrate 1, a terminal wiring board 5 stacked on the base substrate 1 and having wiring 6 connected with the external terminal 4, and at least one wiring board 8 mounted on the surface of a lower stage semiconductor element 2 opposite to the surface for forming the bump electrode 3 and flip-chip connecting a part of bump electrodes 11 formed on an adjacent upper stage semiconductor element 10. In the semiconductor device, remaining bump electrodes 11 formed on the upper stage semiconductor element 10 are connected directly with the wiring 6 of the terminal wiring board 5. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体装置及びその製造方法に係る発明であって、特に、複数の半導体素子が積層される構造及びその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, and particularly to a structure in which a plurality of semiconductor elements are stacked and a manufacturing method thereof.

近年、半導体装置のパッケージは、容積の小型化が求められている。その１つの手法として、マルチチップモジュール手法がある。このマルチチップモジュール手法は、複数の半導体素子を積層してパッケージする手法である。具体的に説明すると、まずベース基板上には複数の配線基板が積層され、ベース基板に設けられた外部端子と、配線基板の配線とが接続されている。配線基板上には、２段の半導体素子が積層されている。積層される半導体素子は、出力端子が形成されている面（能動面）が上面となるように載置されている。配線基板と下段の半導体素子、下段の半導体素子と上段の半導体素子とはそれぞれ接着剤で固定されている。 In recent years, semiconductor device packages are required to have a smaller volume. One technique is a multichip module technique. This multi-chip module technique is a technique in which a plurality of semiconductor elements are stacked and packaged. Specifically, first, a plurality of wiring boards are stacked on the base board, and external terminals provided on the base board are connected to wirings of the wiring board. Two-stage semiconductor elements are stacked on the wiring board. The stacked semiconductor elements are placed so that the surface (active surface) on which the output terminals are formed is the upper surface. The wiring board and the lower semiconductor element, and the lower semiconductor element and the upper semiconductor element are each fixed with an adhesive.

そして、各段の半導体素子の出力端子と配線基板の配線とは、ワイヤボンディングで接続されている。ワイヤボンディング後に、配線基板及び半導体素子の上面を封止材で覆って最終的な半導体装置のパッケージとなる。上述した各段の半導体素子に設けられた出力端子と配線基板の配線とをワイヤボンディングする場合、ワイヤの密度が高くなり、モールド時のワイヤ流れにより隣接するワイヤ同士がショートすることがあった。 The output terminals of the semiconductor elements at each stage and the wiring of the wiring board are connected by wire bonding. After the wire bonding, the upper surface of the wiring substrate and the semiconductor element is covered with a sealing material to form a final semiconductor device package. When wire bonding is performed between the output terminals provided in the above-described semiconductor elements and the wiring of the wiring board, the density of the wires increases, and the adjacent wires may be short-circuited due to the wire flow during molding.

ワイヤ同士のショートを回避するために、特許文献１に示すような半導体素子の積層構造が考えられた。特許文献１では、積層する半導体素子を出力端子が形成されている部分を下面になるように載置する。つまり、半導体素子の出力端子にバンプ電極を設けて、このバンプ電極を配線基板に直接接続する。また、下段の半導体素子の上面に配線基板を設け、この配線基板と上段の半導体素子のバンプ電極とを直接接続する。なお、下段の半導体素子の上面に設けられた配線基板は、ワイヤボンディングにより外部端子と接続されている。 In order to avoid short-circuiting between wires, a laminated structure of semiconductor elements as shown in Patent Document 1 has been considered. In Patent Document 1, a semiconductor element to be stacked is placed so that a portion where an output terminal is formed is a lower surface. That is, a bump electrode is provided at the output terminal of the semiconductor element, and this bump electrode is directly connected to the wiring board. Further, a wiring board is provided on the upper surface of the lower semiconductor element, and this wiring board and the bump electrode of the upper semiconductor element are directly connected. The wiring board provided on the upper surface of the lower semiconductor element is connected to an external terminal by wire bonding.

特開２００１−２２３３２６号公報JP 2001-223326 A

背景技術で説明した従来の半導体装置では、配線基板上に半導体素子を単に積み上げた構造である。そのため、半導体素子を積み上げる方向（厚み方向）には、半導体装置のパッケージを小型化することは困難であった。 The conventional semiconductor device described in the background art has a structure in which semiconductor elements are simply stacked on a wiring board. For this reason, it is difficult to reduce the size of the package of the semiconductor device in the direction in which the semiconductor elements are stacked (thickness direction).

また、特許文献１では、上段の半導体素子にワイヤボンディングを行わないため、若干厚み方向に半導体装置のパッケージを小型化することが可能であるが、特許文献１でも、配線基板上に半導体素子を単に積み上げる構造自体は変わらないため、厚み方向の小型化には限界があった。 Further, in Patent Document 1, since the upper semiconductor element is not wire-bonded, the package of the semiconductor device can be slightly downsized in the thickness direction. However, even in Patent Document 1, the semiconductor element is mounted on the wiring board. There is a limit to downsizing in the thickness direction because the structure of the stacking is not changed.

そこで、本発明は、複数の半導体素子を積層する構造であっても、厚み方向を含め小型化が可能な半導体装置及びその製造方法を提供することを目的とする。 In view of the above, an object of the present invention is to provide a semiconductor device that can be reduced in size including the thickness direction, and a method of manufacturing the same, even in a structure in which a plurality of semiconductor elements are stacked.

本発明に係る解決手段は、積層される複数の半導体素子と、最下段の半導体素子に形成されるバンプ電極がフリップチップ接続するベース基板と、ベース基板に設けられる外部端子と、ベース基板上に積層され、外部端子と接続される配線を有する端子配線基板と、下段の半導体素子のバンプ電極が形成される面と反対側の面上に載置され、隣接する上段の半導体素子に形成されるバンプ電極の一部がフリップチップ接続する少なくとも１つの配線基板とを備え、上段の半導体素子に形成されるバンプ電極の残りは、端子配線基板の配線と直接接続されている。 The solution according to the present invention includes a plurality of semiconductor elements to be stacked, a base substrate to which a bump electrode formed on the lowermost semiconductor element is flip-chip connected, an external terminal provided on the base substrate, and a base substrate. A terminal wiring board having wirings that are stacked and connected to external terminals and a surface of the lower semiconductor element opposite to the surface on which the bump electrodes are formed are mounted on the adjacent upper semiconductor element. A part of the bump electrode includes at least one wiring board to be flip-chip connected, and the remaining bump electrode formed in the upper semiconductor element is directly connected to the wiring of the terminal wiring board.

本発明に記載の半導体装置は、積層される複数の半導体素子と、最下段の半導体素子に形成されるバンプ電極がフリップチップ接続するベース基板と、ベース基板に設けられる外部端子と、ベース基板上に積層され、外部端子と接続される配線を有する端子配線基板と、下段の半導体素子のバンプ電極が形成される面と反対側の面上に載置され、隣接する上段の半導体素子に形成されるバンプ電極の一部がフリップチップ接続する少なくとも１つの配線基板とを備え、上段の半導体素子に形成されるバンプ電極の残りは、端子配線基板の配線と直接接続されているので、半導体装置を小型化することが可能であり、特に半導体素子の積層方向（厚み方向）について小型化することができる効果がある。 A semiconductor device according to the present invention includes a plurality of stacked semiconductor elements, a base substrate to which a bump electrode formed on the lowermost semiconductor element is flip-chip connected, an external terminal provided on the base substrate, and a base substrate Is mounted on the surface opposite to the surface on which the bump electrode of the lower semiconductor element is formed, and is formed on the adjacent upper semiconductor element. A part of the bump electrode to be flip-chip connected, and the remainder of the bump electrode formed in the upper semiconductor element is directly connected to the wiring of the terminal wiring board. The size can be reduced, and in particular, there is an effect that the size can be reduced in the stacking direction (thickness direction) of the semiconductor elements.

（実施の形態１）
図１に、本実施の形態に係る半導体装置の断面図を示す。図１に示す断面図では、ベース基板１上に最下段の半導体素子２が積層されている。この半導体素子２は、バンプ電極３が形成される面を下にしてベース基板１と接続されている。つまり、半導体素子２は、バンプ電極３を介してベース基板１の配線にフリップチップ接続されている。ベース基板１には、半導体素子２が積層される面と反対側の面に外部端子４が形成されている。 (Embodiment 1)
FIG. 1 shows a cross-sectional view of the semiconductor device according to the present embodiment. In the cross-sectional view shown in FIG. 1, a lowermost semiconductor element 2 is stacked on a base substrate 1. The semiconductor element 2 is connected to the base substrate 1 with the surface on which the bump electrode 3 is formed facing down. That is, the semiconductor element 2 is flip-chip connected to the wiring of the base substrate 1 via the bump electrode 3. External terminals 4 are formed on the base substrate 1 on the surface opposite to the surface on which the semiconductor elements 2 are stacked.

ベース基板１上には、半導体素子２以外に基板が積層されている。当該基板のことを、以下では端子配線基板５と呼ぶ。図１では、半導体素子２の両側に２層の端子配線基板５が積層されている。この２層の端子配線基板５には、必要な配線６が設けられており、各層の配線はスルーホール７を介して接続されている。また、下層の端子配線基板５に設けられた配線６は、ベース基板１に設けられたスルーホール７を介して外部端子４と接続されている。 A substrate is stacked on the base substrate 1 in addition to the semiconductor element 2. Hereinafter, the substrate is referred to as a terminal wiring substrate 5. In FIG. 1, two layers of terminal wiring boards 5 are laminated on both sides of the semiconductor element 2. Necessary wiring 6 is provided on the two-layer terminal wiring board 5, and the wiring of each layer is connected through a through hole 7. Further, the wiring 6 provided on the lower terminal wiring board 5 is connected to the external terminal 4 through the through hole 7 provided in the base board 1.

次に、半導体素子２上の所定の位置には、配線基板８が載置されている。なお、半導体素子２と配線基板８は、必ずしも接着されている必要はない。この配線基板８はフィルム状の基板（例えば、ポリイミド基板）であり、半導体素子２と接する面と反対側の面に配線９が設けられている。配線基板８上には、上段の半導体素子１０が積層されている。この半導体素子１０は、バンプ電極１１が形成される面を下にして配線基板８と接続されている。つまり、半導体素子１０は、バンプ電極１１を介して配線基板８の配線９にフリップチップ接続されている。配線基板８の配線９とフリップチップ接続されるバンプ電極１１は、半導体素子１０に形成されるバンプ電極１１の一部である。 Next, the wiring board 8 is placed at a predetermined position on the semiconductor element 2. The semiconductor element 2 and the wiring board 8 do not necessarily have to be bonded. The wiring substrate 8 is a film-like substrate (for example, a polyimide substrate), and the wiring 9 is provided on the surface opposite to the surface in contact with the semiconductor element 2. An upper semiconductor element 10 is stacked on the wiring board 8. The semiconductor element 10 is connected to the wiring board 8 with the surface on which the bump electrode 11 is formed facing down. That is, the semiconductor element 10 is flip-chip connected to the wiring 9 of the wiring substrate 8 via the bump electrode 11. The bump electrode 11 that is flip-chip connected to the wiring 9 of the wiring substrate 8 is a part of the bump electrode 11 formed on the semiconductor element 10.

残りのバンプ電極１１は、上段の端子配線基板５の配線６と直接接続されている。これにより、半導体素子１０は、外部端子４と電気的に接続される。なお、図１では示されていないが、半導体素子２と外部端子４も電気的に接続されている。さらに、本実施の形態に係る半導体装置では、ベース基板１上に積層された半導体素子２，１０に、封止樹脂１２を注入し封止している。 The remaining bump electrodes 11 are directly connected to the wiring 6 of the upper terminal wiring board 5. Thereby, the semiconductor element 10 is electrically connected to the external terminal 4. Although not shown in FIG. 1, the semiconductor element 2 and the external terminal 4 are also electrically connected. Further, in the semiconductor device according to the present embodiment, the sealing resin 12 is injected into the semiconductor elements 2 and 10 stacked on the base substrate 1 and sealed.

図１を見ると、本実施の形態に係る半導体装置は、ベース基板１上に積層される端子配線基板５の間に半導体素子２，１０を積層する領域が設けられ、この領域のベース基板１上に半導体素子２，１０が積層される構造である。従来の半導体装置であれば、端子配線基板５や配線基板８を含む基板がベース基板１上に複数積層された上に、さらに複数の半導体素子２，１０が積層される構造であった。そのため、従来の半導体装置では、厚み方向（積層方向）には、小型化ができなかった。しかし、本実施の形態では、配線基板８を半導体素子２と半導体素子１０との間に挟み込むことで、端子配線基板５の間に半導体素子２，１０を積層する領域を確保し、当該領域に半導体素子２，１０を積層して半導体装置の厚み方向を小型化している。 Referring to FIG. 1, the semiconductor device according to the present embodiment is provided with a region in which semiconductor elements 2 and 10 are stacked between terminal wiring substrates 5 stacked on a base substrate 1, and the base substrate 1 in this region is provided. In this structure, semiconductor elements 2 and 10 are stacked. The conventional semiconductor device has a structure in which a plurality of substrates including the terminal wiring substrate 5 and the wiring substrate 8 are stacked on the base substrate 1 and a plurality of semiconductor elements 2 and 10 are further stacked. For this reason, the conventional semiconductor device cannot be downsized in the thickness direction (stacking direction). However, in the present embodiment, by sandwiching the wiring substrate 8 between the semiconductor element 2 and the semiconductor element 10, a region for stacking the semiconductor elements 2 and 10 is secured between the terminal wiring substrates 5, and in this region The semiconductor elements 2 and 10 are stacked to reduce the thickness direction of the semiconductor device.

また、図１に示す本実施の形態では、半導体素子２（下段）のチップサイズより大きい半導体素子１０（上段）がバンプ電極１１を介して端子配線基板５の配線６と直接接続している。このように、半導体素子１０（上段）のチップサイズを半導体素子２（下段）のチップサイズより大きくすることで、半導体素子１０（上段）のバンプ電極１１を端子配線基板５の配線６に容易に接続することができる。 In the present embodiment shown in FIG. 1, the semiconductor element 10 (upper stage) larger than the chip size of the semiconductor element 2 (lower stage) is directly connected to the wiring 6 of the terminal wiring board 5 via the bump electrode 11. As described above, by making the chip size of the semiconductor element 10 (upper stage) larger than the chip size of the semiconductor element 2 (lower stage), the bump electrodes 11 of the semiconductor element 10 (upper stage) can be easily formed on the wiring 6 of the terminal wiring board 5. Can be connected.

なお、図１に示す半導体装置では、２段の半導体素子２，１０が積層される構造である。しかし、本発明に係る半導体装置では、積層される半導体素子は２段に限られず、３段以上の半導体素子が積層される構造であっても良い。 Note that the semiconductor device shown in FIG. 1 has a structure in which two-stage semiconductor elements 2 and 10 are stacked. However, in the semiconductor device according to the present invention, the number of stacked semiconductor elements is not limited to two, and a structure in which three or more stages of semiconductor elements are stacked may be employed.

次に、本実施の形態に係る半導体装置の製造方法について説明する。製造方法の工程順に半導体装置の断面図を図２に示す。まず、図２（ａ）では、ベース基板１の下側に外部端子４が形成され、ベース基板１の上側に外部端子４と接続される配線６を有する端子配線基板５が設けられている。さらに、図２（ａ）に示すベース基板１上には、最下段の半導体素子２がバンプ電極３を介してフリップチップ接続される。 Next, a method for manufacturing a semiconductor device according to the present embodiment will be described. A cross-sectional view of the semiconductor device is shown in FIG. 2 in the order of the manufacturing method. First, in FIG. 2A, the external terminal 4 is formed on the lower side of the base substrate 1, and the terminal wiring substrate 5 having the wiring 6 connected to the external terminal 4 is provided on the upper side of the base substrate 1. Further, the lowermost semiconductor element 2 is flip-chip connected to the base substrate 1 shown in FIG.

次に、図２（ｂ）では、最下段の半導体素子２のバンプ電極３が形成される面と反対側の面に配線基板８を載置する。本実施の形態では、配線基板８にフィルム状の基板が用いられ、半導体素子２の上面に接着剤で貼り付けられる。そして、図２（ｃ）では、載置された配線基板８の配線９に、上段の半導体素子１０に形成されるバンプ電極１１の一部がフリップチップ接続し、同時に、上段の半導体素子１０に形成されるバンプ電極１１の残りが、端子配線基板５の配線６に直接接続している。これにより、上段の半導体素子１０を最下段の半導体素子２上に固定し、且つ半導体素子１０と外部端子４とを電気的に接続することができる。また、図２（ｃ）からも分かるように、配線基板８に設けられた配線９と端子配線基板５の配線６とが同一面上になるように、積層される端子配線基板５の高さが調整されている。これにより、バンプ電極１１が配線基板８に設けられた配線９と端子配線基板５の配線６に同時に接続することができ、工程数を削減することができる。 Next, in FIG. 2B, the wiring substrate 8 is placed on the surface opposite to the surface on which the bump electrodes 3 of the lowermost semiconductor element 2 are formed. In the present embodiment, a film-like substrate is used as the wiring substrate 8 and is attached to the upper surface of the semiconductor element 2 with an adhesive. In FIG. 2C, a part of the bump electrode 11 formed on the upper semiconductor element 10 is flip-chip connected to the wiring 9 of the mounted wiring board 8, and simultaneously, the upper semiconductor element 10 is connected to the upper semiconductor element 10. The remaining bump electrodes 11 to be formed are directly connected to the wiring 6 of the terminal wiring board 5. Thus, the upper semiconductor element 10 can be fixed on the lowermost semiconductor element 2 and the semiconductor element 10 and the external terminal 4 can be electrically connected. Further, as can be seen from FIG. 2C, the height of the terminal wiring board 5 to be laminated so that the wiring 9 provided on the wiring board 8 and the wiring 6 of the terminal wiring board 5 are on the same plane. Has been adjusted. Thereby, the bump electrode 11 can be simultaneously connected to the wiring 9 provided on the wiring substrate 8 and the wiring 6 of the terminal wiring substrate 5, and the number of processes can be reduced.

次に、図２（ｄ）では、ベース基板１上に積層された複数の半導体素子２，１０に封止樹脂１２を注入する。この封止樹脂１２の注入により、ベース基板１上に積層された複数の半導体素子２，１０間の絶縁性を確保することなどが可能になる。図２（ｄ）に示すように封止樹脂１２は、ベース基板１と半導体素子２との隙間や半導体素子２，１０間の隙間に注入される。封止樹脂１２を注入することで、最終的な半導体装置が形成される。 Next, in FIG. 2D, the sealing resin 12 is injected into the plurality of semiconductor elements 2 and 10 stacked on the base substrate 1. By injecting the sealing resin 12, it is possible to ensure insulation between the plurality of semiconductor elements 2 and 10 stacked on the base substrate 1. As shown in FIG. 2D, the sealing resin 12 is injected into the gap between the base substrate 1 and the semiconductor element 2 and the gap between the semiconductor elements 2 and 10. By injecting the sealing resin 12, a final semiconductor device is formed.

以上のように、本実施の形態に係る半導体装置の製造方法は、次の工程（ａ）〜工程（ｃ）を備えている。工程（ａ）は、外部端子４と、外部端子４と接続される配線６を有する端子配線基板５とが設けられたベース基板１上に、最下段の半導体素子２がバンプ電極３を介してフリップチップ接続される。工程（ｂ）は、最下段の半導体素子２のバンプ電極３が形成される面と反対側の面上に、配線基板８を載置する。工程（ｃ）は、載置された配線基板８に、上段の半導体素子１０に形成されるバンプ電極の一部をフリップチップ接続し、且つ、上段の半導体素子１０に形成されるバンプ電極１１の残りを、端子配線基板５の配線６に直接接続する。工程（ａ）〜工程（ｃ）を備えているので、本実施の形態に係る半導体装置の小型化が可能であり、特に厚み方向について小型化が可能となる。また、本実施の形態に係る半導体装置の製造方法は、バンプ電極１１が配線基板８に設けられた配線９と端子配線基板５の配線６に同時に接続されるため、接続作業が容易となり、工程を削減することができる。 As described above, the method for manufacturing a semiconductor device according to the present embodiment includes the following steps (a) to (c). In the step (a), the lowermost semiconductor element 2 is placed on the base substrate 1 provided with the external terminals 4 and the terminal wiring substrate 5 having the wirings 6 connected to the external terminals 4 via the bump electrodes 3. Flip chip connected. In the step (b), the wiring substrate 8 is placed on the surface opposite to the surface on which the bump electrode 3 of the lowermost semiconductor element 2 is formed. In the step (c), a part of the bump electrode formed on the upper semiconductor element 10 is flip-chip connected to the mounted wiring board 8, and the bump electrode 11 formed on the upper semiconductor element 10 is formed. The rest is directly connected to the wiring 6 of the terminal wiring board 5. Since the steps (a) to (c) are provided, the semiconductor device according to the present embodiment can be downsized, and particularly down in the thickness direction. Further, in the method of manufacturing the semiconductor device according to the present embodiment, the bump electrode 11 is simultaneously connected to the wiring 9 provided on the wiring substrate 8 and the wiring 6 of the terminal wiring substrate 5, so that the connection work is facilitated and the process is performed. Can be reduced.

図２では、２段の半導体素子２，１０が積層される構造である。しかし、本発明に係る半導体装置では、積層される半導体素子は２段に限られず、３段以上の半導体素子が積層される構造であっても良い。３段以上の半導体素子を積層するには、まず図２（ｃ）に示す上段の半導体素子１０においてバンプ電極１１が形成される面と反対側の面上に、別の配線基板を載置する工程（ｄ）を追加する（図示せず）。さらに、載置された別の配線基板に、さらに上段の半導体素子に形成されるバンプ電極の一部をフリップチップ接続し、且つ、さらに上段の半導体素子に形成されるバンプ電極の残りを、端子配線基板５の配線６に直接接続する工程（ｅ）を追加する（図示せず）。なお、積層する半導体素子の段数にあわせて、端子配線基板５を構成する基板の積層数を多くする必要がある。 FIG. 2 shows a structure in which two-stage semiconductor elements 2 and 10 are stacked. However, in the semiconductor device according to the present invention, the number of stacked semiconductor elements is not limited to two, and a structure in which three or more stages of semiconductor elements are stacked may be employed. To stack three or more stages of semiconductor elements, first, another wiring substrate is placed on the surface of the upper semiconductor element 10 shown in FIG. 2C on the side opposite to the surface on which the bump electrodes 11 are formed. Step (d) is added (not shown). Further, a part of the bump electrode formed on the upper semiconductor element is flip-chip connected to another mounted wiring board, and the remaining bump electrode formed on the upper semiconductor element is connected to the terminal. A step (e) for directly connecting to the wiring 6 of the wiring substrate 5 is added (not shown). In addition, it is necessary to increase the number of stacked substrates constituting the terminal wiring substrate 5 in accordance with the number of stacked semiconductor elements.

以上のように、工程（ｄ）と工程（ｅ）とを繰り返して追加することにより、３段以上の半導体素子を容易に積層することができる。 As described above, it is possible to easily stack three or more stages of semiconductor elements by repeatedly adding the step (d) and the step (e).

なお、図１又は図２に示す半導体装置では、配線基板８がフレキシブルな材質であるフィルム状基板である。しかし、本発明に係る半導体装置では、配線基板８はフィルム状基板に限られず、シリコンの様なフレキシブルでない材質であっても良い。また、図１又は図２に示す半導体装置では、下段の半導体素子２上に載置される配線基板８は１つの基板である。しかし、本発明に係る半導体装置では、下段の半導体素子２上に載置される配線基板８は１つに限られず、複数の基板で構成されていても良い。 In the semiconductor device shown in FIG. 1 or FIG. 2, the wiring substrate 8 is a film-like substrate made of a flexible material. However, in the semiconductor device according to the present invention, the wiring substrate 8 is not limited to a film-like substrate, and may be a non-flexible material such as silicon. In the semiconductor device shown in FIG. 1 or FIG. 2, the wiring substrate 8 placed on the lower semiconductor element 2 is a single substrate. However, in the semiconductor device according to the present invention, the wiring substrate 8 placed on the lower semiconductor element 2 is not limited to one, and may be composed of a plurality of substrates.

さらに、図１又は図２に示す半導体装置では、封止樹脂１２が半導体素子２，１０やベース基板１等の隙間に注入されている。しかし、本発明に係る半導体装置では、半導体素子２，１０やベース基板１等の隙間にのみ封止樹脂１２を注入する封止に限られず、半導体装置全体を覆うように封止樹脂１２で封止しても良い。 Further, in the semiconductor device shown in FIG. 1 or FIG. 2, the sealing resin 12 is injected into the gap between the semiconductor elements 2 and 10 and the base substrate 1. However, the semiconductor device according to the present invention is not limited to sealing in which the sealing resin 12 is injected only into the gaps between the semiconductor elements 2, 10, the base substrate 1, etc., and is sealed with the sealing resin 12 so as to cover the entire semiconductor device. You can stop it.

本発明の実施の形態１に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention.

Explanation of symbols

１ベース基板、２，１０半導体素子、３，１１バンプ電極、４外部端子、５端子配線基板、６，９配線、７スルーホール、８配線基板、１２封止樹脂。
DESCRIPTION OF SYMBOLS 1 Base substrate, 2,10 Semiconductor element, 3,11 Bump electrode, 4 External terminal, 5 Terminal wiring board, 6,9 wiring, 7 Through hole, 8 Wiring board, 12 Sealing resin.

Claims

A plurality of stacked semiconductor elements;
A base substrate to which a bump electrode formed on the lowermost semiconductor element is flip-chip connected;
An external terminal provided on the base substrate;
A terminal wiring board having wirings stacked on the base substrate and connected to the external terminals;
At least one wiring board mounted on the surface opposite to the surface on which the bump electrode of the lower semiconductor element is formed, and a part of the bump electrode formed on the adjacent upper semiconductor element is flip-chip connected And
The remaining bump electrode formed on the upper semiconductor element is directly connected to the wiring of the terminal wiring board.

The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the upper semiconductor element has a larger chip size than the lower semiconductor element.

A method of manufacturing a semiconductor device in which a plurality of semiconductor elements are stacked,
(A) a step of flip-chip connecting the lowermost semiconductor element via a bump electrode on a base substrate provided with an external terminal and a terminal wiring board having wiring connected to the external terminal;
(B) placing a wiring board on a surface opposite to the surface on which the bump electrode of the lowermost semiconductor element is formed;
(C) A part of the bump electrode formed on the upper semiconductor element is flip-chip connected to the mounted wiring board, and the remaining bump electrode formed on the upper semiconductor element is And a step of directly connecting to the wiring of the terminal wiring board.

A method of manufacturing a semiconductor device according to claim 3,
(D) After the step (c), placing another wiring substrate on the surface opposite to the surface on which the bump electrode of the upper semiconductor element is formed;
(E) A part of the bump electrode formed on the upper semiconductor element is flip-chip connected to the other wiring board placed thereon, and the bump electrode formed on the upper semiconductor element is And a step of directly connecting the rest to the wiring of the terminal wiring board.