JP2005175254A - ドーピング方法およびそれを用いた半導体素子 - Google Patents

Abstract

【課題】 ソース、ドレインの浅接合化を実現するもので、素子の特性がばらつきのないドーピング方法およびそれを用いた半導体素子を提供することを目的とする。
【解決手段】 本発明は、半導体表面にフラーレン誘導体分子およびメタロセン分子のうち電子親和力が大きい、或いはイオン化エネルギーの小さいものを付着させることにより、分子から半導体への電荷移動を誘起させ、半導体のドーピングを行う。
【選択図】図２

Description

本発明は、半導体素子の接合形成プロセスにおけるドーピング方法、特に浅い接合形成および、それを用いた半導体素子に関するものである。

ＭＯＳ電界効果トランジスタ（Metal Oxide Semiconductor Field effect Transistor: MOSFET）は、加工寸法の微細化により高性能化を達成してきた。しかし、チャネル長が短くなるにつれ、短チャンネル効果やホットキャリア現象と呼ばれる現象が生じ、デバイス性能向上の障害となってきた。

これらの悪影響を起こさないようにするためには、ソース／ドレイン接合の深さを浅くする必要がある。また、トランジスタの電流駆動能力を上げるために、ソース、ドレインのドーピング層の抵抗値（層抵抗）はできるだけ低くする必要がある。半導体国際ロードマップ（ITRS 2002 Update）は、2007年までにソース／ドレインの接合深さ10nm、シート抵抗360Ωを実現することを要求している。

従来、浅いソース、ドレイン接合を形成する技術として、低速イオン注入と短時間急峻熱処理（Rapid Thermal AnnealingProcess）との組み合わせ（非特許文献１参照）の他、プラズマドーピング（非特許文献２参照）、選択エピタキシャル成長によるエレベイテッドソース／ドレイン（非特許文献３参照）、固層拡散（特許文献１参照）、レーザードーピング（非特許文献４参照）などが試みられている。
特開平８−１６７６５８号公報 A. Ono et al.: 2000 Symposium on VLSI Technology Digest of TechnicalPapers, p.14 水野文三：応用物理、第７０巻、第１２号、ｐ１４５８−１４６２、２００１年 武藤勝彦：電子材料１１月号別冊／２００２年版超ＬＳＩ製造・試験装置ガイドブック、ｐ．９５−１０４、２００１年 K. Shibahara et al.: 2001 Solid State Devices and Materials, p.236

上述したような、従来の技術で得られる接合深さは高々２０ｎｍであるが、さらなるデバイスの微細化に対応するため、接合深さ１０ｎｍ以下のドーピングを行う技術が必要とされている。上記の方法は、イオン打ち込みや、熱処理という確率的なプロセスを含むため、ばらつきのない極浅い接合を実現するには大きな困難があった。

本発明は、ソース、ドレインの浅接合化を実現するもので、素子の特性をばらつきのないドーピング方法およびそれを用いた半導体素子を提供することを目的とする。

上記目的を達成するために、半導体表面にフラーレン誘導体分子およびメタロセン分子のうち電子親和力が大きい、或いはイオン化エネルギーの小さいものを付着させることにより、分子から半導体への電荷移動を誘起させ、半導体のドーピングを行う。

本発明によれば、ソース、ドレインの浅接合化を実現することができ、素子の特性がばらつきのないドーピング方法およびそれを用いた半導体素子を提供することが可能となる。

本発明は、キャリア供給源として働くフラーレン誘導体分子またはメタロセン分子を半導体表面に付着させ、これらキャリア供給源である分子から半導体表面への電荷移動により、半導体表面内部に極薄い高濃度キャリア伝導層を形成するものである。

上記高濃度キャリア伝導層形成において、キャリア供給源である半導体表面に付着させた分子のエネルギーレベルと半導体の表面のエネルギーレベルの位置関係により供給されるキャリアのタイプが決まる。図１（Ａ）に示すように、十分に小さなイオン化エネルギーを持つ分子では、半導体表面に吸着した分子の最高占有軌道のエネルギー準位（HOMO）が半導体表面の伝導帯下端より高くなり、電子は、分子から半導体側へ移動し半導体表面に負の電荷が誘起され、分子は正に帯電する。従って、半導体表面近傍には電子をキャリアとする非常に薄い伝導層が形成される。

一方、電子親和力が十分大きい分子の場合、図１（Ｂ）に示すように、半導体表面に付着させた分子またはクラスターの最低非占有軌道のエネルギー準位（LUMO）は、半導体表面の価電子帯上端より低くなり、半導体側から分子に電子が移動し半導体表面近傍にホールが誘起される。従って、半導体表面近傍にはホールをキャリアとする非常に薄い伝導層が形成される。

本発明者は、本発明において付着させる分子としてフラーレン誘導体及びメタロセンを用いた。フラーレン誘導体においては、フラーレンに付加する分子の種類、メタロセンにおいてはサンドイッチされる金属や、上下の芳香族分子の側鎖の種類により、大きく電子親和力やイオン化エネルギーを変化させることができるからである。メタロセンとは図７に示すように芳香環と芳香環の間に金属原子の入ったサンドイッチのような形をした分子のことである。ニッケロセンとは、挟まれた金属原子がニッケルである分子のことで、デカメチルニッケロセンは芳香環が５員環でそれにメチル基が１０個ついた分子である。

例えば、Ｃ_６０にフッ素を付加した誘導体は、電子親和力が大きくなるので、ホールをドーピングするのに使える。とくに、Ｃ_６０Ｆ_３６、Ｃ_６０Ｆ_４８は、電子親和力が約４ｅＶと大きいので（例えば電子親和力が非常に大きいとされているＦ_２の電子親和力は3.0eVである）好適である。一方、ニッケロセンは、イオン化エネルギーが小さいため電子をドープするのに使える。特にデカメチルニッケロセンはイオン化エネルギーが4.4eVと小さいので（例えばイオン化エネルギーが小さいとされているNaのイオン化エネルギーは5.1eVである）好適である。

従来のドーピング方法で形成される接合においては、キャリア供給源がキャリア伝導層に存在するため、散乱のため、移動度が低下し高抵抗化する。これに対して、本発明では、半導体表面に分子を付着させることのみでドーピングが実現できるため、伝導層のキャリアがキャリア供給源によって散乱される確率が小さい。また、分子を半導体表面に稠密に付着させれば、面密度が分子の大きさで一定に定まり、統計的揺らぎの小さなドーピングプロファイルを実現することができる。さらに、分子を半導体表面に付着させるだけでよいので、イオン注入等の方法に見られる欠陥の発生がきわめて小さいという特徴を持つ。付着の方法としては、真空蒸着、イオンビームによる堆積、スピンコーティング等の方法がある。

さて、キャリア供給源となる分子は、半導体表面に直接付着させる必要はない。適当な絶縁物薄膜を介して付着させても、上記の原理はそのまま成立する。例えば、シリコン基板であれば薄い熱酸化膜を形成し、そこに分子を吸着することにより、電荷移動を起こすことができる。このとき、表面に設けた酸化膜は、表面のトラップ準位を少なくするという効果があるため、ドーピングの効率は向上する。また、キャリアの供給源の分子を付着させた後、絶縁体を堆積することにより、表面トラップ準位を減少させることも可能である。この場合は、キャリア供給分子が絶縁体に囲まれ保護されるという利点も得られる。

キャリア供給源の分子と半導体基板が絶縁膜で隔てられている場合、キャリアの移動は絶縁膜を通してのトンネリングにより起こる。このキャリア移動の確率は、半導体基板や分子に光をあて、電子を励起状態に挙げることにより増加させることができる。すなわち、光を照射すると分子から半導体基板へのキャリアの移動が促進され、光を切った後も分子と半導体は絶縁膜で隔てられているため、状態は保持される。すなわち、メモリーとして使うことができる。

また、キャリア供給源の分子を絶縁膜の中に埋め込み、その上にゲート電極を設ければ、半導体基板の間に電界をかけてやることによって分子の荷電状態を制御することができ、メモリーとして用いることができる。
本発明による実施例を以下に示す。

電子親和力が約４ｅＶあるC₆₀F₃₆をもちいて、ホール・ドーピングの検証を行った。用いた試料の構造は、図２に示すように、ｎ型のSi基板にｐ⁺のソース／ドレイン領域を設け、ソース／ドレインの間の部分（チャネル部分）のSi基板表面には約２ｎｍの酸化膜が形成されている。この酸化膜表面にC₆₀F₃₆を約2nm堆積した時の堆積前後の電流電圧特性を測定した。測定は真空中で行われた。

図３のグラフからわかるように、C₆₀F₃₆堆積により、抵抗値は約３桁小さくなった。ここで、水銀ランプ光を照射するとC₆₀F₃₆から基板への電荷移動が促進され、光を切った後も、さらに１桁抵抗値が小さくなった。最終的なシート抵抗は10kΩであった。以上の結果は、C₆₀F₃₆によりｎ型のチャネル領域に反転層が形成されホールによる伝導層が形成されたことを示す。

一方比較のため、上と同様C₆₀をｎ型のSi基板にｐ⁺のソース／ドレインを設け、ソース／ドレインの間の部分（チャネル部分）のSi基板表面には約２ｎｍの酸化膜を形成した試料のチャネル領域に堆積したところ、抵抗値は堆積後１桁大きくなった。また、ｐ型のＳｉ基板に、ｎ^＋のソース／ドレインを設けた試料に同様にＣ_６０を堆積したところやはり、抵抗値は大きくなった。これは、Ｃ_６０の電子親和力が２．６５ｅＶと十分に大きくはないため、エネルギーギャップ中に準位を作ってしまい、ｐ型でもｎ型でもキャリアをトラップしてしまうためである。

以上より、Ｃ_６０にフッ素を付加することにより、Ｓｉ中にホールを誘起するのに有効であることがわかった。

また、光照射により抵抗値が下がり、光を切った後もその状態を保持していることから、上記構造がメモリーとして使えることがわかる。

Ｃ_６０Ｆ_３６によるｐ／ｎ接合形成を行った。図４は、SOI（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）に作り込んだ３端子の試料の構造を示す。（Ａ）はC₆₀F₃₆堆積前を、また（Ｂ）はC₆₀F₃₆堆積後を示している。C₆₀F₃₆堆積後、中心部はｎ型からｐ型に反転するため、電流の流れる経路が変化する。矢印は、流れる電流の経路を表す。ｎ型のＳＯＩ基板の中心部分にｎの堆積用の領域があり、そこから、n⁺２本、ｐ^＋１本の計３本の端子がでている。堆積領域表面にはn⁺の端子の１つを電源につなぎ、残りの端子はグランドに落としてある。Ｃ_６０Ｆ_３６堆積前のＩ−Ｖ特性は、図５に示すように、ｎ^＋端子からｎ^＋端子へと流れるため、オーム性の特性を示す。Ｃ_６０Ｆ_３６を中心部のみ約２ｎｍ堆積すると、堆積部分がｐ型に反転するため、ｎ^＋端子からｐ^＋端子へと電流が流れるようになり、図５の様にダイオードの特性をしめす。以上により、Ｃ_６０Ｆ_３６堆積により接合が形成されたことがわかる。

デカメチルニッケロセンを表面に２ｎｍの酸化膜を設けたｎ型のＳｉ基板に堆積していったところ、図６に示すように抵抗値は低下していき、１×１０^１３ｃｍ^−２堆積したとき、シート抵抗が初期抵抗１６ｋΩ／ｓｑから３．５ｋΩ／ｓｑまで低下した。これは、Ｓｉ基板中にデカメチルニッケロセン堆積により、おおよそ４×１０^１２ｃｍ^−２の電子が誘起されたことを示す。

図８は、MOSFETの製造プロセスを例示する図である。図示したプロセスで、MOSトランジスターを作製した。図８（ａ）において、乾燥酸素中の８５０℃の熱酸化により、２ｎｍ厚の酸化膜をSi基板表面上に形成しゲート絶縁膜とした。この上に多結晶Ｓｉを堆積して、光リソグラフィーにより長さ１μｍのゲートに加工した。ここで、イオン注入法により、６０ｋｅＶのボロンを1×10¹⁵/cm²注入し、チューブ炉の中、不活性ガス雰囲気、９００℃で１０分活性化アニールを行い、ソース／ドレインを形成した（図８（ｂ））。ゲートとソース（ドレイン）の距離は１μｍである。ここで、C₆₀F₃₆を真空蒸着により素子表面に１ｎｍ堆積した（図８（ｃ））。C₆₀F₃₆は、シリコン基板中にホールを誘起するので、ゲートとソース／ドレインの間に、ソース／ドレインのエクステンション領域を形成する。その後、窒化シリコン膜を保護膜として堆積した（図８（ｄ））。ソース／ドレインの上部の窒化シリコン膜をドライエッチングにより一部除去して窓を開け、アルミ電極を堆積し、トランジスターを完成した（図８（ｅ））。作製したトランジスターは良好な特性を示した。

図９は、メモリー素子作製プロセスを例示する図である。図示したプロセスで、メモリー素子を作製した。図９（ａ）において、乾燥酸素中の８５０℃の熱酸化により、２ｎｍ厚の酸化膜をSi表面上に形成しゲート絶縁膜とした。ここで、イオン注入法により、６０ｋｅＶのボロンを1×10¹⁵/cm²注入し、チューブ炉の中、不活性ガス雰囲気、９００℃で１０分活性化アニールを行い、ソース／ドレインを形成した（図９（ｂ））。ソース／ドレインの距離は１０μｍである。ここで、C₆₀F₃₆を真空蒸着により素子表面に１ｎｍ堆積した（図９（ｃ））。その後、窒化シリコン膜を保護膜として堆積し（図９（ｄ））、ソース／ドレイン間にポリシリコンによるゲート電極を設けた（図９（ｅ））。ソース／ドレインの上部の窒化シリコン膜をドライエッチングにより一部除去して窓を開け、アルミ電極を堆積しメモリー素子を完成した（図９（ｆ））。

このゲート電極に負の電圧をかけると、ソース／ドレイン間の抵抗値の低下が見られ、負電圧を切った後も低抵抗状態が保たれた。また、正の電圧をかけると抵抗値はもとの高抵抗値へと戻った。よって、図９の構造の素子は、メモリーとして動作することがわかった。

キャリア供給分子から半導体表面への電荷移動を表す模式図である。 試料構造を例示する図である。 Ｃ_６０Ｆ_３６堆積による電流電圧特性の変化を示すグラフである。 SOIの上に作り込んだＳｉによる３端子の構造を例示する図である。 図４の試料のC₆₀F₃₆堆積前後の電流電圧特性を示すグラフである。 デカメチルニッケロセンを堆積したときのシート抵抗と、誘起電子の量を示すグラフである。 デカメチルニッケロセンを説明する図である。 MOSFETの製造プロセスを例示する図である。 メモリー素子作製プロセスを例示する図である。

Claims (17)

1. メタロセン又はフラーレン誘導体を半導体表面に直接或いは間接的に付着させ、該メタロセン又はフラーレン誘導体から半導体表面への電荷移動により、半導体表面近傍にキャリアを発生させることを特徴とするドーピング方法。
2. 上記半導体表面に絶縁物薄膜を設け、その絶縁物薄膜を介して上記メタロセン又はフラーレン誘導体を付着させる請求項１に記載のドーピング方法。
3. 上記半導体表面あるいは上記絶縁物薄膜にメタロセン又はフラーレン誘導体を付着させた後に絶縁物膜を堆積する請求項１または請求項２に記載のドーピング方法。
4. 上記付着させたフラーレン誘導体がフッ素をＣ_６０に付加した分子である請求項１に記載のドーピング方法。
5. 上記フッ素を付加したフラーレンがＣ_６０Ｆ_３６或いはＣ_６０Ｆ_４８である請求項４に記載のドーピング方法。
6. 上記付着させたメタロセンがニッケロセンである請求項１に記載のドーピング方法。
7. 上記付着させたニッケロセンがデカメチルニッケロセンである請求項６に記載のドーピング方法。
8. 上記半導体がシリコン（Ｓｉ）である請求項１に記載のドーピング方法。
9. メタロセン又はフラーレン誘導体を半導体表面に直接或いは間接的に付着させ、該メタロセン又はフラーレン誘導体から半導体表面への電荷移動により、半導体表面近傍にキャリアを発生させて製造したことを特徴とする半導体素子。
10. 上記半導体表面に絶縁物薄膜を設け、メタロセン又はフラーレン誘導体を絶縁膜表面に付着させ、該メタロセン又はフラーレン誘導体から半導体表面への電荷移動により、半導体表面付近にキャリアを発生させて製造したことを特徴とする請求項９に記載の半導体素子。
11. 上記付着させたフラーレン誘導体がフッ素をＣ_６０に付加した分子である請求項９に記載の半導体素子。
12. 上記フッ素を付加したフラーレンがＣ_６０Ｆ_３６或いはＣ_６０Ｆ_４８である請求項１１に記載の半導体素子。
13. 上記付着させたメタロセンがニッケロセンである請求項９に記載の半導体素子。
14. 上記付着させたニッケロセンがデカメチルニッケロセンである請求項１３に記載の半導体素子。
15. 上記半導体がシリコン（Ｓｉ）である請求項９に記載の半導体素子。
16. 上記メタロセン又はフラーレン誘導体を付着した後に光を照射してキャリアを発生させて製造した請求項９又は１０に記載の半導体素子。
17. 上記メタロセン又はフラーレン誘導体を付着させた後に絶縁物膜を堆積し、その上にゲート電極を設けた請求項９又は１０に記載の半導体素子。
    

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