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JP2005136035A - バンプ電極構造およびバンプ形成方法 - Google Patents

バンプ電極構造およびバンプ形成方法 Download PDF

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JP2005136035A
JP2005136035A JP2003368679A JP2003368679A JP2005136035A JP 2005136035 A JP2005136035 A JP 2005136035A JP 2003368679 A JP2003368679 A JP 2003368679A JP 2003368679 A JP2003368679 A JP 2003368679A JP 2005136035 A JP2005136035 A JP 2005136035A
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JP
Japan
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bump
electrode
bof
tape
lead electrode
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JP2003368679A
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Inventor
Takeshi Matsumoto
健 松本
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1301Shape
    • H01L2224/13016Shape in side view
    • H01L2224/13018Shape in side view comprising protrusions or indentations
    • H01L2224/13019Shape in side view comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector

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Abstract

【課題】BOFテープ側のバンプと、半導体チップ側における電極との接触不良の発生を防ぐ。
【解決手段】リード電極2の形状を櫛状12にすることにより、前記リード電極2上に形成するバンプ3の表面に細かな凹凸3bを形成する。バンプ3における前記凹凸3b部分は全体としてフラットな部分となる。このフラットな部分により、バンプ3と半導体チップ4における半導体電極5との接触面積が広くなり、したがって、両者の接触が良好になり、電気的に安定する。
【選択図】図1

Description

本発明は、半導体装置を構成する基板上のリード電極上に形成されるバンプ電極構造、およびバンプ形成方法に関するものである。
従来の半導体基板にバンプ電極(突起電極)を形成するための方法の一例として、特許文献1に記載された技術を例示することができる。
また、従来の半導体装置のパッケージ形成方法、特にBOF(Bump On Film)のパッケージ形成方法について、図4〜図6を参照して説明する。
図4は従来のBOFパッケージの構成とその組立を説明するための断面図、図5は図4におけるBOFパッケージ用テープにおけるリード電極の形状を示した平面図であって、1はBOFテープ、2はリード電極、3はバンプ、4は半導体チップ、5は半導体電極、6は表面保護膜である。
図6−1と図6−2は前記BOFテープ1の形成方法を工程順に示す断面図であって、各図において、1はBOFテープ、2はリード電極、2aは電極層、2bは電極エッチングレジスト、3はバンプ、3aはバンプレジストである。
以下、従来のBOFテープの形成方法を具体的に説明する。
まず、拡散工程において、ウェハ状態で半導体装置を形成し、その際、外部出力と接続する部分について、図4の下側に示す半導体電極5をアルミなどで形成する。その後、半導体電極5以外の部分を表面保護膜6で覆う。通常、表面保護膜6は、窒化膜などを使用する。その後、ダイシング等で半導体チップ4を切り出す。
また一方で、図4の上側に示すBOFパッケージ用テープの形成を行う。まず、ポリイミド製のBOFテープ1と電極層2aの2層構造になっているベースのテープを形成し(図6−1(a))、その後、このテープ上の全面に感光性の電極エッチングレジスト2bの形成を行う(図6−1(b))。さらにマスクおよび現像工程を経ることで、リード電極2を形成する部分以外のレジストの除去を行い(図6−1(c))、その後、エッチング工程で電極層2aのエッチングを行った後(図6−1(d))、電極エッチングレジスト2bの除去を行う(図6−1(e))。
その後、このテープ全面のバンプレジスト3aの形成を行い(図6−2(f))、その後、マスクおよび現像工程を経ることで、バンプ3を形成する部分以外のバンプレジスト3aの除去を行う(図6−2(g))。その後、めっき工程でバンプ3の形成を行う(図6−1(h))。通常、このめっきはAuあるいはCuめっきであり、電解めっきを用いるのが一般的である。その後、バンプレジスト3aの除去を行い(図6−2(i))、BOFパッケージ用テープが完成する。
その後、この半導体チップ4とBOFテープ1との組立を行う。その方法としてはまず、半導体チップ4とBOFテープ1との位置合わせを行い、その後、接合させる半導体電極5とバンプ3との位置合わせを行い、両者の接合を行う。
その後、図4に示すように、半導体チップ4とBOFテープ1とをツールなどを用いて熱圧着させる。このようにすることにより、バンプ3が半導体チップ4上で潰れ、両者の導通が可能となる。またその際、封止樹脂を半導体チップ4およびBOFテープ1の間に注入する。その後、ツールなどを外し、硬化させることによりBOFパッケージが完成する。
特開平7−221102号公報
しかしながら、図4,図5,図6−1,図6−2に示すような従来のBOFパッケージ形成方法では、バンプ3自体の形状が先の丸まった突起状であるため、半導体チップ4とBOFテープ1との組立を行った場合、バンプ3と半導体電極5が点接触になってしまい、両者の接触不良が生じやすくなるという課題がある。
本発明は、前記従来の課題を解決し、半導体電極との接触不良を生じないバンプ電極構造、およびバンプ形成方法を提供することを目的とする。
前記目的を達成するため、本発明は、リード電極の形状を櫛状にすることによって、リード電極上に形成するバンプ表面に略平坦なフラット部分を設け、このバンプ表面のフラット部分により、バンプと半導体装置の外部電極との接触を良好にすることを可能にするものである。
本発明によれば、バンプ表面がフラットなため、バンプと半導体装置の外部電極の接触面積が広くなり、このことにより両者の接触が良好になり、電気的に安定した半導体装置パッケージを実現することに寄与する。
本発明に係るバンプ電極構造、およびバンプ形成方法の実施形態について、以下、図面を参照しながら説明する。
図1は本実施形態のBOFパッケージの構成とその組立を説明するための断面図、図2は図1におけるBOFパッケージ用テープにおけるリード電極の形状を示した平面図であって、1はBOFテープ、2はリード電極、3はバンプ、4は半導体装置の半導体チップ、5は半導体電極、6は表面保護膜、12は櫛状のリード電極である。
図3−1と図3−2は本実施形態におけるBOFテープの形成方法を工程順に示す断面図であって、各図において、1はBOFテープ、2aは電極層、2bは電極エッチングレジスト、3はバンプ、3aはバンプレジスト、12は櫛状のリード電極である。
以下、本実施例のBOFテープの形成方法を具体的に説明する。
まず、拡散工程において図1の下側に示す半導体装置の内部回路を形成するとともに、外部電極パッドである半導体電極5を形成する。通常、半導体電極5はAlで形成される。また、マイグレーション対策のため、Cuなどを混ぜる場合もある。その後、表面保護膜6で、半導体電極5の全体を覆い、その後、エッチング等で、開口部分を形成する。表面保護膜6の材料としては、Pl−SiNが用いられる。その後、半導体チップ4上をポリイミドなどで被う場合もある。その後、ダイシングなどで半導体チップ1を切り出す。
また一方で、図1の上側に示すBOFパッケージ用テープの形成を行う。まず、ポリイミド製のBOFテープ1と電極層2aの2層構造になっているベースのテープを形成する。電極層2aは通常、Cuが用いられる(図3−1(a))。その後、このテープ上の全面に感光性の電極エッチングレジスト2bの形成を行う。通常、この形成には印刷方法などが用いられる(図3−1(b))。その後、マスクおよび現像工程を経ることで、櫛形状のリード電極12を形成する部分以外のレジストの除去を行い(図3−1(c))、エッチング工程で電極層2aのエッチングを行った後(図3−1(d))、レジストの除去を行って櫛形状のリード電極12にする(図3−1(e))。
その後、このテープ全面のバンプレジスト3aの形成を行い(図3−1(f))、マスクおよび現像工程を経ることで、バンプ3を形成する部分以外のレジストの除去を行う(図3−1(g))。その後、めっき工程でバンプ3の形成を行う(図3−1(h))。通常、このめっきはAuあるいはCuめっきであり、電解めっきを用いるのが一般的である。その後、このバンプレジスト3aの除去を行う(図3−1(i))。
本実施形態においてリード電極12を櫛状にする理由としては、後工程のめっき工程において、このリード電極12上にバンプ3を形成したときに、バンプ3の表面において細かい凹凸3bを発生させるためである。
すなわち、リード電極12を櫛状にすることにより、この部位に電界が加わる部分と加わらない部分が存在することになり、電界が加わる部分にめっきが形成され、また、電界が加わらない部分にはめっきが形成されないことになり、このため、リード電極12がない部分にはめっきが形成されずに、その部分が凹になる。したがって、櫛状のリード電極12に対向するバンプ3の部位全体として細かな凹凸3bが発生することになり、バンプ3の上面に比較的フラットな部分が形成される。
その後、この半導体チップ4とBOFテープ1との組立を行う(図1)。その方法としては、まず半導体チップ4とBOFテープ1との位置を合わせ、接合させる半導体電極5とバンプ3との位置合わせを行い、両者の接合を行う。その後、半導体チップ4とBOFテープ1とをツールなどで熱圧着させる。
また、その際、封止樹脂を半導体チップ4およびBOFテープ1の間に注入する。これにより、半導体電極5とバンプ3が接合し、電気的に導通する。また、封止樹脂を注入することにより、半導体チップ4とBOFテープ1の間が埋められ、半導体電極5あるいはバンプ3に水分などが触れることにより腐食することを防ぐことができる。
本実施形態では、前記のようにバンプ3表面が比較的フラットになるようにBOFパッケージ用テープを作製しているため、バンプ3と半導体電極5との接触面積を広くとることが可能となり、このことにより、バンプ3と半導体電極5とが電気的にオープンすることのない接合が可能となり、より良好なBOFパッケージの製造が実現する。
本発明は、バンプと半導体チップの外部電極との接触を良好にして電気的に安定させるようにするバンプ電極、およびそのバンプ形成方法に適用され、特にBOF(Bump On Film)のパッケージ形成において有効である。
本発明の実施形態のBOFパッケージの構成とその組立を説明するための断面図 図1におけるBOFパッケージ用テープにおけるリード電極の形状を示した平面図 本実施形態におけるBOFテープの形成方法を工程順に示す断面図 本実施形態におけるBOFテープの形成方法を工程順に示す断面図 従来のBOFパッケージの構成とその組立を説明するための断面図 図4におけるBOFパッケージ用テープにおけるリード電極の形状を示した平面図 従来のBOFテープの形成方法を工程順に示す断面図 従来のBOFテープの形成方法を工程順に示す断面図
符号の説明
1 BOFテープ
2 リード電極
2a 電極層
2b 電極エッチングレジスト
3 バンプ
3a バンプレジスト
3b バンプの細かな凹凸
4 半導体チップ
5 半導体電極
6 表面保護膜
12 櫛状のリード電極

Claims (2)

  1. 櫛状に形成されたリード電極と、前記リード電極上に設けられて該リード電極に対向する外表面が略平坦面をなすバンプとからなり、前記バンプにおける前記略平坦面を半導体装置の外部電極と接触する接触面としたことを特徴とするバンプ電極構造。
  2. 請求項1記載のバンプ電極構造を形成するバンプ形成方法であって、リード電極をエッチングにより櫛状に形成する工程と、前記リード電極上にバンプを形成し、前記バンプの前記リード電極に対向する外表面に略平坦な部分を形成する工程とを備えたことを特徴とするバンプ形成方法。
JP2003368679A 2003-10-29 2003-10-29 バンプ電極構造およびバンプ形成方法 Pending JP2005136035A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102931110A (zh) * 2012-11-08 2013-02-13 南通富士通微电子股份有限公司 半导体器件的封装方法
US9293432B2 (en) 2012-11-08 2016-03-22 Nantong Fujitsu Microelectronics Co., Ltd. Metal contact for chip packaging structure
US9379077B2 (en) 2012-11-08 2016-06-28 Nantong Fujitsu Microelectronics Co., Ltd. Metal contact for semiconductor device
US9548282B2 (en) 2012-11-08 2017-01-17 Nantong Fujitsu Microelectronics Co., Ltd. Metal contact for semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102931110A (zh) * 2012-11-08 2013-02-13 南通富士通微电子股份有限公司 半导体器件的封装方法
US9293432B2 (en) 2012-11-08 2016-03-22 Nantong Fujitsu Microelectronics Co., Ltd. Metal contact for chip packaging structure
US9379077B2 (en) 2012-11-08 2016-06-28 Nantong Fujitsu Microelectronics Co., Ltd. Metal contact for semiconductor device
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