JP2005123376A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 電源安定化キャパシタを用いる装置において、歩留まりを向上させコスト低減が可能な半導体装置及びその製造方法を提供する。
【解決手段】 電源供給線ＰＳＬと接地線ＧＮＤとの間に、複数のキャパシタＣ１〜Ｃｎ、ヒューズＦ１〜Ｆｎ、選択回路ＳＣが直列に接続されている。選択回路ＳＣを用いてリーク電流の大きいキャパシタを特定し、そのキャパシタが接続されているヒューズを溶断することで、装置全体が不良化することを防ぎ、歩留まりを向上させることができる。
【選択図】 図１

Description

本発明は半導体装置及びその製造方法に関し、特に電源安定化を図る必要がある装置及びその製造方法に好適なものである。

半導体装置では、外部から供給される電源電圧を安定化させるため、図１１に示されるように、電源供給線ＰＳＬを電源安定化キャパシタＣを介して接地する手法が幅広く用いられている。

特に、不揮発性ＲＯＭ（Read Only Memory）においては、データの書き込み中に電源切断が起きると、最悪の場合データが失われてしまう可能性があるため、電源電圧の安定化が必須である。

そこで、不揮発性ＲＯＭや不揮発性ＲＯＭを内蔵するロジック混載デバイス等では、このような電源安定化キャパシタを大きくして、万一書き込み中に電源が切断された場合でも、安全にデータの書き込みを終えることができるようにする等の工夫が必要である。

特に、この問題はＦｅＲＡＭ（Ferroelectric Random Access Memory）において深刻である。ＦｅＲＡＭでのデータ書込みは、ＤＲＡＭの読み出し方式のようなデータの破壊を伴う読み出し方式である。

ＦｅＲＡＭ混載ロジックのアプリケーションにおいて、不揮発性ＲＯＭとしてＦｅＲＡＭを使用する場合、書込み動作中に事故により電源供給が絶たれた場合にもデータの確保を保証するためには、非常に大きな容量の電源安定化キャパシタをチップ内に内蔵する必要がある。これにより、外部電源の供給が書き込み動作の途中で絶たれた時から書き込み動作を終了するまでの間、内部電圧が保たれてデータを確保することができる。

ＦｅＲＡＭメモリにおいて使用している強誘電体キャパシタには、強誘電体膜が存在する。この膜は、通常のシリコン酸化膜に比べて数百倍の誘電率を有している。このため、このような膜を電源安定化キャパシタに使用することで、チップ面積を縮小することができるという利点が得られる。

しかし、強誘電体膜は、従来キャパシタに使われているシリコン酸化膜に比べて欠陥が多い。このため、成膜時における膜の不均一性や加工時のプロセスダメージ、あるいは金属製フェンスの発生等によりリーク電流が増大してしまい、特にパーソナル用途向け製品においてスタンバイ電流規格の確保が困難になるという問題があった。

パーソナル用途向け製品において、電源安定化キャパシタとして使用するためには、その容量並びにスタンバイ電流に関し、例えばＣ＝１０（ｎＦ）、Ｉｄｄｓ＝１Ｅ−５（Ａ／ｃｍ^２）程度の規格を満たすことが要求される。

しかし上述のように、従来は誘電率が高い物質を用いて強誘電体キャパシタを構成すると、キャパシタにリーク電流が発生してスタンバイ電流が増加し、チップが不良化し歩留まりが低下するという問題があった。

また、通常の酸化膜を用いてキャパシタを構成した場合にも、スタンバイ電流の規格が厳しい場合、あるいは必要なキャパシタのサイズが大きい場合には、同様の問題が起こる可能性があった。

以下に、従来の半導体装置を開示する文献名を記載する。
特開２０００−３４１１１０号公報 特開平７−１７０１６６号公報 特開平１０−１５０３５６号公報

上述したように、従来は電源安定化のために誘電率が高い強誘電体膜を有するキャパシタを用いた場合、強誘電体膜に存在する欠陥が原因となってリーク電流が発生し、歩留まりが低下するという問題があった。

本発明は上記事情に鑑み、電源安定化キャパシタを有する半導体装置において、歩留まりを向上させコスト低減が可能な半導体装置を提供することを目的とする。

本発明の一態様による半導体装置は、
電源供給線及び接地線と、
前記電源供給線と前記接地線との間に直列に接続された、複数のキャパシタ及び切り離し可能な接続部とを備え、
前記切り離し可能な接続部は、前記キャパシタのうち選択的に少なくともいずれか一つを前記電源供給線から可逆的に切り離し、残りの前記キャパシタを前記電源供給線に接続する機能を有することを特徴とする。

あるいは本発明の一態様による半導体装置は、
電源供給線及び接地線と、
前記電源供給線と前記接地線との間に直列に接続された第１のキャパシタ及び第１のヒューズ、前記電源供給線と前記接地線との間に直列に接続された第２のキャパシタ及び第２のヒューズ、…、前記電源供給線と前記接地線との間に直列に接続された第ｎ（ｎは２以上の整数）のキャパシタ及び第ｎのヒューズとを備え、
前記第１のキャパシタ及び第１のヒューズ、前記第２のキャパシタ及び第２のヒューズ、…、前記第ｎのキャパシタ及び前記第ｎのヒューズは相互に並列に接続されており、
前記第１、…、第ｎのヒューズの少なくともいずれか一つが溶断されると、溶断されたヒューズに接続されたキャパシタが前記電源供給線から切り離されることを特徴とする。

また、本発明の一態様による半導体装置は、
電源供給線及び接地線と、
前記電源供給線と前記接地線との間に配置された選択回路と、第１のキャパシタ及び第１のヒューズ、第２のキャパシタ及び第２のヒューズ、…、第ｎのキャパシタ及び第ｎのヒューズとを備え、
前記選択回路、前記第１のキャパシタ、第１のヒューズが前記電源供給線と前記接地線との間に直列に接続され、前記選択回路、前記第２のキャパシタ、第２のヒューズが前記電源供給線と前記接地線との間に直列に接続され、…、前記選択回路、前記第ｎのキャパシタ、第ｎのヒューズが前記電源供給線と前記接地線との間に直列に接続され、前記第１のキャパシタ及び第１のヒューズ、前記第２のキャパシタ及び第２のヒューズ、…、前記第ｎのキャパシタ及び前記第ｎのヒューズは相互に並列に接続されており、
前記選択回路は、前記第１のキャパシタ及び前記第１のヒューズ、前記第２のキャパシタ及び前記第２のヒューズ、…、前記第ｎのキャパシタ及び前記第ｎのヒューズの少なくともいずれか１組を選択的に前記電源供給線と前記接地線との間に接続するものであり、
前記第１、…、第ｎのヒューズの少なくともいずれか一つが溶断されると、溶断されたヒューズに接続されたキャパシタが前記電源供給線から切り離されることを特徴とする。

本発明の一態様による半導体装置は、
電源供給線及び接地線と、
前記電源供給線と前記接地線との間に直列に接続された第１のキャパシタ及び第１のトランジスタ、前記電源供給線と前記接地線との間に直列に接続された第２のキャパシタ及び第２のトランジスタ、…、前記電源供給線と前記接地線との間に直列に接続された第ｎのキャパシタ及び第ｎのトランジスタと、
前記第１、第２、…、第ｎのトランジスタのそれぞれのオン／オフ状態を制御する選択回路とを備え、
前記第１のキャパシタ及び第１のヒューズ、前記第２のキャパシタ及び第２のヒューズ、…、前記第ｎのキャパシタ及び前記第ｎのヒューズは相互に並列に接続されており、
前記選択回路により、前記第１、…、第ｎのトランジスタの少なくともいずれか一つがオフ状態になると、オフ状態のトランジスタに接続された前記キャパシタが前記電源供給線から切り離されることを特徴とする半導体装置。

本発明の一態様による半導体装置の製造方法は、
半導体ウェーハに回路パターンを形成する工程であって、前記回路パターンは、電源供給線及び接地線と、前記電源供給線と前記接地線との間に直列に接続された、複数のキャパシタ及び切り離し可能な接続部とを備え、
前記切り離し可能な接続部が、前記キャパシタのうち選択的に少なくともいずれか一つを前記電源供給線から可逆的又は不可逆的に切り離し、残りの前記キャパシタを前記電源供給線に接続するものである、前記回路を形成する工程と、
前記キャパシタのうちリーク電流の大きい不良キャパシタが存在するか否かを検査する工程と、
前記不良キャパシタが存在する場合、前記切り離し可能な接続部を用いて、前記不良キャパシタを前記電源供給線から可逆的又は不可逆的に切り離し、残りの前記キャパシタを前記電源供給線に接続する工程と、
を備えることを特徴とする。

以上説明したように、本発明の半導体装置及びその製造方法は、電源安定化用のキャパシタが複数に分離されており、リーク電流の大きい不良キャパシタを電源供給線から分離することで、装置全体が不良化することを防ぎ、歩留まりを向上させることが可能である。

以下、本発明の実施の形態について図面を参照して説明する。

（１）第１の実施の形態
本発明の第１の実施の形態による半導体装置は、図１に示すように、電源供給線ＰＳＬと接地線ＧＮＤ（半導体基板）との間に、選択回路ＳＣ、容量Ｃ１〜Ｃｎ（ｎは２以上の整数）、ヒューズＦ１〜Ｆｎが直列に接続された構成を備えている。

先ず、電源安定化キャパシタとして全体で必要な容量を、それぞれ適当な容量を有する複数のキャパシタＣ１〜Ｃｎに分割して配置する。

このとき、キャパシタの分割数が少ないと、きめの細かいキャパシタ切り離しを行うことができない。逆に、分割数が多すぎると、キャパシタ分割による面積のオーバヘッドが大きなり、チップ面積の増大を招く。従って、キャパシタの分割数はそのときのプロセスの状態に合わせて、最適なものを選ぶことが重要である。

キャパシタＣ１〜Ｃｎと接地線ＧＮＤとの間には、それぞれのキャパシタに対応してヒューズＦ１〜Ｆｎが直列に接続されている。

選択回路は、後述する電源安定化キャパシタの不良検査工程において、各々のキャパシタＣ１〜Ｃｎのリーク電流を測定する際に用いられるものである。そして、リーク電流の大きいキャパシタが存在した場合には、その少なくとも１つのキャパシタＣｉ（ｉは、１〜ｎのいずれかの整数）に接続されたヒューズＦｉを溶断する。

ヒューズＦ１〜Ｆｎは、通常、基準電位トリミングやリダンダンシ救済等において用いられているものと同等のものでよく、検査工程で判明したリーク電流が大きいいずれかのキャパシタＣｉを電源供給線ＰＳＬから電気的に切り離すために用いられる。

ここで、ヒューズＦｉの切り離し方法としては、例えば通常用いられているようなレーザ光を照射して溶断する方法、あるいは所定の電圧を印加して電気的に焼き切る方法を用いてもよい。

また、ここで選択回路ＳＣ、キャパシタＣ１〜Ｃｎ、ヒューズＦ１〜Ｆｎを備えた本実施の形態の構成は、電源電圧Ｖcc１の安定化を図るために、図示されていない他のいずれの回路よりも、電源供給線ＰＳＬにおける最も上流側に配置することが望ましい。

このような構成を備えた本実施の形態によれば、リーク電流の大きいキャパシタＣｉを検出し、このキャパシタＣｉに接続されたヒューズＦｉを溶断することで、不良のキャパシタＣｉのみを電気的に電源供給線ＰＳＬから分離することで、半導体装置全体の不良化を防ぎ、歩留まりを向上させることができる。

（２）第２の実施の形態
本発明の第２の実施の形態による半導体装置の構成を図２に示す。

本実施の形態は、上記第１の実施の形態における選択回路ＳＣの構成を具体化したものに相当する。

この選択回路ＳＣは、電源供給線ＰＳＬと各々の容量Ｃ１〜Ｃｎとの間に、ドレイン、ソースが直列に接続されたＮチャネルトランジスタＴ１〜Ｔｎが配置されている。

そして、各トランジスタＴ１〜Ｔｎのゲートには、外部から制御信号が入力されてデコードするデコーダＤＣ１からの出力が与えられ、オン／オフが制御される。

ここで、電源供給線ＰＳＬには電源電圧Ｖcc１が供給されているが、デコーダＤＣ１には電源電圧Ｖcc２が供給される。電圧Ｖcc１と電圧Ｖcc２とは異なる電源から供給されてもよい。但し、同一電源から供給される場合は、電圧Ｖcc２は電源供給線ＰＳＬの上流側から取り出す必要がある。

図３に、電源電圧Ｖcc１及びＶcc２の立ち上がり曲線を示す。電源供給線ＰＳＬには多くの負荷が接続されているため、その電源電圧Ｖcc１は立ち上がりが遅い。これよりも速い立ち上がりを有する電源電圧Ｖcc２をデコーダＤＣ１に供給することで、トランジスタＴ１〜Ｔｎのオン／オフ状態の確定時期を速くすることができ、安定した動作を実現することができる。

例えば、デコーダＤＣ２からの出力により、トランジスタＴ１〜Ｔｎのうち、トランジスタＴ１のみオフし、トランジスタＴ２〜Ｔｎをオンすることで、キャパシタＣ２〜Ｃｎが電源供給線ＰＳＬに接続された状態になる。このときのリーク電流Ｉ１を測定する。

次に、トランジスタＴ２のみオフし、トランジスタＴ１、Ｔ３〜Ｔｎをオンすることで、キャパシタＣ１、Ｃ３〜Ｃｎが電源供給線ＰＳＬに接続された状態になる。このときのリーク電流Ｉ２を測定する。

以下同様に、トランジスタＴ３のみオフしトランジスタＴ１〜Ｔ２、Ｔ４〜Ｔｎをオンし、キャパシタＣ１〜Ｃ２、Ｃ４〜Ｃｎが電源供給線ＰＳＬに接続された状態のときのリーク電流Ｉ３、…、トランジスタＴｎのみオフしトランジスタＴ１〜Ｔｎ-1をオンし、キャパシタＣ１〜Ｃｎ-1が電源供給線ＰＳＬに接続された状態のときのリーク電流Ｉｎを測定する。

そして、リーク電流Ｉ１、Ｉ２、…Ｉｎのうち、例えばリーク電流Ｉｉが最も小さい場合には、このキャパシタＣｉが最もリーク電流が大きいことがわかる。このような手順により、選択回路ＳＣを用いてリーク電流の大きいキャパシタを特定することができる。

（３）第３の実施の形態
上記第１、第２の実施の形態は、キャパシタを電源供給線から不可逆的に切り離す構成を備えている。

本実施の形態では、上記第１、第２の実施の形態と異なり、不良のキャパシタを電源供給線から可逆的に切り離す構成を備えている。

図４に、本実施の形態による半導体装置の構成を示す。

電源供給線ＰＳＬと接地線ＧＮＤとの間に、トランジスタＴ１〜Ｔｎのドレイン、ソースが、キャパシタＣ１〜Ｃｎと直列に接続されている。

各トランジスタＴ１〜Ｔｎのオン／オフ状態は、デコーダＤＣ２からの出力により決定される。ここで、デコーダＤＣ２は、ヒューズにより構成されていてもよい。この場合は、キャパシタＣ１〜Ｃｎのリーク電流のテストを行った結果、リーク電流が大きいことが判明したキャパシタＣｉに接続されたトランジスタＴ１のみをオフし、他のトランジスタはオンする出力が得られるように、内部のヒューズを溶断することによってオン／オフ状態を設定することができる。

ここで、トランジスタＴ１〜Ｔｎのオン／オフ状態は、電源供給線ＰＳＬが立ち上がるのと同時あるいはそれより早い段階で決定される必要がある。

そこで、上記第２の実施の形態と同様に、本実施の形態においても、デコーダＤＣ２に供給する電源電圧Ｖcc２は、電源供給線ＰＳＬにおける電源電圧Ｖcc１より速く立ち上がることが望ましい。

上述したように、具体的には例えば電源供給線ＰＳＬの上流側から電源電圧Ｖcc２を取るようにしてもよく、あるいは電源供給線ＰＳＬの他の供給源から立ち上がりの速い電源電圧Ｖcc２を取るように構成してもよい。

本実施の形態によれば、切り離し可能な接続部としてトランジスタＴ１〜Ｔｎを介して電源供給線ＰＳＬとキャパシタＣ１〜Ｃｎを接続したことにより、ヒューズを用いた上記第１、第２の実施の形態よりもキャパシタＣ１〜Ｃｎに流す電流をより大きくすることができるという利点がある。

即ち、電源供給線ＰＳＬの電源電圧Ｖcc１が十分に立ち上がって通常の動作状態になると、原則としてキャパシタＣ１〜Ｃｎに電流は流れない。しかし、電源電圧Ｖcc１の立ち上がり時には、キャパシタＣ１〜Ｃｎに電流を流して充電を行う必要がある。このときの電流供給のためには、上記第１、第２の実施の形態のようにヒューズを介してキャパシタを電源供給線ＰＳＬに接続するよりも、本実施の形態のようにトランジスタＴ１〜Ｔｎを介してキャパシタＣ１〜Ｃｎを接続するほうが多くの電流を流すことができるので有利である。

また、本実施の形態におけるトランジスタＴ１〜Ｔｎは、上記第１、第２の実施の形態において述べた各々のキャパシタＣ１〜Ｃｎのリークをテストする際にも、選択回路として用いることができる。

即ち、トランジスタＴ１〜Ｔｎのうち、いずれかのトランジスタＴｉを順次オフさせ他のトランジスタをオンさせた状態で、それぞれのリーク電流を調べていくことで、リーク電流の大きいキャパシタを特定することができる。

また、上記第１、第２の実施の形態では、キャパシタＣ１〜Ｃｎと同数のヒューズＦ１〜Ｆｎを用いていることで、構成は簡易であるがヒューズの数が多く装置面積が大きくなる。

これに対し、本実施の形態ではヒューズはデコーダＤＣ２内にのみ用いている。仮に、キャパシタＣ１〜Ｃｎの数ｎが２Ｅ１０（＝１０２４）であるとすると、上記第１、第２の実施の形態ではヒューズが１０２４本必要である。本実施の形態は、デコーダＤＣ２において制御信号をデコードするのに必要な本数として１０本のヒューズあればよいので、装置面積を大幅に縮小することができる。

（４）第４の実施の形態
本発明の第４の実施の形態による半導体装置の製造方法について、図５のフローチャートを用いて述べる。ここで、半導体装置は上記第１〜第３の実施の形態による装置のいずれかと同一構成を備えるものとする。

ステップＳ１０として、ウェーハ状態で半導体チップの製造を行う。

ステップＳ１２として、半導体ウェーハ状態で、形成された各半導体チップの検査（ダイソート工程）を行う。

ステップＳ１４として、電源安定化用のキャパシタの不良検査並びに不良個所の特定を行う。具体的には、上述したように、各々のキャパシタＣ１〜Ｃｎのリーク電流を測定し、リーク電流の大きいキャパシタＣｉを特定する。

ステップＳ１６として、上記第１、第２の実施の形態による半導体装置の構成を備える場合は、不良が検出されたキャパシタＣｉに接続されたヒューズＦｉを切断する。この切断は、例えばレーザ光等を照射してもよく、あるいはヒューズＦｉに高電圧を印可することで電気的に行ってもよい。また、上記第３の実施の形態による半導体装置の構成を備える場合は、不良キャパシタＣｉに接続されたトランジスタをオフするように、デコーダ内のヒューズを切断する。

ステップＳ１８として、ウェーハにダイシングを行って各半導体チップに分離し、パッケージとして組み立てる。

ステップＳ２０として、半導体装置としての最終検査を行い、ステップＳ２２として出荷する。

あるいは図６の手順で製造してもよい。この場合は、ヒューズを備える装置においてはヒューズを電気的に切断する場合に限られる。

ステップＳ４０として、ウェーハ状態で半導体チップの製造を行う。

ステップＳ４２として、半導体ウェーハ状態で、形成された各半導体チップの検査（ダイソート工程）を行う。

ステップＳ４４として、ウェーハにダイシングを行って各半導体チップに分離し、パッケージとして組み立てる。

ステップＳ４６として、動作確認やエイジング検査等、半導体装置として必要な検査を行う。

ステップＳ４８として、電源安定化用のキャパシタの不良検査並びに不良個所の特定を行う。具体的には、図５におけるステップＳ１４と同様に、各々のキャパシタＣ１〜Ｃｎのリーク電流を測定し、リーク電流の大きいキャパシタＣｉを特定する。

ステップＳ５０として、上記第１、第２の実施の形態による半導体装置の構成を備える場合は、不良が検出されたキャパシタＣｉに接続されたヒューズＦｉを切断する。この切断は、既にパケージングが終了した後であるため、ヒューズＦｉの両端に高電圧を印可することで電気的に行う必要がある。上記第３の実施の形態による半導体装置の構成を備える場合は、不良が検出されたキャパシタＣｉに接続された切り離し可能な接続部であるトランジスタをオフする。

そして、ステップＳ５２として出荷する。

本実施の形態の半導体装置の製造方法によれば、リーク電流の大きいキャパシタＣｉを検出し、このキャパシタＣｉに接続されたヒューズＦｉを溶断することで、あるいはキャパシタＣｉに接続されたトランジスタＴｉをオフするように、デコーダ内部のヒューズを切断することで、不良のキャパシタＣｉのみを電気的に電源供給線ＰＳＬから分離し、半導体装置全体の不良化を防いで歩留まりを向上させることが可能である。

ここで、図５におけるステップＳ１４、あるいは図６におけるステップＳ４８における不良キャパシタの検査工程について、図７のフローチャートを用いて詳述する。

ステップＳ６０として、装置全体のスタンバイ電流の測定を行う。この値が基準値Ｉref１以下である場合は、不良キャパシタは存在しないことになり、ステップＳ６２としてテストを終了する。

スタンバイ電流が基準値Ｉref１を超えている場合は、不良キャパシタが存在する可能性があることになり、ステップＳ６４へ移行する。

ステップＳ６４として、選択回路を用いて全ての電源安定化キャパシタを電源供給線ＰＳＬから分離した状態にする。

ステップＳ６６として、このときのスタンバイ電流（この値をＩ0とする）を測定する。この値Ｉ0が基準値Ｉref２より大きい場合には、スタンバイ電流が基準値Ｉref２を超えている原因が安定化キャパシタにはないことになり、ステップＳ６８としてこのテストを終了する。

スタンバイ電流Ｉ0が基準値Ｉref２以下である場合は、ステップＳ７０へ移行する。そして、ステップＳ７０からステップＳ７６、Ｓ７７に渡って、ｎ個のキャパシタＣ１〜Ｃｎに対するスタンバイ電流の測定を行う。

ここで、基準値Ｉref１と基準値Ｉref２は異なる値として扱っている。このように異なる値としてもよいが、同じ値であってもよい。

ステップＳ７２において、ｉ番目のキャパシタＣｉのみを電源供給線ＰＳＬに接続する。

この状態で、ステップＳ７４として、スタンバイ電流Ｉｉを測定する。この値から、全てのキャパシタＣ１〜Ｃｎが電源供給線ＰＳＬから分離されているときの上記スタンバイ電流Ｉ0を差し引いた値（＝Ｉｉ−Ｉ0）を求める。この測定を、全キャパシタＣ１〜Ｃｎに対して行う。

これにより、各々のキャパシタＣ１〜Ｃｎに起因するスタンバイ電流Ｉ１〜Ｉｎが求まる。各スタンバイ電流のうち、基準値Ｉref３を超える少なくとも１つのキャパシタのみを電源供給線ＰＳＬから分離し、他のキャパシタを全て接続した状態における全体のスタンバイ電流が、基準値Ｉref１以下になるように設定する。

但し、電源供給線ＰＳＬに接続されているキャパシタの数が、電源の安定化に必要な数を下回るときは、装置全体が不良であると判定する。

以上の工程を経ることにより、スタンバイ電流が基準値以下となるように不良のキャパシタを特定し、そのキャパシタを電源供給線ＰＳＬから分離することで、装置全体の不良化を防ぐことができる。

次に、上記実施の形態による電源安定化用のキャパシタをＦｅＲＡＭに適用した場合の素子の縦断面を図８に示す。

この素子は、メモリセル部と安定化キャパシタ部とが配置されている。

メモリセル部において、半導体基板１０の表面部分に、ソース１１、ドレイン１２、ゲート電極２１を有するトランジスタＴが形成されている。

層間絶縁膜２０を介して、上部電極３３、強誘電体膜３２、下部電極３１から成る強誘電体キャパシタが形成されており、下部電極３１とソース１１とがコンタクトホール２２を介して接続されている。

層間絶縁膜３０を介して、第１層目の配線層４１、４２が形成されており、配線層４１が上部電極３３とコンタクトホール３７を介して接続されており、配線層４２がドレイン１２とコンタクトホール２３を介して接続されている。

さらに層間絶縁膜４０を介して、第２層目の配線層５１が形成されており、配線層５１が配線層４２とコンタクトホール４５を介して接続されている。

また安定化キャパシタ部において、半導体基板１０の表面部分に、拡散層１３が形成されている。

層間絶縁膜２０を介して、上部電極３６、強誘電体膜３５、下部電極３４から成る強誘電体キャパシタが形成されており、下部電極３４と拡散層１３とがコンタクトホール２４、２５を介して接続されている。

層間絶縁膜３０を介して、第１層目の配線層４３、４４が形成されており、配線層４３が上部電極３６とコンタクトホール３８、３９を介して接続されており、拡散層１３が配線層４４とコンタクトホール２６を介して接続されている。

ここで、配線層４４の一部には、ヒューズ部４４ｄが設けられている。

さらに層間絶縁膜４０を介して、第２層目の配線層５２、５３が形成されており、配線層５２が配線層４３とコンタクトホール４６を介して接続されており、配線層５３が配線層４４とコンタクトホール４７を介して接続されている。

配線層５１、５２、５３上には、保護膜５０が設けられている。

このように、上記実施の形態による電源安定化用のキャパシタをＦｅＲＡＭに適用することが可能である。

図９に、ＭＩＭ（Metal Insulator Metal）キャパシタを電源の安定化に用いた装置の構造を示す。

半導体基板１００に、ソース１００、ドレイン１０２、ゲート電極１１１を有するトランジスタＴ１と、ソース１０３、ドレイン１０４、ゲート電極１１４を有するトランジスタＴ２とが形成されている。トランジスタＴ１は、電源安定化キャパシタを可逆的に切断するためのトランジスタであり、トランジスタＴ２は電源の安定化用でなく装置の動作に必要なトランジスタであるとする。

層間絶縁膜１１７を介して第１層目の配線層１２１、１２４が形成され、さらに層間絶縁膜１２３を介して第２層目の配線層１３１、１３２、１３６が形成されている。

さらに層間絶縁膜１３５を介して第３層目の配線層１４５が形成されている。この同一層に、下部電極１４１、強誘電体膜１４２、上部電極１４３が形成され、ＭＩＭキャパシタが構成されている。

この上層に、層間絶縁膜１４６を介して第４層目の配線層１５１が形成され、保護膜１５２で覆われている。

この構造では、ＭＩＭキャパシタと同一層に、配線層１４５が存在する。

トランジスタＴ１における一方の拡散層１０２には、コンタクトホール１１３、配線層１２４、コンタクトホール１２５、配線層１３６、コンタクトホール１２６、配線層１２１、コンタクトホール１２２、配線層１３１、コンタクトホール１３３を介して下部電極１４１が電気的に接続されている。

このような構成を有するＭＩＭキャパシタを電源安定化用に用いてもよい。

あるいは、図１０に示されたように、ＴＦＴキャパシタを電源安定化用に用いてもよい。この構造では、ＴＦＴキャパシタと同一層に、他の配線層が存在しない点が相違する。

半導体基板２００に、ソース２０１、ドレイン２０２、ゲート電極２１１を有するトランジスタＴ１１と、ソース２０３、ドレイン２０４、ゲート電極２１４を有するトランジスタＴ１２とが形成されている。この場合も、トランジスタＴ１１は電源安定化キャパシタを可逆的に切断するためのトランジスタであり、トランジスタＴ１２は装置の動作に必要なトランジスタであるとする。

層間絶縁膜２１７を介して第１層目の配線層２２１、２２４が形成され、さらに層間絶縁膜２２３を介して第２層目の配線層２３１、２３２、２３６が形成されている。

さらに層間絶縁膜２３５を介して、第３層目において、下部電極２４１、強誘電体膜２４２、上部電極２４３が形成され、ＴＦＴキャパシタが構成されている。

この上層に、層間絶縁膜２４６を介して第４層目の配線層２５１が形成され、保護膜２５２で覆われている。

トランジスタＴ１１における一方の拡散層２０２には、コンタクトホール２１３、配線層２２４、コンタクトホール２２５、配線層２３６、コンタクトホール２２６、配線層２２１、コンタクトホール２２２、配線層２３１、コンタクトホール２３３を介して下部電極２４１が電気的に接続されている。

このような構成を有するＴＦＴキャパシタを電源安定化用に用いてもよい。

上述した実施の形態は何れも一例であって、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することが可能である。

例えば、上記第１の実施の形態において、電源供給線ＰＳＬと接地線ＧＮＤとの間に、選択回路ＳＣ、キャパシタＣ１〜Ｃｎ、ヒューズＦ１〜Ｆｎが直列に接続されている。しかし、接続の順序は図１に示されたものに限定されない。３種類の要素を電源供給線ＰＳＬと接地線ＧＮＤとの間に直列に配置する際には、全体で６通りの順序が存在する。そのいずれの組み合わせにおいても、上記第１の実施の形態と同様の作用、効果が得られる。

また、上記実施の形態では、電源安定化用のキャパシタとして、強誘電体膜を含むものを用いているが、これに限らず、シリコン酸化膜より誘電率が高い絶縁膜を含むものを用いてもよい。

本発明の第１の実施の形態による半導体装置の構成を示した回路図。 同第１の実施の形態による半導体装置の製造方法を示したフローチャート。 本発明の第２の実施の形態による半導体装置の構成を示した回路図。 同第２の実施の形態による半導体装置において用いられる電源電圧Ｖcc１、Ｖcc２の立ち上がり波形を示したフローチャート。 本発明の第３の実施の形態による半導体装置の製造方法を工程別に示したフローチャート。 同第３の実施の形態による半導体装置の他の製造方法を工程別に示したフローチャート。 同第３の実施の形態において、不良キャパシタを特定する検査工程を詳細に示したフローチャート。 上記第１、第２の実施の形態による半導体装置における強誘電体キャパシタをＦｅＲＡＭに適用した場合の構成を示した素子の縦断面図。 上記第１、第２の実施の形態による半導体装置における強誘電体キャパシタの構成例（ＭＩＭキャパシタ）を示した素子の縦断面図。 上記第１、第２の実施の形態による半導体装置における強誘電体キャパシタの他の構成例（ＴＦＴキャパシタ）を示した素子の縦断面図。 従来の半導体装置における電源安定化キャパシタの構成を示した回路図。

符号の説明

１０、１００、２００ 半導体基板
１１〜１３、１０１〜１０４、２０１〜２０４ 不純物拡散層
２１、１１１、１１４、２１１、２１４ ゲート電極
３１、３４、１４１、２４１ 下部電極
３２、３５、１４２、２４２ 強誘電体膜
３３、３６、１４３、２４３ 上部電極
Ｃ１、Ｃ２、Ｃ３、…、Ｃｎ 電源安定化キャパシタ
Ｆ、Ｆ１、Ｆ２、Ｆ３、…、Ｆｎ ヒューズ
ＳＣ 選択回路
ＤＣ デコーダ
Ｔ１、Ｔ２、Ｔ３、…、Ｔｎ トランジスタ

Claims (5)

1. 電源供給線及び接地線と、
   前記電源供給線と前記接地線との間に直列に接続された、複数のキャパシタ及び切り離し可能な接続部と、
   を備え、
   前記切り離し可能な接続部は、前記キャパシタのうち選択的に少なくともいずれか一つを前記電源供給線から可逆的に切り離し、残りの前記キャパシタを前記電源供給線に接続する機能を有することを特徴とする半導体装置。
2. 電源供給線及び接地線と、
   前記電源供給線と前記接地線との間に直列に接続された第１のキャパシタ及び第１のヒューズ、前記電源供給線と前記接地線との間に直列に接続された第２のキャパシタ及び第２のヒューズ、…、前記電源供給線と前記接地線との間に直列に接続された第ｎ（ｎは２以上の整数）のキャパシタ及び第ｎのヒューズとを備え、
   前記第１のキャパシタ及び第１のヒューズ、前記第２のキャパシタ及び第２のヒューズ、…、前記第ｎのキャパシタ及び前記第ｎのヒューズは相互に並列に接続されており、
   前記第１、…、第ｎのヒューズの少なくともいずれか一つが溶断されると、溶断されたヒューズに接続されたキャパシタが前記電源供給線から切り離されることを特徴とする半導体装置。
3. 電源供給線及び接地線と、
   前記電源供給線と前記接地線との間に配置された選択回路と、第１のキャパシタ及び第１のヒューズ、第２のキャパシタ及び第２のヒューズ、…、第ｎのキャパシタ及び第ｎのヒューズとを備え、
   前記選択回路、前記第１のキャパシタ、第１のヒューズが前記電源供給線と前記接地線との間に直列に接続され、前記選択回路、前記第２のキャパシタ、第２のヒューズが前記電源供給線と前記接地線との間に直列に接続され、…、前記選択回路、前記第ｎのキャパシタ、第ｎのヒューズが前記電源供給線と前記接地線との間に直列に接続され、前記第１のキャパシタ及び第１のヒューズ、前記第２のキャパシタ及び第２のヒューズ、…、前記第ｎのキャパシタ及び前記第ｎのヒューズは相互に並列に接続されており、
   前記選択回路は、前記第１のキャパシタ及び前記第１のヒューズ、前記第２のキャパシタ及び前記第２のヒューズ、…、前記第ｎのキャパシタ及び前記第ｎのヒューズの少なくともいずれか１組を選択的に前記電源供給線と前記接地線との間に接続するものであり、
   前記第１、…、第ｎのヒューズの少なくともいずれか一つが溶断されると、溶断されたヒューズに接続されたキャパシタが前記電源供給線から切り離されることを特徴とする半導体装置。
4. 電源供給線及び接地線と、
   前記電源供給線と前記接地線との間に直列に接続された第１のキャパシタ及び第１のトランジスタ、前記電源供給線と前記接地線との間に直列に接続された第２のキャパシタ及び第２のトランジスタ、…、前記電源供給線と前記接地線との間に直列に接続された第ｎのキャパシタ及び第ｎのトランジスタと、
   前記第１、第２、…、第ｎのトランジスタのそれぞれのオン／オフ状態を制御する選択回路とを備え、
   前記第１のキャパシタ及び第１のヒューズ、前記第２のキャパシタ及び第２のヒューズ、…、前記第ｎのキャパシタ及び前記第ｎのヒューズは相互に並列に接続されており、
   前記選択回路により、前記第１、…、第ｎのトランジスタの少なくともいずれか一つがオフ状態になると、オフ状態のトランジスタに接続された前記キャパシタが前記電源供給線から切り離されることを特徴とする半導体装置。
5. 半導体ウェーハに回路パターンを形成する工程であって、前記回路パターンは、電源供給線及び接地線と、前記電源供給線と前記接地線との間に直列に接続された、複数のキャパシタ及び切り離し可能な接続部とを備え、
   前記切り離し可能な接続部が、前記キャパシタのうち選択的に少なくともいずれか一つを前記電源供給線から可逆的又は不可逆的に切り離し、残りの前記キャパシタを前記電源供給線に接続するものである、前記回路を形成する工程と、
   前記キャパシタのうちリーク電流の大きい不良キャパシタが存在するか否かを検査する工程と、
   前記不良キャパシタが存在する場合、前記切り離し可能な接続部を用いて、前記不良キャパシタを前記電源供給線から可逆的又は不可逆的に切り離し、残りの前記キャパシタを前記電源供給線に接続する工程と、
   を備えることを特徴とする半導体装置の製造方法。

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