JP2005050442A

JP2005050442A - 冗長メモリ回路

Info

Publication number: JP2005050442A
Application number: JP2003282308A
Authority: JP
Inventors: Kazuo Hodaka; 和夫保高
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-07-30
Filing date: 2003-07-30
Publication date: 2005-02-24

Abstract

【課題】欠陥メモリ領域のアドレスデータを読み出して、当該欠陥メモリ領域のリペア（欠陥メモリの救済）を行う冗長メモリ回路において、動作信頼性をより一層向上させる。
【解決手段】冗長アドレスメモリ領域１８には、メインメモリ領域１４内に発生した欠陥のあるメモリ領域に対応する冗長アドレスデータと、その冗長アドレスデータ用のチェックサムとが記憶される。誤り検出回路３２は、チェックサムを用いて冗長アドレスデータの誤り検出を行い、アドレス制御回路３６は、冗長アドレスデータに誤りが検出されず、かつ当該冗長アドレスデータと入力アドレスデータとが一致したときに、当該入力アドレスデータを当該冗長アドレスメモリ領域に対応するアドレスデータに切り換える。
【選択図】図２

Description

本発明は、冗長メモリ回路に関し、特に、電気的に書き込みおよび読み出し可能な不揮発性メモリに、欠陥メモリ領域のアドレスデータを書き込み、このアドレスデータを読み出して、欠陥メモリ領域のリペア（欠陥メモリの救済）を行う冗長メモリ回路に関する。

冗長メモリ回路は、大容量メモリ装置の不良ビットをリペアする目的で、ＤＲＡＭ、ＥＥＰＲＯＭ等、多くのメモリ回路に用いられている。電気的に書き込み、読み出しおよび消去が可能なメモリ（ＥＥＰＲＯＭ）においては、冗長アドレスをＥＥＰＲＯＭの一部を用いて書き込み、読み出しすることにより、電気的にリペアが行われる。

ここで、従来の冗長メモリ回路の構成について図面を参照して説明する。図５は、従来の冗長メモリ回路４０の概略構成を示す図である。電気的に書き込み、読み出しおよび消去が可能な、複数のＥＥＰＲＯＭメモリから成るメモリマット４２は、メインメモリ領域４４、そのメインメモリ領域４４に発生した欠陥のあるメモリ領域を代替するための冗長メモリ領域４６、各種の製造情報等を記憶するインフォローメモリ領域４８（inforow memory）で構成される。ここで、冗長メモリ領域４６およびインフォローメモリ領域４８は、メインメモリ領域４４とは別のアドレス空間に設けられている。

また、図５において、５０はアドレスデータに基づいてメインメモリ領域４４をアクセスするための第１アドレスデコーダ、また５２は冗長アドレスデータに基づいて冗長メモリ領域４６をアクセスするための第２アドレスデコーダである。そして、５４は欠陥の発生したメモリ領域のアドレスデータが書き込まれ、記憶される冗長アドレスメモリである。この冗長アドレスメモリ５４は、上述したメモリマット４２から物理的に離れた領域に専用メモリとして設けられる。

上述した構成の冗長メモリ回路の動作を概説すると、外部から入力されるアドレスデータと冗長アドレスメモリ５４に記憶された欠陥メモリ領域のアドレスデータとが、比較回路（図示せず）によって比較され、両者が一致した場合、第１アドレスデコーダ５０のワード線選択出力は禁止される（欠陥メモリ領域のアクセスが禁止される）。それと同時に、第２アドレスデコーダ５２のワード線選択出力がイネーブルとなり、冗長メモリ領域４６がアクセスされることにより、欠陥メモリ領域のリペアが行われる。

しかしながら、図５の冗長メモリ回路４０では、冗長アドレスメモリ５４が、メモリマット４２から物理的に離れた領域に設けられていたので、データ書き込み時に用いるアナログバイアス回路等のアナログ制御回路を別途専用に設ける必要があり、回路規模が大きくなるという問題があった。また、別領域であるために、冗長メモリ領域４６のサイズを変更したい場合に、チップのレイアウト変更が困難であるという問題もあった。

そこで、発明者は、先に、メインメモリ領域と冗長アドレス領域とを同一のメモリマット内に備える冗長メモリ回路を提案した（特許文献１）。この冗長メモリ回路によれば、チップサイズを小さくできるとともに、機種の仕様等に応じたチップの設計開発をより容易にかつより迅速に行うことができるという顕著な効果が得られる。

特開２００２−１５５９５号公報

しかしながら、上記従来技術では、万一、読み出した冗長アドレスデータに何らかの原因で誤りが生じてしまった場合には、当該誤りを含む冗長アドレスデータに基づいてシステムが誤動作してしまう可能性があった。

本発明はかかる事情に鑑みてなされたものであり、その目的は、冗長メモリ回路を利用するシステムの信頼性をより一層向上させることにある。

本発明にかかる冗長メモリ回路は、電気的に書き込みおよび読み出し可能な複数の不揮発性メモリから成るメインメモリ領域と、上記メインメモリ領域と同一のメモリマット内に設けられ当該メインメモリ領域内に発生した欠陥のあるメモリ領域に対応する冗長アドレスデータと、その冗長アドレスデータ用のチェックサムとを記憶するための冗長アドレスメモリ領域と、上記メインメモリ領域と同一のメモリマット内に設けられ上記欠陥のあるメモリ領域を代替するための冗長メモリ領域と、トリガ信号に応じて上記冗長アドレスメモリ領域に記憶された冗長アドレスデータおよびチェックサムを読み出すための制御信号を出力する冗長制御回路と、上記制御信号に応じて読み出されたチェックサムを用いて冗長アドレスデータの誤り検出を行う誤り検出回路と、上記制御信号に応じて読み出された冗長アドレスデータと上記メインメモリをアクセスするために入力される入力アドレスデータとを比較するアドレス比較回路と、上記冗長アドレスデータに誤りが検出されず、かつ当該冗長アドレスデータと入力アドレスデータとが一致したときに、当該入力アドレスデータを当該冗長アドレスメモリ領域に対応するアドレスデータに切り換えるアドレス制御回路と、を備える。

また、上記本発明にかかる冗長メモリ回路では、上記冗長アドレスデータの誤りが検出されたときには、上記冗長制御回路は再度冗長アドレスデータを読み出し、上記誤り検出回路は再度読み出された冗長アドレスデータに対して誤り検出を実行するのが好適である。

また、上記本発明にかかる冗長メモリ回路では、上記冗長メモリ領域は、上記メインメモリ領域と同一のアドレス空間に設けられているのが好適である。

また、上記本発明にかかる冗長メモリ回路では、上記冗長制御回路は、マイクロコンピュータのリセットを検出して、上記冗長アドレス領域に記憶された冗長アドレスデータを読み出すための制御信号を出力するのが好適である。

また、上記本発明にかかる冗長メモリ回路では、上記冗長制御回路は、マイクロコンピュータのリセットを検出してマイクロコンピュータを待機状態とするための冗長ビジー信号を出力すると共に、上記冗長アドレス領域に記憶された冗長アドレスデータを読み出した後に、マイクロコンピュータを動作状態とするための動作イネーブル信号を出力するのが好適である。

本発明によれば、冗長アドレスメモリ領域に、冗長アドレスデータとともに冗長アドレスデータ用のチェックサムを格納し、当該チェックサムによって冗長アドレスデータの誤りを検出するようにしたので、万一、冗長アドレスデータに誤りが生じたとしても、当該誤りに起因したシステムの誤動作が抑制されることとなり、システムの信頼性がより一層向上する。

以下、図面を参照して本発明の好適な実施形態について説明する。

図１は、本実施形態にかかる冗長メモリ回路１０に含まれるメモリマット１２の概略構成の一例を示す図である。

電気的に書き込み、読み出しおよび消去が可能な、複数のＥＥＰＲＯＭメモリから成るメモリマット（例えばフラッシュメモリ）１２は、メインメモリ領域１４に発生した欠陥領域を代替するための冗長メモリ領域１６を有している。ここで特徴的なのは、欠陥メモリ領域のアドレスデータを記憶する冗長アドレスメモリ領域１８をメモリマット１２内のインフォローメモリ領域２０の一部として設けたことである。なお、インフォローメモリ領域２０はテストモード時のみアクセス可能に構成されている。

また、冗長メモリ領域１６とメインメモリ領域１４とは同一のアドレス空間に設けられ、１つのアドレスデコーダ２２によってアクセスされる。ただし、これは一例であって、冗長メモリ領域１６とメインメモリ領域１４とを別アドレス空間に設けるようにしても構わない。

そして、冗長アドレスメモリ領域１８には、さらに、各冗長アドレスに対応するチェックサムが、例えば冗長アドレスデータに付加される形式で格納される。ここで、チェックサムとは、読み出された冗長アドレスの誤り検出（後述）に用いられるデータであって、その誤り検出方式に応じたデータ（例えばバイト単位のパリティチェック用のデータ；奇数パリティ、偶数パリティ等）である。

図２は本実施形態にかかる冗長メモリ回路１０の全体構成を示すブロック図である。一例として、メインメモリ領域１４は５Ｍビット構成を有し、３２０セクタ（１セクタ＝２Ｋバイト）から構成されている。また、冗長メモリ領域１６は例えば４セクタで構成されている。つまり、メインメモリ領域１４のうち最大で４セクタの欠陥セクタが冗長メモリ領域１６に置換されリペア可能となる。これらメインメモリ領域１４および冗長メモリ領域１６は、例えばマイクロコンピュータのプログラム格納領域として用いられる領域であり、マイクロコンピュータと共に１チップに集積化され、いわゆるＥＥＰＲＯＭ内蔵マイクロコンピュータとして機能する。なお、１セクタは例えばメモリマット１２の行方向に延びたワード線で指定されると共に行方向に配列されたメモリセル群で構成される。

冗長制御回路２４は、マイクロコンピュータのシステムリセット信号(SYSRES)、またはマイクロコンピュータに内蔵された電圧検出回路からのパワーオンリセット信号(POR)を検出して、後述する各種の制御信号を出力する。システムリセット回路２６は、冗長制御回路２４が出力する冗長ビジー信号(RDNBSY)に応じてマイクロコンピュータを待機状態に設定する。リングオシレータ２８は、冗長制御回路２４による冗長アドレスデータの読み出しに使用されるクロックを発生する。また、冗長アドレスレジスタ３０は、冗長アドレスメモリ領域１８から読み出された冗長アドレスデータを一時記憶する。

誤り検出回路３２は、冗長アドレスメモリ領域１８から読み出されたチェックサムを用いて、冗長アドレスレジスタ３０に記憶された冗長アドレスデータに誤りが含まれるか否かを検出する。誤りが検出された場合、誤り検出回路３２は、冗長エラー信号(RDNERR)を出力する。

そして、本実施形態にかかる冗長メモリ回路１０を利用するシステムは、上記冗長エラー信号が出力されたときには、通常の処理（＝誤りが検出されなかったときの正常処理）を少なくとも一時的に停止するように構成される。すなわち、本実施形態では、冗長アドレスデータに誤りが含まれないことをリペアの前提とするため、当該誤りに起因するシステムの誤作動を防止することができる。

具体例として、誤り検出回路３２から出力された冗長エラー信号を冗長制御回路２４に入力し、冗長制御回路２４がそれ以降の所定の処理（アドレス一致検出回路３４やアドレス制御回路３６によって実行される通常の処理；後述）を少なくとも一時的に停止させるようにしてもよい。さらにその場合、例えば所定期間若しくは所定回数にわたって冗長アドレスデータの再読み出し（リロード）およびその誤り検出を行うなど、正しい冗長アドレスデータの取得を試みるのが好適である。そして、正しい冗長アドレスデータが取得された場合は、通常の処理に復帰させる。

また、別の例として、誤り検出回路３２から出力された冗長エラー信号を冗長メモリ回路１０の出力としてシステムに入力し、システム自身が動作を停止するようにしてもよい。

アドレス一致検出回路３４は、冗長アドレスレジスタ３０に記憶された冗長アドレスデータの値と入力アドレスデータX11-X3（外部端子から入力されるアドレスデータまたはＣＰＵから出力されるアドレスデータ）とを比較し、両者が一致するか否かを調べる。そして、それらが一致した場合、アドレス制御回路３６は、出力データのアドレス空間を、冗長アドレスメモリ領域１８に割り付けられたアドレス空間に切り換える。ただし、上述したように、その切り換えが有効となるのは、あくまで誤り検出回路３２から冗長エラー信号が出力されない場合、すなわち冗長アドレスデータが正しいものである場合に限られる。

次に、上記冗長メモリ回路１０の動作について、図２、および図３に示す動作タイミング図を参照しながら説明する。

まず、冗長アドレスメモリ領域１８へのアドレスデータの書き込み動作について説明する。半導体製造プロセスを経て冗長メモリ回路を搭載したＬＳＩが作製された後に行われるウエハー測定時に、ＬＳＩテスターによりメモリの基本テストが行われ、メインメモリ領域１４の欠陥セクタに対応した冗長アドレスデータがＬＳＩテスター側に記憶される。

このテストモード時において、インフォローメモリ領域２０はイネーブルに設定される。そして、欠陥セクタが４セクタ以内であれば、ＬＳＩテスターはＬＳＩチップの外部端子を介して、インフォローメモリ領域２０に設けられた冗長アドレスメモリ領域１８にその欠陥セクタのアドレスデータを書き込む。

そして、その冗長アドレスデータに対応するチェックサムが取得され、当該チェックサムは、冗長アドレスメモリ領域１８に、冗長アドレスデータとともに（あるいは関連付けて）書き込まれる。

なお、冗長アドレスメモリ領域１８はテストモード時のみアクセス可能に構成され、テストモード時以外のアクセス、およびユーザーによる書き込み／読み出しは禁止されている。また、インフォローメモリ領域２０に記憶された情報は、ユーザーによって消去することができないように構成されている。

次に、冗長アドレスデータの読み出し動作について説明する。冗長制御回路２４は、マイクロコンピュータのシステムリセット信号(SYSRES)、パワーオンリセット信号(POR)を検出すると、冗長ビジー信号(RDNBSY)「Ｈ」（＝ハイレベル）を出力する。システムリセット回路２６はこの冗長ビジー信号(RDNBSY)「Ｈ」に応じてマイクロコンピュータを待機状態(Wait)に設定する。また、冗長制御回路２４は、リングオシレータ２８に制御信号(REN)を出力し、リングオシレータ２８は冗長アドレスデータの読み出しに使用するクロック(CK)を発生する。なお、図４に示すように、冗長制御回路２４用のクロック(CK)としてマイコンのシステムクロックを用いてもよい。

さらに冗長制御回路２４は冗長制御信号を出力する。これに応じて冗長アドレスメモリ領域１８から冗長アドレスデータDO7-0およびチェックサムが自動的に読み出され、冗長アドレスレジスタ３０に一時記憶される。ここで、誤り検出回路３２は、冗長アドレスデータDO7-0用のチェックサムを用いて当該冗長アドレスデータDO7-0の誤り検出を実行する。誤りが検出された場合、誤り検出回路３２は、冗長エラー信号(RDNERR)「Ｈ」を出力する。誤りが検出されなかった場合、冗長エラー信号(RDNERR)は「Ｌ」（＝ローレベル）となる。かかる誤り検出処理は、好適には、冗長アドレスデータDO7-0が読み出される度に直ちに実行される。

ここで、冗長アドレスデータDO7-0が誤りの無い正しいデータであった場合（このとき冗長エラー信号(RDNERR)は「Ｌ」）、マイクロコンピュータのリセットが解除されると、冗長アドレスレジスタ３０の値とメモリをアクセスするために入力されるアドレスデータX11-X3とがアドレス一致検出回路３４によって比較される。両者が一致していれば、アドレス制御回路３６によって、冗長アドレスメモリ領域１８に割り付けられたアドレス空間に切換えられ、欠陥セクタのリペアが行われる。その後、冗長制御回路２４は、動作イネーブル信号として、冗長ビジー信号(RDNBSY)「Ｌ」を出力する。これにより、マイクロコンピュータは動作イネーブルとなる。

一方、冗長アドレスデータDO7-0に誤りが含まれていた場合、すなわち冗長エラー信号(RDNERR)が「Ｈ」となった場合、冗長制御回路２４は再度冗長制御信号を出力し、冗長アドレスメモリ領域１８から冗長アドレスデータDO7-0をリロードする。そして、リロードした冗長アドレスデータDO7-0が正しい場合には、リセット解除によって適宜アドレス一致検出および欠陥セクタのリペアが実行され、冗長制御回路２４は冗長ビジー信号(RDNBSY)「Ｌ」（＝ローレベル）を出力する。リロードしたものも含めて冗長アドレスデータDO7-0に誤りが含まれる限り、誤り検出回路３２は冗長エラー信号(RDNERR)「Ｈ」の出力を維持し、また冗長制御回路２４は冗長ビジー信号(RDNBSY)「Ｈ」の出力を維持する。そして、例えば所定期間（一例としては冗長ビジー信号(RDNBSY)の立ち上がりから所定期間）経過後あるいは所定回数リロード後も誤りが検出される場合には、必要に応じてシステム停止、警報出力等が実行される。

上述した実施形態にかかる冗長メモリ回路によれば、冗長アドレスデータの誤り検出を実行するため、誤った冗長アドレスデータに基づいてシステムが誤動作する可能性が無くなり、システムの信頼性がより一層向上する。

また、上述した実施形態にかかる冗長メモリ回路によれば、冗長アドレスメモリ領域をメインメモリ領域と同一のメモリマット内に形成しているので、専用のアナログ制御回路を設ける必要がなくなり、チップサイズを大幅に小型化することができる。

なお、上述した実施形態では、ＥＥＰＲＯＭ内蔵マイクロコンピュータを例として説明したが、本発明はこれに限定されることなく、ＥＥＰＲＯＭ単体、ＥＥＰＲＯＭを内蔵したシステムに広く適用可能なものである。

本発明の実施形態にかかる冗長メモリ回路に含まれるメモリマットの要部の概略構成の一例を示す図である。本発明の実施形態にかかる冗長メモリ回路の要部の概略構成の一例を示す図である。本発明の実施形態にかかる冗長メモリ回路の各動作のタイミングの一例を示す図である。本発明の実施形態にかかる冗長メモリ回路の要部の概略構成の他の一例を示す図である。従来の冗長メモリ回路を示す図である。

符号の説明

１０冗長メモリ回路、１２メモリマット、１４メインメモリ領域、１６冗長メモリ領域、１８冗長アドレスメモリ領域、２０インフォローメモリ領域、２２アドレスデコーダ、２４冗長制御回路、２６システムリセット回路、２８リングオシレータ、３０冗長アドレスレジスタ、３２誤り検出回路、３４アドレス一致検出回路、３６アドレス制御回路。

Claims

電気的に書き込みおよび読み出し可能な複数の不揮発性メモリから成るメインメモリ領域と、
前記メインメモリ領域と同一のメモリマット内に設けられ当該メインメモリ領域内に発生した欠陥のあるメモリ領域に対応する冗長アドレスデータと、その冗長アドレスデータ用のチェックサムとを記憶するための冗長アドレスメモリ領域と、
前記メインメモリ領域と同一のメモリマット内に設けられ前記欠陥のあるメモリ領域を代替するための冗長メモリ領域と、
トリガ信号に応じて前記冗長アドレスメモリ領域に記憶された冗長アドレスデータおよびチェックサムを読み出すための制御信号を出力する冗長制御回路と、
前記制御信号に応じて読み出されたチェックサムを用いて冗長アドレスデータの誤り検出を行う誤り検出回路と、
前記制御信号に応じて読み出された冗長アドレスデータと前記メインメモリをアクセスするために入力される入力アドレスデータとを比較するアドレス比較回路と、
前記冗長アドレスデータに誤りが検出されず、かつ当該冗長アドレスデータと入力アドレスデータとが一致したときに、当該入力アドレスデータを当該冗長アドレスメモリ領域に対応するアドレスデータに切り換えるアドレス制御回路と、
を備える冗長メモリ回路。
前記冗長アドレスデータの誤りが検出されたときには、前記冗長制御回路は再度冗長アドレスデータを読み出し、前記誤り検出回路は再度読み出された冗長アドレスデータに対して誤り検出を実行することを特徴とする請求項１に記載の冗長メモリ回路。
前記冗長メモリ領域は、前記メインメモリ領域と同一のアドレス空間に設けられていることを特徴とする請求項１または２に記載の冗長メモリ回路。
前記冗長制御回路は、マイクロコンピュータのリセットを検出して、前記冗長アドレス領域に記憶された冗長アドレスデータを読み出すための制御信号を出力することを特徴とする請求項３に記載の冗長メモリ回路。
前記冗長制御回路は、マイクロコンピュータのリセットを検出してマイクロコンピュータを待機状態とするための冗長ビジー信号を出力すると共に、前記冗長アドレス領域に記憶された冗長アドレスデータを読み出した後に、マイクロコンピュータを動作状態とするための動作イネーブル信号を出力することを特徴とする請求項４に記載の冗長メモリ回路。