【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスタ等の半導体装置に関する。
【０００２】
【従来の技術】
従来、電流の増幅、高周波信号の増幅等に用いられるバイポーラトランジスタ等においては、その用途により、コレクタとベース間の静電容量（Ｃｃｂ）に対する仕様の差が生じる。このため、要求仕様に合わせて動作領域であるトランジスタ部分のデザインの変更やそれに伴う製造プロセスの変更が必要になる。
【０００３】
以下、従来の技術を図１２乃至図１４を参照して説明する。なお、図１２は平面図であり、図１３は図１２のＸ矢方向視の断面図であり、図１４はコレクタとベース間の静電容量を説明するために示す図である。
【０００４】
図１２乃至図１４において、半導体装置１は、方形状のＮ型の半導体基板２に形成されたもので、半導体基板２には素子形成部３の両側に隣接してベース電極側パッド形成部４とエミッタ電極側パッド形成部５がそれぞれ設けられている。そして、半導体基板２の素子形成部３上部には、長方形状にＰ型のベース領域６が形成されており、さらにベース領域６の上部には、その長手方向にＮ＋型のエミッタ領域７が所定ピッチで複数形成されている。これにより、素子形成部３には、半導体基板２をコレクタ領域とするトランジスタＴｒが形成される。
【０００５】
また、ベース領域６とエミッタ領域７が形成された半導体基板２の上面上には、素子形成部３では薄厚となるように、また両側のパッド形成部４，５では、素子形成部３よりも厚い所定膜厚となるように層間絶縁膜８が成膜されている。さらに、素子形成部３の層間絶縁膜８の上には、互いに逆向きの櫛形状となるように形成されたベース電極９とエミッタ電極１０とが、それぞれの櫛歯部分を対応する櫛歯間に位置させるようにして対向配置されている。そして、ベース電極９は、櫛歯部分がベース領域６に導通するように、またエミッタ電極１０は、櫛歯部分が所定ピッチで設けられたエミッタ領域７に導通するように設けられている。
【０００６】
一方、両パッド形成部４，５の層間絶縁膜８の上には、所定形状のベース電極パッド１１とエミッタ電極パッド１２とが、それぞれベース電極９とエミッタ電極１０に導通するよう設けられている。なお、１３，１４は各電極パッド１１，１２上にボンディングされたボンディングワイヤである。
【０００７】
そして、このように構成された半導体装置１においては、コレクタとベース間の静電容量（Ｃｃｂ）は、図１４に示すようにベース電極パッド１１とその直下の層間絶縁膜８を挟んでのコレクタ領域である半導体基板２との間に形成される第１の静電容量Ｃａと、ベース領域６直下にコレクタ領域との間で形成される第２の静電容量Ｃｂとが並列接続されたものとなる。このうち第１の静電容量Ｃａは、ベース電極側パッド形成部４に成膜されたベース電極パッド１１直下の層間絶縁膜８の厚さによってその値が決められ、また第２の静電容量Ｃｂについては、ベース領域６の面積にその値が大きく依存する。
【０００８】
したがって、同じトランジスタ部分のデザインで、同一の製造プロセスによって形成された半導体装置１は、同じコレクタとベース間の静電容量（Ｃｃｂ）を有することになり、この静電容量（Ｃｃｂ）を要求仕様に合わせたものとしようとした場合には、トランジスタ部分のデザインを変更したり、製造プロセスを変更したりする必要が生じる。このため、トランジスタ部分のデザイン変更せず、製造プロセス等の変更も最小限にとどめて、簡単かつ容易に要求仕様に合わせたものにすることできる装置が、強く求められている。
【０００９】
【発明が解決しようとする課題】
上記のような状況に鑑みて本発明はなされたもので、その目的とするところは、静電容量（Ｃｃｂ）を要求仕様に合わせたものとすることが、簡単な構成により容易に実現することができる半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体装置は、一導電型の半導体基板と、この半導体基板の一主面上部の素子形成部に該半導体基板をコレクタ領域とした半導体素子と、前記素子形成部に隣接して設けられたベース電極側パッド形成部の前記半導体基板上部に上方に開口するよう刻設された溝部と、この溝部を埋め込むと共に前記半導体基板上に誘電体材料を成層して形成された層間絶縁膜と、この層間絶縁膜上の前記溝部の直上方位置に設けられたベース電極パッドと、このベース電極パッドと前記半導体素子のコレクタ領域内に形成されたベース領域とを導通する前記層間絶縁膜上に設けられたベース電極とを備えてなることを特徴とするものである。
【００１１】
【発明の実施の形態】
以下本発明の一実施形態を、図１乃至図１１を参照して説明する。図１は平面図であり、図２は図１のＹ矢方向視の断面図であり、図３は第１の工程の断面図であり、図４は第２の工程の断面図であり、図５は第３の工程の断面図であり、図６は第４の工程の断面図であり、図７は第５の工程の断面図であり、図８は第１の変形形態における要部の平面図であり、図９は第１の変形形態における要部の断面図であり、図１０は第２の変形形態における要部の平面図であり、図１１は第２の変形形態における要部の断面図である。
【００１２】
先ず、図１乃至図７において、２１は半導体装置であって、例えば方形状のＮ型のシリコン半導体基板２２により構成されており、半導体基板２２には素子形成部２３と、素子形成部２３の両側に隣接するベース電極側パッド形成部２４、エミッタ電極側パッド形成部２５とが、それぞれ設けられている。そして、半導体基板２２の素子形成部２３上部には、長方形状にＰ型のベース領域２６が形成されており、さらにベース領域２６の内上部には、その長手方向にＮ＋型のエミッタ領域２７が所定ピッチで複数形成されている。これにより、素子形成部２３には、半導体基板２２をコレクタ領域としたトランジスタＴｒの半導体素子が形成されている。
【００１３】
また、半導体素子が形成された半導体基板２２には、ベース電極側パッド形成部２４のベース電極パッド形成部分の基板上部に、複数本、例えば所定の深さ、長さ、幅を有するよう形成された４本の平行な直線状の溝２８でなる溝部２９が刻設されている。そして、溝部２９が形成された半導体基板２２の上面上には、素子形成部２３では薄厚の薄層３０ａとなるように、そして両側のパッド形成部２４，２５では、素子形成部２３の薄層３０ａよりも厚い所定膜厚の厚層３０ｂとなるようにし、ベース電極側パッド形成部２４の溝２８内を埋め込むようして成膜された、例えば二酸化シリコン（ＳｉＯ２）等の誘電体材料によりなる層間絶縁膜３０が設けられている。
【００１４】
さらに、素子形成部２３の層間絶縁膜３０の薄層３０ａ上には、互いに逆向きの櫛形状となるように形成された、例えば４本の櫛歯部分３１を有するベース電極３２と、同じく３本の櫛歯部分３３を有するエミッタ電極３４とが、それぞれの櫛歯部分３１，３３を対応する両電極３２，３４の櫛歯部分３１，３３の間に位置させるようにして対向配置されている。またさらに、ベース電極３２は、櫛歯部分３１が層間絶縁膜３０の薄層３０ａに形成されたベース電極開口３５を介し、層間絶縁膜３０下のベース領域２６に導通するように設けられている。またエミッタ電極３４は、櫛歯部分３３が同じく層間絶縁膜３０の薄層３０ａに所定ピッチで形成されたエミッタ電極開口３６を介し、層間絶縁膜３０下のエミッタ領域２７に導通するように設けられている。
【００１５】
一方、両パッド形成部２４，２５の層間絶縁膜３０の厚層３０ｂ上には、所定形状、例えば略円形のベース電極パッド３７とエミッタ電極パッド３８とが、それぞれ接続線３９，４０を介してベース電極３２とエミッタ電極３４に導通するよう設けられている。なお、４１，４２は各電極パッド３７，３８上にボンディングされたボンディングワイヤである。
【００１６】
また、このように構成された半導体装置２１の製造工程は、次の通りとなる。すなわち、図３に示す第１の工程において、Ｎ型の半導体基板２２の平坦な上面に図示しないフォトレジストを塗布した後、写真蝕刻法によって所定パターンのマスクを形成する。そして、形成したマスクを用い、エッチングによってベース電極側パッド形成部２４のベース電極パッド形成部分の基板上部に、所定の深さ、長さ、幅を有する４本の平行な直線状の溝２８を刻設し、その後、マスクを灰化除去する。
【００１７】
次に、図４に示す第２の工程において、Ｎ型の半導体基板２２の上面に化学気相成長法により、溝２８内を埋め込むようにして誘電体材料の二酸化シリコンでなる層間絶縁膜３０の厚層３０ｂを成膜する。続いてＮ型の半導体基板２２の層間絶縁膜３０上に、フォトレジストを使い写真蝕刻法により所定パターンのマスクを形成する。そして、形成したマスクを用いて厚層３０ｂをエッチングし、素子形成部２３に素子形成部開口４３を形成して半導体基板２２の上面を露出させる。
【００１８】
その後、図５に示す第３の工程において、熱酸化法により素子形成部開口４３内に露出した半導体基板２２の上面に二酸化シリコンの熱酸化膜を形成し、さらに、フォトレジストを使った写真蝕刻法により熱酸化膜上に所定パターンのマスクを形成する。そして、形成したマスクを用いて熱酸化膜をエッチングし、熱酸化膜に長方形の図示しないベース形成開口を形成する。そして、ベース形成開口を介して例えばほう素（Ｂ）を熱拡散して、半導体基板２２の上部に長方形のＰ形のベース領域２６を形成する。
【００１９】
続いてベース形成開口部分の半導体基板２２を熱酸化して再度熱酸化膜を形成し、再びフォトレジストを使った写真蝕刻法により熱酸化膜上に所定パターンのマスクを形成する。そして、形成したマスクを用いて熱酸化膜をエッチングし、熱酸化膜に図示しない複数のエミッタ形成開口をベース領域２６の長手方向に所定ピッチで形成する。そして、エミッタ形成開口を介して例えばりん（Ｐ）を熱拡散して、ベース領域２６の上部に所定ピッチで複数のＮ＋型のエミッタ領域２７を形成する。それと共に再々度熱酸化によりエミッタ形成開口部分に熱酸化膜を形成し、素子形成部２３に層間絶縁膜３０の薄層３０ａを形成する。
【００２０】
次に、図６に示す第４の工程において、フォトレジストを使った写真蝕刻法により層間絶縁膜３０上に所定パターンのマスクを形成する。そして、形成したマスクを用いて薄層３０ａをエッチングし、素子形成部２３に層間絶縁膜３０の薄層３０ａの所定位置にベース電極開口３５とエミッタ電極開口３６を形成する。
【００２１】
次に、図７に示す第５の工程において、層間絶縁膜３０にベース電極開口３５、エミッタ電極開口３６が形成された半導体基板２２の上面上に、例えば電極を形成する金属材料等のアルミニウム（Ａｌ）を真空蒸着によって、導電膜を被着する。その後、フォトレジストを使った写真蝕刻法により導電膜上に所定パターンのマスクを形成する。そして、形成したマスクを用いて導電膜をエッチングし、ベース電極３２とエミッタ電極３４、ベース電極パッド３７とエミッタ電極パッド３８、さらに接続線３９，４０を形成して、半導体装置２１とする。
【００２２】
この後、半導体装置２１は、例えば図示しないリードフレームや実装基板等のマウント部に導電性接着剤によって固着、搭載され、さらにリードフレームや実装基板等の対応端子部とベース電極パッド３７、エミッタ電極パッド３８とがボンディングワイヤ４１，４２によって接続されるなどして所定の回路、機器に実装される。
【００２３】
以上の通り、半導体装置２１においては、コレクタとベース間の静電容量（Ｃｃｂ）は、ベース電極パッド３７とその直下の誘電体材料でなる層間絶縁膜３０の厚層３０ｂ、溝部２９の直線状の溝２８内に埋め込まれた誘電体材料を挟みコレクタ領域である半導体基板２２との間に形成される第１の静電容量と、ベース領域２６直下にコレクタ領域との間で形成される第２の静電容量で構成される。このため、溝部２９の溝２８の深さ、長さ、幅を変更したり、刻設する溝本数を変えることによって、コレクタとベース間の静電容量（Ｃｃｂ）を変更することが可能となる。
【００２４】
その結果、素子形成部２３に半導体基板２２をコレクタ領域として形成された半導体素子のトランジスタＴｒのデザインを変更することなく、簡単かつ容易にコレクタとベース間の静電容量（Ｃｃｂ）を要求仕様に合わせたものとすることができる。また、製造工程においては、半導体基板２２のベース電極側パッド形成部２４のベース電極パッド形成部分の基板上部に、コレクタとベース間の静電容量（Ｃｃｂ）の要求仕様に合わせ、所定の深さ、長さ、幅の溝２８を所定本数刻設するだけですむことになる。
【００２５】
なお、上記実施形態においては、半導体基板２２のベース電極側パッド形成部２４に、４本の平行な直線状の溝２８を刻設して溝部２９を形成したが、例えば図８に要部の平面図、図９に要部の断面図を示す第１の変形形態や、図１０に要部の平面図、図１１に要部の断面図を示す第２の変形形態のように構成してもよい。以下、各変形形態について、上記実施形態と同一部分には同一符号を付して説明を省略し、上記実施形態と異なる各変形形態の構成を、図面を参照して説明する。
【００２６】
先ず、第１の変形形態について説明する。図８、図９において、半導体基板２２には、そのベース電極側パッド形成部２４のベース電極パッド形成部分の基板上部に、フォトレジストを使用し写真蝕刻法により形成したマスクを用いたエッチングによって、所定の溝幅、深さ、直径を有する２つの同心円状の溝４４が刻設され、溝部４５が形成されている。また、溝部４５の溝４４には、半導体基板２２の上面に層間絶縁膜３０の厚膜３０ｂを成膜する際に、同時に、例えば二酸化シリコン等の誘電体材料が埋め込まれる。そして、ベース電極側パッド形成部２４のベース電極パッド形成部分の層間絶縁膜３０上には、ベース電極パッド３７が設けられ、この部分に要求仕様に対応したコレクタとベース間の静電容量（Ｃｃｂ）を構成する第１の静電容量が形成される。この結果、本変形形態においても、上記実施形態と同様の効果を得ることができる。
【００２７】
次に、第２の変形形態について説明する。図１０、図１１において、半導体基板２２には、そのベース電極側パッド形成部２４のベース電極パッド形成部分の基板上部に、フォトレジストを使用し写真蝕刻法により形成したマスクを用いたエッチングによって、所定の溝幅、深さ、長さを有して格子状に形成された溝４６が刻設され、溝部４７が形成されている。また、溝部４７の溝４５には、半導体基板２２の上面に層間絶縁膜３０の厚膜３０ｂを成膜する際に、同時に、例えば二酸化シリコン等の誘電体材料が埋め込まれる。そして、ベース電極側パッド形成部２４のベース電極パッド形成部分の層間絶縁膜３０上には、ベース電極パッド３７が設けられ、この部分に要求仕様に対応したコレクタとベース間の静電容量（Ｃｃｂ）を構成する第１の静電容量が形成される。この結果、本変形形態においても、同じく、上記実施形態と同様の効果を得ることができる。
【００２８】
なおまた、上記の実施形態及び変形形態においては、誘電体材料として二酸化シリコンを用いたが、窒化シリコンを用いてもよい。また、溝部２９，４５，４７を直線状、同心円状、格子状の各溝２８、４４，４６で構成したが、所定深さの円形、方形の凹所などでもよい。さらに、溝部２９，４５，４７の各溝２８、４４，４６を埋め込む誘電体材料を層間絶縁膜３０と同じ二酸化シリコンや窒化シリコンとしたが、層間絶縁膜３０とは誘電率の異なる酸化タンタル（Ｔａ２Ｏ５）やチタン酸バリウム（ＢａＴｉＯ３）、あるいは酸弗化シリコン（ＳｉＯｘＦｙ）などとしてもよい。
【００２９】
【発明の効果】
以上の説明から明らかなように、本発明によれば、半導体素子部分を変更することなく、簡単な構成により容易に要求仕様に合わせた静電容量（Ｃｃｂ）を得ることができる等の効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す平面図である。
【図２】図１のＹ矢方向視の断面図である。
【図３】本発明の一実施形態における第１の工程の断面図である。
【図４】本発明の一実施形態における第２の工程の断面図である。
【図５】本発明の一実施形態における第３の工程の断面図である。
【図６】本発明の一実施形態における第４の工程の断面図である。
【図７】本発明の一実施形態における第５の工程の断面図である。
【図８】本発明の一実施形態に係る第１の変形形態における要部の平面図である。
【図９】本発明の一実施形態に係る第１の変形形態における要部の断面図である。
【図１０】本発明の一実施形態に係る第２の変形形態における要部の平面図である。
【図１１】本発明の一実施形態に係る第２の変形形態における要部の断面図である。
【図１２】従来技術の平面図である。
【図１３】図１２のＸ矢方向視の断面図である。
【図１４】従来技術におけるコレクタとベース間の静電容量を説明するために示す図である。
【符号の説明】
２２…半導体基板
２３…素子形成部
２４…ベース電極側パッド形成部
２６…ベース領域
２８，４４，４６…溝
２９，４５，４７…溝部
３０…層間絶縁膜
３２…ベース電極
３７…ベース電極パッド[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device such as a bipolar transistor.
[0002]
[Prior art]
Conventionally, in bipolar transistors and the like used for current amplification, high-frequency signal amplification, etc., there is a difference in specifications with respect to the capacitance (Ccb) between the collector and the base depending on the application. For this reason, it is necessary to change the design of the transistor portion, which is the operation region, and the manufacturing process according to the required specifications.
[0003]
Hereinafter, a conventional technique will be described with reference to FIGS. 12 is a plan view, FIG. 13 is a cross-sectional view taken in the direction of the arrow X in FIG. 12, and FIG. 14 is a diagram for explaining the capacitance between the collector and the base.
[0004]
12 to 14, the semiconductor device 1 is formed on a rectangular N-type semiconductor substrate 2. The semiconductor substrate 2 is adjacent to both sides of the element forming portion 3 and is adjacent to the base electrode side pad forming portion 4. And an emitter electrode side pad forming portion 5 are provided. A rectangular P-type base region 6 is formed on the element formation portion 3 of the semiconductor substrate 2, and an N + -type emitter region 7 is formed on the base region 6 in the longitudinal direction. A plurality are formed at a predetermined pitch. Thereby, a transistor Tr having the semiconductor substrate 2 as a collector region is formed in the element forming portion 3.
[0005]
Further, on the upper surface of the semiconductor substrate 2 on which the base region 6 and the emitter region 7 are formed, the element forming portion 3 is thin, and the pad forming portions 4 and 5 on both sides are thinner than the element forming portion 3. An interlayer insulating film 8 is formed so as to have a thick predetermined film thickness. Further, a base electrode 9 and an emitter electrode 10 formed on the interlayer insulating film 8 of the element forming portion 3 so as to have a comb shape opposite to each other are arranged between the corresponding comb teeth. Are arranged so as to face each other. The base electrode 9 is provided so that the comb-tooth portion is conducted to the base region 6, and the emitter electrode 10 is provided so that the comb-tooth portion is conducted to the emitter region 7 provided at a predetermined pitch.
[0006]
On the other hand, a base electrode pad 11 and an emitter electrode pad 12 having a predetermined shape are provided on the interlayer insulating film 8 of both the pad forming portions 4 and 5 so as to be electrically connected to the base electrode 9 and the emitter electrode 10, respectively. . Reference numerals 13 and 14 denote bonding wires bonded to the electrode pads 11 and 12, respectively.
[0007]
In the semiconductor device 1 configured as described above, the capacitance (Ccb) between the collector and the base is the collector between the base electrode pad 11 and the interlayer insulating film 8 immediately below it as shown in FIG. A first capacitance Ca formed between the region and the semiconductor substrate 2 and a second capacitance Cb formed between the collector region and the base region 6 are connected in parallel. It becomes. Among these, the value of the first capacitance Ca is determined by the thickness of the interlayer insulating film 8 immediately below the base electrode pad 11 formed on the base electrode side pad forming portion 4, and the second capacitance Ca The value of Cb greatly depends on the area of the base region 6.
[0008]
Accordingly, the semiconductor device 1 formed by the same manufacturing process with the same transistor portion design has the same capacitance (Ccb) between the collector and the base, and this capacitance (Ccb) is required. If it is intended to be adapted to the above, it is necessary to change the design of the transistor part or the manufacturing process. For this reason, there is a strong demand for an apparatus that can be easily and easily adapted to the required specifications without changing the design of the transistor portion and with minimal changes in the manufacturing process.
[0009]
[Problems to be solved by the invention]
The present invention has been made in view of the situation as described above, and the object of the present invention is to easily realize the capacitance (Ccb) according to the required specifications with a simple configuration. It is an object of the present invention to provide a semiconductor device capable of achieving the above.
[0010]
[Means for Solving the Problems]
A semiconductor device according to the present invention is provided with a semiconductor substrate of one conductivity type, a semiconductor element having the semiconductor substrate as a collector region in an element forming portion on one main surface of the semiconductor substrate, and adjacent to the element forming portion. A groove formed so as to open upward in the upper portion of the semiconductor substrate of the base electrode side pad forming portion; an interlayer insulating film formed by embedding the groove and stratifying a dielectric material on the semiconductor substrate; A base electrode pad provided immediately above the groove on the interlayer insulating film and a base electrode formed in the collector region of the semiconductor element and the base electrode pad provided on the interlayer insulating film that conducts the base electrode pad. And a base electrode provided.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to FIGS. 1 is a plan view, FIG. 2 is a cross-sectional view in the direction of arrow Y in FIG. 1, FIG. 3 is a cross-sectional view of the first step, FIG. 4 is a cross-sectional view of the second step, FIG. 5 is a cross-sectional view of the third step, FIG. 6 is a cross-sectional view of the fourth step, FIG. 7 is a cross-sectional view of the fifth step, and FIG. 9 is a cross-sectional view of the main part in the first modification, FIG. 10 is a plan view of the main part in the second modification, and FIG. 11 is the main part in the second modification. It is sectional drawing of a part.
[0012]
First, in FIGS. 1 to 7, reference numeral 21 denotes a semiconductor device, which is composed of, for example, a rectangular N-type silicon semiconductor substrate 22. The semiconductor substrate 22 includes an element forming portion 23 and an element forming portion 23. A base electrode side pad forming part 24 and an emitter electrode side pad forming part 25 adjacent to both sides are provided. A P-type base region 26 is formed in a rectangular shape above the element formation portion 23 of the semiconductor substrate 22, and an N + -type emitter region 27 in the longitudinal direction of the base region 26 in the longitudinal direction. Are formed at a predetermined pitch. As a result, the semiconductor element of the transistor Tr using the semiconductor substrate 22 as a collector region is formed in the element forming portion 23.
[0013]
Further, a plurality of, for example, a predetermined depth, length, and width are formed on the semiconductor substrate 22 on which the semiconductor element is formed, on the base electrode pad formation portion of the base electrode side pad formation portion 24. In addition, a groove portion 29 composed of four parallel linear grooves 28 is formed. Then, on the upper surface of the semiconductor substrate 22 in which the groove portion 29 is formed, the element forming portion 23 becomes a thin thin layer 30a, and the pad forming portions 24 and 25 on both sides are thin layers of the element forming portion 23. By a dielectric material such as silicon dioxide (SiO 2 ) formed so as to be a thick layer 30b having a predetermined thickness larger than 30a and embedded in the groove 28 of the base electrode side pad forming portion 24. An interlayer insulating film 30 is provided.
[0014]
Further, on the thin layer 30a of the interlayer insulating film 30 of the element forming portion 23, a base electrode 32 having, for example, four comb-tooth portions 31 formed in a comb shape opposite to each other, and 3 An emitter electrode 34 having two comb-tooth portions 33 is disposed so as to face each other so that the respective comb-tooth portions 31 and 33 are positioned between the comb-tooth portions 31 and 33 of the corresponding electrodes 32 and 34. . Furthermore, the base electrode 32 is provided so that the comb-tooth portion 31 is electrically connected to the base region 26 under the interlayer insulating film 30 through the base electrode opening 35 formed in the thin layer 30 a of the interlayer insulating film 30. . The emitter electrode 34 is provided so that the comb-tooth portion 33 is electrically connected to the emitter region 27 under the interlayer insulating film 30 through the emitter electrode openings 36 formed in the thin layer 30a of the interlayer insulating film 30 at a predetermined pitch. ing.
[0015]
On the other hand, on the thick layer 30b of the interlayer insulating film 30 of both the pad forming portions 24 and 25, a base electrode pad 37 and an emitter electrode pad 38 having a predetermined shape, for example, a substantially circular shape, are connected via connection lines 39 and 40, respectively. The base electrode 32 and the emitter electrode 34 are provided to be conductive. Reference numerals 41 and 42 denote bonding wires bonded to the electrode pads 37 and 38, respectively.
[0016]
The manufacturing process of the semiconductor device 21 configured as described above is as follows. That is, in the first step shown in FIG. 3, after applying a photoresist (not shown) on the flat upper surface of the N-type semiconductor substrate 22, a mask having a predetermined pattern is formed by photolithography. Then, using the formed mask, four parallel linear grooves 28 having a predetermined depth, length, and width are formed on the substrate in the base electrode pad forming portion of the base electrode side pad forming portion 24 by etching. After engraving, the mask is ashed and removed.
[0017]
Next, in the second step shown in FIG. 4, an interlayer insulating film 30 made of silicon dioxide, which is a dielectric material, is embedded in the upper surface of the N-type semiconductor substrate 22 by chemical vapor deposition so as to fill the trench 28. A thick layer 30b is formed. Subsequently, a mask having a predetermined pattern is formed on the interlayer insulating film 30 of the N-type semiconductor substrate 22 by photolithography using a photoresist. Then, the thick layer 30 b is etched using the formed mask to form an element formation portion opening 43 in the element formation portion 23 to expose the upper surface of the semiconductor substrate 22.
[0018]
Thereafter, in the third step shown in FIG. 5, a thermal oxide film of silicon dioxide is formed on the upper surface of the semiconductor substrate 22 exposed in the element forming portion opening 43 by thermal oxidation, and further, photo-etching using a photoresist is performed. A mask having a predetermined pattern is formed on the thermal oxide film by the method. Then, the thermal oxide film is etched using the formed mask to form a rectangular base formation opening (not shown) in the thermal oxide film. Then, for example, boron (B) is thermally diffused through the base formation opening to form a rectangular P-shaped base region 26 on the semiconductor substrate 22.
[0019]
Subsequently, the semiconductor substrate 22 in the base formation opening is thermally oxidized to form a thermal oxide film again, and a mask having a predetermined pattern is formed on the thermal oxide film again by photolithography using a photoresist. Then, the thermal oxide film is etched using the formed mask, and a plurality of emitter formation openings (not shown) are formed in the thermal oxide film at a predetermined pitch in the longitudinal direction of the base region 26. Then, for example, phosphorus (P) is thermally diffused through the emitter formation opening to form a plurality of N + -type emitter regions 27 at a predetermined pitch above the base region 26. At the same time, a thermal oxide film is formed in the emitter formation opening portion again by thermal oxidation, and a thin layer 30 a of the interlayer insulating film 30 is formed in the element forming portion 23.
[0020]
Next, in a fourth step shown in FIG. 6, a mask having a predetermined pattern is formed on the interlayer insulating film 30 by photolithography using a photoresist. Then, the thin layer 30 a is etched using the formed mask, and a base electrode opening 35 and an emitter electrode opening 36 are formed in the element forming portion 23 at predetermined positions of the thin layer 30 a of the interlayer insulating film 30.
[0021]
Next, in a fifth step shown in FIG. 7, on the upper surface of the semiconductor substrate 22 in which the base electrode opening 35 and the emitter electrode opening 36 are formed in the interlayer insulating film 30, for example, aluminum (such as a metal material for forming an electrode) A conductive film is deposited by vacuum deposition of Al). Thereafter, a mask having a predetermined pattern is formed on the conductive film by photolithography using a photoresist. Then, the conductive film is etched using the formed mask to form the base electrode 32 and the emitter electrode 34, the base electrode pad 37 and the emitter electrode pad 38, and the connection lines 39 and 40, thereby forming the semiconductor device 21.
[0022]
Thereafter, the semiconductor device 21 is fixed and mounted with a conductive adhesive, for example, on a mount portion such as a lead frame or a mounting substrate (not shown), and further, a corresponding terminal portion such as a lead frame or a mounting substrate, a base electrode pad 37, an emitter electrode. The pad 38 is mounted on a predetermined circuit or device by being connected by bonding wires 41 and 42.
[0023]
As described above, in the semiconductor device 21, the capacitance (Ccb) between the collector and the base is the linear shape of the thick layer 30 b of the interlayer insulating film 30 made of the dielectric material immediately below the base electrode pad 37 and the groove 29. The first capacitance formed between the semiconductor substrate 22 which is a collector region with the dielectric material embedded in the trench 28 and the collector region formed immediately below the base region 26. 2 capacitance. Therefore, the capacitance (Ccb) between the collector and the base can be changed by changing the depth, length, and width of the groove 28 of the groove portion 29 or changing the number of grooves to be engraved. .
[0024]
As a result, the capacitance (Ccb) between the collector and the base can be easily and easily changed without changing the design of the transistor Tr of the semiconductor element formed in the element forming portion 23 using the semiconductor substrate 22 as the collector region. Can be combined. Further, in the manufacturing process, a predetermined depth is formed on the base electrode pad forming portion of the base electrode side pad forming portion 24 of the semiconductor substrate 22 in accordance with the required specifications of the capacitance between the collector and the base (Ccb). It is only necessary to provide a predetermined number of grooves 28 of length and width.
[0025]
In the above embodiment, four parallel linear grooves 28 are formed in the base electrode side pad forming portion 24 of the semiconductor substrate 22 to form the groove portions 29. For example, FIG. 9 is configured as a first modification showing a cross-sectional view of the main part in FIG. 9, a plan view of the main part in FIG. 10, and a second modification showing a cross-sectional view of the main part in FIG. Also good. Hereinafter, in each modified embodiment, the same parts as those in the above embodiment are denoted by the same reference numerals and description thereof will be omitted, and the configuration of each modified embodiment different from the above embodiment will be described with reference to the drawings.
[0026]
First, the first modification will be described. 8 and 9, the semiconductor substrate 22 is etched using a mask formed by photolithography using a photoresist on the base electrode pad forming portion of the base electrode side pad forming portion 24 by using a photoresist. Two concentric grooves 44 having a predetermined groove width, depth, and diameter are engraved to form a groove portion 45. In addition, when the thick film 30b of the interlayer insulating film 30 is formed on the upper surface of the semiconductor substrate 22, a dielectric material such as silicon dioxide is buried in the groove 44 of the groove portion 45 at the same time. A base electrode pad 37 is provided on the interlayer insulating film 30 in the base electrode pad forming portion of the base electrode side pad forming portion 24, and the capacitance (Ccb) between the collector and the base corresponding to the required specifications is provided in this portion. ) Is formed. As a result, also in this modified embodiment, the same effect as the above embodiment can be obtained.
[0027]
Next, a second modification will be described. 10 and 11, the semiconductor substrate 22 is etched by using a mask formed by photolithography using a photoresist on the base electrode pad forming portion of the base electrode side pad forming portion 24 by using a photoresist. Grooves 46 having a predetermined groove width, depth, and length and formed in a lattice shape are engraved to form groove portions 47. In addition, when the thick film 30b of the interlayer insulating film 30 is formed on the upper surface of the semiconductor substrate 22, a dielectric material such as silicon dioxide is buried in the groove 45 of the groove portion 47 at the same time. A base electrode pad 37 is provided on the interlayer insulating film 30 in the base electrode pad forming portion of the base electrode side pad forming portion 24, and the capacitance (Ccb) between the collector and the base corresponding to the required specifications is provided in this portion. ) Is formed. As a result, also in the present modified embodiment, the same effect as in the above embodiment can be obtained.
[0028]
In the above-described embodiments and variations, silicon dioxide is used as the dielectric material, but silicon nitride may be used. Further, although the groove portions 29, 45, 47 are constituted by the linear, concentric, and lattice-like grooves 28, 44, 46, they may be circular or rectangular recesses having a predetermined depth. Further, the dielectric material that fills the grooves 28, 44, 46 of the groove portions 29, 45, 47 is made of silicon dioxide or silicon nitride, which is the same as that of the interlayer insulating film 30, but tantalum oxide having a dielectric constant different from that of the interlayer insulating film 30 ( Ta 2 O 5 ), barium titanate (BaTiO 3 ), or silicon oxyfluoride (SiO x F y ) may be used.
[0029]
【The invention's effect】
As is apparent from the above description, according to the present invention, it is possible to easily obtain a capacitance (Ccb) that meets the required specifications with a simple configuration without changing the semiconductor element portion. Play.
[Brief description of the drawings]
FIG. 1 is a plan view showing an embodiment of the present invention.
2 is a cross-sectional view taken in the direction of arrow Y in FIG.
FIG. 3 is a sectional view of a first step in an embodiment of the present invention.
FIG. 4 is a cross-sectional view of a second step in one embodiment of the present invention.
FIG. 5 is a sectional view of a third step in one embodiment of the present invention.
FIG. 6 is a sectional view of a fourth step in one embodiment of the present invention.
FIG. 7 is a sectional view of a fifth step in an embodiment of the present invention.
FIG. 8 is a plan view of a main part in a first modification according to an embodiment of the present invention.
FIG. 9 is a cross-sectional view of a main part in a first modified embodiment according to one embodiment of the present invention.
FIG. 10 is a plan view of a main part in a second modification according to an embodiment of the present invention.
FIG. 11 is a cross-sectional view of a main part in a second modification according to an embodiment of the present invention.
FIG. 12 is a plan view of the prior art.
13 is a cross-sectional view taken in the direction of the arrow X in FIG.
FIG. 14 is a diagram for explaining a capacitance between a collector and a base in the prior art.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 22 ... Semiconductor substrate 23 ... Element formation part 24 ... Base electrode side pad formation part 26 ... Base area | region 28, 44, 46 ... Groove 29, 45, 47 ... Groove part 30 ... Interlayer insulation film 32 ... Base electrode 37 ... Base electrode pad
