【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路および半導体集積回路の検査方法に関し、特に、半導体集積回路の製品生産におけるテスト技術に関する。
【０００２】
【従来の技術】
半導体集積回路の製造において、トランジスタ特性および回路特性をウェハ形態の段階で先ずは検査を実施している。従来のシリコンウェハの検査工程では、ウェハ上のＴＥＧ（Ｔｅｓｔ−Ｅｌｅｍｅｎｔａｒｙ−Ｇｒｏｕｐ）部にテスト機能を追加し、電源端子と期待値判定回路を実装し、ウェハ検査時に半導体集積回路の良否を判定している。ＴＥＧ部に判定回路を実装する事により、プローブ検査の省略と解析の簡略化が可能となっている（特許文献１参照。）。
【０００３】
以下、従来の半導体集積回路および半導体集積回路の検査方法について説明する。図８は従来の半導体集積回路の生産工程のフローチャートであり、１はトランジスタをウェハ内に形成し配線を行う前工程、２は前工程１で製造されたウェハのＴＥＧ部のトランジスタ特性、拡散層抵抗、スルーホール抵抗を検査するウェア検査、３はウェハ検査２の次の検査工程として多ピン用の論理テスタによってアドレス指定を行い、ソフトウェアによってメモリ部やロジック部を検査するプローブ検査、４はＴＥＧ部チップを切断して半導体集積回路をパッケージに格納する組立、５は組立４の後のパッケージ品にバイアス電圧をかけるスクリーニング、６はスクリーニング５の後に実施する全数電気的検査、７は全数電気的検査６で合格した製品の出荷である。
【０００４】
図９はウェハ外観図でありプローブ検査の実施状態を示す。１０は前工程によって製造されたシリコンウェハ、１１はシリコンウェハ１０上に形成された半導体集積回路のチップ、１２はチップ１１を組立前に切断分離する位置を示すスクライブライン、１３はチップ１１上の端子パッドに接触してプローブ検査を行うためのプローブ、１４はプローブ１３をチップ１１の端子パッド位置に合わせて位置を固定するためのプローブガイド、１５はプローブ１３によって検査実施中のプローブ検査中チップ、１６はプローブ検査中チップ１５の検査経路である。
【０００５】
上記構成において、複数のチップ１１の内、任意のチップがＴＥＧ部としてＴＥＧ部専用チップとして構成されており、ウェハ検査ではＴＥＧ部専用チップを検査する。さらに、特許文献１記載の技術では、ＴＥＧ部内に良否の判定回路を設けることにより、プローブ検査を省略し、検査工程を簡略化している。
【０００６】
【特許文献１】
特開平６−３３１７０８号公報（第２−５頁、図１）
【０００７】
【発明が解決しようとする課題】
しかしながら、製造プロセスの微細化に伴い、従来技術のようにチップ生成領域に専用で構成していたＴＥＧ部専用のチップが無くなり、現在ではＴＥＧ部をスクライブライン上に構成している。このため、良否判定回路をＴＥＧ部に実装することができない。
【０００８】
本発明は上記事情に鑑みてなされたもので、良否判定回路をＴＥＧ部に実装することができない現在のウェハデザインであっても、良否判定が可能な半導体集積回路および半導体集積回路の検査方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体集積回路は、ＢＩＳＴ回路と、前記ＢＩＳＴ回路により検査される被検査回路と、前記ＢＩＳＴ回路による検査結果をモニタする出力端子と、外部から供給される検査モード設定信号、クロック信号、リセット信号の組み合わせにより前記ＢＩＳＴ回路をＢＩＳＴまたはプリプローブ検査として用いるように切り替えるセレクタとを備える。
【００１０】
上記構成によれば、既存のＢＩＳＴ回路の良否判定回路を利用したプリプローブ検査を可能にしているため、プローブ検査に先行するプリプローブ検査で良否判定を実施させることで、良否判定回路をＴＥＧ部に実装することができない現在のウェハデザインであっても、コスト増加を抑えながら良否判定を行うことができる。
【００１１】
本発明の半導体集積回路の検査方法は、ウェハ上に配列された複数の半導体集積回路に対して順次プローブ検査を実施する半導体集積回路の検査方法であって、任意の半導体集積回路に対するプローブ検査と、前記プローブ検査対象の半導体集積回路よりも検査方向に先行する半導体集積回路に対するプリプローブ検査とを同時に実施する。また、ウェハ上に配列された複数の半導体集積回路に対して順次プローブ検査を実施する半導体集積回路の検査方法であって、任意の半導体集積回路に対するプローブ検査と、前記プローブ検査対象の半導体集積回路よりも検査方向に先行する複数の半導体集積回路に対するプリプローブ検査とを同時に実施する。
【００１２】
上記構成によれば、プローブ検査に先行するプリプローブ検査をプローブ検査を同時に実施することで、良否判定をプリプローブ検査で実施させる場合でも、検査時間を増加させることがない。
【００１３】
さらに、本発明の半導体集積回路の検査方法は、前記プリプローブ検査で不良判定した半導体集積回路に対するプローブ検査をスキップする。
【００１４】
上記構成によれば、プローブ検査に先行して実施したプリプローブ検査で不良判定した半導体集積回路のプローブ検査をスキップすることで、プローブ検査の総時間を削減することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
図１は一実施形態における半導体集積回路の生産工程を示すフローチャートである。図１において、１は前工程、２はウェハ検査、３はプローブ検査、４は組立、５はスクリーニング、６は全数電気的検査、７は出荷であり、図８に示す従来の半導体集積回路の生産工程と同じである。また、１０３はプローブ検査３と同時に実施するプリプローブ検査、１０４はプリプローブ検査の判定、１０５は不良チップに対するプローブ検査を省略して出荷を停止する処理である。
【００１６】
図２は実施形態１のウェハ外観図でありプローブ検査およびプリプローブ検査の実施状態を示す。１０は前工程によって製造されたシリコンウェハ、１１はシリコンウェハ１０上に形成された半導体集積回路のチップ、１２はチップ１１を組立前に切断分離する位置を示すスクライブライン、１３はチップ１１上の端子パッドに接触してプローブ検査を行うためのプローブ、１４はプローブ１３をチップ１１の端子パッド位置に合わせて位置を固定するためのプローブガイド、１５はプローブ１３によって検査実施中のプローブ検査中チップ、１６はプローブ検査中チップ１５の検査経路であり、図９に示した構成と同一である。
【００１７】
１１３ａはプリプローブ検査用プローブであり、プローブ１３と同様にプローブガイド１４によりプロービング位置を固定したプローブで、プローブ検査中チップ１５（図２の“（ｎ）チップ”）ではなく、検査経路１６の検査進行方向の隣接チップ（図２の“（ｎ＋１）チップ”）の検査用パッドにプロービングする。プローブ検査経路１６のプローブ検査中にチップ１５の検査が“（ｎ−１）→（ｎ）→（ｎ＋１）”と進行する時に、プリプローブ検査用プローブ１１３ａは“（ｎ）→（ｎ＋１）→（ｎ＋２）”を同時にプリプローブする。
【００１８】
図３は実施形態２のウェハ外観図でありプローブ検査およびプリプローブ検査の実施状態を示す。なお、プリプローブ検査用プローブ１１３ａは図２に示した実施形態１の構成と同じである。１１３ｂはプリプローブ検査用プローブであり、プローブガイド１４によりプローブ位置を固定したプローブであるが、プローブ検査中チップ１５に対してプリプローブ検査用プローブ１１３ａとは反対側に設けられている。プリプローブ検査用プローブ１１３ｂはプローブ検査中チップ１５に隣接するチップ（図３の“（ｎ−１）チップ”）の検査用パッドに、プローブ検査中チップ１５のプロービングと同時にプロービングする。
【００１９】
本実施形態では、プローブ検査経路１６の検査進行方向が左右反転（図３のシリコンウェハ１０のオリエンテーションフラットを下側にして）した場合、プリプローブ検査用プローブ１１３ｂがプローブ検査中チップ１５に対して、先行して検査を実施する。プローブ検査経路１６のプローブ検査中チップ１５の検査が“（ｎ−１）→（ｎ）→（ｎ＋１）”と進行する時に、プリプローブ検査用プローブ１１３ａは“（ｎ）→（ｎ＋１）→（ｎ＋２）”を同時にプリプローブする。
【００２０】
一方、進行方向が左右反転して、プローブ検査経路１６のプローブ検査中チップ１５の検査が“（ｎ＋３）→（ｎ＋４）→（ｎ＋５）”と進行する時に、プリプローブ検査用プローブ１１３ｂは“（ｎ＋４）→（ｎ＋５）→（ｎ＋６）”を同時にプリプローブする。例えば、図３の“（ｎ＋４）チップ”がプローブ検査中の場合、図３の“（ｎ＋５）チップ”がプリプローブ対象チップとなる。
【００２１】
図４は実施形態３のウェハ外観図でありプローブ検査およびプリプローブ検査の実施状態を示す。プリプローブ検査用プローブ１１３ａは図２に示した実施形態１の構成と同じである。１１３ｃはプリプローブ検査用プローブであり、プローブガイド１４によりプローブ位置を固定したプローブである。プリプローブ検査用プローブ１１３ｃはプリプローブ検査用プローブ１１３ａがプリプロービングしている“（ｎ＋１）チップ”の下の隣接チップ（“（ｎ＋４）チップ”）の検査用パッドに、プローブ検査中チップ１５のプロービングと同時に、プロービングする。
【００２２】
本実施形態では、プローブ検査経路１６のプローブ検査中チップ１５の検査が“（ｎ−１）→（ｎ）→（ｎ＋１）”と進行する時に、プリプローブ検査用プローブ１１３ａは“（ｎ）→（ｎ＋１）→（ｎ＋２）”を同時にプリプローブし、プリプローブ検査用プローブ１１３ｂは“（ｎ＋５）→（ｎ＋４）→（ｎ＋３）”も同時にプリプローブする。
【００２３】
図４に示すように、プローブ検査が右方向へ進行する時に、進行方向隣接チップ（（ｎ）チップに対する（ｎ＋１）チップ）のみでなく、進行方向反転しプローブ検査が左方向への進行する時にプローブ検査する予定チップのプリプローブを先行で同時に行い、結果を予め一時記憶装置に記憶し、左方向へのプローブ検査進行時には予め記憶されているプリプローブ不良判定結果を元に、プローブ検査スキップ処理を実施する。図４の構成例では、プリプローブする場合、左方向へプローブ検査が進行する時にはプリプローブ検査をプローブ検査時には実施しない。
【００２４】
図５は実施形態４におけるメモリＢＩＳＴ回路を用いたプリプローブ検査回路を示すブロック図である。２０はメモリＢＩＳＴとプリプローブ検査とを外部端子から入力されるモード設定、クロック、リセットの組み合わせにより切り替えるセレクタ、２１はセレクタ２０により制御されるメモリＢＩＳＴ回路、２２はメモリＢＩＳＴ選択時にメモリＢＩＳＴ回路２１から制御信号が供給されるＲＡＭブロック、２３はＲＡＭブロック２２とＣＰＵのアドレス／データ入出力インタフェースとなるバスコントローラである。バスコントローラ２３を介してＲＡＭブック２２は半導体集積回路上で通常のメモリＢＩＳＴ動作時にＣＰＵとデータのリード／ライトを行う。２４ａはメモリＢＩＳＴ回路２１のテスト判定結果を出力するメモリＢＩＳＴ結果出力プローブパッドである。
【００２５】
本実施形態によれば、メモリＢＩＳＴ回路をメモリＢＩＳＴとプリプローブ検査とで共用し、外部端子から入力されるモード設定、クロック、リセットの組み合わせによりメモリＢＩＳＴまたはプリプローブ検査を選択して実施させことができる。
【００２６】
図６は実施形態５におけるロジックＢＩＳＴ回路を用いたプリプローブ検査回路を示すブロック図である。２５はロジックＢＩＳＴとプリプローブ検査とを外部端子から入力されるモード設定、クロック、リセットの組み合わせにより切り替えるセレクタ、２６はセレクタ２５により制御されるロジックＢＩＳＴ回路、２７はロジックＢＩＳＴ選択時にロジックＢＩＳＴ回路２６から制御信号が供給されるランダムロジックであり、半導体集積回路上で通常のロジックＢＩＳＴ動作時に信号入出力を行う。２４ｂはロジックＢＩＳＴ回路２６のテスト判定結果を出力するロジックＢＩＳＴ結果出力プローブパッドである。
【００２７】
本実施形態によれば、ロジックＢＩＳＴ回路をロジックＢＩＳＴとプリプローブ検査とで共用し、外部端子から入力されるモード設定、クロック、リセットの組み合わせによりロジックＢＩＳＴまたはプリプローブ検査を選択して実施させることができる。
【００２８】
図７は実施形態５におけるプリプローブ検査回路を示すブロック図であり、ストップリーク電流測定機能を有する。３０は半導体集積回路、３１は外部端子から入力されるモード設定、クロック、リセットの組み合わせにより半導体集積回路３０をストップリーク測定状態に設定するストップリーク測定状態設定、３２はストップリーク測定状態設定回路３１により制御されるランダムロジックである。半導体集積回路３０はランダムロジック３２およびメモリ３３を備え、いずれも制御対象であるが、いずれか一方のみを制御対象としてもよい。３３はストップリーク測定状態設定回路３１により制御されるメモリ３３、３４は半導体集積回路３０の電源供給パッド、３５は電源供給パッド３４に流れる電流値を測定する電流測定器である。
【００２９】
上記構成において、ストップリーク測定状態設定回路３１により半導体集積回路３０をストップ状態にした後、電流測定器３５の電流値をプリプローブ検査で測定し、半導体集積回路の良否判定をプローブ検査前に実施する。
【００３０】
【発明の効果】
本発明によれば、既存のＢＩＳＴ回路の良否判定回路を利用したプリプローブ検査を可能にしているため、プローブ検査に先行するプリプローブ検査で良否判定を実施させることで、良否判定回路をＴＥＧ部に実装することができない現在のウェハデザインであっても、コスト増加を抑えながら良否判定を行うことができる。
【００３１】
また、プローブ検査に先行するプリプローブ検査をプローブ検査を同時に実施することで、良否判定をプリプローブ検査で実施させる場合でも、検査時間を増加させることがない。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の生産工程を示すフローチャート
【図２】本発明のプローブ検査およびプリプローブ検査時のウェハ概観図
【図３】本発明のプローブ検査およびプリプローブ検査時のウェハ概観図
【図４】本発明のプローブ検査およびプリプローブ検査時のウェハ概観図
【図５】本発明のメモリＢＩＳＴ回路を用いたプリプローブ検査用のブロック構成図
【図６】本発明のロジックＢＩＳＴ回路を用いたプリプローブ検査用ブロック構成図
【図７】ストップリーク電流測定機能を有するプリプローブ検査回路を示すブロック図
【図８】従来の半導体集積回路の生産工程を示すフローチャート
【図９】従来のプローブ検査時のウェハ概観図
【符号の説明】
１０ ウェハ
１１ チップ
１３ プローブ
１４ プローブガイド
１５ プローブ検査中チップ
１６ プローブ検査経路
２０ セレクタ
２１ メモリＢＩＳＴ回路
２４ａ メモリＢＩＳＴ結果出力プローブパッド
２４ｂ ロジックＢＩＳＴ結果出力プローブパッド
２５ セレクタ
２６ ロジックＢＩＳＴ回路
２７ ランダムロジック
３０ 半導体集積回路
３１ ストップリーク測定状態設定回路
３４ 電源供給パッド
３５ 電流測定器
１１３ａ、１１３ｂ、１１３ｃ プリプローブ検査用プローブ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit and a method for inspecting a semiconductor integrated circuit, and more particularly to a test technique in product production of a semiconductor integrated circuit.
[0002]
[Prior art]
In manufacturing a semiconductor integrated circuit, transistor characteristics and circuit characteristics are first inspected at the stage of a wafer. In the conventional silicon wafer inspection process, a test function is added to the TEG (Test-Elementary-Group) part on the wafer, power supply terminals and an expected value determination circuit are mounted, and the quality of the semiconductor integrated circuit is determined during wafer inspection. ing. By mounting a determination circuit in the TEG section, it is possible to omit the probe inspection and simplify the analysis (see Patent Document 1).
[0003]
Hereinafter, a conventional semiconductor integrated circuit and a method for inspecting the semiconductor integrated circuit will be described. FIG. 8 is a flowchart of a production process of a conventional semiconductor integrated circuit, wherein 1 is a pre-process for forming a transistor in a wafer and wiring, 2 is a transistor characteristic of a TEG portion of the wafer manufactured in the pre-process 1, and a diffusion layer Wear inspection for inspecting resistance and through-hole resistance, 3 is the next inspection process after wafer inspection 2, addressing is performed by a multi-pin logic tester, and probe inspection for inspecting the memory section and logic section by software, 4 is TEG Assembly for cutting the partial chip and storing the semiconductor integrated circuit in the package 5 is a screening for applying a bias voltage to the packaged product after the assembly 4, 6 is an all-electrical test performed after the screening 5, and 7 is an all-electrical test This is the shipment of the product that passed the inspection 6.
[0004]
FIG. 9 is an external view of the wafer and shows the state of probe inspection. 10 is a silicon wafer manufactured by the previous process, 11 is a chip of a semiconductor integrated circuit formed on the silicon wafer 10, 12 is a scribe line indicating a position where the chip 11 is cut and separated before assembly, and 13 is on the chip 11. A probe for inspecting the probe by contacting the terminal pad, 14 is a probe guide for fixing the position of the probe 13 to the position of the terminal pad of the chip 11, and 15 is a probe-under-inspection chip being inspected by the probe 13. , 16 is an inspection path of the chip 15 during probe inspection.
[0005]
In the above configuration, an arbitrary chip among the plurality of chips 11 is configured as a TEG unit dedicated chip as the TEG unit, and the TEG unit dedicated chip is inspected in the wafer inspection. Furthermore, in the technique described in Patent Document 1, by providing a pass / fail judgment circuit in the TEG portion, probe inspection is omitted and the inspection process is simplified.
[0006]
[Patent Document 1]
JP-A-6-331708 (page 2-5, FIG. 1)
[0007]
[Problems to be solved by the invention]
However, with the miniaturization of the manufacturing process, there is no longer a dedicated chip for the TEG part that is configured exclusively in the chip generation area as in the prior art, and now the TEG part is configured on the scribe line. For this reason, the pass / fail judgment circuit cannot be mounted in the TEG portion.
[0008]
The present invention has been made in view of the above circumstances, and a semiconductor integrated circuit and a method for inspecting a semiconductor integrated circuit capable of determining pass / fail even with a current wafer design in which the pass / fail determination circuit cannot be mounted on the TEG portion. The purpose is to provide.
[0009]
[Means for Solving the Problems]
The semiconductor integrated circuit according to the present invention includes a BIST circuit, a circuit to be inspected by the BIST circuit, an output terminal for monitoring a test result by the BIST circuit, an inspection mode setting signal supplied from the outside, a clock signal, And a selector that switches the BIST circuit to be used for BIST or preprobe inspection according to a combination of reset signals.
[0010]
According to the above configuration, since the pre-probe inspection using the pass / fail determination circuit of the existing BIST circuit is possible, the pass / fail determination circuit is made to be the TEG unit by performing the pass / fail determination by the pre-probe inspection preceding the probe inspection. Even with the current wafer design that cannot be mounted on, it is possible to make a pass / fail judgment while suppressing an increase in cost.
[0011]
A method for inspecting a semiconductor integrated circuit according to the present invention is a method for inspecting a semiconductor integrated circuit in which a probe inspection is sequentially performed on a plurality of semiconductor integrated circuits arranged on a wafer. The pre-probe inspection is simultaneously performed on the semiconductor integrated circuit preceding the inspection direction of the semiconductor integrated circuit to be probe-inspected. A method for inspecting a semiconductor integrated circuit for sequentially performing a probe inspection on a plurality of semiconductor integrated circuits arranged on a wafer, comprising: a probe inspection for an arbitrary semiconductor integrated circuit; and the semiconductor integrated circuit to be probed In addition, a pre-probe inspection is simultaneously performed on a plurality of semiconductor integrated circuits preceding the inspection direction.
[0012]
According to the above configuration, the pre-probe inspection preceding the probe inspection is simultaneously performed, so that the inspection time is not increased even when the pass / fail determination is performed by the pre-probe inspection.
[0013]
Furthermore, the semiconductor integrated circuit inspection method of the present invention skips the probe inspection for the semiconductor integrated circuit determined to be defective by the pre-probe inspection.
[0014]
According to the above configuration, the total probe inspection time can be reduced by skipping the probe inspection of the semiconductor integrated circuit determined to be defective by the pre-probe inspection performed prior to the probe inspection.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a flowchart showing a production process of a semiconductor integrated circuit according to an embodiment. In FIG. 1, 1 is a pre-process, 2 is a wafer inspection, 3 is a probe inspection, 4 is an assembly, 5 is a screening, 6 is an electrical inspection, 7 is a shipment, and the conventional semiconductor integrated circuit shown in FIG. It is the same as the production process. Reference numeral 103 denotes a pre-probe inspection that is performed simultaneously with the probe inspection 3, 104 is a determination of the pre-probe inspection, and 105 is a process of stopping the shipment by omitting the probe inspection for a defective chip.
[0016]
FIG. 2 is an external view of the wafer according to the first embodiment and shows the state of probe inspection and pre-probe inspection. 10 is a silicon wafer manufactured by the previous process, 11 is a chip of a semiconductor integrated circuit formed on the silicon wafer 10, 12 is a scribe line indicating a position where the chip 11 is cut and separated before assembly, and 13 is on the chip 11. A probe for inspecting the probe by contacting the terminal pad, 14 is a probe guide for fixing the position of the probe 13 to the position of the terminal pad of the chip 11, and 15 is a probe-under-inspection chip being inspected by the probe 13. , 16 are inspection paths of the probe 15 during probe inspection, and have the same configuration as shown in FIG.
[0017]
Reference numeral 113a denotes a pre-probe inspection probe, which is a probe whose probing position is fixed by the probe guide 14 in the same manner as the probe 13, and is not in the probe inspection chip 15 ("(n) chip" in FIG. 2) but in the inspection path 16 Probing is performed on an inspection pad of an adjacent chip (“(n + 1) chip” in FIG. 2) in the inspection progress direction. When the inspection of the chip 15 proceeds during the probe inspection of the probe inspection path 16 as “(n−1) → (n) → (n + 1)”, the pre-probe inspection probe 113a is “(n) → (n + 1) → (N + 2) "is pre-probed simultaneously.
[0018]
FIG. 3 is an external view of the wafer according to the second embodiment and shows the state of probe inspection and pre-probe inspection. The pre-probe inspection probe 113a has the same configuration as that of the first embodiment shown in FIG. Reference numeral 113b denotes a pre-probe inspection probe, which is a probe whose probe position is fixed by the probe guide 14, and is provided on the side opposite to the pre-probe inspection probe 113a with respect to the tip 15 during probe inspection. The probe 113b for pre-probe inspection is probed simultaneously with the probing of the chip 15 during probe inspection on the inspection pad of the chip adjacent to the chip 15 during probe inspection ("(n-1) chip" in FIG. 3).
[0019]
In this embodiment, when the inspection progress direction of the probe inspection path 16 is reversed left and right (with the orientation flat of the silicon wafer 10 in FIG. 3 facing down), the pre-probe inspection probe 113b is in relation to the probe-inspecting chip 15. , Carry out the inspection in advance. When the inspection of the chip 15 during probe inspection of the probe inspection path 16 proceeds as “(n−1) → (n) → (n + 1)”, the pre-probe inspection probe 113a is “(n) → (n + 1) → ( n + 2) "at the same time.
[0020]
On the other hand, when the advancing direction is reversed left and right and the inspection of the chip 15 during probe inspection of the probe inspection path 16 proceeds from “(n + 3) → (n + 4) → (n + 5)”, the pre-probe inspection probe 113b is “( n + 4) → (n + 5) → (n + 6) ″ are simultaneously pre-probed. For example, when “(n + 4) chip” in FIG. 3 is undergoing probe inspection, “(n + 5) chip” in FIG. 3 becomes the pre-probe target chip.
[0021]
FIG. 4 is an external view of the wafer according to the third embodiment and shows the state of probe inspection and pre-probe inspection. The pre-probe inspection probe 113a has the same configuration as that of the first embodiment shown in FIG. Reference numeral 113 c denotes a pre-probe inspection probe, which is a probe whose probe position is fixed by the probe guide 14. The pre-probe inspection probe 113c is connected to the inspection pad of the adjacent chip ("(n + 4) chip") under the "(n + 1) chip" pre-probing by the pre-probe inspection probe 113a. Probing at the same time as probing.
[0022]
In this embodiment, when the inspection of the chip 15 during probe inspection of the probe inspection path 16 proceeds from “(n−1) → (n) → (n + 1)”, the pre-probe inspection probe 113a is “(n) → (N + 1) → (n + 2) ”is simultaneously pre-probed, and the probe 113b for pre-probe inspection also pre-probes“ (n + 5) → (n + 4) → (n + 3) ”simultaneously.
[0023]
As shown in FIG. 4, when the probe inspection proceeds in the right direction, not only in the advancing direction adjacent chip ((n + 1) chip with respect to the (n) chip), but also in the advancing direction, the probe inspection proceeds in the left direction. Pre-probe of the chip to be probe-inspected is performed simultaneously in advance, the result is stored in advance in a temporary storage device, and probe inspection skip processing is performed based on the pre-probe defect determination result stored in advance when probe inspection proceeds in the left direction To implement. In the configuration example of FIG. 4, when pre-probing is performed, the pre-probe inspection is not performed during the probe inspection when the probe inspection proceeds in the left direction.
[0024]
FIG. 5 is a block diagram showing a pre-probe inspection circuit using the memory BIST circuit in the fourth embodiment. 20 is a selector for switching between memory BIST and pre-probe inspection by a combination of mode setting, clock and reset input from an external terminal, 21 is a memory BIST circuit controlled by the selector 20, and 22 is a memory BIST circuit 21 when the memory BIST is selected. Reference numeral 23 denotes a RAM block to which a control signal is supplied. Reference numeral 23 denotes a bus controller serving as an address / data input / output interface between the RAM block 22 and the CPU. The RAM book 22 via the bus controller 23 reads / writes data with the CPU during normal memory BIST operation on the semiconductor integrated circuit. Reference numeral 24 a denotes a memory BIST result output probe pad for outputting a test determination result of the memory BIST circuit 21.
[0025]
According to the present embodiment, the memory BIST circuit is shared by the memory BIST and the pre-probe test, and the memory BIST or the pre-probe test is selected and executed by a combination of mode setting, clock, and reset input from the external terminal. Can do.
[0026]
FIG. 6 is a block diagram showing a pre-probe inspection circuit using a logic BIST circuit in the fifth embodiment. 25 is a selector that switches between logic BIST and pre-probe inspection by a combination of mode setting, clock, and reset input from an external terminal, 26 is a logic BIST circuit controlled by the selector 25, and 27 is a logic BIST circuit 26 when the logic BIST is selected. Random logic to which a control signal is supplied from, and performs signal input / output during a normal logic BIST operation on the semiconductor integrated circuit. Reference numeral 24b denotes a logic BIST result output probe pad for outputting a test determination result of the logic BIST circuit 26.
[0027]
According to this embodiment, the logic BIST circuit is shared by the logic BIST and the pre-probe inspection, and the logic BIST or the pre-probe inspection is selected and executed by a combination of mode setting, clock, and reset input from the external terminal. Can do.
[0028]
FIG. 7 is a block diagram showing a pre-probe inspection circuit according to the fifth embodiment, which has a stop leak current measurement function. 30 is a semiconductor integrated circuit, 31 is a stop leak measurement state setting for setting the semiconductor integrated circuit 30 to a stop leak measurement state by a combination of mode setting, clock and reset input from an external terminal, and 32 is a stop leak measurement state setting circuit 31 This is random logic controlled by. The semiconductor integrated circuit 30 includes a random logic 32 and a memory 33, both of which are controlled objects, but only one of them may be controlled. A memory 33 and 34 controlled by the stop leak measurement state setting circuit 31 are power supply pads of the semiconductor integrated circuit 30, and a current measuring instrument 35 measures a current value flowing through the power supply pad 34.
[0029]
In the above configuration, after the semiconductor integrated circuit 30 is stopped by the stop leak measurement state setting circuit 31, the current value of the current measuring device 35 is measured by the pre-probe inspection, and the quality determination of the semiconductor integrated circuit is performed before the probe inspection To do.
[0030]
【The invention's effect】
According to the present invention, since the pre-probe inspection using the pass / fail determination circuit of the existing BIST circuit is enabled, the pass / fail determination circuit is made to be the TEG unit by performing the pass / fail determination by the pre-probe inspection preceding the probe inspection. Even if it is the current wafer design that cannot be mounted, it is possible to make a pass / fail judgment while suppressing an increase in cost.
[0031]
In addition, since the pre-probe inspection preceding the probe inspection is performed at the same time, even when the pass / fail determination is performed by the pre-probe inspection, the inspection time is not increased.
[Brief description of the drawings]
FIG. 1 is a flowchart showing a production process of a semiconductor integrated circuit according to the present invention. FIG. 2 is an overview of a wafer during probe inspection and pre-probe inspection according to the present invention. 4 is a block diagram for pre-probe inspection using the memory BIST circuit of the present invention. FIG. 6 is a logic BIST of the present invention. FIG. 7 is a block diagram showing a pre-probe inspection circuit having a stop leak current measuring function. FIG. 8 is a flowchart showing a production process of a conventional semiconductor integrated circuit. Overview of wafer during probe inspection [Explanation of symbols]
10 wafer 11 chip 13 probe 14 probe guide 15 probe in-progress chip 16 probe inspection path 20 selector 21 memory BIST circuit 24a memory BIST result output probe pad 24b logic BIST result output probe pad 25 selector 26 logic BIST circuit 27 random logic 30 semiconductor integrated Circuit 31 Stop leak measurement state setting circuit 34 Power supply pad 35 Current measuring instrument 113a, 113b, 113c Preprobe inspection probe
