JP2005006201A

JP2005006201A - Solid-state imaging device

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Publication number: JP2005006201A
Application number: JP2003169750A
Authority: JP
Inventors: Shinichi Teranishi; 信一寺西; Nobuhiko Muto; 信彦武藤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-06-13
Filing date: 2003-06-13
Publication date: 2005-01-06

Abstract

【課題】動作温度が変動しても、安定した高い飽和電荷量を有する固体撮像装置を提供する。
【解決手段】基板バイアス供給回路２０ａは、互いに異なる温度特性を有するＭＯＳトランジスタ抵抗２１とポリシリコン抵抗２２とを用いて電源電圧を抵抗分割することにより、負の温度特性を有する基板バイアス電圧を求める。求めた基板バイアス電圧をｎ型半導体基板１１に印加することにより、温度変動に伴う飽和電荷量の変動を防止し、高温時に発生しやすいブルーミング現象を防止することができる。また、ＣＣＤの表面温度に基づき基板バイアス電圧を制御することにより、より正確に飽和電荷量を制御することができる。
【選択図】図１Provided is a solid-state imaging device having a stable and high saturation charge amount even when an operating temperature varies.
A substrate bias supply circuit 20a obtains a substrate bias voltage having a negative temperature characteristic by dividing a power supply voltage by using a MOS transistor resistor 21 and a polysilicon resistor 22 having different temperature characteristics. . By applying the obtained substrate bias voltage to the n-type semiconductor substrate 11, it is possible to prevent fluctuations in the saturation charge amount due to temperature fluctuations and to prevent blooming phenomenon that tends to occur at high temperatures. Further, the saturation charge amount can be controlled more accurately by controlling the substrate bias voltage based on the surface temperature of the CCD.
[Selection] Figure 1

Description

【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置に関し、より特定的には、動作温度が変動しても安定した高い飽和電荷量を有する固体撮像装置に関する。
【０００２】
【従来の技術】
固体撮像装置では、高輝度の被写体を撮像したときに発生するブルーミング現象を防止するために、オーバーフロードレイン構造が採用されている。オーバーフロードレイン構造を備えた固体撮像装置では、ある画素に蓄積された電荷量が１つの画素に蓄積できる電荷量（以下、飽和電荷量という）を越えたときに、画素からあふれた電荷は、オーバーフロードレイン構造を通過して基板や外部回路に流れる。これにより、画素からあふれた電荷が他の画素や電荷通路に流れ込むことを防止することができる。固体撮像装置に用いられるオーバーフロードレイン構造としては、縦型オーバーフロードレイン構造（あるいは、垂直オーバーフロードレイン構造）と、横型オーバーフロードレイン構造（あるいは、水平オーバーフロードレイン構造）とが知られている。
【０００３】
固体撮像装置の一種であるＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ）では、ブルーミング現象を防止するために、縦型オーバーフロードレイン構造が採用されている。例えば、ｎチャネル型のＣＣＤは、ｎ型半導体基板の一主面にｐ型半導体層を設け、ｐ型半導体層内にｎ型蓄積領域を設けた構造を有している。このような構造を有するＣＣＤに対して、ｎ型半導体基板とｐ型半導体層とに対して逆バイアスとなる基板バイアス電圧を供給すると、ｎ型蓄積領域からあふれた電荷は、基板表面に対して垂直方向に流れ、ｎ型半導体基板に吸収される。このように半導体基板と半導体層とに対して逆バイアスとなる基板バイアス電圧を供給することにより、ブルーミング現象を防止することができる。
【０００４】
また、固体撮像装置の他の一種であるＣＭＯＳセンサでは、ブルーミング現象を防止するために、横型オーバーフロードレイン構造が採用されている。例えば、４トランジスタ型のＣＭＯＳセンサでは、デプレッション型の読み出しトランジスタを使用するか、あるいは、エンハンスメント型の読み出しトランジスタを使用した上で、そのゲート端子に常に０ボルトより高い制御電圧を供給するかのいずれかが行われる。このような構造を有するＣＭＯＳセンサでは、蓄積領域からあふれた電荷は、読み出しトランジスタがオフ状態であっても、読み出しトランジスタを通過する。このように蓄積領域からあふれた電荷が常に蓄積領域に隣接したトランジスタを通過するように構成することにより、ブルーミング現象を防止することができる。
【０００５】
ブルーミング現象を防止する技術に関して、縦型オーバーフロードレイン構造で使用される基板バイアス電圧を制御する技術が、従来から知られている（例えば、特許文献１および２）。図１３は、特許文献１に記載された基板バイアス供給回路の構成を示す回路図である。この回路では、直列接続された複数の抵抗１１１は、抵抗分割回路を構成する。各抵抗間の接点と接点ｂとの間には、端子１１３間に印加されたサージ電圧またはレーザビームによって切断できるように構成されたヒューズ１１２が設けられる。したがって、図１３に示す回路によれば、ヒューズ１１２を適宜、選択的に切断して適切な基板バイアス電位Ｖｓｕｂを発生させることにより、セット実装時の基板バイアス調整作業をなくすことができる。
【０００６】
図１４は、特許文献２に記載された基板バイアス供給回路の構成を示す回路図である。この回路では、ダイオード１２１は、電源電圧に順方向に直列接続され、順バイアスが温度上昇とともに減少する温度依存性を有している。電圧源１２２は、ダイオード１２１に直列接続された温度依存性のない電圧源である。オペアンプ１２３は、ダイオード１２１のアノード端子にその非反転入力端子が接続され、この端子に供給される電圧を増幅する。ダイオード１２４は、オペアンプ１２３の出力端子に順方向に接続されている。ダイオード１２４のカソード端子の電位が、基板バイアス電圧Ｖｓｕｂとなる。したがって、図１４に示す回路によれば、基板バイアス電圧Ｖｓｕｂに負の温度特性を持たせることにより、ＣＣＤの飽和電荷量の温度特性を補正することができる。
【０００７】
【特許文献１】
特開平６−１５３０７９号公報
【特許文献２】
特開平７−３３６６０３号公報
【０００８】
【発明が解決しようとする課題】
オーバーフロードレイン構造として縦型または横型のいずれを採用した場合でも、固体撮像装置では、高温時にブルーミング現象が発生しやすくなる。この理由は、一般に電荷は高温時には活性化して移動しやすくなるため、蓄積された電荷も高温時には蓄積領域からあふれやすくなるからである。また、固体撮像装置の微細化および低電圧化の進行に伴い、飽和電荷量は従来より減少しており、これに伴い、固体撮像装置ではブルーミング現象が従来より発生しやすくなっている。
【０００９】
しかしながら、上記従来の技術では、温度変動に伴う飽和電荷量の変動を十分に防止することができず、微細化が進行した固体撮像装置におけるブルーミング現象を十分に防止することができない。図１３に示す回路では、抵抗分割回路を構成する抵抗はいずれも同じ温度特性を持つので、ＣＣＤの動作温度が変化しても、基板バイアス電圧は変化しない。したがって、この回路を用いても、温度変動に伴う飽和電荷量の変動を全く防止することができない。また、図１４に示す回路は、ＣＣＤの外部に設けられるため、ＣＣＤの表面温度を反映した基板バイアス電圧を供給することができない。したがって、この回路を用いても、温度変動に伴う飽和電荷量の変動を正確に防止することができない。
【００１０】
それ故に、本発明は、温度変動に伴う飽和電荷量の変動を防止することにより、動作温度に依らず常に大きなダイナミックレンジを有する固体撮像装置を提供することを目的とする。
【００１１】
【課題を解決するための手段および発明の効果】
第１の発明は、入射光の強度に応じた電気信号を出力する固体撮像装置であって、ある導電型を有する半導体基板と、半導体基板と逆の導電型を有し、半導体基板の一主面に設けられた半導体層と、半導体基板と同じ導電型を有し、半導体層内に形成され、入射光の強度に応じた量の電荷を蓄積する電荷蓄積部と、電荷蓄積部に蓄積された電荷を読み出して電気信号を出力する電荷読み出し部と、半導体基板と半導体層とに対して逆バイアスとなる基板バイアス電圧を供給する基板バイアス供給回路とを備え、基板バイアス供給回路は、負の温度特性を有し、かつ、半導体基板の主面に設けられていることを特徴とする。
このような第１の発明によれば、負の温度特性を有する基板バイアス電圧を半導体基板に印加することにより、温度変動に伴う飽和電荷量の変動を防止し、高温時に発生しやすいブルーミング現象を防止することができる。したがって、動作温度に依らず常に大きなダイナミックレンジを有する固体撮像装置を得ることができる。また、基板バイアス供給回路を半導体基板の主面に設けて、固体撮像装置の表面温度に基づく制御を行うことにより、より正確に飽和電荷量を制御することができる。
【００１２】
第２の発明は、第１の発明において、基板バイアス供給回路は、互いに異なる温度特性を有する第１および第２の抵抗を用いて電源電圧を抵抗分割することにより、基板バイアス電圧を求めることを特徴とする。
このような第２の発明によれば、半導体基板の主面に、負の温度特性を有する基板バイアス供給回路を容易に設けることができる。
【００１３】
第３の発明は、第２の発明において、第１および第２の抵抗の一方がポリシリコン抵抗であり、他方がＭＯＳトランジスタ抵抗であることを特徴とする。
このような第３の発明によれば、ポリシリコン抵抗とＭＯＳトランジスタ抵抗とでは温度特性が異なるので、半導体基板の主面に、負の温度特性を有する基板バイアス供給回路を容易に設けることができる。
【００１４】
第４の発明は、第１の発明において、基板バイアス供給回路は、半導体基板の主面において、電荷読み出し部の出力段に設けられた増幅回路に隣接して設けられていることを特徴とする。
このような第４の発明によれば、固体撮像装置の表面温度の最高値に基づく基板バイアス電圧を使用することにより、高温時に発生しやすいブルーミング現象をより確実に防止することができる。
【００１５】
第５の発明は、第１の発明において、基板バイアス供給回路は、半導体基板の主面における互いに異なる位置に設けられ、半導体基板の各位置における温度に応じた電圧を出力する複数の温度検知部と、半導体基板の主面に設けられ、複数の温度検知部から出力された電圧に基づき、負の温度特性を有する電圧を求めて基板バイアス電圧として出力する電圧合成部とを含むことを特徴とする。
このような第５の発明によれば、複数の位置における固体撮像装置の表面温度に基づく基板バイアス電圧を使用することにより、固体撮像装置全体の表面温度を考慮して、温度変動に伴う飽和電荷量の変動をより効果的に防止することができる。
【００１６】
第６の発明は、入射光の強度に応じた電気信号を出力する固体撮像装置であって、半導体基板と、半導体基板の一主面に設けられ、入射光の強度に応じた量の電荷を蓄積する電荷蓄積部と、電荷蓄積部に蓄積された電荷を読み出して電気信号を出力する電荷読み出し部と、電荷蓄積部からあふれた電荷を吸収するオーバーフロードレイン部と、電荷蓄積部とオーバーフロードレイン部との間に設けられ、与えられた制御電圧に応じた量の電荷を、電荷蓄積部からオーバーフロードレイン部に向けて通過させるオーバーフロー制御部と、制御電圧を供給する制御電圧供給回路とを備え、制御電圧供給回路は、負の温度特性を有することを特徴とする。
このような第６の発明によれば、負の温度特性を有する基板バイアス電圧を半導体基板に印加することにより、温度変動に伴う飽和電荷量の変動を防止し、高温時に発生しやすいブルーミング現象を防止することができる。したがって、動作温度に依らず常に大きなダイナミックレンジを有する固体撮像装置を得ることができる。また、基板バイアス供給回路を半導体基板の主面に設けた場合には、固体撮像装置の表面温度に基づく制御を行うことにより、より正確に飽和電荷量を制御することができる。
【００１７】
第７の発明は、第６の発明において、制御電圧供給回路は、互いに異なる温度特性を有する第１および第２の抵抗を用いて電源電圧を抵抗分割することにより、制御電圧を求めることを特徴とする。
このような第７の発明によれば、半導体基板の主面に、負の温度特性を有する基板バイアス供給回路を容易に設けることができる。
【００１８】
第８の発明は、第７の発明において、第１および第２の抵抗の一方がポリシリコン抵抗であり、他方がＭＯＳトランジスタ抵抗であることを特徴とする。
このような第８の発明によれば、ポリシリコン抵抗とＭＯＳトランジスタ抵抗とでは温度特性が異なるので、半導体基板の主面に、負の温度特性を有する基板バイアス供給回路を容易に設けることができる。
【００１９】
第９の発明は、第６の発明において、制御電圧供給回路は、半導体基板の主面において、電荷読み出し部の出力段に設けられた増幅回路に隣接して設けられていることを特徴とする。
このような第９の発明によれば、固体撮像装置の表面温度の最高値に基づく制御電圧を使用することにより、高温時に発生しやすいブルーミング現象をより確実に防止することができる。
【００２０】
第１０の発明は、第６の発明において、制御電圧供給回路は、半導体基板の主面における互いに異なる位置に設けられ、半導体基板の各位置における温度に応じた電圧を出力する複数の温度検知部と、半導体基板の主面に設けられ、複数の温度検知部から出力された電圧に基づき、負の温度特性を有する電圧を求めて制御電圧として出力する電圧合成部とを含むことを特徴とする。
このような第１０の発明によれば、複数の位置における固体撮像装置の表面温度に基づく制御電圧を使用することにより、固体撮像装置全体の表面温度を考慮して、温度変動に伴う飽和電荷量の変動をより効果的に防止することができる。
【００２１】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＣＣＤの構成を示す図である。図１に示すＣＣＤ１０は、固体撮像装置の一種であるｎチャネル型のＣＣＤである。図１には、ＣＣＤ１０の平面図と、ＣＣＤ１０の基板表面に設けられた基板バイアス供給回路２０の回路図とが示されている。図２は、図１に示すＡ―Ａ’線に沿ったＣＣＤ１０の断面図である。
【００２２】
図１および図２を参照して、ＣＣＤ１０の構成を説明する。図２に示すように、ｎ型半導体基板１１の受光側の主面には、ｐ型半導体層１２が形成されている。ｐ型半導体層１２内には、それぞれが１つの画素に対応する複数のｎ型蓄積領域１３が、２次元状に配列形成されている。ｎ型蓄積領域１３は、ｐ型半導体層１２とｐｎ接合しており、入射光を光電変換し、入射光の強度に応じた量の信号電荷を蓄積する。ｎ型蓄積領域１３の表面には、さらにｐ型表面層１４が形成されている。
【００２３】
図１に示す垂直ＣＣＤ１５、水平ＣＣＤ１８、および出力部１９は、ｎ型蓄積領域１３に蓄積された信号電荷を読み出して電気信号を出力する電荷読み出し部として機能する。垂直ＣＣＤ１５は、２次元状に配列されたｎ型蓄積領域１３の各列ごとに、各列に近接して形成されている。ｎ型蓄積領域１３と垂直ＣＣＤ１５との間には、トランスファーゲート部１６が設けられている。ｎ型蓄積領域１３と垂直ＣＣＤ１５とを電気的に分離するために、ｐ型分離部１７ａ、１７ｂが設けられている（図２を参照）。垂直ＣＣＤ１５の一方の端部は水平ＣＣＤ１８に接続されており、水平ＣＣＤ１８の一方の端部は出力部１９に接続されている。出力部１９は、ＣＣＤ１０の内部を流れる信号を増幅して、ＣＣＤ１０の出力信号を求める増幅回路１９１を含んでいる。ＣＣＤ１０の表面は、ｎ型蓄積領域１３の部分を除き、アルミニウムやタングステンなどの金属層（図示せず）によって遮光されている。
【００２４】
ＣＣＤ１０は、以下のように動作する。ｎ型蓄積領域１３には、所定の期間（信号電荷蓄積期間）内に、入射光の強度に応じた信号電荷が蓄積される。ＣＣＤ１０の外部からトランスファーゲート部１６をオン状態とする駆動電圧が印加されると、ｐ型半導体層１２内のトランスファーゲート部１６にチャネルが形成され、ｎ型蓄積領域１３に蓄積されていた信号電荷は垂直ＣＣＤ１５に転送される。トランスファーゲート部１６に印加された駆動電圧が所定のレベル（トランスファーゲート部１６をオフ状態とするレベル）になると、トランスファーゲート部１６に形成されたチャネルは消滅し、ｎ型蓄積領域１３と垂直ＣＣＤ１５との間には電位バリアが形成される。駆動電圧が上記所定のレベルである間は、ｎ型蓄積領域１３で発生した電荷は、この電位バリアを越えることができない。このため、ｎ型蓄積領域１３には再び信号電荷が蓄積される。
【００２５】
垂直ＣＣＤ１５と水平ＣＣＤ１８とは、ＣＣＤ１０の外部からパルス駆動される。これにより、垂直ＣＣＤ１５に移動した信号電荷は、垂直ＣＣＤ１５の一方の端部（水平ＣＣＤ１８に接続された側の端部）まで転送され、さらに、水平ＣＣＤ１８によって出力部１９まで転送される。出力部１９まで転送された信号電荷は、電気信号として扱われる。この電気信号は増幅回路１９１によって増幅され、増幅された信号がＣＣＤ１０の出力信号となる。
【００２６】
次に、ＣＣＤ１０におけるブルーミング現象の防止方法を説明する。ＣＣＤ１０は、縦型オーバーフロードレイン構造を用いて、ブルーミング現象を防止している。図３は、ｎ型半導体基板１１に基板バイアス電圧Ｖｓｕｂを印加した場合の、図２に示すＢ―Ｂ’線に沿った電位分布図である。図３において、縦軸は電位を表し、下に行くほど電位は高くなる。また、横軸はＣＣＤ１０の受光面からの距離（受光面からの深さ）を表し、右に行くほど受光面からの距離が大きくなる。図３には左から順に、ｐ型表面層１４、ｎ型蓄積領域１３、ｐ型半導体層１２、およびｎ型半導体基板１１の電位が示されている。
【００２７】
ｎ型半導体基板１１に基板バイアス電圧Ｖｓｕｂを印加した場合、ｎ型蓄積領域１３の直下にあるｐ型半導体層１２は空乏化する。また、ｐ型表面層１４は空乏化しないため、その電位は０ボルトとなる。図３には、ｎ型蓄積領域１３に信号電荷が蓄積されていないときの電位分布（電荷未蓄積のとき）と、ｎ型蓄積領域１３に飽和電荷量に等しい信号電荷が蓄積されているときの電位分布（飽和状態のとき）とが同時に示されている。
【００２８】
ｎ型蓄積領域１３に信号電荷が蓄積されていないとき、ｐ型半導体層１２の電位（図３では山の背にあたる点の電位）とｎ型蓄積領域１３の電位（図３では谷の底にあたる点の電位）との間には、所定の電位差Ｂｅがあるものとする。ＣＣＤ１０に光が入射し、ｎ型蓄積領域１３に信号電荷が蓄積されると、ｎ型蓄積領域１３の電位は低下し（図３では上方向に向かう）、ｐ型半導体層１２とｎ型蓄積領域１３との間の電位差も小さくなる。この電位差が一定以上ある間は、ｎ型蓄積領域１３に蓄積された信号電荷は、ｎ型半導体基板１１には流れない。このように、ｐ型半導体層１２とｎ型蓄積領域１３との間の電位差は、電位バリアとして機能する。
【００２９】
ｎ型蓄積領域１３に蓄積された信号電荷の量があるしきい値Ｔに達すると、ｐ型半導体層１２とｎ型蓄積領域１３との間の電位差は十分に小さくなり、ｎ型蓄積領域１３に蓄積された信号電荷が電位バリアを越えることができるようになる。ｎ型蓄積領域１３にさらに信号電荷が蓄積されると、ｎ型蓄積領域１３で新たに発生する信号電荷の量と、電位バリア（図３に示す電位差Ｂｓ）を越えてｎ型蓄積領域１３からｎ型半導体基板１１に流れる信号電荷の量が等しくなる。このときｎ型蓄積領域１３に蓄積されている信号電荷の量が、飽和電荷量となる。
【００３０】
図２に示すように、ｎ型蓄積領域１３の周囲にはトランスファーゲート部１６およびｐ型分離部１７ａ、１７ｂが形成されている。ｎ型半導体基板１１に印加される基板バイアス電圧Ｖｓｕｂは、ｐ型半導体層１２の構造（例えば、アクセプタ濃度や厚み）などを考慮して、電位バリアの電位がトランスファーゲート部１６およびｐ型分離部１７ａ、１７ｂの電位より高くなるように決定される。
【００３１】
したがって、ＣＣＤ１０に強い光が入射し、ｎ型蓄積領域１３に蓄積された信号電荷が上記しきい値Ｔ以上となった場合でも、ｎ型蓄積領域１３に蓄積された信号電荷は、トランスファーゲート部１６やｐ型分離部１７ａ、１７ｂには流れず、電位バリアを越えてｎ型半導体基板１１に流れ込む。言い換えると、ＣＣＤ１０に強い光が入射しても、ｎ型蓄積領域１３からあふれた過剰な信号電荷は、他の画素に対応したｎ型蓄積領域１３や垂直ＣＣＤ１５などには流れ込まない。したがって、このような縦型オーバーフロードレイン構造を有するＣＣＤ１０では、ブルーミング現象を防止することができる。
【００３２】
次に、ＣＣＤ１０において、温度変動に伴う飽和電荷量の変動を防止する方法を説明する。ｎ型半導体基板１１からｐ型表面層１４までの電位分布は、ｎ型半導体基板１１に印加された基板バイアス電圧Ｖｓｕｂに応じて変化する。また、電位分布の変化に伴い、電位バリアの高さも変化するので、１つのｎ型蓄積領域１３に蓄積できる電荷量（飽和電荷量）も変化する。したがって、基板バイアス電圧Ｖｓｕｂを制御することにより、ＣＣＤ１０の飽和電荷量を制御することができる。
【００３３】
ＣＣＤ１０では、基板バイアス電圧Ｖｓｕｂは、図１に示す基板バイアス供給回路２０ａから供給される。基板バイアス供給回路２０ａは、ＭＯＳトランジスタ抵抗２１、ポリシリコン抵抗２２、ドライバトランジスタ２３、および負荷トランジスタ２４を含んでいる。基板バイアス供給回路２０ａは、ＣＣＤの基板表面に設けられ、負の温度特性を有する（すなわち、温度上昇時には低い電圧を出力し、温度下降時には高い電圧を出力する）ことを特徴とする。
【００３４】
図１に示すように、ＭＯＳトランジスタ抵抗２１とポリシリコン抵抗２２とは直列接続される。この直列接続回路の一端には電源電圧ＶＤが印加され、他端は接地される。ドライバトランジスタ２３と負荷トランジスタ２４とは、直列接続される。この直列接続回路の一端にも電源電圧ＶＤが印加され、他端は接地される。ＭＯＳトランジスタ抵抗２１とポリシリコン抵抗２２との接続点Ｐ１は、ドライバトランジスタ２３のゲート端子に接続される。これにより、ＭＯＳトランジスタ抵抗２１とポリシリコン抵抗２２とを用いて電源電圧ＶＤを抵抗分割した結果の電圧が、ドライバトランジスタ２３のゲート端子に印加される。ドライバトランジスタ２３と負荷トランジスタ２４との接続点Ｐ２はｎ型半導体基板１１と電気的に接続され、接続点Ｐ２の電位が基板バイアス電圧Ｖｓｕｂとなる。なお、ドライバトランジスタ２３と負荷トランジスタ２４とは、基板バイアス供給回路２０ａの出力信号のインピーダンスを整合させるために設けられている。
【００３５】
ＭＯＳトランジスタ抵抗２１とポリシリコン抵抗２２とを同じ製造工程で、同時に、同じＣＣＤの基板表面に形成した場合でも、両者の温度特性は相違する。一例を挙げると、ある製造工程で製造されたＭＯＳトランジスタ抵抗２１とポリシリコン抵抗２２とについて、温度が摂氏２５度から摂氏６０度に変化した場合の温度特性を測定すると、ポリシリコン抵抗２２の抵抗値は約９．２％増加するのに対して、ＭＯＳトランジスタ抵抗２１の抵抗値は約１３．８％増加するという測定結果が得られた。このように互いに異なる温度特性を有するＭＯＳトランジスタ抵抗２１とポリシリコン抵抗２２とを、温度特性変動の小さいほう（この例では、ＭＯＳトランジスタ抵抗２１）を電源側に、温度特性変動の大きいほう（この例では、ポリシリコン抵抗２２）を接地側に配置して両者を直列接続した場合、両者の接続点（この例では、接続点Ｐ１）の電位は、温度の上昇に伴って下降する。このため、基板バイアス電圧Ｖｓｕｂも、温度の上昇に伴って下降する。したがって、基板バイアス供給回路２０ａは、負の温度特性を有していると言える。
【００３６】
図４は、ＣＣＤ１０において、基板バイアス電圧Ｖｓｕｂの変化に応じて飽和電荷量が変化する様子を示す図である。図４には、ＣＣＤ１０の表面温度が所定の温度Ｔｍである場合、温度Ｔｍより高い温度Ｔｈである場合、および、温度Ｔｍより低い温度Ｔｌである場合の電位分布が同時に示されている。これら３つの場合に基板バイアス供給回路２０ａから供給される基板バイアス電圧Ｖｓｕｂを、順にＶｓｕｂ−Ｍ、Ｖｓｕｂ−ＨおよびＶｓｕｂ−Ｌとする。上述したように、基板バイアス供給回路２０ａは負の温度特性を有するので、これらの３つの電圧を低いものから順に並べると、Ｖｓｕｂ−Ｈ、Ｖｓｕｂ−Ｍ、Ｖｓｕｂ−Ｌの順となる。
【００３７】
ＣＣＤ１０の表面温度が温度Ｔｍから温度Ｔｈに上昇した場合には、基板バイアス電圧ＶｓｕｂはＶｓｕｂ−ＭからＶｓｕｂ−Ｈに下降する。これに伴い、図４に示すように、電位分布も全般的に下降する（図４では上方向に向かう）。このとき、ｐ型半導体層１２内に生じる電位バリア（ｐ型半導体層１２とｎ型蓄積領域１３との間の電位差）は、その高さが高くなる。つまり、ＣＣＤ１０の表面温度が上昇したために、ｎ型蓄積領域１３に蓄積された信号電荷が電位バリアを越えやすくなったときには、電位バリアの高さが高くなる。したがって、ＣＣＤ１０の表面温度が上昇したときでも、ｎ型蓄積領域１３に蓄積された信号電荷が、元の温度のときと同じ程度にしか電位バリアを越えないようにすることができる。
【００３８】
これとは逆に、ＣＣＤ１０の表面温度が温度Ｔｍから温度Ｔｌに下降した場合には、基板バイアス電圧ＶｓｕｂはＶｓｕｂ−ＭからＶｓｕｂ−Ｌに上昇し、電位分布も全般的に上昇し（図４では下方向に向かう）、電位バリアの高さは低くなる。つまり、ＣＣＤ１０の表面温度が下降したために、ｎ型蓄積領域１３に蓄積された信号電荷が電位バリアを越えにくくなったときには、電位バリアの高さが低くなる。したがって、ＣＣＤ１０の表面温度が下降したときでも、ｎ型蓄積領域１３に蓄積された信号電荷が、元の温度のときと同じ程度に電位バリアを越えるようにすることができる。
【００３９】
以上に示すように、本実施形態に係るＣＣＤによれば、互いに異なる温度特性を有する２種類の抵抗を用いて電源電圧を抵抗分割することにより、負の温度特性を有する基板バイアス電圧が得られる。この基板バイアス電圧をｎ型半導体基板に印加することにより、温度変動に伴う飽和電荷量の変動を防止し、高温時に発生しやすいブルーミング現象を防止することができる。したがって、動作温度に依らず常に大きなダイナミックレンジを有するＣＣＤを得ることができる。
【００４０】
これに加えて、本実施形態に係るＣＣＤでは、基板バイアス供給回路は、ＣＣＤの基板表面に設けられ、ＣＣＤの表面温度に応じた基板バイアス電圧を供給する。このようにＣＣＤの表面温度に基づき基板バイアス電圧を制御することにより、ＣＣＤの外部に設けた回路から基板バイアス電圧を供給する場合と比べて、より正確に飽和電荷量を制御することができる。
【００４１】
なお、基板バイアス供給回路２０は、図１に示した回路に限定されず、ＣＣＤの基板表面に設けられ、かつ、負の温度特性を有する任意の回路であってよい。例えば、図５や図６に示す回路を、基板バイアス供給回路２０として使用できる。図５に示す基板バイアス供給回路２０ｂでは、ポリシリコン抵抗２５が電源側に、ＭＯＳトランジスタ抵抗２６が接地側に配置されているので、ポリシリコン抵抗２５とＭＯＳトランジスタ抵抗２６との接続点Ｐ３の電位は、温度の上昇に伴って上昇する。負荷トランジスタ２７とドライバトランジスタ２８とは、基板バイアス供給回路２０ｂの出力信号のインピーダンスを整合させるとともに、接続点Ｐ３の電位を反転させて基板バイアス電圧Ｖｓｕｂとして出力する。このように、ポリシリコン抵抗とＭＯＳトランジスタ抵抗との配置を逆にした場合でも、後段回路で信号を反転させることにより、負の温度特性を有する基板バイアス供給回路を構成することができる。
【００４２】
図６に示す基板バイアス供給回路２０ｃでは、基板バイアス供給回路２０ａに含まれるポリシリコン抵抗２２（図１を参照）に代えて、可変抵抗回路３０が使用されている。可変抵抗回路３０は、ポリシリコン抵抗３１とヒューズ３２との並列接続回路を複数個（図６では３個）直列接続した回路と、ヒューズ３２を選択的に切断する電圧を印加するための複数の端子３３とを有している。基板バイアス供給回路２０ｃを備えたＣＣＤの検査工程では、製造されたＣＣＤの特性が測定され、測定された特性に基づき、供給すべき基板バイアス電圧Ｖｓｕｂが算出される。その上で、算出された基板バイアス電圧Ｖｓｕｂが基板バイアス供給回路２０ｃから供給されるように、ヒューズ３２が選択的に切断される。このように、ポリシリコン抵抗またはＭＯＳトランジスタ抵抗の一方に可変抵抗回路を用いた場合でも、負の温度特性を有する基板バイアス供給回路を構成することができる。
【００４３】
また、基板バイアス供給回路２０は、ＣＣＤ１０の基板表面において、他の要素（ｎ型蓄積領域１３、垂直ＣＣＤ１５、水平ＣＣＤ１８など）の妨げとならない任意の位置に設けてよい。例えば、図１に示す例では、基板バイアス供給回路２０は、出力部１９に含まれる増幅回路１９１に隣接して設けられている。一般に、ＣＣＤでは、出力段に設けられた増幅回路の付近が最も高温となる。したがって、図１に示すように基板バイアス供給回路を配置することにより、ＣＣＤの表面温度の最高値に基づく基板バイアス電圧Ｖｓｕｂを用いて、高温時に発生しやすいブルーミング現象をより確実に防止することができる。
【００４４】
（第２の実施形態）
図７は、本発明の第２の実施形態に係るＣＭＯＳセンサの構成を示す図である。図７に示すＣＭＯＳセンサ４０は、固体撮像装置の一種である４トランジスタ型ＣＭＯＳセンサである。図７には、ＣＭＯＳセンサ４０の平面図と、ＣＭＯＳセンサ４０の基板表面に設けられた読み出しパルス発生回路６１の回路図とが示されている。図８は、ＣＭＯＳセンサ４０におけるオーバーフロードレイン構造を説明するための、ＣＭＯＳセンサ４０の断面図である。
【００４５】
図７および図８を参照して、ＣＭＯＳセンサ４０の構成を説明する。図８に示すように、ｎ型半導体基板５７の受光側の主面には、ｐ型半導体層５８が形成されている。ｐ型半導体層５８内には、それぞれが１つの画素に対応する複数の感光セル５０ａが、２次元状に配列形成されている。感光セル５０ａは、図７に示すように、フォトダイオード５１ａ、読み出しトランジスタ５２ａ、リセットトランジスタ５３ａ、増幅トランジスタ５４ａ、行選択トランジスタ５５ａ、およびフローティング拡散層部５６ａを含んでいる。感光セル５０ａは、２次元状に配列された各列ごとに、共通した垂直信号線４２に接続されている。
【００４６】
図７に示す垂直信号線４２、水平選択回路４３、および出力部４４は、フォトダイオード５１ａに蓄積された信号電荷を読み出して電気信号を出力する電荷読み出し部として機能する。垂直信号線４２は水平選択回路４３の入力信号線となり、水平選択回路４３の後段には出力部４４が設けられる。出力部４４は、ＣＭＯＳセンサ４０の内部を流れる信号を増幅して、ＣＭＯＳセンサ４０の出力信号を求める増幅回路４４１を含んでいる。
【００４７】
フォトダイオード５１ａは、入射光を光電変換し、入射光の強度に応じた量の信号電荷を蓄積する。読み出しトランジスタ５２ａは、フォトダイオード５１ａとフローティング拡散層部５６ａとの間に設けられ、ゲート端子に供給された読み出し制御信号Ｒｄに従い、フォトダイオード５１ａに蓄積された信号電荷をフローティング拡散層部５６ａに転送する。フローティング拡散層部５６ａは、フォトダイオード５１ａから転送された信号電荷を一時的に蓄積する。リセットトランジスタ５３ａは、ゲート端子に供給されたリセット信号Ｒｓに従い、フローティング拡散層部５６ａに蓄積された信号電荷をリセットする。増幅トランジスタ５４ａは、フローティング拡散層部５６ａに蓄積された信号電荷を増幅する。行選択トランジスタ５５ａは、増幅トランジスタ５４ａと垂直信号線４２との間に設けられ、ゲート端子に供給されたアドレス選択信号Ｓｅｌに従い、増幅された信号を垂直信号線４２に出力する。
【００４８】
ＣＭＯＳセンサ４０は、以下のように動作する。フォトダイオード５１ａには、所定の期間（信号電荷蓄積期間）内に、入射光の強度に応じた信号電荷が蓄積される。リセット信号Ｒｓとして所定のパルスが入力されると、リセットトランジスタ５３ａはオン状態となり、フローティング拡散層部５６ａに蓄積されていた信号電荷はリセットされる。次に、読み出し制御信号Ｒｄとして所定のパルスが入力されると、読み出しトランジスタ５２ａはオン状態となり、フォトダイオード５１ａに蓄積されていた信号電荷は、フローティング拡散層部５６ａに転送される。さらに、アドレス選択信号Ｓｅｌに所定のパルスが入力されると、行選択トランジスタ５５ａがオン状態となり、垂直信号線４２には、フォトダイオード５１ａに蓄積されていた信号電荷に対応した信号が現れる。垂直信号線４２に現れた信号は、水平選択回路４３に入力され、水平選択回路４３によってさらに出力部４４まで転送される。出力部４４に転送された信号は増幅回路４４１によって増幅され、増幅された信号がＣＭＯＳセンサ４０の出力信号となる。
【００４９】
ＣＭＯＳセンサ４０は、横型オーバーフロードレイン構造を用いて、ブルーミング現象を防止している。より詳細には、ＣＭＯＳセンサ４０では、読み出しトランジスタ５２ａが、オーバーフロー制御部として機能する。読み出しトランジスタ５２ａのゲート端子には、図９に示すようにパルス状に変化する読み出し制御信号Ｒｄが供給される。読み出し制御信号Ｒｄのハイ時の電圧をＶ−ＲｄＨ、ロー時の電圧をＶ−ＲｄＬとするとき、電圧Ｖ−ＲｄＬには０ボルトより高い値が使用される。このような読み出し制御信号Ｒｄを読み出しトランジスタ５２ａのゲート端子に供給することにより、読み出しトランジスタ５２ａには常に電流が流れる。したがって、フォトダイオード５１ａからあふれた電荷は、図１０に示すように、読み出しトランジスタ５２ａを通過してフローティング拡散層部５６ａに流れ込む。よって、このような横型オーバーフロードレイン構造を有するＣＭＯＳセンサ４０では、ブルーミング現象を防止することができる。
【００５０】
ＣＭＯＳセンサ４０において、温度変化に伴う飽和電荷量の変動を防止するためには、読み出しトランジスタ５２ａのゲート端子に供給される読み出し制御信号Ｒｄのロー時の電圧Ｖ−ＲｄＬに、負の温度特性を持たせればよい。このため、ＣＭＯＳセンサ４０は、その基板表面に、図７に示す読み出しパルス発生回路６１ａを備えている。
【００５１】
読み出しパルス発生回路６１ａは、ＭＯＳトランジスタ抵抗６２ａ、ポリシリコン抵抗６３ａ、ドライバトランジスタ６４ａ、負荷トランジスタ６５ａ、およびパルス発生回路６６ａを含んでいる。このうち、パルス発生回路６６ａ以外の４つの素子は、第１の実施形態に係る基板バイアス供給回路２０ａと同じ電圧供給回路を構成する。この電圧供給回路は、ＭＯＳトランジスタ抵抗６２ａとポリシリコン抵抗６３ａとを用いて電源電圧ＶＤを抵抗分割することにより、負の温度特性を有する電圧Ｖ−ＲｄＬを供給する。パルス発生回路６６ａは、供給された電圧Ｖ−ＲｄＬに基づき、ロー時の電圧が電圧Ｖ−ＲｄＬであって、パルス状に変化する読み出し制御信号Ｒｄを出力する。
【００５２】
読み出しパルス発生回路６１ａに含まれる電圧供給回路は負の温度特性を有する。したがって、ＣＭＯＳセンサ４０の表面温度が上昇した場合には、読み出し制御信号Ｒｄのロー時の電圧Ｖ−ＲｄＬは下降する。このため、フォトダイオード５１ａに蓄積された信号電荷は、フローティング拡散層部５６ａに流れにくくなる。よって、ＣＭＯＳセンサ４０の表面温度が上昇したときでも、フォトダイオード５１ａに蓄積された信号電荷が、元の温度のときと同じ程度にしかフローティング拡散層部５６ａに流れないようにすることができる。これとは逆に、ＣＭＯＳセンサ４０の表面温度が下降した場合には、読み出し制御信号Ｒｄのロー時の電圧Ｖ−ＲｄＬは上昇する。このため、フォトダイオード５１ａに蓄積された信号電荷は、フローティング拡散層部５６ａに流れやすくなる。よって、ＣＭＯＳセンサ４０の表面温度が下降したときでも、フォトダイオード５１ａに蓄積された信号電荷が、元の温度のときと同じ程度にフローティング拡散層部５６ａに流れるようにすることができる。このようにして、基板表面の温度変化にかかわらず、ＣＭＯＳセンサ４０における飽和電荷量を一定に保つことができる。
【００５３】
以上に示すように、本実施形態に係るＣＭＯＳセンサによれば、互いに異なる温度特性を有する２種類の抵抗を用いて電源電圧を抵抗分割することにより、負の温度特性を有する制御電圧が得られる。オーバーフロー制御部として機能する読み出しトランジスタのゲート端子には、ロー時の電位が求めた制御電圧となるパルス状の読み出し制御信号が供給される。したがって、このように構成されたＣＭＯＳセンサによれば、温度変動に伴う飽和電荷量の変動を防止し、高温時に発生しやすいブルーミング現象を防止することができる。よって、動作温度に依らず常に大きなダイナミックレンジを有する４トランジスタ型ＣＭＯＳセンサを得ることができる。
【００５４】
（第３の実施形態）
図１１は、本発明の第３の実施形態に係るＣＭＯＳセンサの構成を示す図である。図１１に示すＣＭＯＳセンサ４１は、固体撮像装置の一種である３トランジスタ型ＣＭＯＳセンサである。図１１には、ＣＭＯＳセンサ４１の平面図と、ＣＭＯＳセンサ４１の基板表面に設けられたリセットパルス発生回路６７の回路図とが示されている。ＣＭＯＳセンサ４１は第２の実施形態に係るＣＭＯＳセンサ４０とほぼ同じ構成を有するので、以下では両者の相違点のみを説明する。
【００５５】
ＣＭＯＳセンサ４１に含まれる感光セル５０ｂは、フォトダイオード５１ｂ、リセットトランジスタ５３ｂ、増幅トランジスタ５４ｂ、行選択トランジスタ５５ｂ、およびフローティング拡散層部５６ｂを含んでいる。これら５つの要素は、第２の実施形態に係る感光セル５０ａに含まれる要素と同様に動作する。また、ＣＭＯＳセンサ４１には、読み出しトランジスタを含まない感光セル５０ｂから垂直信号線４２に信号を読み出すために、パルス状に変化する電源電圧が供給される。
【００５６】
ＣＭＯＳセンサ４１では、リセットトランジスタ５３ｂが、オーバーフロー制御部として機能する。リセットトランジスタ５３ｂのゲート端子には、図９に示した読み出し制御信号Ｒｄと同様にパルス状に変化するリセット信号Ｒｓが供給される。リセット信号Ｒｓのロー時の電圧をＶ−ＲｓＬとするとき、電圧Ｖ−ＲｓＬには０ボルトより高い値が使用される。
【００５７】
ＣＭＯＳセンサ４１は、その基板表面に、図１１に示すリセットパルス発生回路６７ｂを備えている。リセットパルス発生回路６７ｂと第２の実施形態に係る読み出しパルス発生回路６１ａとは、同じ構成を有している。ただし、リセットパルス発生回路６７ｂでは、電圧供給回路は電圧Ｖ−ＲｓＬを供給し、パルス発生回路６６ｂは、供給された電圧Ｖ−ＲｓＬに基づき、ロー時の電圧が電圧Ｖ−ＲｓＬであって、パルス状に変化するリセット信号Ｒｓを出力する。
【００５８】
ＣＭＯＳセンサ４１におけるブルーミング現象の防止方法、および温度変化に伴う飽和電荷量の変動の防止方法は、第２の実施形態に係るＣＭＯＳセンサ４０と同じである。したがって、本実施形態に係るＣＭＯＳセンサによれば、温度変動に伴う飽和電荷量の変動を防止し、高温時に発生しやすいブルーミング現象を防止することができる。よって、動作温度に依らず常に大きなダイナミックレンジを有する３トランジスタ型ＣＭＯＳセンサを得ることができる。
【００５９】
（第４の実施形態）
図１２は、本発明の第４の実施形態に係るＣＣＤの構成を示す図である。図１２に示すＣＣＤ７０は、第１の実施形態に係るＣＣＤ１０に、ＣＣＤの表面温度を複数の位置で検知して基板バイアス電圧を求める機能を追加したものである。図１２には、ＣＣＤ７０の平面図と、ＣＣＤ７０の基板表面に設けられた基板バイアス供給回路の回路図とが示されている。本実施形態の構成要素のうち、第１の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。
【００６０】
ＣＣＤ７０に含まれる基板バイアス供給回路は、４つの温度検知部７１ａ〜ｄ、および電圧合成部７２を含んでいる。温度検知部７１ａ〜ｄは、ＣＣＤ７０の基板表面における互いに異なる位置に設けられる。図１２に示す例では、温度検知部７１ａ〜ｄは、ＣＣＤ７０の基板表面において、ＣＣＤ７０の各辺の中心付近に設けられている。なお、基板バイアス供給回路に含まれる温度検知部の個数および位置は任意でよい。
【００６１】
温度検知部７１ａは、ＭＯＳトランジスタ抵抗２１とポリシリコン抵抗２２との直列接続回路を含んでいる。この直列接続回路の一端には電源電圧ＶＤが印加され、他端は接地される。このため、温度検知部７１ａからは、電源電圧ＶＤを抵抗分割した結果の電圧Ｖ１が出力される。電圧Ｖ１は、温度検知部７１ａが設けられた位置におけるＣＣＤ７０の表面温度が上昇したときには低くなり、当該温度が下降したときには高くなる。温度検知部７１ｂ〜ｄは、温度検知部７１ａと同じ構成を有する。温度検知部７１ｂ〜ｄから出力される電圧Ｖ２〜Ｖ４は、それぞれ、温度検知部７１ｂ〜ｄが設けられた位置におけるＣＣＤ７０の表面温度が上昇したときには低くなり、当該温度が下降した時には高くなる。
【００６２】
電圧合成部７２は、平均化回路７３、ドライバトランジスタ２３、および負荷トランジスタ２４を含んでいる。ドライバトランジスタ２３と負荷トランジスタ２４とは、直列接続される。この直列接続回路の一端には電源電圧ＶＤが印加され、他端は接地される。温度検知部７１ａ〜ｄから出力された電圧Ｖ１〜Ｖ４は、平均化回路７３に入力される。平均化回路７３は、電圧Ｖ１〜Ｖ４の単純平均または逆数平均を求める。平均化回路７３の出力は、ドライバトランジスタ２３のゲート端子に接続される。ドライバトランジスタ２３と負荷トランジスタ２４との接続点Ｐ２は、ＣＣＤ７０に含まれるｎ型半導体基板と電気的に接続され、接続点Ｐ２の電位が、ＣＣＤ７０における基板バイアス電圧Ｖｓｕｂとなる。
【００６３】
このようにして得られた基板バイアス電圧Ｖｓｕｂは、ＣＣＤ７０の表面温度を複数の位置で検知し、検知した複数の温度に基づき算出されたものである。したがって、基板バイアス電圧Ｖｓｕｂは、ＣＣＤ７０の表面温度の平均値が上昇したときには低くなり、当該平均値が下降したときには高くなる。
【００６４】
以上に示すように、本実施形態に係るＣＣＤでは、基板バイアス供給回路は、ＣＣＤの表面温度を複数の位置で検知し、検知した複数の表面温度に基づき基板バイアス電圧を供給する。このようにして求めた基板バイアス電圧を用いた場合でも、基板バイアス電圧が負の温度特性を有するものであれば、温度変化に伴う飽和電荷量の変動を防止し、高温時に発生しやすいブルーミング現象を防止することができる。
【００６５】
これに加えて、本実施形態に係るＣＣＤでは、複数の位置における表面温度に基づく基板バイアス電圧が使用されるので、ＣＣＤ全体の表面温度を考慮して、温度変化に伴う飽和電荷量の変動をより効果的に防止することができる。
【００６６】
なお、第１ないし第４の実施形態については、以下のような変形例を構成することができる。第１の実施形態では、負の温度特性を有する電圧供給回路の例として、基板バイアス供給回路２０の詳細な回路構成を３種類示したが、第２ないし第４の実施形態においても、これら３種類の回路のいずれを用いてもよい。また、第４の実施形態における基板バイアス供給回路を、ＣＭＯＳセンサに適用してもよい。
【００６７】
また、第１ないし第４の実施形態ではｎチャネル型の固体撮像装置について説明したが、各実施形態で説明した方法を、ｐチャネル型の固体撮像装置に適用してもよい。ｐチャネル型の固体撮像装置を得るためには、上述したｎチャネル型の固体撮像装置においてｐ型とｎ型とを入れ替えればよい。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＣＣＤの構成を示す図
【図２】本発明の第１の実施形態に係るＣＣＤの断面図
【図３】本発明の第１の実施形態に係るＣＣＤの電位図
【図４】本発明の第１の実施形態に係るＣＣＤにおいて、基板バイアス電圧の変化に応じて飽和電荷量が変化する様子を示す図
【図５】本発明の第１の実施形態に係るＣＣＤに含まれる基板バイアス供給回路の他の構成を示す回路図
【図６】本発明の第１の実施形態に係るＣＣＤに含まれる基板バイアス供給回路の他の構成を示す回路図
【図７】本発明の第２の実施形態に係るＣＭＯＳセンサの構成を示す図
【図８】本発明の第２の実施形態に係るＣＭＯＳセンサの断面図
【図９】本発明の第２の実施形態に係るＣＭＯＳセンサにおける読み出し制御信号を示す図
【図１０】本発明の第２の実施形態に係るＣＭＯＳセンサにおけるオーバーフロードレイン構造を示す図
【図１１】本発明の第３の実施形態に係るＣＭＯＳセンサの構成を示す図
【図１２】本発明の第４の実施形態に係るＣＣＤの構成を示す図
【図１３】従来のＣＣＤで使用される基板バイアス供給回路の構成を示す回路図
【図１４】従来のＣＣＤで使用される基板バイアス供給回路の他の構成を示す回路図
【符号の説明】
１０、７０…ＣＣＤ
１１、５７…ｎ型半導体基板
１２、５８…ｐ型半導体層
１３…ｎ型蓄積領域
１４…ｐ型表面層
１５…垂直ＣＣＤ
１６…トランスファーゲート部
１７…ｐ型分離部
１８…水平ＣＣＤ
１９、４４…出力部
２０…基板バイアス供給回路
２１、２６、６２…ＭＯＳトランジスタ抵抗
２２、２５、３１、６３…ポリシリコン抵抗
２３、２８、６４…ドライバトランジスタ
２４、２７、６５…負荷トランジスタ
３０…可変抵抗回路
３２…ヒューズ
３３…端子
４０、４１…ＣＭＯＳセンサ
４２…垂直信号線
４３…水平選択回路
５０…感光セル
５１…フォトダイオード
５２…読み出しトランジスタ
５３…リセットトランジスタ
５４…増幅トランジスタ
５５…行選択トランジスタ
５６…フローティング拡散層部
６１…読み出しパルス発生回路
６６…パルス発生回路
６７…リセットパルス発生回路
７１…温度検知部
７２…電圧合成部
７３…平均化回路
１９１、４４１…増幅回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a solid-state imaging device, and more particularly to a solid-state imaging device having a high saturation charge amount that is stable even when the operating temperature varies.
[0002]
[Prior art]
In a solid-state imaging device, an overflow drain structure is employed in order to prevent a blooming phenomenon that occurs when a high-luminance subject is imaged. In a solid-state imaging device having an overflow drain structure, when the amount of charge accumulated in a pixel exceeds the amount of charge that can be accumulated in one pixel (hereinafter referred to as saturation charge amount), the charge overflowing from the pixel is overflowed. It flows through the drain structure to the substrate and external circuit. Thereby, it is possible to prevent the charge overflowing from the pixel from flowing into another pixel or the charge path. As an overflow drain structure used in a solid-state imaging device, a vertical overflow drain structure (or vertical overflow drain structure) and a horizontal overflow drain structure (or horizontal overflow drain structure) are known.
[0003]
A CCD (Charge Coupled Device), which is a kind of solid-state imaging device, employs a vertical overflow drain structure in order to prevent a blooming phenomenon. For example, an n-channel CCD has a structure in which a p-type semiconductor layer is provided on one main surface of an n-type semiconductor substrate, and an n-type accumulation region is provided in the p-type semiconductor layer. When a substrate bias voltage that is reverse biased to the n-type semiconductor substrate and the p-type semiconductor layer is supplied to the CCD having such a structure, the charges overflowing from the n-type accumulation region are applied to the substrate surface. It flows in the vertical direction and is absorbed by the n-type semiconductor substrate. In this way, by supplying a substrate bias voltage that is a reverse bias to the semiconductor substrate and the semiconductor layer, the blooming phenomenon can be prevented.
[0004]
Further, in a CMOS sensor which is another type of solid-state imaging device, a lateral overflow drain structure is employed in order to prevent blooming phenomenon. For example, in a 4-transistor type CMOS sensor, either a depletion type read transistor is used, or an enhancement type read transistor is used and a control voltage higher than 0 volt is always supplied to its gate terminal. Is done. In the CMOS sensor having such a structure, the electric charge overflowing from the accumulation region passes through the reading transistor even when the reading transistor is off. In this way, by configuring such that the charge overflowing from the accumulation region always passes through the transistor adjacent to the accumulation region, the blooming phenomenon can be prevented.
[0005]
As a technique for preventing a blooming phenomenon, a technique for controlling a substrate bias voltage used in a vertical overflow drain structure has been conventionally known (for example, Patent Documents 1 and 2). FIG. 13 is a circuit diagram showing a configuration of the substrate bias supply circuit described in Patent Document 1. In FIG. In this circuit, the plurality of resistors 111 connected in series constitute a resistance dividing circuit. Between the contact between each resistor and the contact b, a fuse 112 configured to be able to be cut by a surge voltage applied between the terminals 113 or a laser beam is provided. Therefore, according to the circuit shown in FIG. 13, by appropriately selectively cutting the fuse 112 to generate an appropriate substrate bias potential Vsub, it is possible to eliminate substrate bias adjustment work during set mounting.
[0006]
FIG. 14 is a circuit diagram showing a configuration of a substrate bias supply circuit described in Patent Document 2. In FIG. In this circuit, the diode 121 is connected in series to the power supply voltage in the forward direction, and has a temperature dependency in which the forward bias decreases as the temperature rises. The voltage source 122 is a voltage source connected in series to the diode 121 and having no temperature dependency. The operational amplifier 123 has a non-inverting input terminal connected to the anode terminal of the diode 121 and amplifies the voltage supplied to this terminal. The diode 124 is connected to the output terminal of the operational amplifier 123 in the forward direction. The potential of the cathode terminal of the diode 124 becomes the substrate bias voltage Vsub. Therefore, according to the circuit shown in FIG. 14, the temperature characteristic of the saturation charge amount of the CCD can be corrected by giving the substrate bias voltage Vsub a negative temperature characteristic.
[0007]
[Patent Document 1]
JP-A-6-153079
[Patent Document 2]
JP 7-336603 A
[0008]
[Problems to be solved by the invention]
Regardless of whether the vertical drain type or the horizontal type is adopted as the overflow drain structure, the blooming phenomenon is likely to occur at a high temperature in the solid-state imaging device. This is because the charges are generally activated and easily moved at high temperatures, and the accumulated charges are likely to overflow from the accumulation region at high temperatures. In addition, with the progress of miniaturization and voltage reduction of the solid-state imaging device, the saturation charge amount has decreased from the past, and accordingly, the blooming phenomenon is more likely to occur in the solid-state imaging device.
[0009]
However, the above-described conventional technology cannot sufficiently prevent the fluctuation of the saturation charge amount due to the temperature fluctuation, and cannot sufficiently prevent the blooming phenomenon in the solid-state imaging device that has been miniaturized. In the circuit shown in FIG. 13, since the resistors constituting the resistance dividing circuit all have the same temperature characteristics, the substrate bias voltage does not change even when the operating temperature of the CCD changes. Therefore, even if this circuit is used, fluctuations in the saturation charge amount due to temperature fluctuations cannot be prevented at all. Further, since the circuit shown in FIG. 14 is provided outside the CCD, the substrate bias voltage reflecting the surface temperature of the CCD cannot be supplied. Therefore, even if this circuit is used, it is impossible to accurately prevent the fluctuation of the saturation charge amount accompanying the temperature fluctuation.
[0010]
Therefore, an object of the present invention is to provide a solid-state imaging device that always has a large dynamic range regardless of the operating temperature by preventing the fluctuation of the saturation charge amount accompanying the temperature fluctuation.
[0011]
[Means for Solving the Problems and Effects of the Invention]
A first invention is a solid-state imaging device that outputs an electrical signal corresponding to the intensity of incident light, and has a semiconductor substrate having a certain conductivity type, a conductivity type opposite to the semiconductor substrate, A semiconductor layer provided on the surface and the same conductivity type as that of the semiconductor substrate, formed in the semiconductor layer, and storing charge in an amount corresponding to the intensity of incident light; and stored in the charge storage unit And a substrate bias supply circuit for supplying a substrate bias voltage that is a reverse bias with respect to the semiconductor substrate and the semiconductor layer. It has temperature characteristics and is provided on the main surface of the semiconductor substrate.
According to the first aspect of the invention, by applying a substrate bias voltage having a negative temperature characteristic to the semiconductor substrate, the saturation charge amount fluctuation due to the temperature fluctuation is prevented, and the blooming phenomenon that is likely to occur at a high temperature is prevented. Can be prevented. Therefore, it is possible to obtain a solid-state imaging device that always has a large dynamic range regardless of the operating temperature. In addition, the saturation charge amount can be controlled more accurately by providing a substrate bias supply circuit on the main surface of the semiconductor substrate and performing control based on the surface temperature of the solid-state imaging device.
[0012]
According to a second invention, in the first invention, the substrate bias supply circuit obtains the substrate bias voltage by dividing the power supply voltage by resistance using the first and second resistors having different temperature characteristics. Features.
According to the second invention, the substrate bias supply circuit having negative temperature characteristics can be easily provided on the main surface of the semiconductor substrate.
[0013]
According to a third invention, in the second invention, one of the first and second resistors is a polysilicon resistor and the other is a MOS transistor resistor.
According to the third aspect of the present invention, since the temperature characteristics are different between the polysilicon resistor and the MOS transistor resistance, the substrate bias supply circuit having the negative temperature characteristic can be easily provided on the main surface of the semiconductor substrate. .
[0014]
According to a fourth invention, in the first invention, the substrate bias supply circuit is provided adjacent to an amplifier circuit provided in an output stage of the charge readout section on the main surface of the semiconductor substrate. .
According to the fourth aspect of the invention, by using the substrate bias voltage based on the maximum value of the surface temperature of the solid-state imaging device, the blooming phenomenon that is likely to occur at high temperatures can be more reliably prevented.
[0015]
In a fifth aspect based on the first aspect, the substrate bias supply circuit is provided at different positions on the main surface of the semiconductor substrate, and outputs a plurality of temperature detectors that output a voltage corresponding to the temperature at each position of the semiconductor substrate. And a voltage synthesis unit that is provided on the main surface of the semiconductor substrate and obtains a voltage having a negative temperature characteristic based on the voltages output from the plurality of temperature detection units and outputs the voltage as a substrate bias voltage. To do.
According to the fifth aspect of the invention, by using the substrate bias voltage based on the surface temperature of the solid-state imaging device at a plurality of positions, the surface charge of the entire solid-state imaging device is taken into account, and the saturated charge accompanying the temperature variation Variation of the amount can be prevented more effectively.
[0016]
A sixth invention is a solid-state imaging device that outputs an electrical signal corresponding to the intensity of incident light, and is provided on a semiconductor substrate and one main surface of the semiconductor substrate, and an amount of electric charge corresponding to the intensity of incident light is provided. A charge accumulating unit for accumulating; a charge reading unit for reading out electric charges accumulated in the charge accumulating unit and outputting an electric signal; an overflow drain unit for absorbing charges overflowing from the charge accumulating unit; and a charge accumulating unit and an overflow drain unit An overflow control unit that passes an amount of charge according to a given control voltage from the charge storage unit to the overflow drain unit, and a control voltage supply circuit that supplies the control voltage, The control voltage supply circuit has a negative temperature characteristic.
According to the sixth aspect of the invention, by applying a substrate bias voltage having a negative temperature characteristic to the semiconductor substrate, it is possible to prevent fluctuation of the saturation charge amount due to temperature fluctuation, and to cause a blooming phenomenon that is likely to occur at a high temperature. Can be prevented. Therefore, it is possible to obtain a solid-state imaging device that always has a large dynamic range regardless of the operating temperature. When the substrate bias supply circuit is provided on the main surface of the semiconductor substrate, the saturation charge amount can be controlled more accurately by performing control based on the surface temperature of the solid-state imaging device.
[0017]
According to a seventh aspect, in the sixth aspect, the control voltage supply circuit obtains the control voltage by dividing the power supply voltage by using the first and second resistors having different temperature characteristics. And
According to the seventh aspect, the substrate bias supply circuit having negative temperature characteristics can be easily provided on the main surface of the semiconductor substrate.
[0018]
The eighth invention is characterized in that, in the seventh invention, one of the first and second resistors is a polysilicon resistor and the other is a MOS transistor resistor.
According to the eighth aspect of the invention, since the polysilicon resistor and the MOS transistor resistor have different temperature characteristics, a substrate bias supply circuit having negative temperature characteristics can be easily provided on the main surface of the semiconductor substrate. .
[0019]
According to a ninth aspect based on the sixth aspect, the control voltage supply circuit is provided adjacent to an amplifier circuit provided at the output stage of the charge readout section on the main surface of the semiconductor substrate. .
According to the ninth aspect of the invention, by using the control voltage based on the maximum value of the surface temperature of the solid-state imaging device, it is possible to more reliably prevent the blooming phenomenon that is likely to occur at a high temperature.
[0020]
According to a tenth aspect, in the sixth aspect, the control voltage supply circuits are provided at different positions on the main surface of the semiconductor substrate, and a plurality of temperature detection units that output a voltage corresponding to the temperature at each position of the semiconductor substrate And a voltage synthesis unit that is provided on the main surface of the semiconductor substrate and obtains a voltage having a negative temperature characteristic based on the voltages output from the plurality of temperature detection units and outputs the voltage as a control voltage. .
According to the tenth aspect of the present invention, by using the control voltage based on the surface temperature of the solid-state imaging device at a plurality of positions, the saturation charge amount due to the temperature variation in consideration of the surface temperature of the entire solid-state imaging device Can be more effectively prevented.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 is a diagram showing a configuration of a CCD according to the first embodiment of the present invention. A CCD 10 shown in FIG. 1 is an n-channel CCD that is a kind of solid-state imaging device. FIG. 1 shows a plan view of the CCD 10 and a circuit diagram of a substrate bias supply circuit 20 provided on the substrate surface of the CCD 10. FIG. 2 is a cross-sectional view of the CCD 10 along the line AA ′ shown in FIG.
[0022]
The configuration of the CCD 10 will be described with reference to FIGS. 1 and 2. As shown in FIG. 2, a p-type semiconductor layer 12 is formed on the main surface of the n-type semiconductor substrate 11 on the light receiving side. In the p-type semiconductor layer 12, a plurality of n-type accumulation regions 13 each corresponding to one pixel are arranged in a two-dimensional manner. The n-type accumulation region 13 is pn-junction with the p-type semiconductor layer 12, photoelectrically converts incident light, and accumulates an amount of signal charge according to the intensity of the incident light. A p-type surface layer 14 is further formed on the surface of the n-type accumulation region 13.
[0023]
The vertical CCD 15, the horizontal CCD 18, and the output unit 19 shown in FIG. 1 function as a charge readout unit that reads out signal charges accumulated in the n-type accumulation region 13 and outputs electric signals. The vertical CCD 15 is formed close to each column for each column of the n-type accumulation region 13 arranged in a two-dimensional manner. A transfer gate portion 16 is provided between the n-type accumulation region 13 and the vertical CCD 15. In order to electrically isolate the n-type accumulation region 13 and the vertical CCD 15, p-type separation portions 17 a and 17 b are provided (see FIG. 2). One end of the vertical CCD 15 is connected to the horizontal CCD 18, and one end of the horizontal CCD 18 is connected to the output unit 19. The output unit 19 includes an amplification circuit 191 that amplifies a signal flowing inside the CCD 10 and obtains an output signal of the CCD 10. The surface of the CCD 10 is shielded from light by a metal layer (not shown) such as aluminum or tungsten except for the n-type accumulation region 13.
[0024]
The CCD 10 operates as follows. In the n-type accumulation region 13, signal charges corresponding to the intensity of incident light are accumulated within a predetermined period (signal charge accumulation period). When a driving voltage for turning on the transfer gate 16 is applied from outside the CCD 10, a channel is formed in the transfer gate 16 in the p-type semiconductor layer 12, and the signal charge accumulated in the n-type accumulation region 13 is formed. Is transferred to the vertical CCD 15. When the drive voltage applied to the transfer gate unit 16 reaches a predetermined level (a level at which the transfer gate unit 16 is turned off), the channel formed in the transfer gate unit 16 disappears, and the n-type accumulation region 13 and the vertical CCD 15 A potential barrier is formed between the two. While the drive voltage is at the predetermined level, the charge generated in the n-type accumulation region 13 cannot exceed this potential barrier. For this reason, the signal charge is accumulated again in the n-type accumulation region 13.
[0025]
The vertical CCD 15 and the horizontal CCD 18 are pulse-driven from the outside of the CCD 10. As a result, the signal charge that has moved to the vertical CCD 15 is transferred to one end of the vertical CCD 15 (the end on the side connected to the horizontal CCD 18), and further transferred to the output unit 19 by the horizontal CCD 18. The signal charge transferred to the output unit 19 is treated as an electric signal. This electric signal is amplified by the amplifier circuit 191, and the amplified signal becomes an output signal of the CCD 10.
[0026]
Next, a method for preventing the blooming phenomenon in the CCD 10 will be described. The CCD 10 uses a vertical overflow drain structure to prevent the blooming phenomenon. FIG. 3 is a potential distribution diagram along the line BB ′ shown in FIG. 2 when the substrate bias voltage Vsub is applied to the n-type semiconductor substrate 11. In FIG. 3, the vertical axis represents the potential, and the potential increases as it goes down. The horizontal axis represents the distance from the light receiving surface of the CCD 10 (depth from the light receiving surface), and the distance from the light receiving surface increases toward the right. FIG. 3 shows the potentials of the p-type surface layer 14, the n-type accumulation region 13, the p-type semiconductor layer 12, and the n-type semiconductor substrate 11 in order from the left.
[0027]
When the substrate bias voltage Vsub is applied to the n-type semiconductor substrate 11, the p-type semiconductor layer 12 immediately below the n-type accumulation region 13 is depleted. Further, since the p-type surface layer 14 is not depleted, its potential is 0 volts. FIG. 3 shows a potential distribution when no signal charge is accumulated in the n-type accumulation region 13 (when no charge is accumulated), and a case where signal charge equal to the saturation charge amount is accumulated in the n-type accumulation region 13. Are simultaneously shown (when saturated).
[0028]
When no signal charge is accumulated in the n-type accumulation region 13, the potential of the p-type semiconductor layer 12 (the potential at the point corresponding to the back of the mountain in FIG. 3) and the potential of the n-type accumulation region 13 (in FIG. 3, the bottom of the valley) It is assumed that there is a predetermined potential difference Be between the point potential). When light is incident on the CCD 10 and signal charges are accumulated in the n-type accumulation region 13, the potential of the n-type accumulation region 13 decreases (upward in FIG. 3), and the p-type semiconductor layer 12 and the n-type accumulation are accumulated. The potential difference with the region 13 is also reduced. While the potential difference is greater than or equal to a certain level, the signal charge accumulated in the n-type accumulation region 13 does not flow into the n-type semiconductor substrate 11. Thus, the potential difference between the p-type semiconductor layer 12 and the n-type accumulation region 13 functions as a potential barrier.
[0029]
When the amount of signal charges accumulated in the n-type accumulation region 13 reaches a certain threshold value T, the potential difference between the p-type semiconductor layer 12 and the n-type accumulation region 13 becomes sufficiently small. The signal charge accumulated in the capacitor can cross the potential barrier. When signal charges are further accumulated in the n-type accumulation region 13, the amount of signal charges newly generated in the n-type accumulation region 13 and the potential barrier (potential difference Bs shown in FIG. 3) are exceeded from the n-type accumulation region 13. The amount of signal charge flowing in the n-type semiconductor substrate 11 becomes equal. At this time, the amount of signal charge accumulated in the n-type accumulation region 13 is the saturation charge amount.
[0030]
As shown in FIG. 2, a transfer gate portion 16 and p-type isolation portions 17a and 17b are formed around the n-type accumulation region 13. The substrate bias voltage Vsub applied to the n-type semiconductor substrate 11 takes into account the structure of the p-type semiconductor layer 12 (for example, acceptor concentration and thickness), etc., and the potential of the potential barrier is the transfer gate portion 16 and the p-type separation portion. It is determined to be higher than the potentials 17a and 17b.
[0031]
Therefore, even when strong light is incident on the CCD 10 and the signal charge accumulated in the n-type accumulation region 13 becomes equal to or higher than the threshold value T, the signal charge accumulated in the n-type accumulation region 13 is transferred to the transfer gate portion. 16 and the p-type separators 17a and 17b, but flows into the n-type semiconductor substrate 11 across the potential barrier. In other words, even if strong light is incident on the CCD 10, excessive signal charges overflowing from the n-type accumulation region 13 do not flow into the n-type accumulation region 13 or the vertical CCD 15 corresponding to other pixels. Therefore, in the CCD 10 having such a vertical overflow drain structure, the blooming phenomenon can be prevented.
[0032]
Next, a description will be given of a method for preventing the fluctuation of the saturation charge amount accompanying the temperature fluctuation in the CCD 10. The potential distribution from the n-type semiconductor substrate 11 to the p-type surface layer 14 changes according to the substrate bias voltage Vsub applied to the n-type semiconductor substrate 11. Further, as the potential distribution changes, the height of the potential barrier also changes, so the amount of charge that can be accumulated in one n-type accumulation region 13 (saturation charge amount) also changes. Therefore, the saturation charge amount of the CCD 10 can be controlled by controlling the substrate bias voltage Vsub.
[0033]
In the CCD 10, the substrate bias voltage Vsub is supplied from the substrate bias supply circuit 20a shown in FIG. The substrate bias supply circuit 20 a includes a MOS transistor resistor 21, a polysilicon resistor 22, a driver transistor 23, and a load transistor 24. The substrate bias supply circuit 20a is provided on the substrate surface of the CCD and has a negative temperature characteristic (that is, outputs a low voltage when the temperature rises and outputs a high voltage when the temperature falls).
[0034]
As shown in FIG. 1, the MOS transistor resistor 21 and the polysilicon resistor 22 are connected in series. A power supply voltage VD is applied to one end of the series connection circuit, and the other end is grounded. The driver transistor 23 and the load transistor 24 are connected in series. The power supply voltage VD is also applied to one end of the series connection circuit, and the other end is grounded. A connection point P 1 between the MOS transistor resistance 21 and the polysilicon resistance 22 is connected to the gate terminal of the driver transistor 23. As a result, a voltage obtained by dividing the power supply voltage VD using the MOS transistor resistor 21 and the polysilicon resistor 22 is applied to the gate terminal of the driver transistor 23. The connection point P2 between the driver transistor 23 and the load transistor 24 is electrically connected to the n-type semiconductor substrate 11, and the potential at the connection point P2 becomes the substrate bias voltage Vsub. The driver transistor 23 and the load transistor 24 are provided to match the impedance of the output signal of the substrate bias supply circuit 20a.
[0035]
Even when the MOS transistor resistor 21 and the polysilicon resistor 22 are formed on the same CCD substrate surface in the same manufacturing process at the same time, the temperature characteristics of both are different. As an example, when the temperature characteristics of the MOS transistor resistor 21 and the polysilicon resistor 22 manufactured in a certain manufacturing process are measured when the temperature changes from 25 degrees Celsius to 60 degrees Celsius, the resistance of the polysilicon resistor 22 is measured. The measurement result was obtained that the value increased by about 9.2% while the resistance value of the MOS transistor resistance 21 increased by about 13.8%. As described above, the MOS transistor resistor 21 and the polysilicon resistor 22 having different temperature characteristics are arranged so that the temperature characteristic fluctuation is smaller (in this example, the MOS transistor resistance 21) is the power supply side and the temperature characteristic fluctuation is larger (this In the example, when the polysilicon resistor 22) is arranged on the ground side and they are connected in series, the potential at the connection point between them (in this example, the connection point P1) decreases as the temperature increases. For this reason, the substrate bias voltage Vsub also decreases as the temperature increases. Therefore, it can be said that the substrate bias supply circuit 20a has a negative temperature characteristic.
[0036]
FIG. 4 is a diagram showing how the saturation charge amount changes in accordance with the change in the substrate bias voltage Vsub in the CCD 10. FIG. 4 shows simultaneously the potential distribution when the surface temperature of the CCD 10 is the predetermined temperature Tm, when the temperature is higher than the temperature Tm, and when the temperature is Tl lower than the temperature Tm. In these three cases, the substrate bias voltage Vsub supplied from the substrate bias supply circuit 20a is sequentially referred to as Vsub-M, Vsub-H and Vsub-L. As described above, since the substrate bias supply circuit 20a has a negative temperature characteristic, when these three voltages are arranged in order from the lowest, Vsub-H, Vsub-M, and Vsub-L are obtained in this order.
[0037]
When the surface temperature of the CCD 10 increases from the temperature Tm to the temperature Th, the substrate bias voltage Vsub decreases from Vsub-M to Vsub-H. Along with this, as shown in FIG. 4, the potential distribution also generally decreases (upward in FIG. 4). At this time, the height of the potential barrier (potential difference between the p-type semiconductor layer 12 and the n-type accumulation region 13) generated in the p-type semiconductor layer 12 is increased. That is, when the surface temperature of the CCD 10 rises and the signal charge accumulated in the n-type accumulation region 13 easily exceeds the potential barrier, the height of the potential barrier is increased. Therefore, even when the surface temperature of the CCD 10 rises, the signal charge accumulated in the n-type accumulation region 13 can be made to exceed the potential barrier only to the same extent as at the original temperature.
[0038]
On the contrary, when the surface temperature of the CCD 10 decreases from the temperature Tm to the temperature Tl, the substrate bias voltage Vsub increases from Vsub-M to Vsub-L, and the potential distribution generally increases (FIG. 4). In this case, the potential barrier is lowered. That is, when the surface temperature of the CCD 10 is lowered and the signal charge accumulated in the n-type accumulation region 13 is difficult to exceed the potential barrier, the potential barrier is lowered. Therefore, even when the surface temperature of the CCD 10 falls, the signal charge accumulated in the n-type accumulation region 13 can exceed the potential barrier to the same extent as at the original temperature.
[0039]
As described above, according to the CCD according to the present embodiment, a substrate bias voltage having a negative temperature characteristic can be obtained by dividing the power supply voltage using two types of resistors having different temperature characteristics. . By applying this substrate bias voltage to the n-type semiconductor substrate, it is possible to prevent fluctuations in the saturation charge amount due to temperature fluctuations and to prevent blooming phenomenon that is likely to occur at high temperatures. Therefore, a CCD having a large dynamic range can be obtained regardless of the operating temperature.
[0040]
In addition, in the CCD according to the present embodiment, the substrate bias supply circuit is provided on the surface of the CCD substrate and supplies a substrate bias voltage corresponding to the surface temperature of the CCD. By controlling the substrate bias voltage based on the surface temperature of the CCD in this way, the saturation charge amount can be controlled more accurately than when the substrate bias voltage is supplied from a circuit provided outside the CCD.
[0041]
The substrate bias supply circuit 20 is not limited to the circuit shown in FIG. 1, and may be an arbitrary circuit provided on the surface of the CCD substrate and having negative temperature characteristics. For example, the circuit shown in FIGS. 5 and 6 can be used as the substrate bias supply circuit 20. In the substrate bias supply circuit 20b shown in FIG. 5, since the polysilicon resistor 25 is disposed on the power supply side and the MOS transistor resistor 26 is disposed on the ground side, the potential at the connection point P3 between the polysilicon resistor 25 and the MOS transistor resistor 26 is set. Increases with increasing temperature. The load transistor 27 and the driver transistor 28 match the impedance of the output signal of the substrate bias supply circuit 20b and invert the potential at the connection point P3 to output it as the substrate bias voltage Vsub. Thus, even when the arrangement of the polysilicon resistor and the MOS transistor resistor is reversed, a substrate bias supply circuit having negative temperature characteristics can be configured by inverting the signal in the subsequent circuit.
[0042]
In the substrate bias supply circuit 20c shown in FIG. 6, a variable resistance circuit 30 is used instead of the polysilicon resistor 22 (see FIG. 1) included in the substrate bias supply circuit 20a. The variable resistance circuit 30 includes a circuit in which a plurality of parallel connection circuits of polysilicon resistors 31 and fuses 32 (three in FIG. 6) are connected in series, and a plurality of voltages for applying a voltage for selectively cutting the fuses 32. And a terminal 33. In the CCD inspection process provided with the substrate bias supply circuit 20c, the characteristics of the manufactured CCD are measured, and the substrate bias voltage Vsub to be supplied is calculated based on the measured characteristics. Then, the fuse 32 is selectively cut so that the calculated substrate bias voltage Vsub is supplied from the substrate bias supply circuit 20c. Thus, even when a variable resistance circuit is used for one of the polysilicon resistor and the MOS transistor resistor, a substrate bias supply circuit having negative temperature characteristics can be configured.
[0043]
Further, the substrate bias supply circuit 20 may be provided at any position on the substrate surface of the CCD 10 that does not interfere with other elements (such as the n-type accumulation region 13, the vertical CCD 15, and the horizontal CCD 18). For example, in the example shown in FIG. 1, the substrate bias supply circuit 20 is provided adjacent to the amplifier circuit 191 included in the output unit 19. Generally, in the CCD, the vicinity of the amplifier circuit provided in the output stage is the highest temperature. Therefore, by arranging the substrate bias supply circuit as shown in FIG. 1, it is possible to more reliably prevent the blooming phenomenon that is likely to occur at a high temperature by using the substrate bias voltage Vsub based on the maximum surface temperature of the CCD. it can.
[0044]
(Second Embodiment)
FIG. 7 is a diagram showing a configuration of a CMOS sensor according to the second embodiment of the present invention. A CMOS sensor 40 shown in FIG. 7 is a four-transistor CMOS sensor that is a kind of solid-state imaging device. FIG. 7 shows a plan view of the CMOS sensor 40 and a circuit diagram of the read pulse generation circuit 61 provided on the substrate surface of the CMOS sensor 40. FIG. 8 is a cross-sectional view of the CMOS sensor 40 for explaining the overflow drain structure in the CMOS sensor 40.
[0045]
The configuration of the CMOS sensor 40 will be described with reference to FIGS. As shown in FIG. 8, a p-type semiconductor layer 58 is formed on the main surface of the n-type semiconductor substrate 57 on the light receiving side. In the p-type semiconductor layer 58, a plurality of photosensitive cells 50a each corresponding to one pixel are arranged in a two-dimensional manner. As shown in FIG. 7, the photosensitive cell 50a includes a photodiode 51a, a readout transistor 52a, a reset transistor 53a, an amplification transistor 54a, a row selection transistor 55a, and a floating diffusion layer portion 56a. The photosensitive cell 50a is connected to a common vertical signal line 42 for each column arranged two-dimensionally.
[0046]
The vertical signal line 42, the horizontal selection circuit 43, and the output unit 44 illustrated in FIG. 7 function as a charge readout unit that reads out the signal charge accumulated in the photodiode 51a and outputs an electrical signal. The vertical signal line 42 becomes an input signal line of the horizontal selection circuit 43, and an output unit 44 is provided at the subsequent stage of the horizontal selection circuit 43. The output unit 44 includes an amplification circuit 441 that amplifies a signal flowing inside the CMOS sensor 40 and obtains an output signal of the CMOS sensor 40.
[0047]
The photodiode 51a photoelectrically converts incident light and accumulates an amount of signal charge corresponding to the intensity of the incident light. The read transistor 52a is provided between the photodiode 51a and the floating diffusion layer portion 56a, and transfers signal charges accumulated in the photodiode 51a to the floating diffusion layer portion 56a in accordance with the read control signal Rd supplied to the gate terminal. To do. The floating diffusion layer portion 56a temporarily stores the signal charge transferred from the photodiode 51a. The reset transistor 53a resets the signal charge accumulated in the floating diffusion layer portion 56a in accordance with the reset signal Rs supplied to the gate terminal. The amplification transistor 54a amplifies the signal charge stored in the floating diffusion layer portion 56a. The row selection transistor 55a is provided between the amplification transistor 54a and the vertical signal line 42, and outputs an amplified signal to the vertical signal line 42 in accordance with the address selection signal Sel supplied to the gate terminal.
[0048]
The CMOS sensor 40 operates as follows. In the photodiode 51a, signal charges corresponding to the intensity of incident light are accumulated within a predetermined period (signal charge accumulation period). When a predetermined pulse is input as the reset signal Rs, the reset transistor 53a is turned on, and the signal charge accumulated in the floating diffusion layer 56a is reset. Next, when a predetermined pulse is input as the read control signal Rd, the read transistor 52a is turned on, and the signal charge accumulated in the photodiode 51a is transferred to the floating diffusion layer portion 56a. Further, when a predetermined pulse is input to the address selection signal Sel, the row selection transistor 55a is turned on, and a signal corresponding to the signal charge accumulated in the photodiode 51a appears on the vertical signal line. The signal appearing on the vertical signal line 42 is input to the horizontal selection circuit 43 and further transferred to the output unit 44 by the horizontal selection circuit 43. The signal transferred to the output unit 44 is amplified by the amplifier circuit 441, and the amplified signal becomes the output signal of the CMOS sensor 40.
[0049]
The CMOS sensor 40 uses a lateral overflow drain structure to prevent a blooming phenomenon. More specifically, in the CMOS sensor 40, the read transistor 52a functions as an overflow control unit. As shown in FIG. 9, a read control signal Rd that changes in a pulse shape is supplied to the gate terminal of the read transistor 52a. When the high voltage of the read control signal Rd is V-RdH and the low voltage is V-RdL, a value higher than 0 volts is used for the voltage V-RdL. By supplying such a read control signal Rd to the gate terminal of the read transistor 52a, a current always flows through the read transistor 52a. Therefore, the charges overflowing from the photodiode 51a flow into the floating diffusion layer 56a through the read transistor 52a as shown in FIG. Therefore, in the CMOS sensor 40 having such a lateral overflow drain structure, the blooming phenomenon can be prevented.
[0050]
In the CMOS sensor 40, in order to prevent the fluctuation of the saturation charge amount due to the temperature change, a negative temperature characteristic is applied to the low voltage V-RdL of the read control signal Rd supplied to the gate terminal of the read transistor 52a. You just have to have it. For this reason, the CMOS sensor 40 includes a read pulse generation circuit 61a shown in FIG.
[0051]
The read pulse generating circuit 61a includes a MOS transistor resistor 62a, a polysilicon resistor 63a, a driver transistor 64a, a load transistor 65a, and a pulse generating circuit 66a. Among these, the four elements other than the pulse generation circuit 66a constitute the same voltage supply circuit as the substrate bias supply circuit 20a according to the first embodiment. This voltage supply circuit supplies a voltage V-RdL having a negative temperature characteristic by resistance-dividing the power supply voltage VD using the MOS transistor resistor 62a and the polysilicon resistor 63a. Based on the supplied voltage V-RdL, the pulse generation circuit 66a outputs a read control signal Rd whose voltage at the time of low is the voltage V-RdL and changes in a pulse shape.
[0052]
The voltage supply circuit included in the read pulse generation circuit 61a has a negative temperature characteristic. Therefore, when the surface temperature of the CMOS sensor 40 increases, the low voltage V-RdL of the read control signal Rd decreases. For this reason, the signal charge accumulated in the photodiode 51a hardly flows to the floating diffusion layer 56a. Therefore, even when the surface temperature of the CMOS sensor 40 rises, the signal charge accumulated in the photodiode 51a can flow into the floating diffusion layer 56a only to the same extent as at the original temperature. On the contrary, when the surface temperature of the CMOS sensor 40 decreases, the voltage V-RdL when the read control signal Rd is low increases. For this reason, the signal charge accumulated in the photodiode 51a easily flows into the floating diffusion layer portion 56a. Therefore, even when the surface temperature of the CMOS sensor 40 falls, the signal charge accumulated in the photodiode 51a can flow to the floating diffusion layer 56a to the same extent as at the original temperature. In this way, the saturation charge amount in the CMOS sensor 40 can be kept constant regardless of the temperature change of the substrate surface.
[0053]
As described above, according to the CMOS sensor of the present embodiment, a control voltage having a negative temperature characteristic can be obtained by dividing the power supply voltage using two types of resistors having different temperature characteristics. . A pulse-like read control signal is supplied to the gate terminal of the read transistor functioning as the overflow control unit, which is the control voltage obtained by the low potential. Therefore, according to the CMOS sensor configured as described above, it is possible to prevent a variation in the amount of saturated charges due to a temperature variation and prevent a blooming phenomenon that is likely to occur at a high temperature. Therefore, it is possible to obtain a 4-transistor CMOS sensor that always has a large dynamic range regardless of the operating temperature.
[0054]
(Third embodiment)
FIG. 11 is a diagram showing a configuration of a CMOS sensor according to the third embodiment of the present invention. A CMOS sensor 41 shown in FIG. 11 is a three-transistor CMOS sensor that is a kind of solid-state imaging device. FIG. 11 shows a plan view of the CMOS sensor 41 and a circuit diagram of a reset pulse generation circuit 67 provided on the substrate surface of the CMOS sensor 41. Since the CMOS sensor 41 has substantially the same configuration as the CMOS sensor 40 according to the second embodiment, only the difference between the two will be described below.
[0055]
The photosensitive cell 50b included in the CMOS sensor 41 includes a photodiode 51b, a reset transistor 53b, an amplification transistor 54b, a row selection transistor 55b, and a floating diffusion layer portion 56b. These five elements operate in the same manner as the elements included in the photosensitive cell 50a according to the second embodiment. In addition, the CMOS sensor 41 is supplied with a power supply voltage that changes in a pulse shape in order to read a signal from the photosensitive cell 50b that does not include a read transistor to the vertical signal line 42.
[0056]
In the CMOS sensor 41, the reset transistor 53b functions as an overflow control unit. A reset signal Rs that changes in a pulse shape is supplied to the gate terminal of the reset transistor 53b in the same manner as the read control signal Rd shown in FIG. When the low voltage of the reset signal Rs is V-RsL, a value higher than 0 volt is used for the voltage V-RsL.
[0057]
The CMOS sensor 41 includes a reset pulse generation circuit 67b shown in FIG. 11 on the substrate surface. The reset pulse generation circuit 67b and the read pulse generation circuit 61a according to the second embodiment have the same configuration. However, in the reset pulse generation circuit 67b, the voltage supply circuit supplies the voltage V-RsL, and the pulse generation circuit 66b is based on the supplied voltage V-RsL, and the low voltage is the voltage V-RsL. A reset signal Rs that changes in a pulse shape is output.
[0058]
The method for preventing the blooming phenomenon in the CMOS sensor 41 and the method for preventing the fluctuation of the saturation charge amount due to the temperature change are the same as those of the CMOS sensor 40 according to the second embodiment. Therefore, according to the CMOS sensor of the present embodiment, it is possible to prevent fluctuations in the saturation charge amount due to temperature fluctuations and to prevent a blooming phenomenon that tends to occur at high temperatures. Therefore, it is possible to obtain a three-transistor CMOS sensor that always has a large dynamic range regardless of the operating temperature.
[0059]
(Fourth embodiment)
FIG. 12 is a diagram showing a configuration of a CCD according to the fourth embodiment of the present invention. The CCD 70 shown in FIG. 12 is obtained by adding a function of detecting the surface temperature of the CCD at a plurality of positions and obtaining a substrate bias voltage to the CCD 10 according to the first embodiment. FIG. 12 shows a plan view of the CCD 70 and a circuit diagram of a substrate bias supply circuit provided on the substrate surface of the CCD 70. Among the constituent elements of the present embodiment, the same constituent elements as those of the first embodiment are denoted by the same reference numerals and description thereof is omitted.
[0060]
The substrate bias supply circuit included in the CCD 70 includes four temperature detection units 71 a to 71 d and a voltage synthesis unit 72. The temperature detectors 71a to 71d are provided at different positions on the substrate surface of the CCD 70. In the example shown in FIG. 12, the temperature detectors 71 a to 71 d are provided near the center of each side of the CCD 70 on the substrate surface of the CCD 70. Note that the number and position of the temperature detection units included in the substrate bias supply circuit may be arbitrary.
[0061]
The temperature detection unit 71 a includes a series connection circuit of the MOS transistor resistor 21 and the polysilicon resistor 22. A power supply voltage VD is applied to one end of the series connection circuit, and the other end is grounded. For this reason, the temperature detector 71a outputs a voltage V1 obtained by dividing the power supply voltage VD by resistance. The voltage V1 becomes low when the surface temperature of the CCD 70 at the position where the temperature detection unit 71a is provided rises, and becomes high when the temperature falls. The temperature detection units 71b to 71d have the same configuration as the temperature detection unit 71a. The voltages V2 to V4 output from the temperature detection units 71b to 71d are low when the surface temperature of the CCD 70 is increased at the position where the temperature detection units 71b to 71d are provided, and are high when the temperature is low.
[0062]
The voltage synthesizer 72 includes an averaging circuit 73, a driver transistor 23, and a load transistor 24. The driver transistor 23 and the load transistor 24 are connected in series. A power supply voltage VD is applied to one end of the series connection circuit, and the other end is grounded. The voltages V <b> 1 to V <b> 4 output from the temperature detectors 71 a to 71 d are input to the averaging circuit 73. The averaging circuit 73 calculates a simple average or reciprocal average of the voltages V1 to V4. The output of the averaging circuit 73 is connected to the gate terminal of the driver transistor 23. A connection point P2 between the driver transistor 23 and the load transistor 24 is electrically connected to an n-type semiconductor substrate included in the CCD 70, and a potential at the connection point P2 becomes a substrate bias voltage Vsub in the CCD 70.
[0063]
The substrate bias voltage Vsub thus obtained is obtained by detecting the surface temperature of the CCD 70 at a plurality of positions and based on the detected plurality of temperatures. Accordingly, the substrate bias voltage Vsub is lowered when the average value of the surface temperature of the CCD 70 is increased, and is increased when the average value is decreased.
[0064]
As described above, in the CCD according to the present embodiment, the substrate bias supply circuit detects the surface temperature of the CCD at a plurality of positions, and supplies the substrate bias voltage based on the detected plurality of surface temperatures. Even when the substrate bias voltage obtained in this way is used, if the substrate bias voltage has a negative temperature characteristic, the saturation charge amount fluctuation due to the temperature change is prevented, and the blooming phenomenon that is likely to occur at a high temperature. Can be prevented.
[0065]
In addition to this, in the CCD according to the present embodiment, the substrate bias voltage based on the surface temperature at a plurality of positions is used. It can prevent more effectively.
[0066]
In addition, about the 1st thru | or 4th embodiment, the following modifications can be comprised. In the first embodiment, three types of detailed circuit configurations of the substrate bias supply circuit 20 are shown as examples of the voltage supply circuit having negative temperature characteristics. However, in the second to fourth embodiments, these three types are also shown. Any type of circuit may be used. Further, the substrate bias supply circuit in the fourth embodiment may be applied to a CMOS sensor.
[0067]
In the first to fourth embodiments, the n-channel solid-state imaging device has been described. However, the method described in each embodiment may be applied to a p-channel solid-state imaging device. In order to obtain a p-channel solid-state imaging device, the p-type and the n-type may be interchanged in the above-described n-channel solid-state imaging device.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a CCD according to a first embodiment of the present invention.
FIG. 2 is a sectional view of the CCD according to the first embodiment of the present invention.
FIG. 3 is a potential diagram of the CCD according to the first embodiment of the present invention.
FIG. 4 is a diagram illustrating a state in which the saturation charge amount changes according to a change in substrate bias voltage in the CCD according to the first embodiment of the present invention.
FIG. 5 is a circuit diagram showing another configuration of a substrate bias supply circuit included in the CCD according to the first embodiment of the present invention.
FIG. 6 is a circuit diagram showing another configuration of a substrate bias supply circuit included in the CCD according to the first embodiment of the invention.
FIG. 7 is a diagram showing a configuration of a CMOS sensor according to a second embodiment of the present invention.
FIG. 8 is a cross-sectional view of a CMOS sensor according to a second embodiment of the present invention.
FIG. 9 is a view showing a read control signal in the CMOS sensor according to the second embodiment of the present invention.
FIG. 10 is a diagram showing an overflow drain structure in a CMOS sensor according to a second embodiment of the present invention.
FIG. 11 is a diagram showing a configuration of a CMOS sensor according to a third embodiment of the present invention.
FIG. 12 is a diagram showing a configuration of a CCD according to a fourth embodiment of the present invention.
FIG. 13 is a circuit diagram showing a configuration of a substrate bias supply circuit used in a conventional CCD.
FIG. 14 is a circuit diagram showing another configuration of a substrate bias supply circuit used in a conventional CCD.
[Explanation of symbols]
10, 70 ... CCD
11, 57... N-type semiconductor substrate
12, 58... P-type semiconductor layer
13 ... n-type accumulation region
14 ... p-type surface layer
15 ... Vertical CCD
16. Transfer gate part
17 ... p-type separator
18 ... Horizontal CCD
19, 44 ... output section
20 ... Substrate bias supply circuit
21, 26, 62 ... MOS transistor resistance
22, 25, 31, 63 ... polysilicon resistors
23, 28, 64 ... Driver transistor
24, 27, 65 ... load transistors
30 ... Variable resistance circuit
32 ... Fuse
33 ... Terminal
40, 41 ... CMOS sensor
42. Vertical signal line
43 ... Horizontal selection circuit
50 ... Photosensitive cell
51. Photodiode
52. Read transistor
53 ... Reset transistor
54 ... Amplification transistor
55. Row selection transistor
56 ... Floating diffusion layer
61. Read pulse generation circuit
66 ... Pulse generation circuit
67. Reset pulse generation circuit
71 ... Temperature detector
72. Voltage synthesis unit
73 ... Averaging circuit
191, 441 ... Amplifier circuit

Claims

A solid-state imaging device that outputs an electrical signal corresponding to the intensity of incident light,
A semiconductor substrate having a certain conductivity type;
A semiconductor layer having a conductivity type opposite to that of the semiconductor substrate and provided on one main surface of the semiconductor substrate;
A charge accumulating portion having the same conductivity type as the semiconductor substrate, formed in the semiconductor layer, and accumulating an amount of electric charge according to the intensity of incident light;
A charge readout unit that reads out the charge accumulated in the charge accumulation unit and outputs an electrical signal;
A substrate bias supply circuit that supplies a substrate bias voltage that is a reverse bias to the semiconductor substrate and the semiconductor layer;
The solid-state imaging device, wherein the substrate bias supply circuit has a negative temperature characteristic and is provided on the main surface of the semiconductor substrate.

2. The substrate bias supply circuit according to claim 1, wherein the substrate bias supply circuit obtains the substrate bias voltage by resistively dividing a power supply voltage using first and second resistors having different temperature characteristics. Solid-state imaging device.

3. The solid-state imaging device according to claim 2, wherein one of the first and second resistors is a polysilicon resistor, and the other is a MOS transistor resistor.

2. The solid state according to claim 1, wherein the substrate bias supply circuit is provided adjacent to an amplifier circuit provided at an output stage of the charge readout unit on the main surface of the semiconductor substrate. Imaging device.

The substrate bias supply circuit includes:
A plurality of temperature detectors provided at different positions on the main surface of the semiconductor substrate and outputting a voltage corresponding to the temperature at each position of the semiconductor substrate;
A voltage synthesis unit provided on the main surface of the semiconductor substrate and obtaining a voltage having a negative temperature characteristic based on voltages output from the plurality of temperature detection units and outputting the voltage as the substrate bias voltage. The solid-state imaging device according to claim 1, wherein the solid-state imaging device is characterized.

A solid-state imaging device that outputs an electrical signal corresponding to the intensity of incident light,
A semiconductor substrate;
A charge accumulating portion that is provided on one main surface of the semiconductor substrate and accumulates an amount of electric charge according to the intensity of incident light;
A charge readout unit that reads out the charge accumulated in the charge accumulation unit and outputs an electrical signal;
An overflow drain portion for absorbing charges overflowing from the charge storage portion;
An overflow control unit provided between the charge storage unit and the overflow drain unit, and passes an amount of charge according to a given control voltage from the charge storage unit toward the overflow drain unit;
A control voltage supply circuit for supplying the control voltage,
The solid-state image pickup device, wherein the control voltage supply circuit has a negative temperature characteristic.

7. The solid state according to claim 6, wherein the control voltage supply circuit obtains the control voltage by resistance-dividing the power supply voltage using first and second resistors having different temperature characteristics. Imaging device.

The solid-state imaging device according to claim 7, wherein one of the first and second resistors is a polysilicon resistor, and the other is a MOS transistor resistor.

7. The solid state according to claim 6, wherein the control voltage supply circuit is provided adjacent to an amplifier circuit provided in an output stage of the charge readout section on the main surface of the semiconductor substrate. Imaging device.

The control voltage supply circuit is
A plurality of temperature detectors provided at different positions on the main surface of the semiconductor substrate and outputting a voltage corresponding to the temperature at each position of the semiconductor substrate;
A voltage synthesis unit provided on the main surface of the semiconductor substrate and obtaining a voltage having a negative temperature characteristic based on voltages output from the plurality of temperature detection units and outputting the voltage as the control voltage. The solid-state imaging device according to claim 6.