JP2004511163A - 通信システムにおける信号の効率的な処理のための方法と装置 - Google Patents

Abstract

【解決手段】方法および装置は通信システムにおける信号の効率的な処理のために提供される。送信のための信号の処理は、１ブロックのデータを符号化率１／Ｒで符号化することを含んでもよい。符号化はデータのブロック内の各データビットについてＲ数のデータシンボルを形成する。ＲＡＭ（２９９，６００）のブロックは、ＲＡＭの複数のブロックに区切られ、ＲＡＭの複数のブロックからデータシンボルを同時に読み取ることを可能とし、同位相データシンボルおよび直交位相データシンボルを同時に形成する。少なくとも２つは同位相データシンボルおよび直交位相データシンボルをスクランブルする。ウォルシュカバリング／加算ブロック７００は通信システムからの結合された送信のための信号の効率的なウォルシュカバリングおよび加算を提供する。
【選択図】図７

Description

【０００１】
【発明の属する技術分野】
本発明は通信分野に関する。さらに詳しくは、本発明は送信信号を高速処理するための符号分割多重アクセス通信システムにおける新規なおよび改良された方法と装置に関する。
【０００２】
【従来の技術】
送信器からの送信用の信号の効率的な処理は、符号分割多重アクセス（ＣＤＭＡ）通信システムのような、通信システムにおいてパフォーマンス強化が追求される１つである。いくつかのそのようなＣＤＭＡ通信システムは周知である。このシステムの１つは、引用されてこの中に組み込まれ、一般にＩＳ‐９５規格として知られる、ＴＩＡ／ＥＩＡ‐９５規格に基づいて動作しているＣＤＭＡ通信システムである。ＩＳ‐９５規格は、順方向チャネルのような、送信チャネルの構造についての記述と動作条件とを提供する。順方向チャネルは基地局から１つ以上の移動局に向けられている。一般に、ＩＳ‐９５規格に従う順方向チャネルの構造はバイナリ位相シフトキーイング（ＢＰＳＫ）データ変調およびバイナリ疑似雑音（ＰＮ）拡散の使用を必要とする。チャネル符号化後のデータビットはＢＰＳＫ変調器を介して変調され、そしてバイナリＰＮ拡散／変調器は一度に１シンボルを入力することによりＢＰＳＫ変調されたデータシンボルを拡散する。この場合のバイナリＰＮ拡散は同位相変調および直交位相変調のための２経路を含む。各経路の結果は搬送波変調を経験する。各経路からの搬送波変調された信号を合計した後、この合計結果はアンテナシステムからの送信のため増幅される。ＩＳ‐９５順方向チャネル構造についての特定の要件はＩＳ‐９５規格の第７章に記述されている。
【０００３】
引用されてこの中に組み込まれ、一般にＩＳ‐２０００規格として知られる、ＴＩＡ／ＥＩＡ／ＩＳ‐２０００に従って定義されて動作する通信システムもまた、順方向チャネル構造を含んでいる。ＩＳ‐２０００順方向チャネル構造はこの規格の第３章に定義されている。ＩＳ‐２０００システムはＩＳ‐９５システムと下位互換性がある。順方向チャネルでは、ＩＳ‐９５との互換性のためのＢＰＳＫ変調についての要件に加え、ＩＳ‐２０００システムはデータシンボルのＱＰＳＫ前拡散を必要とする。ＱＰＳＫ拡散／変調の場合、変調器の入力部は同時に２つのデータシンボル、すなわち同位相データシンボルおよび直交位相データシンボルを必要とする。
【０００４】
そのようなシステムでは、処理時間を節約してコストを低減するために信号の効率的な処理の必要がある。さらに、ＣＤＭＡ通信システムにおいて順方向チャネル信号を送信するための送信器におけるデータシンボルの効率的な処理のための方法と装置とを提供することは、さらに大きな利点がある。
【０００５】
【課題を解決するための手段】
現在開示された方法および装置は、通信システムにおける信号の効率的な処理に向けられる。同位相データシンボルおよび直交位相データシンボルは、信号の効率的な処理を容易にするために符号化処理の後に生成される。ＲＡＭ構造を区切ることは、同位相データシンボルおよび直交位相データシンボルを同時に形成することを容易にする。少なくとも２つのスクランブラを用いて同位相データシンボルおよび直交位相データシンボルを同時に受信してスクランブルする。ウォルシュカバリング／加算ブロックは、通信システムからの合成送信のための信号の効率的なウォルシュカバリングおよび加算を提供する。
【０００６】
【発明の実施の形態】
開示された実施形態の特徴、目的および利点は、明細書全体を通して同一部に同符号を付した図面とともに、いかに述べる詳細な記載からさらに明白になるであろう。
【０００７】
通信システムにおける信号の効率的な処理のための新規で改良された方法および装置が記述される。ここに記述された実施の形態は、ディジタルセルラ電話システムの関連で述べられる。この文脈内での使用が有利であるけれども、異なる実施の形態は異なる環境または構成に組み込んでもよい。一般に、ここに記述された種々のシステムはソフトウェア制御プロセッサ、集積回路、またはディスクリートロジックを使用して形成してもよい。この出願の全体に渡って参照されるかもしれないデータ、指示、命令、情報、信号、シンボルおよびチップは、電圧、電流、電磁波、磁界または磁性粒子、光学界または光学粒子、あるいはそれの組み合わせにより有利に表現される。さらに、各ブロック図内に示されるブロックは、ハードウェアまたは方法の工程を表現してもよい。
【０００８】
図１を参照すると、順方向チャネル構造１００の簡略ブロック図が示されている。順方向チャネル構造１００はＩＳ‐２０００規格に従って動作するＣＤＭＡシステム内で使用してもよい。チャネルデータビットは、チャネルエンコーダ１０１に入力され、符号化されたチャネルデータシンボルを形成する。チャネルエンコーダ１０１内の機能は、フレーム品質ビットを付加することと、畳込みおよび／またはターボ符号化を実行することを含んでもよい。チャネルエンコーダ１０１はチャネル符号化されたシンボルをインターリービング機能のためにブロックインターリーバ１０２に渡す。インターリーブされたデータシンボルは、長コードスクランブリング／変調器ブロック１０３に入力され、各チャネル内のデータシンボルが長コードマスクとスクランブルされる。電力制御シンボルのパンクチャリングのような他の機能もまた長コードスクランブリング／変調器ブロック１０３内で起こってもよい。デマルチプレクサ１０４は、長コードスクランブリング／変調器ブロック１０３の出力をデマルチプレクスし、ＱＰＳＫ　ＰＮ拡散用のデータシンボルを形成する。ＱＰＳＫ　ＰＮ拡散が使用されるので、デマルチプレクサ１０４からの各クロックサイクルで２つのデータシンボルが同時に出力される。ＱＰＳＫ拡散ブロック１０５は、次の増幅およびアンテナシステム（図示せず）からの送信のための入力データシンボルを変調して拡散する。
【０００９】
ＱＰＳＫ拡散ブロック１０５は各クロックサイクルに従ってその入力における少なくとも２つのデータシンボル上で動作する。インターリーバ１０２と長コードスクランブリング／変調器ブロック１０３はクロックサイクル当たり１つのデータシンボルを出力する。結果として、デマルチプレクサ１０４は各クロックサイクルに従って２つのデータシンボルを出力するためにデータシンボルを蓄積する必要があるかもしれない。それ自体、処理「ボトルネック」はＱＰＳＫ拡散ブロック１０５の入力で生成され、送信用の順方向チャネル信号の非効率的な処理という結果になる。
【００１０】
図２を参照すると、通信システムにおける送信のための１つのブロックのデータ２０１は符号化率１／Ｒで符号化されていてもよい。この符号化は記載されるようにチャネルエンコーダ１０１によって実行されてもよい。符号化率は　，　，またはいずれか他の符号化率であってもよい。符号化の後、Ｒ個の数のデータシンボルはあらゆる符号化されたデータビットについて形成される。その結果として、Ｒ個の数のデータのブロックが形成される。レート　，での符号化の場合には、２つのブロックのデータがエンコーダの出力で形成される。チャネル構造はまたブロックインターリーバ１０２のような、ブロックインターリーバを含んでもよい。ブロックインターリーバは次に、２つのブロックのデータを、そして　，での符号化率の場合には、４つのブロックのデータを受信する。ブロックインターリーバ１０２は各ブロックのデータを入力し、インターリービング機能に従ってデータのブロック内のデータシンボルの位置を変え、一方ＲＡＭブロックにデータを書き込みＲＡＭブロックから再整理されたブロックのデータを出力する。
【００１１】
ブロックインターリーバ１０２内のデータシンボルを効率的に処理するために、ＲＡＭの１つのブロックはＲＡＭ２０２および２０３の２つのブロックに区切られてもよい。データの中の受信したブロックのデータのデータシンボルはＲＡＭ２０２および２０３のブロックに書き込まれる。データシンボルを書き込む順番とＲＡＭブロック２０２および２０３内のそれらの各位置は、所定のインターリービング機能によってもよい。例示的なインターリービング機能はＩＳ‐２０００またはＩＳ‐９５規格内に見つけることができる。インターリーブされたデータシンボルを出力するために、データの中の各ブロックからのデータシンボルが連続的に読み取られる。連続的な読取りはＲＡＭ２０２および２０３の２つのブロックの第１のＲＡＭブロックで始まる。連続的な読取りはＲＡＭ２０２および２０３の２つのブロックの第２のＲＡＭブロックに続く。連続的な読取りはＲＡＭ２０２および２０３の２つのブロックの第２のＲＡＭブロックで終了する。第１および第２のＲＡＭブロックはそれぞれＲＡＭブロック２０２および２０３であってもよい。
【００１２】
読取り機能および書込み機能は、データの第１フレームおよび第２フレームとそれぞれ相関するデータの第１ブロックおよび第２ブロックに対して同時に実行されてもよい。書込み機能はデータの第１フレームに相関し、読取り機能はデータの第２フレームに相関する。データの第２フレームは通信システムからの送信のためにデータの第１フレームに先行する。読取りおよび書込み機能はそれぞれＲＡＭのブロックの２つのセット内で同時に起こっている。各セットはＲＡＭの２つのブロックを含む。第１のセット２９８はＲＡＭブロック２０２および２０３を含み、そして第２のセット２９７はＲＡＭブロック２０４および２０５を含む。第２のセット内のデータシンボルは第１のセットにデータシンボルを書き込む前に書き込まれている。２つのセットを維持することにより、書込み機能および読取り機能は第１のセットおよび第２のセットの間で交替されてもよい。それ自体、同時書込み機能および読取り機能はいつでも起こる可能性がある。
【００１３】
ＲＡＭブロック２０２‐０５のいずれかのような、ＲＡＭの各ブロックは少なくともＲＡＭの１対のサブブロックを含むように区切られてもよい。ＲＡＭのサブブロックは、ＲＡＭのブロック２０２に対してはサブブロック２１２‐１３として、ＲＡＭのブロック２０３に対しては２１４‐１５として、ＲＡＭのブロック２０４に対しては２１６‐１７として、そしてＲＡＭのブロック２０５に対してはサブブロック２１８‐１９として示される。各対内のＲＡＭのサブブロックの１つは同位相データシンボルを蓄積し、そして他の１つは直交位相データシンボルを蓄積する。同位相データシンボルおよび直交位相データシンボルはそれぞれのサブブロック内に蓄積される。各データシンボルのための位置は、インターリービング機能に従って決定される。データシンボルの連続的な読取りはＲＡＭのサブブロックを同時に読み取ることを含んでもよい。結果として、各読取り工程では、同位相データシンボルと直交位相データシンボルとは各クロックサイクルで同時に生成される。例えば、ＲＡＭのブロック２０４を参照すると、読取り機能は両方のサブブロック２１６および２１７から各ＲＡＭ位置でのデータビットを読み取ることを可能とする。同位相データシンボルおよび直交位相データシンボルがそれぞれサブブロック２１６および２１７に蓄積されるので、同位相データシンボルおよび直交位相データシンボルが同時に読み出されて、形成される。
【００１４】
１クロックサイクルで同時に同位相データシンボルと直交位相データシンボルとを形成することはＱＰＳＫスプレッダにとって有利で効率的であり、このスプレッダはその入力に同位相データシンボルと直交位相データシンボルとを必要とし、そして通信システムの送信器における一連の信号処理ブロック内にある。ＱＰＳＫスプレッダに対してデータシンボルが一度に２つ処理される時には、記載した処理「ボトルネック」が作られないかもしれない。結果として、その信号の信号処理は送信器内で、より効率的に実行される。
【００１５】
図３を参照すると、信号を処理するための送信器３００の例示的ブロック図が示されている。送信器３００は、順方向チャネルＣＤＭＡ信号のような、ＣＤＭＡ信号を送信するのに適してもよい。送信器３００はチャネルデータを符号化するためのチャネルエンコーダ３０１を含む。種々のチャネルのためのそのようなエンコーダの一例は、ＩＳ‐２０００規格およびＷＣＤＭＡ規格のような他の同様な規格類に記述されている。チャネルエンコーダ３０１は畳込み符号化、ターボ符号化シンボル付加、および反復を行ってもよい。入力データビットは符号化されたデータシンボルを形成するために符号化される。項（ｔｅｒｍｓ）データビットおよびデータシンボルはある点で交換可能である。変調および符号化方式に依存する１つのデータシンボルは、数個のデータビットにより表してもよい。符号化率に依存するエンコーダ３０１はあらゆる入力データビットに対して複数のデータシンボルを形成する。いくつかの符号化率が可能である。例えば、符号化率　，　，１／３および１／６はＩＳ‐２０００規格に従って動作しているシステムにおいて、すべて可能である。レート　，での符号化の場合には、２つのデータシンボルがあらゆる入力データビットのために形成され、そしてレート　，での符号化の場合には、４つのデータシンボルが形成される。それ自体、データブロック２０１のような１つのブロックのデータをエンコーダ３０１に入力すると、２つのブロックのデータがレート　，での符号化のために形成され、そしてレート　，での符号化の場合には４つのブロックのデータが形成される。
【００１６】
符号化されたデータシンボルはデータブロックインターリービングのためのブロックインターリーバ３０２を通過する。インターリーバの基本動作はこの技術分野では周知である。インターリーバ３０２に入力されたデータシンボルはインターリーバ機能に従って再整理される。インターリーブされたデータシンボルが出力される。送信器３００における一連の信号処理ブロック内のＱＰＳＫスプレッダ３１０のために、同位相データシンボルと直交位相データシンボルとを１クロックサイクルで同時にインターリーバ３０２の出力に形成することは、有利で効率的である。多数のデータシンボル、例えばＱＰＳＫスプレッダのための同位相データシンボルと直交位相データシンボルが同時に処理される時には、処理「ボトルネック」は作られないかもしれない。ＲＡＭブロック２０２‐０３および／または２０４‐０５のために記述された処理は、同位相データシンボルおよび直交位相データシンボルを同時に発生するために使用されてもよい。それ自体、インターリーバ３０２は同様のＲＡＭ構造を含んでもよい。
【００１７】
ＱＰＳＫ拡散の前に、符号化されたデータシンボルは各チャネルおよび／またはチャネルのユーザに割り当てられた長コードに従ってスクランブルされる必要があるかもしれない。長コードスクランブラの動作は周知であり、一例として、ＩＳ‐２０００規格に記述されている。データシンボルの長コードスクランブリングは長コードを発生することを含む。長コード発生器３０３は長コード発生を行うために必要であるかもしれない。ブロックインターリーバ３０２が同位相データシンボルと直交位相データシンボルとを同時に形成するので、長コード発生器３０３は２つの長コードビットストリーム３０４と３０５とを同時に供給する。長コードストリーム３０４はＩスクランブラ３０６において同位相データシンボルをスクランブルするために使用されてもよく、そして長コードストリーム３０５はＱスクランブラ３０７において直交位相データシンボルをスクランブルするために使用されてもよい。同位相データシンボルおよび直交位相データシンボルは、それぞれデータスクランブリング動作用のＩスクランブラ３０６およびＱスクランブラ３０７に渡され、それぞれスクランブルされた同位相データシンボル３１１および直交位相データシンボル３１２を生成する。
【００１８】
Ｉスクランブル動作およびＱスクランブル動作の間の差は、スクランブル動作のために使用される長コードストリーム内にあってもよい。長コードストリーム３０４と３０５とは長コード発生器３０３により異なるタップ出力において発生される。ＩマスクおよびＱマスクはそれぞれ長コードストリーム３０４および３０５を発生するために使用してもよい。長コードストリーム３０５は使用されているマスクに従う定数または変数のコードだけ長コードストリーム３０４より進んでもよい。例えば、長コードストリーム３０４は６４コードシンボルだけ長コードストリーム３０５より進んでもよい。長コード発生器３０３はコードシンボルのストリームから成る長コードを内部的に発生する。コードシンボルのストリームは、長コードストリーム３０４と３０５とを供給するために、２つの異なる点、例えば６４シンボル離れた２つの異なる点でタップされる。同位相データシンボルはＩスクランブラ３０６内で長コードストリーム３０４を介してスクランブルされ、そして直交位相データシンボルはＱスクランブラ３０７内で長コードストリーム３０５を介してスクランブルされる。スクランブルされた同位相データシンボル３１１および直交位相データシンボル３１２は同時に生成される。スクランブルされた同位相データシンボルおよび直交位相データシンボルはＱＰＳＫ拡散方式に従って拡散するためのＱＰＳＫスプレッダ３１０に同時に渡される。それ自体、送信器３００における送信のための信号を処理することは効率的に行われる。
【００１９】
スプレッダ３１０内の動作はＱＰＳＫ拡散の前のウォルシュカバー動作を含んでもよい。各ユーザまたはチャネルはその独特のウォルシュカバーを有してもよい。ウォルシュカバー動作は周知であり、１つ以上の例がＩＳ‐２０００規格に記述されてきた。ＱＰＳＫ拡散の後に、結果の信号は搬送波変調を通過し、通信システムからの送信のためのスペクトル拡散信号３１３を形成する。
【００２０】
さらに、送信信号を処理する効率は、インターリーバブロック３０２において１つのフレームのためのデータシンボルが読み込まれている間に、別のフレームのためのデータシンボルが書き込まれている時に改善される。１つのフレームのデータについてデータシンボルの書込みを容易にし、および別のフレームのデータの読取りを容易にするために、ブロックインターリーバ３０２は、図２に示される、１ブロックのＲＡＭ２９９を含んでもよい。ＲＡＭブロック２９９はＲＡＭ２９７と２９８との２セットのブロックに区切られてもよい。各セットはＲＡＭの２ブロックを含んでもよい。ＲＡＭセット２９８の場合には、ＲＡＭブロック２０２と２０３とが示され、そしてセット２９７の場合には、ＲＡＭブロック２０４と２０５とが示される。ＲＡＭブロック２０２‐０５は、より大きいＲＡＭブロック２９９の部分であると考えられてもよい。第１のフレームのデータのデータシンボルを書き込むために、データシンボルは２セットのＲＡＭ２９７および２９８のブロックの第１のセットに書き込まれる。書込みは所定のインターリービング機能に従ってもよい。第２のフレームのデータのデータシンボルを読み取るために、データシンボルはＲＡＭ２９７および２９８の２つのセットのブロックの中の第２のセットから連続して読み取られる。第１のセットはある時はセット２９８であっても、そして他の時はセット２９７であってもよい。同様に、第２のセットはある時はセット２９７であっても、そして他の時はセット２９８であってもよい。それ自体、データが１つのセットに書き込まれている間に、データは他のセットから読み取られている。
【００２１】
読取り動作は各ＲＡＭ位置で連続的に行われる。例えばＲＡＭセット２９７では、連続的な読取りは２つのＲＡＭ２０４および２０５のブロックの第１のＲＡＭブロック、例えばＲＡＭブロック２０４で始まり、そして２つのＲＡＭ２０４および２０５のブロックの第２のＲＡＭブロック、例えば２０５に続く。連続的な読取りはＲＡＭセット２９７のＲＡＭ２０４および２０５の２つのブロックの第２のＲＡＭブロック２０５で終了する。ＲＡＭブロック２９９では、ＲＡＭの各ブロックは、同位相データシンボルおよび直交位相データシンボルを蓄積するためにＲＡＭの少なくとも２つのサブブロックに区切られる。各読取り工程では、２つのデータシンボルが読み取られ、１つは同位相でありそして他の１つは直交位相である、２つのデータシンボルが読み取られる。２つのＲＡＭサブブロックは、連続的な読取り工程の各々で同時に読み取られ、同位相データシンボルおよび直交位相データシンボルを同時に形成する。同位相データシンボルおよび直交位相データシンボルは、Ｉスクランブラ３０６およびＱスクランブラ３０７にそれぞれ同時に入力され、それは送信信号を処理する効率を改善する。
【００２２】
ＲＡＭ構造２９９は、簡単のため示されていないが、ＲＡＭの２つのセット２９７および２９８の中の第１のセットにデータシンボルを書き込むための書込みポインタを含んでもよい。ＲＡＭ構造との関連で書込みポインタの動作は技術的によく知られている。書込みポインタは、ブロックインターリーバ３０２内で使用される所定のインターリービング機能に従って入力データシンボルを書き込むようにプログラムされてもよい。さらに、ＲＡＭ構造２９９は、データビットを連続して読み取るための読取りポインタを含んでもよい。例えば、もしも読取り動作が、セット２９７において起こるとすれば、読取りポインタはＲＡＭブロック２０４で連続的に読取りを始め、そしてＲＡＭブロック２０５に続く。読取りポインタはＲＡＭブロック２０５でデータシンボルを読み取ることを終了する。セット２９７および２９８におけるＲＡＭの２つのブロック内のＲＡＭの各ブロックはＲＡＭの少なくとも２つのサブブロックを含む。書込みポインタにより、ＲＡＭの２つのサブブロックの１つは同位相データシンボルを蓄積し、そして他の１つは直交位相データシンボルを蓄積する。読取りポインタにより、２つのＲＡＭのサブブロックは、連続的な読取りの各々で同時に読み取られ、同位相データシンボルおよび直交位相データシンボルを同時に形成する。
【００２３】
図４を参照すると、例示的な通信システム４００のブロック図が示されている。通信システム４００は地上にあるネットワーク４０１に接続された地上局４１０を含んでもよい。地上にあるネットワーク４０１は、地上にある電話接続およびデータネットワーク接続のような地上にある接続を通信システム４００のユーザに提供する。基地局４１０はまた、（簡単のため示されていない）他の基地局に接続されてもよい。通信システム４００の無線ユーザは、移動局４５１‐５３のような、多数の移動局であってもよい。３局の移動局のみが示されているが、通信システム４００内のいくつの数の移動局数が可能であるかは、システム容量に依存する。移動局は、音声情報やデータ情報のような情報を送受信するための基地局４１０との通信リンクを維持する。基地局４１０と各移動局との間の通信リンクは、基地局から各移動局への順方向リンクと、各移動局から基地局への逆方向リンクとを含んでもよい。逆方向および順方向リンクの種々の構成は、ＩＳ‐９５、ＩＳ‐２０００、およびＷ‐ＣＤＭＡ規格に記述されている。基地局４１０は順方向リンク信号の送信のための送信器３００を組み込んでもよい。
【００２４】
順方向リンク上では、チャネルデータビットはチャネルエンコーダ３０１に渡される。チャネルデータは地上にあるネットワーク４０１または他の可能なソースにより発生されてもよい。１つ以上の宛先ユーザのためのチャネルデータが発生されて、チャネルエンコーダ３０１に渡されてもよい。符号化されたデータシンボルはブロックインターリーバ３０２に渡され、それはインターリービング機能に従って各チャネル用のデータシンボルをインターリーブする。チャネルエンコーダ３０１は１つ以上のチャネルについてチャネルデータビットを符号化できるので、ブロックインターリーバ３０２は順方向リンク通信上の１つ以上のチャネルに関連した符号化されたデータシンボルを受信できる。インターリーブされたデータシンボルは開示されたように長コードスクランブル動作を経験する。各チャネルは長符号を割り当てられてもよい。各チャネルについてインターリーブされたデータシンボルは順方向リンク上の関連する長スクランブル動作を経験する。各チャネルのための長スクランブルされたデータシンボルは、ＱＰＳＫ拡散３１０に伝えられ、合成順方向リンク信号を形成する。特に、種々の開示された実施例の有利な観点は、順方向リンクの適用においてさらに明白である。それ自体、ブロックインターリーバ３０２は、いくつかの順方向リンクチャネルが順方向リンク信号内で結合されている時に、順方向リンク方向における信号の効率的な処理について種々の開示された実施例に従って構成されてもよい。
【００２５】
図５を参照すると、ＱＰＳＫスプレッダ３１０のブロック図が示されている。
【００２６】
図示されるようにＱＰＳＫスプレッダ３１０の動作はウォルシュカバー動作、各順方向リンクチャネルの信号を合計するための加算動作、複素乗算器動作、ベースバンドフィルタリング動作、および基地局４１０からカバレッジエリア内の移動局への増幅および送信用の信号３１３を形成するための搬送波変調動作を含む。ＱＰＳＫスプレッダ３１０は種々の配列内での多少の動作を含む。ウォルシュコードは通常順方向リンク方向の各チャネルに割り当てられる。長コードスクランブルの後に、その結果のＩおよびＱ信号はウォルシュカバー動作を経験する。１チャネルのためのウォルシュカバー動作はウォルシュカバーブロック５１０内に示される。ブロック５１０内のウォルシュカバー動作は、入力のＩおよびＱ信号３１１および３１２を割り当てられたウォルシュ機能と乗算させることを含み、ウォルシュカバーされたＩおよびＱ信号５０６および５０７を形成する。
【００２７】
もしも順方向リンク上に結合されるべき他のチャネルがあれば、他のチャネルのＩ信号５４１およびＱ信号５４２は、ウォルシュカバーブロック５１０内のウォルシュカバー動作のように、それぞれウォルシュコードによりウォルシュカバーされた後に、加算ブロック５４３および５４４への入力となる。ウォルシュカバー動作の前に、Ｉ信号５４１およびＱ信号５４２は符号化およびブロックインターリービング動作を、そしてＩ信号３１１およびＱ信号３１２について示されている長コードスクランブル動作と同様に長コードスクランブル動作を経験される。ウォルシュカバー動作の後に、Ｉ信号５０６と５４１とは加算ブロック５４３内で加算され、そしてＱ信号５０７と５４２とは加算ブロック５４４内で加算される。その結果は、結合されたＩ信号５４５および結合されたＱ信号５４６である。
【００２８】
ＱＰＳＫスプレッダ３１０における次の動作は、ＰＮＩシーケンス５４７およびＰＮＱシーケンス５４８による複素乗算器動作を含む。ＰＮＩシーケンス５４７およびＰＮＱシーケンス５４８はＩチャネルＰＮシーケンスおよびＱチャネルＰＮシーケンスである。合成されたＩ信号５４５およびＱ信号５４６はＰＮＩシーケンス５４７およびＰＮＱシーケンスおよび５４８により複素乗算される。複素乗算器動作５７０はＩ信号５７１およびＱ信号５７２を生成するために拡散信号５４５および５４６を含む。ベースバンドフィルタ５７３および５７４はＩ信号５７１およびＱ信号５７２をフィルタするために使用されてもよい。フィルタリングの後にＩおよびＱ信号５７１および５７２を搬送波変調するために、乗算器５７５および５７６が使用される。その結果の信号は結合器５７７において結合され、結合された信号３１３を形成する。信号３１３は基地局４１０で１つ以上のアンテナからの送信のため増幅される。
【００２９】
図６を参照すると、順方向リンク信号上で結合される１つ以上の順方向チャネルと関連する効率的なインターリービング動作を提供するために、ＲＡＭ構造６００は、ＲＡＭのブロック６０１‐０３のような、ＲＡＭの複数のブロックに区切られる。３つの区切られたブロックのみが示されているが、他の数の区切られたＲＡＭブロックもまた可能である。ＲＡＭ６０１‐０３の各ブロックはＲＡＭのブロックの２セットに区切られる。例えば、ＲＡＭブロック６０１はＲＡＭのブロックの２セット６１０および６１１に区切られ、同様にＲＡＭブロック６０２については、セット６２０および６２１に区切られ、そしてＲＡＭブロック６０３については、セット６３０および６３１に区切られる。さらに、各セットはＲＡＭの２つのブロックを含む。例えばセット６１０の場合には、ＲＡＭのブロック６１２および６１３、そしてセット６１１では、ＲＡＭのブロック６１４および６１５を含む。
【００３０】
ＲＡＭブロック６０１、６０２および６０３は各々順方向リンク内の１チャネルと関連する。ＲＡＭの複数のブロック６０１‐０３の各々は１チャネルと関連するデータを保持する。データを蓄積するため、データシンボルはＲＡＭのロックの２つのセットの中の第１のセットに書き込まれる。ＲＡＭブロック６０１の場合には、第１のセットは、ある時にはセット６１０であり、そして他の時にはセット６１１であってもよい。書込みデータは所定のインターリービング機能に従う。ＲＡＭの複数のブロック６０１‐６０３の各々についてデータを読み取るために、読取りポインタはＲＡＭの２セットのブロックの第２のセットからデータシンボルを連続的に読み取る。第２のセットは、ＲＡＭブロック６０１の場合には、ある時にはセット６１０、そして他の時にはセット６１１であってもよい。書込みデータが第１のセット内で起こっている時に、読取りデータは第２のセット内で起こってもよい。ＲＡＭの複数のブロック６０１‐０３の各々にデータを書き込むことは同時に起こってもよい。さらに、ＲＡＭの複数のブロック６０１‐０３の各々からデータを読み取ることは同時に起こってもよい。
【００３１】
ＲＡＭの複数のブロック６０１‐０３の各々についての連続的な読出しは第２のセットの第１のＲＡＭブロックで始まる。例えば、もしも第２のセットがセット６１１であれば、データの連続的な読出しはＲＡＭブロック６１４で始まる。連続的な読出しは第２のセットの第２のＲＡＭブロック、すなわち、例に従えば、ＲＡＭブロック６１５に続く。連続的な読出しは第２のセットの第２のＲＡＭブロック、すなわち、例に従えば、ＲＡＭブロック６１５に続く。連続的な読出しは第２のセットの第２のＲＡＭブロック、すなわち、例に従えば、ＲＡＭブロック６１５で終了する。
【００３２】
ＲＡＭの複数のブロック６０１‐０３の各々について、各セット内のＲＡＭの２つのブロックの各ブロックはＲＡＭの少なくとも２つのサブブロックに区切られる。ＲＡＭの２つのサブブロックの１つは書込み処理を介して同位相データシンボルを蓄積し、そして他の１つは直交位相データシンボルを蓄積する。ＲＡＭのサブブロックは連続な読取りの各工程で同時に読み取られ、同位相データシンボルと直交位相データシンボルとを同時に形成する。それ自体、ＲＡＭの複数のブロック６０１‐０３からデータを読み取っている間、同位相データシンボルおよび直交位相データシンボルはＲＡＭの各ブロックから同時に形成される。したがって、ＲＡＭの複数のブロック６０１‐０３に対応する３つの順方向チャネルに関連する同位相データシンボルおよび直交位相データシンボルは同時に形成される。同時にデータシンボルを形成することは送信信号を処理する効率を改善する。
【００３３】
ＲＡＭの各セットは１フレームのデータについてのデータビットを保持する。例えば、ＲＡＭブロック６１２および６１３から成るＲＡＭセット６１０は１フレームのデータを満たすためのデータを保持する。ＲＡＭブロック６０１、６０２および６０３は各々順方向リンク内のチャネルと関連するので、各ブロックは、各チャネルのために蓄積され読み取られたデータを保持する。例えば、各チャネルについて、データがセット６１０内に書き込まれている間に、データはセット６１１から読み取られている。同様に他のＲＡＭブロック内の他のチャネルについては、データがＲＡＭブロックにおける１セット内に書き込まれている間に、データは同じＲＡＭブロックにおける他のセットから読み取られている。
【００３４】
各チャネル内の各フレームのデータは固定数のデータビットを有する。それ自体、ＲＡＭブロック６０１、６０２および６０３の読取り動作は単純化されてもよい。例えば、もしも読取りポインタ６９１がＲＡＭセット６１１内のＲＡＭ位置からデータを読み取っていれば、読取りポインタ６９２はセット６２１内の他のＲＡＭ位置を指し示すであろう。読取りポインタ６９２は常に読取りポインタ６９１の位置について固定された関係にあるであろう。例えば、もしも読取りポインタ６９１がセット６１１内の第１のＲＡＭ位置を指し示していれば、読取りポインタ６９２はセット６２１内の第１のＲＡＭ位置を指し示している。読取りポインタ６９１および６９２の間の固定されたオフセットは、ＲＡＭブロック６０１および６０２のような、ＲＡＭブロックのサイズと等しいであろう。ＲＡＭ構造６００は、各々等しい数のＲＡＭ位置を有している、ＲＡＭのブロック６０１‐０３のような、複数のＲＡＭのブロックに区切られるので、他の読取りポインタ間のオフセットもまた同じ状態のままであろう。したがって、全ブロックについての読取り動作は、読取りポインタ６９１‐９３のような全読取りポインタについて１つの読取りオフセットを使用するであろう。それ自体、ＲＡＭブロック６０１‐０３からデータを読み取ることは、ＲＡＭの各ブロックについて読取りポインタ位置の計算のための最小の処理を有することにより単純化されてもよい。
【００３５】
ＲＡＭ構造６００は、各々が等しい数のＲＡＭ位置を有する、ＲＡＭのいかなる数のブロックに区切られてもよい。ＲＡＭ構造６００内のＲＡＭのブロック数は、システム内でチャネルインターリービング動作を扱っている集積回路により処理されているチャネル数と等しくてもよい。簡単のため、３つの異なるチャネルに対応して、ＲＡＭ６０１、６０２および６０３の３つのブロックが示されるが、等しい数のチャネルに対応するＲＡＭの他の数のブロックが可能である。３つの読取りポインタ６９１、６９２および６９３は３つの異なるチャネルに対応している。全ての３つのチャネルに対してブロックインターリービングの処理を扱うために、読取りポインタ６９２および６９３は読取りポインタ６９１から固定されたインクリメントに設定される。結果として、ＲＡＭ構造６００の動作を制御することは、多数の固定オフセットを持つ１つの読取りポインタを扱うことしか必要としない。そのような単純化はマルチチャネルシステムにおけるインターリービング動作の効率的な処理を可能とする。
【００３６】
再び図４を参照すると、基地局４１０はまたカバレッジエリア内のすべての移動局により受信されるべきパイロットチャネルを送信してもよい。パイロットチャネルの動作は周知であり、そしてＩＳ‐９５、ＩＳ‐２０００およびＷＣＤＭＡ規格に記述されている。パイロットチャネルは移動局に送信され、伝播チャネルの特性を決定することを支援する。パイロットチャネル情報は、トラフィックチャネル、ページングチャネル、および他の制御チャネルのような他のチャネルを復号化するのに使用される。各順方向リンクチャネルのフレームタイミングは、パイロットチャネルＰＮシーケンスから測定されたフレームタイミングについてずらされてもよい。これは一般にフレームオフセットと呼ばれる。フレームオフセットは順方向リンク信号において起こり得る大きな電力変動を避けるために実行される。いくつかの順方向リンクチャネルは共通のフレームオフセットを有してもよいが、他の順方向リンクチャネルは異なるフレームオフセットに割り当てられてもよい。パイロットチャネルＰＮシーケンス４３０は２６．６ミリ秒ごとに繰り返されてもよい。順方向リンクフレームオフセットはパイロットチャネルＰＮシーケンス４３０の始めから測定される。フレームタイムオフセット４３１（フレームオフセット「０」）について、フレームの始まりはパイロットチャネルＰＮシーケンス４３０の始まりと一致する。フレームタイムオフセット４３２（フレームオフセット「１」）について、フレームの始まりは、パイロットチャネルＰＮシーケンス４３０の始まりから所定数のチップまでの、多分、１．２５ミリ秒に等しいタイムオフセット内にある。フレームタイムオフセット４３３（フレームオフセット「２」）について、フレームの始まりは、パイロットチャネルＰＮシーケンス４３０の始まりから所定数のチップまでの、多分、１．２５ミリ秒の２倍、すなわち、２．５ミリ秒に等しいタイムオフセット内にある。順方向リンクの１フレームは２０ミリ秒に等しくてもよい。したがって、できるだけ１６ぐらいの多くのフレームタイムオフセットがあってもよく、１つのフレームオフセットの始まりが他の１つのフレームオフセットの始まりと一致する前に、各タイムオフセットはすぐ隣のタイムオフセットから均等な１．２５ミリ秒である。１チャネル以上が同じフレームオフセットを使用してもよい。
【００３７】
ＲＡＭブロック６０１‐０３は同様に３つの異なるチャネルと関連してもよい。チャネルは異なるフレームオフセット、例えばフレームオフセット４３１‐３３を使用してもよい。ＲＡＭブロック６０１‐０３に対応するチャネルはそれぞれ、フレームオフセット０、１および２を有してもよい。それ自体、各ブロック内にデータを書き込むことはタイムオフセットに従ってシフトされる。例示するために、図６を参照するが、ＲＡＭブロック６０１‐０３は陰を付けた部分で示される。陰を付けた部分は、多分与えられた時間でデータが書き込まれているＲＡＭ位置を示す。例えば、ＲＡＭブロック６０１では、陰を付けた部分はＲＡＭ６１２と６１３とを占有し、ＲＡＭ６１２で始まり、ＲＡＭ６１３で終わっている。もしもＲＡＭのブロック６０２と関連するチャネルがタイムオフセット「１」内にあり、そしてタイムオフセット「１」が１．２５ミリ秒だけのタイムオフセット内にあれば、ＲＡＭのブロック６０２内の陰を付けた部分の始まりは、データのフレームの１．２５ミリ秒を占有してもよいデータシンボルの数と等しいＲＡＭ位置の数だけシフトされる。陰を付けた部分は同様にセット６２０からセット６２１に同じ量だけシフトされる。もしもＲＡＭ６０３のブロックと関連するチャネルがタイムオフセット「２」内にあり、そしてタイムオフセット「２」が１．２５ミリ秒の２倍（２．５ミリ秒）までのタイムオフセット内にあれば、ＲＡＭ６０３のブロック内の陰を付けた部分の始まりは、データのフレームの２．５ミリ秒を占有してもよいデータシンボルの数と等しいＲＡＭ位置の数だけシフトされる。
【００３８】
読取りポインタ６９１‐９３はＲＡＭの各ブロック内の同じそれぞれの位置を指し示し続けるので、それぞれ各チャネルについてのデータ出力は、その結果としてフレームタイムオフセットと等しい量で適時にシフトされる。これはデータフレーム６７０‐７２のタイミングを参照することにより説明することができる。フレームオフセット「０」を有するデータのフレーム６７０はＲＡＭブロック６０１から読み取られたデータのフレームであってもよい。フレームオフセット「１」を有するデータのフレーム６７１はＲＡＭブロック６０２から読み取られたデータのフレームであってもよい。そのフレームの始まりが１．２５ミリ秒に等しい量だけ適時にオフセットされることに注目されたい。フレームオフセット「２」を有するデータのフレーム６７２はＲＡＭブロック６０３から読み取られたデータのフレームであってもよい。そのフレームの始まりが２．５ミリ秒に等しい量だけ適時にオフセットされることに注目されたい。それ自体、データが対応するフレームオフセットを持つＲＡＭブロック内に書き込まれる時に、異なるフレームオフセットを有するデータフレームのためにデータを読み取ることが単純化される。
【００３９】
フレームオフセット「０」を有するデータフレーム６７０について、データの連続的な読取りはＲＡＭブロック６１４で始まり、ＲＡＭブロック６１５に続き、そしてＲＡＭブロック６１５で終了する。フレームオフセット「１」を有するデータフレーム６７１について、連続的な読取りはセット６２１内で始まるが、しかしタイムオフセットと等しい数のデータシンボルは無視されるか捨てられる。データフレーム６７１に対する連続的な読取りはセット６２０内に続く。連続的な読取りはセット６２１内で終了してもよい。セット６２１から読み取られたデータシンボルの数はセット６２０において捨てられたかまたは無視されたデータシンボルの数と等しい。データフレーム６７２に対する連続的な読取りはセット６３０内に続く。連続的な読取りはセット６３１内で終了してもよい。セット６３１から読み取られたデータシンボルの数はセット６３０において捨てられたかまたは無視されたデータシンボルの数と等しい。
【００４０】
データフレーム２０１のような、データのフレームの送信について、データフレームはブロックインターリーバ３０２におけるインターリービング動作の前にチャネルエンコーダ３０１における符号化処理を経験してもよい。種々の符号化率が実行可能である。例えば、符号化率　および１／４については、それぞれ２つおよび４つのデータシンボルが入力でのあらゆるデータビットのために形成される。ＢＰＳＫまたはＱＰＳＫ拡散のいずれかがインターリービング動作に続く。ＢＰＳＫ拡散について、それは周知であるように、拡散動作のＱ区間（Ｑ‐ｌｅｇ）はゼロに前置される（ｐｒｅｆｉｘｅｄ）。ＩＳ‐９５規格はＢＰＳＫ拡散のための要求条件を記述している。これはまたＩＳ‐２０００規格に示され記載されているように無線構成１および２における場面でもあり得る。無線構成１および２はＩＳ‐２０００規格にＩＳ‐９５規格と両立できないものとして提供されている。無線構成３‐９はＩＳ‐２０００規格で記載されているようにＱＰＳＫ拡散を必要とする。結果として、ＩＳ‐２０００規格に従って動作している通信システムはＢＰＳＫおよびＱＰＳＫ拡散を有することを必要とするかもしれない。効率的な信号処理を有するために、ＲＡＭ構造６００はＢＰＳＫ拡散およびＱＰＳＫ拡散の両方とのインターフェイスを扱う能力を有する必要があるかもしれない。
【００４１】
ＲＡＭ構造６００におけるＲＡＭの各ブロックのサイズは８行のＲＡＭに設定される。第１の４行は第１のセットに、そして最後の４行は第２のセットに割り当てられる。送信信号の効率的な処理について供された説明から、データが第２のセットから読み取られている間に、そのデータは第１のセットに書き込まれている。例えば、ＲＡＭのブロック６０１は行６８１‐６８８に分割される。第１の４行６８１‐６８４は第１のセット、セット６１０を形成し、そして最後の４行６８５‐８８は第２のセット、セット６１１を形成する。各行は１データフレーム２０１内に含まれるデータビットを保持するのに十分に長いであろう。各行は１９２データシンボルを保持するために設定されてもよい。各行はサブブロックとみなされてもよい。各行は同位相データシンボルか直交位相データシンボルかのいずれかを保持する。
【００４２】
インターリーバ動作に続くＢＰＳＫ拡散のため、直交位相データシンボルを保持するために割り当てられた行は、すべてゼロに等しいデータシンボルで満たされる。それ自体、データシンボルがＢＰＳＫ拡散のために読み取られた時、オールゼロ値を有する直交位相データシンボルはＢＰＳＫ拡散を実現するために使用される。例えば、サブブロック６８７は同位相データシンボルを蓄積してもよく、そしてサブブロック６８８は直交位相データシンボルを保持してもよい。ＢＰＳＫ拡散の場合には、サブブロック６８８に蓄積されたデータシンボルはオールゼロであってもよく、あるいは蓄積されたデータシンボルは無視されてもよく、そしてゼロは読取り動作において置き換えられる。ＩＳ‐２０００規格に基づく無線構成１および２に従う順方向チャネルの構成は、ＢＰＳＫ拡散と共にレート　でのチャネル符号化を必要とする。この場合には、データのフレームのデータビットの符号化は、それが２つのサブブロックを満たすであろうデータの２つのフレームと等しいデータシンボルを生成する。例えば、もしもセット６１０がインターリーブされたデータシンボルを書き込むために使用されていれば、サブブロック６８１および６８３が必要である。サブブロック６８２および６８４はゼロで満たされ、または蓄積された値は読取り動作の間は無視され、そしてゼロ値は置き換えられる。
【００４３】
無線構成３および５では、ＱＰＳＫ拡散での符号化率は　である。したがって、エンコーダは入力での１フレームのデータに対して４フレームのデータと等しいデータシンボルを生成する。この場合は、もしも、例えば、セット６１０がインターリーブされたデータを書き込むために使用されていれば、サブブロック６８１‐８４内のすべてのＲＡＭ位置がすべてのインターリーブされたデータを蓄積するために必要である。同位相データシンボルはサブブロック６８１および６８３内に、そして直交位相データシンボルはサブブロック６８２および６８４内に書き込まれる。
【００４４】
無線構成４では、符号化率は　，であり、そしてＱＰＳＫ拡散が使用される。この場合は、エンコーダは、入力でのデータの各フレームに対してデータの２つのフレームと等しいデータシンボルを生成する。各セットはＲＡＭの４行を含むので、無線構成４内に生成された符号化されたデータは、少なくともいくつかのＲＡＭ位置をスキップする間にＲＡＭの４行内に書き込まれる。例えば、行６８７および６８８を使用して、符号化されたデータはＲＡＭ位置０、２、４、…、１９０、１９２に書き込まれ、一方ＲＡＭ位置１、３、…、１９１をスキップする。読取り動作中は、ＲＡＭ位置１、３、…、１９１は無視される。ＱＰＳＫ動作について、行６８７および６８８内のＲＡＭ位置０、２、４、…、１９０、１９２はそれぞれ同位相および直交位相データシンボルに対して同時に読み取られる。それ自体、異なる無線配列について読取りポインタ位置の計算のための処理は単純化される。
【００４５】
ウォルシュカバリング動作および加算動作のための効率的な送信信号処理を提供することもまた有利である。各チャネル用のデータシンボルは、ウォルシュカバー動作を経験し、ウォルシュカバーされたデータシンボルを形成する。ウォルシュカバー動作はデータシンボルをウォルシュシンボルと乗算することを含む。１ウォルシュシンボルは、６４チップのような、多数のチップであってもよい。したがって、６４チップがあらゆるデータシンボルのために生成される。同位相データシンボルおよび直交位相データシンボルはブロック５１０で示されるように独立したウォルシュカバリング動作を経験する。異なるチャネルのウォルシュカバーされたデータシンボルが加算され、１つ以上の順方向チャネルを含む順方向リンク信号の送信用に加算された信号を形成する。同位相および直交位相データのウォルシュカバーされたシンボルのための加算動作はブロック５４３および５４４で示される。それ自体、効率的なウォルシュカバリングおよび加算動作を提供することは有利である。
【００４６】
図７を参照すると、結合されたウォルシュカバーされた信号５４５および５４６を生成するために処理ブロック７００のブロック図が示される。信号５４５および５４６を形成するための動作は同じである。信号５４５はＩ信号として表示され、そして信号５４６はＱ信号として表示される。ＲＡＭブロック６００はＲＡＭセット６０１‐０３からの各チャネルのための同位相データシンボルおよび直交位相データシンボルを同時に形成する。直交位相データシンボルは７０１‐０３で示され、そして同位相データシンボルは７１１‐１３で示される。直交位相データシンボル７０１‐０３の各々はスクランブルされた直交位相データシンボル７６１‐６３を生成するために長コードスクランブルブロック７５１を通過する。同位相データシンボル７１１‐１３の各々は、長コードスクランブルブロック７５０を通過し、スクランブルされた同位相データシンボル７７１‐７３を形成する。シンボル７７１および７６１は第１のチャネルと関連し、そしてウォルシュコードＷ０を割り当てられる。シンボル７７２および７６２は第２のチャネルと関連し、そしてウォルシュコードＷ１を割り当てられる。シンボル７７３および７６３は第３のチャネルと関連し、そしてウォルシュコードＷ２を割り当てられる。データシンボル７７１‐７３および７６１‐６３はウォルシュカバリング／コンバイニングブロック７８１‐８６に渡される。バッファ７９０はデータシンボルをバッファするために使用されてもよく、他方では、データシンボルは直接通り過ぎる。
【００４７】
ウォルシュカバリング／結合ブロック７８１‐８３は同位相データシンボル７７１‐７３を受信する。ブロック７８１では、乗算器７９１がデータシンボル７７１を割り当てられたウォルシュコードＷ０と掛け合わせる。ブロック７８２では、乗算器７９２が、データシンボル７７２を割り当てられたウォルシュコードＷ１と乗算器７９１により実行された乗算の時間から少なくとも１チップタイムに等しい遅延をもって乗算する。ブロック７８３では、掛算器７９３が、データシンボル７７３を割り当てられたウォルシュコードＷ２と乗算器７９２により実行された乗算の時間から少なくとも１チップタイムに等しい遅延をもって乗算する。ブロック７８１内のウォルシュカバーされたデータシンボルはブロック７８２内のデータシンボルより１チップタイム進んで、そしてブロック７８３内のデータシンボルより２チップタイム進んで形成される。ブロック７８１内のウォルシュカバーされたデータシンボルは既にブロック７８２内のウォルシュカバーされたデータシンボルの前にあるので、それはブロック７８２内で形成されているウォルシュカバーされたデータシンボルと同時に加算されるように加算器７７５に伝えられる。その結果はバッファ７７８に蓄積される。この点で、バッファ７７８はブロック７８１および７８２により形成された第１のデータシンボルの加算結果を保持する。この加算結果はブロック７８３内でウォルシュカバーされたデータシンボルが形成される少なくとも１チップタイム前までに準備される。バッファ７７８からの加算結果は乗算器７９３により形成されたウォルシュカバーされたデータシンボルと加算されるように加算器７７６に伝えられる。その結果はバッファ７７９内に配置される。この時点で、バッファ７７９は、データシンボル７１１‐１３と関連する３つのチャネルの中の第１のデータシンボルの加算結果であるデータシンボルを保持する。バッファ７７９からの加算結果は信号５４５の第１のシンボルとして伝えられる。１データブロックは１９２データシンボルを保持できるので、この処理は他のすべてのデータシンボルに対して繰り返され、信号５４５に対するウォルシュカバーされた加算データシンボルを形成する。
【００４８】
例えば、ブロック７８１内に入っている第２のデータシンボルはブロック７８２が第１のデータシンボルを処理している時に処理される。結果として、ブロック７８２が第２のデータシンボルを処理している時に、ブロック７８１はバッファ７７７内に第２のデータシンボルを形成し、そしてブロック７８２内に形成されている第２のデータシンボルと合計されるように伝えられる。同様に、ブロック７８３が第２のデータシンボルを処理している時に、ウォルシュカバーされ加算された第２のデータシンボルが準備され、そしてバッファ７７８内に配置され、それは乗算器７９３により生成された第２のウォルシュカバードデータシンボルと加算されるように加算器７７６に伝えられる。その結果は信号５４５の第２のデータシンボルとして使用されるようにバッファ７７９内に配置される。この処理は信号５４５のための他のデータシンボルを形成するために繰り返される。
【００４９】
ウォルシュカバリング／結合ブロック７８４‐８６は直交位相データシンボル７０１‐０３を受信する。ブロック７８４では、乗算器７９４がデータシンボル７６１を割り当てられたウォルシュコードＷ０と乗算する。ブロック７８５では、乗算器７９５がデータシンボル７６２を割り当てられたウォルシュコードＷ１と、乗算器７９４により実行された乗算の時間から少なくとも１チップタイムに等しい遅延をもって乗算する。ブロック７８６では、乗算器７９６がデータシンボル７６３を割り当てられたウォルシュコードＷ２と、乗算器７９５により実行された乗算の時間から少なくとも１チップタイムに等しい遅延をもって乗算する。ブロック７８４内のウォルシュカバーされたデータシンボルはブロック７８５内のデータシンボルより１チップタイム進んで、そしてブロック７８６内のデータシンボルより２チップタイム進んで形成される。ブロック７８４内のウォルシュカバーされたデータシンボルは既にブロック７８５内のウォルシュカバーされたデータシンボルの前にあるので、それはブロック７８５内で形成されているウォルシュカバーされたデータシンボルと同時に加算されるように加算器７６５に伝えられる。その結果はバッファ７６８に蓄積される。この時点で、バッファ７６８はブロック７８４および７８５により形成された第１のウォルシュカバーされたデータシンボルの加算結果を保持する。この加算結果はブロック７８６内でウォルシュカバーされたデータシンボルが生成される少なくとも１チップタイム前までに準備される。バッファ７６８からの加算結果は乗算器７９６により生成されたウォルシュカバーされたデータシンボルと加算されるように加算器７６６に伝えられる。その結果はバッファ７６９内に配置される。この時点で、バッファ７６９は、データシンボル７０１‐０３と関連する３つのチャネルの中の第１の直交位相ウォルシュカバーされた加算データシンボルの加算結果を保持する。バッファ７６９からの加算結果は信号５４６の第１のデータシンボルとして伝えられる。１データブロックは１９２データシンボルを保持できるので、この処理は他のすべてのデータシンボルに対して繰り返され、信号５４６に対するウォルシュカバーされ加算されたデータシンボルを生成する。
【００５０】
ブロック７８４内のフレームデータの第２のデータシンボルはブロック７８５が第１のデータシンボルを処理している時に処理される。結果として、ブロック７８５が第２のデータシンボルを処理している時に、ブロック７８４はバッファ７６７内に第２のデータシンボルを形成して、ブロック７８５内に生成されている第２のデータシンボルと加算されるように伝えられる。同様に、ブロック７８６が第２のデータシンボルを処理している時に、ウォルシュカバーされ、加算された第２のデータシンボルは準備され、そして乗算器７９６により形成された第２のウォルシュカバーされたデータシンボルと加算されるように、加算器７６６に伝えられるバッファ７６８内に配置された。その結果は信号５４６の第２のデータシンボルとして使用されるようにバッファ７６９内に配置される。
【００５１】
ブロック７００の動作はディジタル集積回路により実行されてもよい。ディジタル回路の動作についてのクロックサイクルの使用は周知である。それ自体、バッファ７７９および７６９でのデータシンボルは少なくとも２つのクロックサイクル内に形成されてもよい。１クロックサイクルはブロック７９１‐９６内の各乗算のため、そして１クロックサイクルは加算器７７４‐７６および７６４‐６６内の各加算動作のためである。大部分のディジタル回路はまたサンプリングされたクロック周波数に渡って使用されるので、クロック周波数はウォルシュカバリング動作において使用されるウォルシュチップのチップレートの数倍であってもよい。結合されている信号の数は図７に示されるような３つの信号に限定されない。３つのチャネルについて記述された処理は要望どおり多くのチャネルについて繰り返されてもよい。例えば、６４チャネルがブロック７００の動作に含まれてもよい。
【００５２】
順方向リンク上の送信信号を処理する効率を改善するために、ブロック７２０‐８６の動作はフィードバック７２０および７２１のようなフィードバックを含むために修正されてもよい。例えば、順方向リンク上に結合されるべき３つ以上のチャネルがあれば、ブロック７８１‐８６は全チャネルが順方向リンク信号５４５および５４６について結合されるまで異なるチャネルに対して繰り返し使用されてもよい。１つのチップが２つのクロックサイクルごとにバッファ７７９および７６９で生成される時に、３つのチャネルに関連する３つのチップが処理される。もしもクロックサイクルがチップレートの１６倍であれば、合計２４チップを処理するために８回繰り返されてもよい。Ｉチャネルのための３つのブロック７８１‐８３と、Ｑチャネルのための３つのブロック７８４‐８６が示されているので、１チップタイム内に完了される処理は２１追加チャネルに関連する追加２１チップの間繰り返されてもよい。したがって、ブロック７８１‐８６は１チップタイム以内の追加チャネルに関連するデータシンボルを処理するために再使用されてもよい。それ自体、３つのブロック７８１‐８３は、信号５４５のための１チップを１チップタイム以内に生成するために合計２４チャネルのウォルシュカバリングおよび加算のために使用されてもよい。フィードバック７２０は、加算器７７４で新しく到着したデータシンボルと加算されるように、トップへのあらゆるランの後にバッファ７７９の結果をフィードバックするために使用される。フィードバック処理は、全２４チャネルの加算結果であるバッファ７７９でデータシンボルを収集するために８回繰り返される。追加チャネルが加えられる時には、ＲＡＭ６００は追加チャネルに関連するデータシンボルを生成する。同様の動作がフィードバック７２１で行われる。フィードバック７２１は、加算器７６４で新しく到着したデータシンボルと加算されるように、トップへのあらゆるランの後にバッファ７６９の結果をフィードバックするために使用される。処理を容易にするために、バッファ７２２および７２３は、それが信号スプレッダに伝えられる前に１つのデータシンボルを構成できるチップを収集するために使用される。
【００５３】
好ましい実施例の上述説明は、この分野のいかなる技術者も本発明を製作または使用することを可能とする。これらの実施例へのいろいろな変更は、この分野の技術者にはたやすく明白であるだろうし、この中に定義された包括的な原理は発明力を必要とせずに他の実施例に適用されてもよい。従って、本発明はこの中に示された実施例に制限することを意図したものではなく、しかしむしろこの中に開示された原理および新規な特徴と一致する最も広い範囲が許容されるべきである。
【図面の簡単な説明】
【図１】
図１は、通信システム送信器における種々の処理ブロックを図示する。
【図２】
図２は、通信システムの送信器におけるインターリービング動作のための区切られたＲＡＭ構造を図示する。
【図３】
図３は、少なくとも２つのスクランブラを含む通信システム送信器内の種々の処理ブロックを図示する。
【図４】
図４は、通信システムの一般的なブロック図を図示する。
【図５】
図５は、送信器のウォルシュカバリング、加算、ＰＮ拡散および搬送波変調ブロックを図示する。
【図６】
図６は、通信システムの送信器におけるいくつかのチャネルのインターリービング動作のための区切られたＲＡＭ構造を図示する。
【図７】
図７は、送信器におけるいくつかのチャネルのためのスクランブリング、ウォルシュカバリング、および加算ブロックを図示する。

Claims (34)

1. 通信システムにおいて、下記を具備する方法：
   ＲＡＭの１つのブロックをＲＡＭの２セットのブロックに区切る、各セットはＲＡＭの複数のブロックを含む；
   データシンボルをＲＡＭの前記２セットのブロックの第１のセットに書き込む、前記書込みは所定のインターリービング機能による；
   ＲＡＭの前記２セットのブロックの第２のセットからデータシンボルを連続的に読み取る。
2. 前記連続的な読取りが前記第２のセットのＲＡＭの前記複数のブロックの第１のＲＡＭブロックで始まる、請求項１に記載される方法。
3. 前記連続的な読取りが前記第２のセットのＲＡＭの前記複数のブロックの第２のＲＡＭブロックに続く、請求項１に記載される方法。
4. 前記連続的な読取りが前記第２のセットのＲＡＭの前記複数のブロックの前記第２のＲＡＭブロックで終了する、請求項１に記載される方法。
5. ＲＡＭの前記複数のブロックの各ブロックをＲＡＭの少なくとも２つのサブブロックに区切ることをさらに具備する、請求項１に記載される方法。
6. 前記書込み工程によって、ＲＡＭの前記少なくとも２つのサブブロックの１つは同位相データシンボルを蓄積し、他の１つは直交位相データシンボルを蓄積する、請求項５に記載される方法。
7. 前記少なくとも２つのＲＡＭサブブロックが前記各連続的読取り工程で同時に読み取られ、それによって同位相シンボルおよび直交位相データシンボルを同時に生成する、請求項６に記載される方法。
8. 通信システムにおいて、下記を具備するＲＡＭ構造：
   ＲＡＭの２セットのブロックに区切られたＲＡＭの１つのブロック、各セットはＲＡＭの複数のブロックを含む；
   データシンボルをＲＡＭの前記２セットのブロックの第１のセットに書き込むための書込みポインタ、前記書込みは所定のインターリービング機能による；
   ＲＡＭの前記２セットのブロックの第２のセットからデータシンボルを連続的に読み取るための読取りポインタ。
9. 前記読取りポインタは、前記第２のセットのＲＡＭの前記複数のブロックの中の第１のＲＡＭブロックでの読取りを連続的に開始する、請求項８に記載される装置。
10. 前記読取りポインタは、前記第２のセットのＲＡＭの前記複数のブロックの中の第２のＲＡＭブロックからデータシンボルを連続的に読み取ることを続ける、請求項９に記載される装置。
11. 前記読取りポインタは、前記第２のセットのＲＡＭの前記複数のブロックの中の前記第２のＲＡＭブロックで読み取ることを連続的に終了する、請求項１０に記載される装置。
12. ＲＡＭの前記複数のブロックの中の各ブロックは、ＲＡＭの少なくとも２つのサブブロックを含む、請求項８に記載される装置。
13. 前記書込みポインタによって、ＲＡＭの前記少なくとも２つのサブブロックの１つが同位相データシンボルを蓄積し、他の１つは直交位相データシンボルを蓄積する、請求項１２に記載される装置。
14. 前記読取りポインタによって、前記少なくとも２つのＲＡＭサブブロックの１つが、前記連続的な読取りの各々で同時に読み取られ、それによって同位相シンボルおよび直交位相データシンボルを同時に形成する、請求項１３に記載される装置。
15. 通信システムにおいて、下記を具備する方法：
    ＲＡＭ構造をＲＡＭの複数のブロックに区切る；
    ＲＡＭの前記複数のブロックの各々をＲＡＭの２セットのブロックに区切る、各セットはＲＡＭの複数のブロックを含む；
    ＲＡＭの前記複数のブロックの各々について、データシンボルをＲＡＭの前記２セットのブロックの中の第１のセットに書き込む、前記書込みは所定のインターリービング機能による；
    ＲＡＭの前記複数のブロックの各々について、データシンボルをＲＡＭの前記２セットのブロックの中の第２のセットから連続的に読み取る。
16. ＲＡＭの前記複数のブロックの各々について、前記連続的な読取りは、前記第２のセットのＲＡＭの前記複数のブロックの中の第１のＲＡＭブロックで始まる、請求項１５に記載される方法。
17. ＲＡＭの前記複数のブロックの各々について、前記連続的な読取りは、前記第２のセットのＲＡＭの前記複数のブロックの中の第２のＲＡＭブロックに続けられる、請求項１６に記載される方法。
18. ＲＡＭの前記複数のブロックの各々について、前記連続的な読取りは前記第２のセットのＲＡＭの前記複数のブロックの中の前記第２のＲＡＭブロックで終了する、請求項１７に記載される方法。
19. ＲＡＭの前記複数のブロックの各々について、ＲＡＭの前記複数のブロックの中の各ブロックを、ＲＡＭの少なくとも２つのサブブロックに区切ることをさらに具備する、請求項１５に記載される方法。
20. ＲＡＭの前記複数のブロックの各々について、前記書込み工程によって、ＲＡＭの前記少なくとも２つのサブブロックの中の１つは同位相のデータシンボルを蓄積し、他の１つは直交位相のデータシンボルを蓄積する、請求項１９に記載される方法。
21. ＲＡＭの前記複数のブロックの各々について、ＲＡＭの前記少なくとも２つのサブブロックは、前記各連続的な読取り工程で同時に読み取られ、それによってＲＡＭの前記複数のブロックの各々について同位相シンボルおよび直交位相データシンボルを同時に生成する、請求項２０に記載される方法。
22. ＲＡＭの前記複数のブロックが前記通信システム内の複数の通信チャネルに対応することをさらに具備する、請求項１５に記載される方法。
23. 前記複数の通信チャネルの少なくとも２つが異なるフレームタイムオフセットを有する、請求項２２に記載される方法。
24. ＲＡＭの対応ブロック内に異なるフレームタイムオフセットを有する前記複数の通信チャネルの前記少なくとも２つについて、前記書込みは前記異なるタイムオフセットに従ってシフトされる、請求項２３に記載される方法。
25. 通信システムにおいて、下記を具備する装置：
    ＲＡＭの複数のブロックに区切られたＲＡＭ構造、ＲＡＭの前記複数のブロックの各々はＲＡＭの２セットのブロックに区切られ、各セットはＲＡＭの複数のブロックを含む；
    データシンボルをＲＡＭの前記２セットのブロックの第１のセットに書き込むためのＲＡＭの前記複数のブロックの各々についての書込みポインタ、前記書込みは所定のインターリービング機能による；
    データシンボルをＲＡＭの前記２セットのブロックの第２のセットから連続的に読み取るためのＲＡＭの前記複数のブロックの各々についての読取りポインタ。
26. ＲＡＭの前記複数のブロックの各々について、前記読取りポインタは前記第２のセットのＲＡＭの中の前記複数のブロックの中の第１のＲＡＭブロックで連続的な読取りを開始する、請求項２５に記載される装置。
27. ＲＡＭの前記複数のブロックの各々について、前記読取りポインタは前記第２のセットのＲＡＭの中の前記複数のブロックの中の第２のＲＡＭブロックの連続的な読取りを続ける、請求項２６に記載される装置。
28. ＲＡＭの前記複数のブロックの各々について、前記読取りポインタは前記第２のセットのＲＡＭの中の前記複数のブロックの中の前記第２のＲＡＭブロックで連続的な読取りを終了する、請求項２７に記載される装置。
29. ＲＡＭの前記複数のブロックの各々について、ＲＡＭの前記複数のブロックの各ブロックがＲＡＭの少なくとも２つのサブブロックを含む、請求項２５に記載される装置。
30. ＲＡＭの前記複数のブロックの各々について、前記書込みポインタによって、ＲＡＭの前記少なくとも２つのサブブロックの１つは同位相のデータシンボルを蓄積し、他の１つは直交位相のデータシンボルを蓄積する、請求項２９に記載される装置。
31. ＲＡＭの前記複数のブロックの各々について、前記読取りポインタは前記少なくとも２つのＲＡＭサブブロックを同時に読み取り、それによってＲＡＭの前記複数のブロックの各々について同位相のデータシンボルおよび直交位相のデータシンボルを同時に生成する、請求項３０に記載される装置。
32. ＲＡＭの前記複数のブロックは前記通信システム内の複数の通信チャネルに対応する、請求項２５に記載される装置。
33. 前記複数の通信チャネルの少なくとも２つは異なるフレームタイムオフセットを有する、請求項３２に記載される装置。
34. ＲＡＭの対応ブロック内に異なるフレームタイムオフセットを有する前記複数の通信チャネルの前記少なくとも２つについて、前記書込みポインタが前記異なるタイムオフセットに従ってシフトされる、請求項３３に記載される装置。

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