JP2004356519A

JP2004356519A - Semiconductor device manufacturing method and semiconductor device

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Publication number: JP2004356519A
Application number: JP2003154676A
Authority: JP
Inventors: Shinichi Fukada; 晋一深田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-05-30
Filing date: 2003-05-30
Publication date: 2004-12-16

Abstract

【課題】クロスポイント型ＦｅＲＡＭのキャパシタ面積を増大できるとともに、製品性能及び作業効率を向上できる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】強誘電体キャパシタ形成領域Ｘ以外の下部電極層２Ａを、強誘電体キャパシタ形成領域Ｘの膜厚よりも薄く形成することで、下部電極層２Ａの強誘電体キャパシタ形成領域Ｘ上のみに強誘電体層２Ｂを形成する。
【選択図】図４A method of manufacturing a semiconductor device and a semiconductor device capable of increasing a capacitor area of a cross-point type FeRAM and improving product performance and work efficiency are provided.
A lower electrode layer other than a ferroelectric capacitor forming area is formed thinner than a film thickness of the ferroelectric capacitor forming area, thereby forming a lower electrode layer on the ferroelectric capacitor forming area. Only the ferroelectric layer 2B is formed.
[Selection diagram] Fig. 4

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを備えた半導体装置の製造方法及び半導体装置に関するものである。
【０００２】
【従来の技術】
近年、強誘電体キャパシタを備えた半導体装置として、行状に配列された上部電極層と列状に配列された下部電極層との交差部に、複数の強誘電体キャパシタを配置したクロスポイント型ＦｅＲＡＭが注目されてきている（例えば、非特許文献１参照）。
【０００３】
図９は、従来の半導体装置の一製造工程を示す断面図である。なお、図９は、行状に配列された上部電極層の長手方向に沿った断面図である。
このクロスポイント型ＦｅＲＡＭの製造方法は、まず、図９（ａ）に示すように、ＭＯＳトランジスタなどが形成された半導体基板（図示せず）の上面全体に、公知のＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法を用いて、層間絶縁層１０を形成する。
【０００４】
次いで、この層間絶縁層１０の上面に、公知のスパッタ法を用いて、下部電極層形成用膜、強誘電体層形成用膜、及び上部電極補助層形成用膜（いずれも図示せず）をこの順で成膜した後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、下部電極層２０Ａ、強誘電体層２０Ｂ、及び上部電極補助層２０Ｃとからなるキャパシタ形成用積層体を、下部電極層形成領域に列状に複数形成する。
【０００５】
次いで、下部電極層形成領域にキャパシタ形成用積層体が形成された層間絶縁層１０の上面全体に、公知のＣＶＤ法を用いて絶縁層３０を形成する。
次いで、図９（ｂ）に示すように、この絶縁層３０の上面全体に、エッチバックを行い、キャパシタ形成用積層体の上部電極補助層２０Ｃ上面を露出させる。
次いで、上部電極補助層２０Ｃの上面が露出した絶縁層３０の上面全体に、公知のスパッタ法を用いて、上部電極層形成用膜（図示せず）を形成した後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、図９（ｃ）に示すように、上部電極層２０Ｄを、上部電極形成領域に行状に複数形成する。ここで、上部電極補助層２０Ｃと上部電極層２０Ｄとは、互いに格子状に配置された上部電極層２０Ｄと下部電極層２０Ａとの各交差部のみで接続されるため、この各交差部に、複数の強誘電体キャパシタＣを形成することができる。
【０００６】
【非特許文献１】
Ｔ．Ｈａｙａｓｈｉｅｔ．ａｌ，「ＡＮｏｖｅｌＳｔａｃｋＣａｐａｃｉｔｏｒＣｅｌｌｆｏｒＨｉｇｈＤｅｎｓｉｔｙＦｅＲＡＭＣｏｍｐａｒｔｉｂｌｅｗｉｔｈＣＭＯＳＬｏｇｉｃ」，ＩＥＤＭ（ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＭｅｅｔｉｎｇ），２００２年，Ｓｅｓｓｉｏｎ２１．３
【０００７】
【発明が解決しようとする課題】
しかしながら、上述したクロスポイント型ＦｅＲＡＭの製造方法においては、上部電極補助層形成用膜、強誘電体層形成用膜、及び下部電極層形成用膜を一括してエッチングしているため、三層の断面を垂直加工することが困難であり、エッチング工程に要する作業効率が良好ではないという不具合があった。
【０００８】
また、下部電極層形成用膜のエッチング時には、その形成材料であるＰｔがエッチング断面に再付着し、強誘電体キャパシタＣの上下電極層間の電気的ショートを誘発するおそれがあるため、上部電極補助層２０Ｃの上面から下部電極層の下面に向かって広がるテーパ形状の断面となるようにキャパシタ形成用積層体を形成する必要がある。そのため、上部電極補助２０Ｃの面積が下部電極層２０Ａの面積よりも小さくなってしまい、結果的に、上部電極補助層２０Ｃと下部電極層２０Ａの積層領域のみに形成される強誘電体キャパシタＣの有効面積も減少してしまうという不具合があった。
【０００９】
さらに、上述したクロスポイント型ＦｅＲＡＭの製造方法においては、絶縁層３０の上面全体にエッチバックを行うことで上部電極補助層２０Ｃを露出させるようにしているため、絶縁層３０の厚さやエッチバックレートが不均一であると、同一ウェハ内又は同一チップ内でのエッチング量が異なり、製品性能の劣化を誘発してしまうという不具合があった。
【００１０】
また、絶縁層３０の厚さやエッチバックレートによっては、上部電極補助層２０Ｃがオーバーエッチング（過剰エッチング）されてしまうおそれがあった。このため、エッチバック条件を制限する必要があり、エッチバックに要する作業効率が良好ではないという不具合があった。
さらに、上述したクロスポイント型ＦｅＲＡＭの製造方法においては、三層一括加工を行っているため、下部電極層２０Ａと強誘電体層２０Ｂとは略同一寸法で形成されているため、強誘電体キャパシタＣ形成領域以外でも下部電極層２０Ａと強誘電体層２０Ｂとが接触している。このため、強誘電体キャパシタＣの動作速度や消費電力の面で未だ改善の余地があった。
【００１１】
そこで、本発明は、上記事情に鑑みてなされたものであり、クロスポイント型ＦｅＲＡＭのキャパシタ面積を増大できるとともに、製品性能及び作業効率を向上できる半導体装置の製造方法及び半導体装置を提供することを課題としている。
【００１２】
【課題を解決するための手段】
このような課題を解決するために、本発明に係る半導体装置の製造方法は、一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置の製造方法において、半導体基板上に、下部電極層形成用膜を成膜する工程と、前記下部電極層形成用膜上に、前記一の方向に延びる前記下部電極層を形成するための第一のパターンを備えた下部電極層形成用マスクを形成する工程と、前記第一のパターンを備えた下部電極層形成用マスクを利用して、前記下部電極層形成用膜を加工し、前記一の方向に延びる前記下部電極層を形成する工程と、前記第一のパターンを備えた下部電極層形成用マスクに、前記下部電極層に強誘電体キャパシタ領域を形成するための第二のパターンをさらに形成する工程と、前記第一及び第二のパターンを備えた下部電極層形成用マスクを利用して、前記キャパシタ領域以外の前記下部電極層の膜厚を、前記強誘電体キャパシタ領域の前記下部電極層の膜厚よりも薄く形成する工程と、前記第一及び第二のパターンを備えた下部電極層形成用マスクを残した状態で、前記下部電極層が形成された前記半導体基板上に第一の絶縁層を形成する工程と、前記第一の絶縁層の上面に、前記第一及び第二のパターンを備えた下部電極層形成用マスクの上面を露出させる工程と、前記第一の絶縁層は残るように、前記露出させた前記第一及び第二のパターンを備えた下部電極層形成用マスクを除去する工程と、前記第一及び第二のパターンを備えた下部電極層形成用マスクが除去された後の前記第一の絶縁層上に、強誘電体層形成用膜及び上部電極補助層形成用膜をこの順で成膜する工程と、を備えることを特徴とするものである。
【００１３】
また、本発明に係る半導体装置の製造方法において、前記上部電極補助層形成用膜上に、強誘電体層及び上部電極補助層形成用マスクを形成する工程と、前記強誘電体層及び上部電極補助層形成用マスクを利用して、前記強誘電体層形成用膜及び前記上部電極補助層形成用膜を加工し、前記下部電極層上の前記強誘電体キャパシタ領域に、強誘電体層及び上部電極補助層をこの順で形成する工程と、前記強誘電体層及び上部電極補助層形成用マスクを残した状態で、前記強誘電体層及び上部電極補助層が形成された前記半導体基板上に、第二の絶縁層を形成する工程と、前記第二の絶縁層の上面に、前記強誘電体層及び上部電極補助層形成用マスクの上面を露出させる工程と、前記第二の絶縁層は残るように、前記露出させた前記強誘電体層及び上部電極補助層形成用マスクを除去する工程と、前記強誘電体層及び上部電極層形成用マスクが除去された後の前記第二の絶縁層上に、上部電極層形成用膜を成膜する工程と、前記上部電極層形成用膜を加工し、前記強誘電体キャパシタ領域を含む前記第二の絶縁層上に、前記他の方向に延びる前記上部電極層を形成する工程と、をさらに備えることを特徴とするものである。
【００１４】
さらに、本発明に係る半導体装置の製造方法において、前記第一及び第二のパターンを備えた下部電極層形成用マスクが除去された後の前記第一の絶縁層上に、エッチバック又はエッチングを行う工程をさらに備えることを特徴とするものである。
さらに、本発明に係る半導体装置の製造方法において、前記強誘電体層及び上部電極補助層形成用マスクが除去された後の前記第二の絶縁層上に、エッチバック又はエッチングを行う工程をさらに備えることを特徴とするものである。
【００１５】
なお、本発明に係る半導体装置の製造方法において、下部電極層形成用マスクを形成する材料は特に限定されないが、絶縁層中に埋め込んでも丈夫な材料で形成する必要がある。具体的には、レジスト材と絶縁層形成材料との両者と反応性が異なる材料で構成されるハードマスク材（例えば、シリコン酸化膜やシリコン窒化膜などのセラミックスや、ＴｉＮやＷなどの金属膜など）が挙げられる。
【００１６】
また、本発明に係る半導体装置の製造方法において、強誘電体層及び上部電極補助層形成用マスクを形成する材料は特に限定されないが、絶縁層中に埋め込んでも丈夫な材料で形成する必要がある。具体的には、レジスト材と絶縁層形成材料との両者と反応性が異なる材料で構成されるハードマスク材（例えば、シリコン酸化膜やシリコン窒化膜などのセラミックスや、ＴｉＮやＷなどの金属膜など）が挙げられる。
【００１７】
本発明に係る半導体装置は、一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置であって、前記下部電極層の強誘電キャパシタ領域のみに、強誘電体層が形成されていることを特徴とするものである。
なお、本発明におけるハードマスク材とは、レジスト材及び絶縁層形成材料の両者と反応性が異なる材料から構成されるのであれば、特に限定されないが、例えば、シリコン酸化物（シリカ）膜や、シリコン窒化物膜など、フロン系ガスでのエッチングが可能なセラミックスなどが挙げられる。
【００１８】
すなわち、本発明に係る半導体装置の製造方法によれば、強誘電体キャパシタ領域以外の下部電極層の膜厚を、強誘電体キャパシタ領域の下部電極層の膜厚よりも薄く形成するようにしたことによって、強誘電体キャパシタ領域の下部電極層が突出した形状となる。よって、強誘電体キャパシタ領域となる下部電極層の上面のみに強誘電体層を形成することができるため、半導体装置の動作速度及び消費電力を改善することが可能となる。
【００１９】
また、本発明に係る半導体装置の製造方法によれば、下部電極層の形状加工を一層のみで行った後、強誘電体層及び上部電極補助層の形状加工を行うようにしたことによって、強誘電体キャパシタの加工精度を向上でき、強誘電体キャパシタの微細化及びＳ／Ｎ比（信号対雑音比：Ｓｉｇｎａｌｔｏｎｏｉｓｅｒａｔｉｏ）を改善することが可能となる。
【００２０】
同様に、本発明に係る半導体装置の製造方法によれば、下部電極層の形状加工を一層のみで行った後、強誘電体層及び上部電極補助層の形状加工を行うようにしたことによって、三層を一括して形状加工する従来の方法で懸念されていた下部電極層形成材料の再付着に起因する問題が解決される。すなわち、上下電極層間の電気的ショートを抑制することができるため、半導体装置の製品性能を向上させることが可能となる。また、強誘電体キャパシタを上部電極補助層の上面から下部電極層の下面に向かって垂直形状に形成し、上部電極補助層と下部電極層との面積を略同一寸法にすることができるため、強誘電体キャパシタの有効面積を増加させることが可能となる。
【００２１】
さらに、本発明に係る半導体装置の製造方法によれば、下部電極層の形状加工を行う下部電極層形成用マスクを利用して、第一の絶縁層の上面に下部電極層の上面を露出させるようにしたことによって、下部電極層へのオーバーエッチングを抑制し、強誘電体キャパシタの製品性能を向上させるとともに、下部電極層の露出（頭出し）に要する作業効率を向上させることができる。
【００２２】
同様に、本発明に係る半導体装置の製造方法によれば、強誘電体層及び上部電極補助層の形状加工を行う強誘電体層及び上部電極補助層形成用マスクを利用して、第二の絶縁層の上面に上部電極補助層の上面を露出させるようにしたことによって、上部電極補助層へのオーバーエッチングを抑制し、強誘電体キャパシタの製品性能を向上させるとともに、上部電極補助層の露出（頭出し）に要する作業効率を向上させることが可能となる。
【００２３】
さらに、本発明に係る半導体装置の製造方法において、第一及び第二のパターンを備えた下部電極層形成用マスクが除去された後の第一の絶縁層上に、エッチバック又はエッチングを行う工程をさらに備えることによって、下部電極層形成用マスクを除去することで第一の絶縁層に形成される開口部の角がとれるため、下部電極層が露出した第一の絶縁層の上面全体に形成される強誘電体層形成用膜の被覆性（カバレッジ）を良好にすることが可能となる。よって、下部電極層と強誘電体層との接続を確実に行うことができるため、半導体装置の製品性能を向上させることが可能となる。
【００２４】
同様に、本発明に係る半導体装置の製造方法において、強誘電体層及び上部電極補助層形成用マスクが除去された後の第二の絶縁層上に、エッチバック又はエッチングを行う工程をさらに備えることによって、強誘電体層及び上部電極補助層形成用マスクを除去することで第二の絶縁層に形成される開口部の角がとれるため、上部電極補助層が露出した第二の絶縁層の上面全体に形成される上部電極層形成用膜の被覆性（カバレッジ）を良好にすることが可能となる。よって、上部電極補助層と上部電極層との接続を確実に行うことができるため、半導体装置の製品性能を向上させることが可能となる。
【００２５】
また、本発明に係る半導体装置によれば、強誘電体キャパシタが形成される下部電極層の上面のみに、強誘電体層が形成されていることによって、半導体装置の動作速度及び消費電力を改善することが可能となる
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明における半導体装置の一構成例を示す平面図である。図２は、図１に示す半導体装置を示し、（ａ）は図１のＡ−Ａ線に沿った断面図、（ｂ）は図１のＢ−Ｂ線に沿った断面図である。
【００２７】
本実施形態における半導体装置は、図１に示すように、半導体基板（図示せず）上に、列状に形成された下部電極層２Ａ及び行状に形成された上部電極層２Ｄの各交差部に配置された複数の強誘電体キャパシタＣと、この強誘電体キャパシタＣの一部に接続されたＭＯＳトランジスタ（図示せず）とを備えたクロスポイント型ＦｅＲＡＭを構成している。
【００２８】
強誘電体キャパシタＣは、図２に示すように、半導体基板（図示せず）上に形成された層間絶縁層１の上面に、下部電極層２Ａと、強誘電体層２Ｂと、上部電極補助層２Ｃと、上部電極層２Ｄとがこの順で積層されている。
また、行状に形成された上部電極層２Ｄのうち、強誘電体キャパシタ形成領域Ｘ以外の下面には、図２（ａ）に示すように、層間絶縁層１上に第一の絶縁層３Ａと、第二の絶縁層３Ｂとがこの順で積層されてなる絶縁層３が形成されている。一方、列状に形成された下部電極層２Ａのうち、強誘電体キャパシタ形成領域Ｘ以外の上面には、図２（ｂ）に示すように、第一の絶縁層３Ａと、第二の絶縁層３Ｂとがこの順で積層されてなる絶縁層３が形成されている。つまり、強誘電体キャパシタＣを構成する強誘電体層２Ｂ及び上部電極補助層２Ｃは、強誘電体キャパシタ形成領域Ｘのみに形成されている。
【００２９】
次に、本実施形態における半導体装置の製造方法について説明する。
図３〜図８は、本発明における半導体装置の一製造工程を示す断面図である。なお、図３、図５、及び図７は、各製造工程において、図１に示す半導体装置のＡ−Ａ線に沿った断面方向から見た断面で示し、図４、図６、及び図８は、各製造工程において、図１に示す半導体装置のＢ−Ｂ線に沿った断面方向からみた断面で示す。
【００３０】
本実施形態における半導体装置の製造方法は、まず、予めＭＯＳトランジスタが形成された半導体基板の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる層間絶縁層１を厚さ１５００ｎｍとなるように形成しておく。
次いで、図３（ａ）、図４（ａ）に示すように、層間絶縁層１の上面全体に、公知のスパッタ法などを用いて、Ｐｔなどの下部電極層形成用膜２００Ａを厚さ２００ｎｍとなるように成膜した後、この下部電極層形成用膜２００Ａの上面全体に、公知のスパッタ法などを用いて、ＴｉＮ膜やＷ膜などのハードマスク材からなる第一のマスク形成用膜Ｍ１０を厚さ３００ｎｍとなるように成膜する。続いて、公知のフォトリソグラフィ技術及びエッチング技術を用いて、この第一のマスク形成用膜Ｍ１０を加工し、下部電極層２Ａを列状に形成するための第一のパターン（図示せず）を備えた第一のマスクＭ１（下部電極層形成用マスク）を形成する。
【００３１】
次いで、図３（ｂ）、図４（ｂ）に示すように、第一のパターンを備えた第一のマスクＭ１を利用して、下部電極層形成用膜２００Ａのエッチングを行い、層間絶縁層１上に下部電極層２Ａを列状に形成する。
そして、下部電極層２Ａ上に第一のマスクＭ１を残した状態で、層間絶縁層１の上面全体に、公知のスピン塗布法を用いて、レジスト材からなるレジストマスク形成用膜（図示せず）を厚さ８００ｎｍとなるように成膜する。続いて、公知のフォトレジスト技術及びエッチング技術を用いて、このレジストマスク形成用膜を加工し、下部電極層２Ａ上の強誘電体キャパシタ形成領域Ｘを形成するためのキャパシタ領域形成用マスクＲを形成する。
【００３２】
次いで、図３（ｃ）、図４（ｃ）に示すように、キャパシタ領域形成用マスクＲを利用して、第一のマスクＭ１のエッチングを行い、この第一のマスクＭ１に、強誘電体キャパシタ形成領域Ｘを形成するための第二のパターン（図示せず）をさらに形成する。その後、公知の技術を用いて、キャパシタ領域形成用マスクＲを除去する。
【００３３】
次いで、図３（ｄ）、図４（ｄ）に示すように、第一及び第二のパターンが形成された第一のマスクＭ１を利用して、下部電極層２Ａのエッチングを行い、強誘電体キャパシタ形成領域Ｘ以外の下部電極層２Ａを、強誘電体キャパシタ形成領域Ｘの下部電極層２Ａの膜厚よりも薄く形成する。
次いで、図５（ａ）、図６（ａ）に示すように、列状に、且つ、強誘電体キャパシタ形成領域Ｘの膜厚が強誘電体キャパシタ形成領域Ｘ以外の膜厚よりも厚い下部電極層２Ａが形成された層間絶縁層１の上面全体に、シリコン酸化膜などからなる第一の絶縁層３Ａを厚さ１０００ｎｍとなるように形成する。
【００３４】
次いで、図５（ｂ）、図６（ｂ）に示すように、第一の絶縁層３Ａの上面全体に、公知のＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｃｉｎｇ）法で平坦化処理を行った後、この第一の絶縁層３Ａにおける強誘電体キャパシタ形成領域Ｘに、第一の絶縁層３Ａの上面から第一のマスクＡの上面に至る開口部Ｈ１を形成する。ここで、強誘電体キャパシタ形成領域Ｘを確実に確保するために、この開口部Ｈ１は、強誘電体キャパシタ形成領域Ｘの寸法よりも大きく形成することが好ましい。
【００３５】
次いで、図５（ｃ）、図６（ｃ）に示すように、公知のウェットエッチング技術を用いて、第一の絶縁層３Ａは残すように、下部電極層２Ａの上面に形成された第一のマスクＭ１を除去する。
次いで、図５（ｄ）、図６（ｄ）に示すように、第一のマスクＭ１が除去された後の第一の絶縁層３Ａの上面全体に、公知のエッチバック又はウェットエッチングを行い、第一の絶縁層３Ａに形成された開口部Ｈ１の角を丸める。
【００３６】
ここで、開口部Ｈ１の角を丸めるための手段として、例えば、エッチバックを、Ａｒなどの不活性ガスの組成比が多いガスを用い、且つ、ガス圧を高めに設定して等方性ドライエッチングにより行う方法などが挙げられる。
次いで、図７（ａ）、図８（ａ）に示すように、下部電極層２Ａの上面が露出した第一の絶縁層３Ａの上面全体に、公知のスパッタ法もしくはスピン塗布法を用いて、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）やＰＺＴ（Ｐｂ（Ｚｒ_ＸＴｉ_１−Ｘ）Ｏ_３）などの強誘電体層形成用膜２００Ｂと、Ｐｔなどの上部電極補助層形成用膜２００Ｃとを各２００ｎｍの厚みとなるようにこの順で成膜する。そして、上部電極補助層形成用膜２００Ｃのさらに上面全体に、公知のＣＶＤ法を用いて、ＴｉＮ膜やＷ膜などのハードマスク材からなる第二のマスク形成用膜（図示せず）を厚さ３００ｎｍとなるように成膜する。続いて、公知のフォトリソグラフィ技術及びエッチング技術を用いて、この第二のマスク形成用膜を加工し、強誘電体層２Ｂ及び上部電極補助層２Ｃを強誘電体キャパシタ形成領域Ｘのみに形成するための第二のマスク（強誘電体層及び上部電極補助層形成用マスク）Ｍ２を形成する。
【００３７】
次いで、図７（ｂ）、図８（ｂ）に示すように、第二のマスクＭ２を利用して、強誘電体層形成用膜２００Ｂ及び上部電極補助層形成用膜２００Ｃのエッチングを行い、強誘電体キャパシタ形成領域Ｘとなる下部電極層２Ａ上に、強誘電体層２Ｂ及び上部電極補助層２Ｃをこの順で形成する。
そして、上部電極補助層２Ｃの上面に第二のマスクＭ２を残した状態で、層間絶縁層１の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる第二の絶縁層３Ｂを厚さ１０００ｎｍとなるように形成する。
【００３８】
次いで、図７（ｃ）、図８（ｃ）に示すように、第二の絶縁層３Ｂの上面全体に、公知のＣＭＰ法で平坦化処理を行った後、この第二の絶縁層３Ｂにおける強誘電体キャパシタ形成領域Ｘに、第二の絶縁層３Ｂの上面から第二のマスクＭ２の上面に至る開口部Ｈ２を形成する。ここで、強誘電体キャパシタ形成領域Ｘを確実に確保するために、この開口部Ｈ２は、強誘電体キャパシタ形成領域Ｘの寸法よりも大きく形成することが好ましい。
【００３９】
次いで、図７（ｄ）、図８（ｄ）に示すように、公知の技術を用いて、第二の絶縁層３Ｂは残すように、上部電極補助層２Ｃの上面に形成された第二のマスクＭ２を除去する。
次いで、図７（ｅ）、図８（ｅ）に示すように、第二のマスクＭ２が除去された後の第二の絶縁層３Ｂの上面全体に、公知のエッチバック又はウェットエッチングを行い、上述した開口部Ｈ１の時と同様に、第二の絶縁層３Ｂに形成された開口部Ｈ２の角を丸める。
【００４０】
そして、上部電極補助層２Ｃの上面が露出した第二の絶縁層３Ｂの上面全体に、公知のスパッタ法を用いて、Ｐｔからなる上部電極層形成用膜２００Ｄを厚さ２００ｎｍとなるように形成する。
次いで、公知のフォトリソグラフィ技術及びエッチングを用いて、図２（ｂ）に示すように、上部電極層２Ｄを、強誘電体キャパシタ形成領域Ｘを含む上部電極層形成領域に行状に複数形成する。
【００４１】
ここで、上部電極層２Ｄと下部電極層２Ａとが格子状に配列され、各交差部のみで上部電極補助層２Ｃと上部電極層２Ｄとが接続されるため、この各交差部の強誘電体キャパシタ形成領域Ｘに複数の強誘電体キャパシタＣを完成させる。
そして、上部電極層２Ｄ及び下部電極層２Ａと、ＭＯＳトランジスタとをそれぞれ接続して周辺回路を形成し、クロスポイント型ＦｅＲＡＭとして機能する半導体装置を完成させる。このクロスポイント型ＦｅＲＡＭは、周辺回路を介して上部電極層２Ｄ及び下部電極層２Ａをそれぞれ選択することで、その交差部に配置された強誘電体キャパシタＣの書き込み／読み出しを行うことができる。
【００４２】
このように、本実施形態における半導体装置の製造方法によれば、強誘電体キャパシタ形成領域Ｘ以外の下部電極層２Ａの膜厚を、強誘電体キャパシタ形成領域Ｘの下部電極層２Ａの膜厚よりも薄く形成するようにしたことによって、強誘電体キャパシタ形成領域Ｘの下部電極層２Ａが突出した形状となる。よって、強誘電体キャパシタ形成領域Ｘとなる下部電極層２Ａの上面のみに強誘電体層２Ｂを形成することができるため、半導体装置の動作速度及び消費電力を改善することが可能となる。
【００４３】
また、本実施形態における半導体装置の製造方法によれば、下部電極層２Ａの形状加工を一層のみで行った後、強誘電体層２Ｂ及び上部電極補助層２Ｃの形状加工を行うようにしたことによって、強誘電体キャパシタＣの加工精度を向上させるため、強誘電体キャパシタＣの微細化及びＳ／Ｎ比（信号対雑音比：Ｓｉｇｎａｌｔｏｎｏｉｓｅｒａｔｉｏ）を改善することが可能となる。
【００４４】
同様に、本実施形態における半導体装置の製造方法によれば、下部電極層２Ａの形状加工を一層のみで行った後、強誘電体層２Ｂ及び上部電極補助層２Ｃの形状加工を行うようにしたことによって、三層を一括して形状加工する従来の方法で懸念されていた下部電極層２Ａ形成材料の再付着に起因する問題が解決される。すなわち、上下電極層間の電気的ショートを抑制することができるため、半導体装置の製品性能を向上させることが可能となる。また、強誘電体キャパシタＣを上部電極補助層２Ｃの上面から下部電極層２Ａの下面に向かって垂直形状に形成し、上部電極補助層２Ｃと下部電極層２Ａとの面積を略同一寸法にすることができるため、強誘電体キャパシタＣの有効面積を増加させることが可能となる。
【００４５】
さらに、本実施形態における半導体装置の製造方法によれば、下部電極層２Ａの形状加工に利用した第一のマスクＭ１を利用して、第一の絶縁層３Ａ上面に下部電極層２Ａの上面を露出させるようにしたことによって、下部電極層２Ａへのオーバーエッチングを抑制し、強誘電体キャパシタＣの製品性能を向上させるとともに、下部電極層２Ａの露出（頭出し）に要する作業効率を向上させることができる。
【００４６】
同様に、本実施形態における半導体装置の製造方法によれば、強誘電体層２Ｂ及び上部電極補助層２Ｃの形状加工に利用した第二のマスクＭ２を利用して、第二の絶縁層３Ｂ上面に、上部電極補助層２Ｃの上面を露出させるようにしたことによって、上部電極補助層２Ｃへのオーバーエッチングを抑制し、強誘電体キャパシタＣの製品性能を向上させるとともに、上部電極補助層２Ｃの露出（頭出し）に要する作業効率を向上させることが可能となる。
【００４７】
さらに、本実施形態における半導体装置の製造方法によれば、第一の絶縁層３Ａ及び第二の絶縁層３Ｂにそれぞれ形成した開口部Ｈ１、Ｈ２を、強誘電体キャパシタ形成領域Ｘよりも大きな寸法で形成するようにしたことによって、第一のマスクＭ１及び第二のマスクＭ２直下の強誘電体キャパシタ形成領域Ｘを確実に露出させることができるため、強誘電体キャパシタＣの有効面積を確実に確保することが可能となる。
【００４８】
さらに、本実施形態における半導体装置の製造方法において、第一及び第二のパターンを備えた第一のマスクＭ１が除去された後の第一の絶縁層３Ａ上に、エッチバック又はエッチングを行う工程をさらに備えることによって、第一の絶縁層３Ａに形成される開口部Ｈ１の角がとれるため、下部電極層２Ａが露出した第一の絶縁層３Ａの上面全体に形成される強誘電体層形成用膜２００Ｂの被覆性（カバレッジ）を良好にすることが可能となる。よって、下部電極層２Ａと強誘電体層２Ｂとの接続を確実に行うことができるため、半導体装置の製品性能を向上させることが可能となる。
【００４９】
同様に、本発明における半導体装置の製造方法において、第二のマスクＭ２が除去された後の第二の絶縁層３Ｂ上に、エッチバック又はエッチングを行う工程をさらに備えることによって、第二の絶縁層３Ｂに形成される開口部Ｈ２の角がとれるため、上部電極補助層２Ｃが露出した第二の絶縁層３Ｂの上面全体に液性される上部電極層形成用膜２００Ｄの被覆性（カバレッジ）を良好にすることが可能となる。よって、上部電極補助層２Ｃと上部電極層２Ｄとの接続を確実に行うことができるため、半導体装置の製品性能を向上させることが可能となる。
【００５０】
さらに、本実施形態における半導体装置の製造方法において、第一のマスクＭ１や第二のマスクＭ２をハードマスク材で構成することによって、第一のマスクＭ１の第一の絶縁層３Ａ上面への露出や、第二のマスクＭ２の第二の絶縁層３Ｂ上面への露出を、容易且つ確実に行うことが可能となる。よって、半導体装置の製造に要する作業効率をより向上させることが可能となる。
【００５１】
なお、本実施形態においては、強誘電体キャパシタＣにＭＯＳトランジスタが接続される場合について説明したが、強誘電体キャパシタＣに接続可能な半導体素子であればこれに限らず適宜変更することができる。具体的には、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどその他のＭＩＳ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタなどが挙げられる。
【００５２】
また、本実施形態においては、下部電極層２Ａを第一の絶縁層３Ａ上面に露出させる工程に第一のマスクＭ１を利用するとともに、上部電極補助層２Ｃを第二の絶縁層３Ｂ上面に露出させる工程で第二のマスクＭ２を利用するようにしたが、どちらか一方の工程で本発明を適用するようにしても構わない。
さらに、本実施形態においては、第一及び第二のパターンを備えた第一のマスクＭ１を第一の絶縁層３Ａ上面に露出させる工程を、第一の絶縁層３Ａに開口部Ｈ１を形成した後、全面エッチバックを施すことで行うようにしたが、強誘電体キャパシタ形成領域Ｘの第一のマスクＭ１を確実に露出可能であればこれに限らない。例えば、第一の絶縁層３Ａの上面に平坦化処理を行った後、さらに、ＣＭＰ法或いはエッチバックを行うことで実現するようにしてもよい。
【００５３】
同様に、本実施形態においては、第二のマスクＭ２を第二の絶縁層３Ｂ上面に露出させる工程を、第二の絶縁層３Ｂに開口部Ｈ２を形成した後、全面エッチバックを施すことで行うようにしたが、強誘電体キャパシタ形成領域Ｘの第二のマスクＭ２を確実に露出可能であればこれに限らない。例えば、第二の絶縁層３Ｂの上面に平坦化処理を行った後、さらに、ＣＭＰ法或いはエッチバックを行うことで実現するようにしてもよい。
【図面の簡単な説明】
【図１】本実施形態における半導体装置の一構成例を示す平面図である。
【図２】図１の半導体装置を示し、（ａ）は図１のＡ−Ａ線に沿った断面図、（ｂ）は図１のＢ−Ｂ線に沿った断面図である。
【図３】本実施形態における半導体装置の一製造工程を示す断面図である。
【図４】本実施形態における半導体装置の一製造工程を示す断面図である。
【図５】本実施形態における半導体装置の一製造工程を示す断面図である。
【図６】本実施形態における半導体装置の一製造工程を示す断面図である。
【図７】本実施形態における半導体装置の一製造工程を示す断面図である。
【図８】本実施形態における半導体装置の一製造工程を示す断面図である。
【図９】従来の半導体装置の一製造工程を示す断面図である。
【符号の説明】１、１０…層間絶縁層。２Ａ、２０Ａ…下部電極層。２Ｂ、２０Ｂ…強誘電体層。２Ｃ、２０Ｃ…上部電極補助層。２Ｄ、２０Ｄ…上部電極層。３、３０…絶縁層。３Ａ…第一の絶縁層。３Ｂ…第二の絶縁層。２００Ａ…下部電極層形成用膜。２００Ｂ…強誘電体層形成用膜。２００Ｃ…上部電極補助層形成用膜。２００Ｄ…上部電極形成用膜。Ｃ…強誘電体キャパシタ。Ｈ１…第一の開口部。Ｈ２…第二の開口部。Ｍ１…第一のマスク。Ｍ２…第二のマスク。Ｍ１０…第一のマスク用形成膜。Ｍ２０…第二のマスク用形成膜。Ｒ…キャパシタ領域形成マスク。Ｘ…強誘電体キャパシタ形成領域。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having a ferroelectric capacitor and a semiconductor device.
[0002]
[Prior art]
In recent years, as a semiconductor device having a ferroelectric capacitor, a cross-point type FeRAM in which a plurality of ferroelectric capacitors are arranged at intersections of upper electrode layers arranged in rows and lower electrode layers arranged in columns. (For example, see Non-Patent Document 1).
[0003]
FIG. 9 is a cross-sectional view showing one manufacturing process of a conventional semiconductor device. FIG. 9 is a cross-sectional view of the upper electrode layers arranged in a row along the longitudinal direction.
First, as shown in FIG. 9A, a known method of manufacturing a cross-point type FeRAM is a known CVD (Chemical Vapor Deposition) method on the entire upper surface of a semiconductor substrate (not shown) on which MOS transistors and the like are formed. Is used to form the interlayer insulating layer 10.
[0004]
Next, a lower electrode layer forming film, a ferroelectric layer forming film, and an upper electrode auxiliary layer forming film (all not shown) are formed on the upper surface of the interlayer insulating layer 10 by a known sputtering method. After the films are formed in this order, using a known photolithography technique and etching technique, a capacitor-forming laminated body including the lower electrode layer 20A, the ferroelectric layer 20B, and the upper electrode auxiliary layer 20C is formed into a lower electrode layer. A plurality is formed in a row in the formation region.
[0005]
Next, the insulating layer 30 is formed on the entire upper surface of the interlayer insulating layer 10 in which the capacitor forming laminate is formed in the lower electrode layer forming region by using a known CVD method.
Next, as shown in FIG. 9B, the entire upper surface of the insulating layer 30 is etched back to expose the upper surface of the upper electrode auxiliary layer 20C of the capacitor forming laminate.
Next, a film (not shown) for forming an upper electrode layer is formed on the entire upper surface of the insulating layer 30 from which the upper surface of the upper electrode auxiliary layer 20C is exposed by using a known sputtering method. As shown in FIG. 9C, a plurality of upper electrode layers 20D are formed in rows in the upper electrode formation region by using an etching technique. Here, the upper electrode auxiliary layer 20C and the upper electrode layer 20D are connected to each other only at the intersections of the upper electrode layer 20D and the lower electrode layer 20A arranged in a lattice pattern. A plurality of ferroelectric capacitors C can be formed.
[0006]
[Non-patent document 1]
T. Hayashi et. al, "A Novel Stack Capacitor Cell for High Density FeRAM Compatible with CMOS Logic", IEDM (International Electron Devices Meeting), Session 21, 2002.
[0007]
[Problems to be solved by the invention]
However, in the above-described cross-point type FeRAM manufacturing method, the upper electrode auxiliary layer forming film, the ferroelectric layer forming film, and the lower electrode layer forming film are collectively etched. There is a problem that it is difficult to vertically process the cross section and the working efficiency required for the etching process is not good.
[0008]
Further, when the lower electrode layer forming film is etched, Pt, which is the material for forming the lower electrode layer, may re-attach to the etched cross section and cause an electrical short between the upper and lower electrode layers of the ferroelectric capacitor C. It is necessary to form the capacitor-forming laminate so as to have a tapered cross section that spreads from the upper surface of the layer 20C toward the lower surface of the lower electrode layer. Therefore, the area of the upper electrode auxiliary 20C is smaller than the area of the lower electrode layer 20A. As a result, the ferroelectric capacitor C formed only in the stacked region of the upper electrode auxiliary layer 20C and the lower electrode layer 20A is formed. There was a problem that the effective area was also reduced.
[0009]
Further, in the above-described method of manufacturing the cross-point type FeRAM, since the upper electrode auxiliary layer 20C is exposed by etching back the entire upper surface of the insulating layer 30, the thickness of the insulating layer 30 and the etch back rate Is nonuniform, the amount of etching in the same wafer or in the same chip is different, which causes a problem of deteriorating product performance.
[0010]
Further, depending on the thickness of the insulating layer 30 and the etch back rate, the upper electrode auxiliary layer 20C may be over-etched (excessively etched). For this reason, it is necessary to limit the etch-back conditions, and there is a problem that the work efficiency required for the etch-back is not good.
Further, in the above-described method of manufacturing the cross-point type FeRAM, since the three-layer batch processing is performed, the lower electrode layer 20A and the ferroelectric layer 20B are formed with substantially the same dimensions. The lower electrode layer 20A and the ferroelectric layer 20B are in contact even in regions other than the C formation region. For this reason, there is still room for improvement in the operation speed and power consumption of the ferroelectric capacitor C.
[0011]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a method of manufacturing a semiconductor device and a semiconductor device capable of increasing a capacitor area of a cross-point type FeRAM and improving product performance and work efficiency. It is an issue.
[0012]
[Means for Solving the Problems]
In order to solve such a problem, a method of manufacturing a semiconductor device according to the present invention includes a method of disposing a ferroelectric capacitor at an intersection of a lower electrode layer extending in one direction and an upper electrode layer extending in another direction. Forming a lower electrode layer forming film on a semiconductor substrate and forming the lower electrode layer extending in the one direction on the lower electrode layer forming film. Forming a lower electrode layer forming mask having a first pattern for processing, and processing the lower electrode layer forming film using the lower electrode layer forming mask having the first pattern. Forming the lower electrode layer extending in the one direction, and forming a lower electrode layer forming mask provided with the first pattern on the lower electrode layer by forming a ferroelectric capacitor region in the lower electrode layer. Further shape the second pattern And using a lower electrode layer forming mask having the first and second patterns to reduce the thickness of the lower electrode layer other than the capacitor region to the lower electrode of the ferroelectric capacitor region. Forming a thinner layer than the layer thickness, and leaving a lower electrode layer forming mask having the first and second patterns on the semiconductor substrate on which the lower electrode layer is formed. Forming an insulating layer, exposing an upper surface of a lower electrode layer forming mask having the first and second patterns on an upper surface of the first insulating layer, Removing the exposed lower electrode layer forming mask provided with the first and second patterns, and the lower electrode layer forming mask provided with the first and second patterns. On the first insulating layer after being removed And it is characterized by comprising a step of forming a ferroelectric layer forming film and an upper electrode auxiliary layer forming film in this order, the.
[0013]
In the method of manufacturing a semiconductor device according to the present invention, a step of forming a ferroelectric layer and a mask for forming an upper electrode auxiliary layer on the film for forming an upper electrode auxiliary layer; The ferroelectric layer forming film and the upper electrode auxiliary layer forming film are processed using an auxiliary layer forming mask, and a ferroelectric layer and a ferroelectric capacitor region are formed in the ferroelectric capacitor region on the lower electrode layer. Forming an upper electrode auxiliary layer in this order; and forming the upper electrode auxiliary layer on the semiconductor substrate on which the ferroelectric layer and the upper electrode auxiliary layer are formed while leaving the ferroelectric layer and the upper electrode auxiliary layer forming mask. Forming a second insulating layer, exposing the upper surface of the ferroelectric layer and the upper electrode auxiliary layer forming mask on the upper surface of the second insulating layer, So that the exposed ferroelectric layer Removing the upper electrode auxiliary layer forming mask and forming the upper electrode layer forming film on the second insulating layer after removing the ferroelectric layer and the upper electrode layer forming mask. And processing the upper electrode layer forming film to form the upper electrode layer extending in the other direction on the second insulating layer including the ferroelectric capacitor region. It is characterized by having.
[0014]
Further, in the method for manufacturing a semiconductor device according to the present invention, an etch-back or etching is performed on the first insulating layer after the lower electrode layer forming mask having the first and second patterns is removed. The method further comprises the step of performing.
Further, in the method for manufacturing a semiconductor device according to the present invention, a step of performing etch-back or etching on the second insulating layer after removing the ferroelectric layer and the upper electrode auxiliary layer forming mask is further included. It is characterized by having.
[0015]
In the method of manufacturing a semiconductor device according to the present invention, the material for forming the lower electrode layer forming mask is not particularly limited, but it is necessary to form the lower electrode layer using a material that is durable even when embedded in the insulating layer. Specifically, a hard mask material (for example, a ceramic such as a silicon oxide film or a silicon nitride film, or a metal film such as TiN or W) formed of a material having a different reactivity from both the resist material and the insulating layer forming material. Etc.).
[0016]
Further, in the method for manufacturing a semiconductor device according to the present invention, the material for forming the ferroelectric layer and the mask for forming the upper electrode auxiliary layer is not particularly limited, but it is necessary to form the ferroelectric layer and the upper electrode auxiliary layer with a material that is durable even when embedded in the insulating layer. . Specifically, a hard mask material (for example, a ceramic such as a silicon oxide film or a silicon nitride film, or a metal film such as TiN or W) formed of a material having a different reactivity from both the resist material and the insulating layer forming material. Etc.).
[0017]
The semiconductor device according to the present invention is a semiconductor device in which a ferroelectric capacitor is arranged at an intersection of a lower electrode layer extending in one direction and an upper electrode layer extending in another direction, wherein the lower electrode layer Is characterized in that a ferroelectric layer is formed only in the ferroelectric capacitor region.
The hard mask material in the present invention is not particularly limited as long as it is made of a material having different reactivity from both the resist material and the insulating layer forming material. For example, a silicon oxide (silica) film, Ceramics that can be etched with a chlorofluorocarbon-based gas, such as a silicon nitride film, may be used.
[0018]
That is, according to the method of manufacturing a semiconductor device according to the present invention, the thickness of the lower electrode layer other than the ferroelectric capacitor region is formed to be smaller than the thickness of the lower electrode layer in the ferroelectric capacitor region. Thereby, the lower electrode layer in the ferroelectric capacitor region has a protruding shape. Therefore, since the ferroelectric layer can be formed only on the upper surface of the lower electrode layer that is to be the ferroelectric capacitor region, the operation speed and power consumption of the semiconductor device can be improved.
[0019]
Further, according to the method of manufacturing a semiconductor device of the present invention, the shape processing of the lower electrode layer is performed only by one layer, and then the shape processing of the ferroelectric layer and the upper electrode auxiliary layer is performed. The processing accuracy of the dielectric capacitor can be improved, and the miniaturization of the ferroelectric capacitor and the S / N ratio (signal to noise ratio: Signal to noise ratio) can be improved.
[0020]
Similarly, according to the method for manufacturing a semiconductor device according to the present invention, after the shape processing of the lower electrode layer is performed by only one layer, the shape processing of the ferroelectric layer and the upper electrode auxiliary layer is performed. The problem caused by the reattachment of the material for forming the lower electrode layer, which has been concerned in the conventional method of processing the shape of the three layers at a time, is solved. That is, since an electrical short between the upper and lower electrode layers can be suppressed, the product performance of the semiconductor device can be improved. Further, since the ferroelectric capacitor is formed in a vertical shape from the upper surface of the upper electrode auxiliary layer toward the lower surface of the lower electrode layer, the area of the upper electrode auxiliary layer and the area of the lower electrode layer can be made substantially the same. It is possible to increase the effective area of the ferroelectric capacitor.
[0021]
Further, according to the method of manufacturing a semiconductor device according to the present invention, the upper surface of the lower electrode layer is exposed on the upper surface of the first insulating layer by using the lower electrode layer forming mask for performing the shape processing of the lower electrode layer. By doing so, over-etching of the lower electrode layer can be suppressed, the product performance of the ferroelectric capacitor can be improved, and work efficiency required for exposing (searching out) the lower electrode layer can be improved.
[0022]
Similarly, according to the method of manufacturing a semiconductor device according to the present invention, the second ferroelectric layer and the upper electrode auxiliary layer forming mask are formed using the ferroelectric layer and the upper electrode auxiliary layer forming mask. By exposing the upper electrode auxiliary layer to the upper surface of the insulating layer, over-etching of the upper electrode auxiliary layer is suppressed, the product performance of the ferroelectric capacitor is improved, and the upper electrode auxiliary layer is exposed. It is possible to improve the work efficiency required for (cueing).
[0023]
Further, in the method for manufacturing a semiconductor device according to the present invention, a step of performing etch-back or etching on the first insulating layer after the lower electrode layer forming mask having the first and second patterns is removed. Since the corners of the openings formed in the first insulating layer are removed by removing the lower electrode layer forming mask, the lower electrode layer is formed over the entire upper surface of the exposed first insulating layer. It is possible to improve the coverage of the formed ferroelectric layer forming film. Therefore, the connection between the lower electrode layer and the ferroelectric layer can be reliably performed, so that the product performance of the semiconductor device can be improved.
[0024]
Similarly, the method for manufacturing a semiconductor device according to the present invention further includes a step of performing etch-back or etching on the second insulating layer after the ferroelectric layer and the upper electrode auxiliary layer forming mask have been removed. By removing the ferroelectric layer and the mask for forming the upper electrode auxiliary layer, the corner of the opening formed in the second insulating layer can be removed, so that the upper electrode auxiliary layer is exposed to the second insulating layer. It is possible to improve the coverage of the upper electrode layer forming film formed on the entire upper surface. Therefore, since the connection between the upper electrode auxiliary layer and the upper electrode layer can be reliably performed, the product performance of the semiconductor device can be improved.
[0025]
According to the semiconductor device of the present invention, the operation speed and power consumption of the semiconductor device are improved by forming the ferroelectric layer only on the upper surface of the lower electrode layer where the ferroelectric capacitor is formed. Will be able to
[0026]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a plan view showing a configuration example of a semiconductor device according to the present invention. 2A and 2B show the semiconductor device shown in FIG. 1, wherein FIG. 2A is a cross-sectional view taken along line AA of FIG. 1, and FIG. 2B is a cross-sectional view taken along line BB of FIG.
[0027]
As shown in FIG. 1, the semiconductor device according to the present embodiment is provided on a semiconductor substrate (not shown) at each intersection of a lower electrode layer 2A formed in columns and an upper electrode layer 2D formed in rows. A cross-point type FeRAM including a plurality of ferroelectric capacitors C arranged and a MOS transistor (not shown) connected to a part of the ferroelectric capacitor C is configured.
[0028]
As shown in FIG. 2, the ferroelectric capacitor C includes a lower electrode layer 2A, a ferroelectric layer 2B, and an upper electrode auxiliary layer formed on an upper surface of an interlayer insulating layer 1 formed on a semiconductor substrate (not shown). The layer 2C and the upper electrode layer 2D are stacked in this order.
Further, in the upper electrode layer 2D formed in a row, the lower surface other than the ferroelectric capacitor forming region X has a first insulating layer 3A on the interlayer insulating layer 1 as shown in FIG. , A second insulating layer 3B in this order. On the other hand, among the lower electrode layers 2A formed in a row, on the upper surface other than the ferroelectric capacitor forming region X, as shown in FIG. The insulating layer 3 is formed by laminating the layer 3B in this order. That is, the ferroelectric layer 2B and the upper electrode auxiliary layer 2C constituting the ferroelectric capacitor C are formed only in the ferroelectric capacitor formation region X.
[0029]
Next, a method for manufacturing the semiconductor device according to the present embodiment will be described.
3 to 8 are sectional views showing one manufacturing process of the semiconductor device according to the present invention. 3, 5, and 7 are cross-sectional views of the semiconductor device illustrated in FIG. 1 as viewed from a cross-sectional direction along the line AA in each manufacturing process, and FIGS. 4, 6, and 8 are illustrated. In each of the manufacturing steps, a cross-sectional view of the semiconductor device shown in FIG. 1 taken along the line BB is shown.
[0030]
In the method of manufacturing a semiconductor device according to the present embodiment, first, an interlayer insulating layer 1 made of a silicon oxide film or the like is formed to a thickness of 1500 nm over the entire upper surface of a semiconductor substrate on which a MOS transistor is formed in advance using a known CVD method. It is formed so that it becomes.
Next, as shown in FIGS. 3A and 4A, a lower electrode layer forming film 200A of Pt or the like having a thickness of 200 nm is formed on the entire upper surface of the interlayer insulating layer 1 by a known sputtering method or the like. Then, a first mask forming film made of a hard mask material such as a TiN film or a W film is formed on the entire upper surface of the lower electrode layer forming film 200A by a known sputtering method or the like. M10 is formed to a thickness of 300 nm. Subsequently, using a known photolithography technique and etching technique, the first mask forming film M10 is processed to form a first pattern (not shown) for forming the lower electrode layer 2A in a row. The provided first mask M1 (mask for forming a lower electrode layer) is formed.
[0031]
Next, as shown in FIG. 3B and FIG. 4B, the lower electrode layer forming film 200A is etched using a first mask M1 having a first pattern to form an interlayer insulating layer. The lower electrode layer 2A is formed on the first electrode 1 in a row.
Then, with the first mask M1 left on the lower electrode layer 2A, a resist mask forming film (not shown) made of a resist material is formed on the entire upper surface of the interlayer insulating layer 1 by using a known spin coating method. ) Is formed to a thickness of 800 nm. Subsequently, using a known photoresist technique and etching technique, the resist mask forming film is processed to form a capacitor region forming mask R for forming the ferroelectric capacitor forming region X on the lower electrode layer 2A. Form.
[0032]
Next, as shown in FIGS. 3C and 4C, the first mask M1 is etched using the capacitor region forming mask R, and the first mask M1 is provided with a ferroelectric substance. A second pattern (not shown) for forming the capacitor formation region X is further formed. After that, the mask R for forming the capacitor region is removed by using a known technique.
[0033]
Next, as shown in FIGS. 3D and 4D, the lower electrode layer 2A is etched using the first mask M1 on which the first and second patterns have been formed, and the ferroelectric The lower electrode layer 2A other than the body capacitor formation region X is formed to be thinner than the thickness of the lower electrode layer 2A in the ferroelectric capacitor formation region X.
Next, as shown in FIGS. 5A and 6A, the lower portion where the thickness of the ferroelectric capacitor formation region X is thicker than the thickness of the portion other than the ferroelectric capacitor formation region X is arranged in a row. A first insulating layer 3A made of a silicon oxide film or the like is formed to a thickness of 1000 nm on the entire upper surface of the interlayer insulating layer 1 on which the electrode layer 2A is formed.
[0034]
Next, as shown in FIGS. 5B and 6B, the entire upper surface of the first insulating layer 3A is planarized by a known CMP (Chemical Mechanical Polishing) method. An opening H1 from the upper surface of the first insulating layer 3A to the upper surface of the first mask A is formed in the ferroelectric capacitor forming region X in the insulating layer 3A. Here, in order to ensure the ferroelectric capacitor formation region X, it is preferable that the opening H1 be formed larger than the size of the ferroelectric capacitor formation region X.
[0035]
Next, as shown in FIGS. 5C and 6C, the first insulating layer 3A is left using a known wet etching technique so that the first insulating layer 3A is formed on the upper surface of the lower electrode layer 2A. Is removed.
Next, as shown in FIGS. 5D and 6D, a known etchback or wet etching is performed on the entire upper surface of the first insulating layer 3A after the first mask M1 is removed, The corner of the opening H1 formed in the first insulating layer 3A is rounded.
[0036]
Here, as means for rounding the corners of the opening H1, for example, an etch-back is performed by using a gas having a high composition ratio of an inert gas such as Ar and setting the gas pressure to a high value to obtain an isotropic dry state. Examples include a method of performing etching.
Next, as shown in FIGS. 7A and 8A, the entire upper surface of the first insulating layer 3A from which the upper surface of the lower electrode layer 2A is exposed, using a known sputtering method or spin coating method. SBT (SrBi ₂ Ta ₂ O ₉ ) Or PZT (Pb (Zr _X Ti _1-X ) O ₃ ) And an upper electrode auxiliary layer forming film 200C such as Pt are formed in this order so as to have a thickness of 200 nm. Then, a second mask forming film (not shown) made of a hard mask material such as a TiN film or a W film is formed on the entire upper surface of the upper electrode auxiliary layer forming film 200C by a known CVD method. The film is formed to have a thickness of 300 nm. Subsequently, using a known photolithography technique and etching technique, the second mask forming film is processed to form the ferroelectric layer 2B and the upper electrode auxiliary layer 2C only in the ferroelectric capacitor forming area X. (A mask for forming a ferroelectric layer and an upper electrode auxiliary layer) M2 is formed.
[0037]
Next, as shown in FIGS. 7B and 8B, the ferroelectric layer forming film 200B and the upper electrode auxiliary layer forming film 200C are etched using the second mask M2. A ferroelectric layer 2B and an upper electrode auxiliary layer 2C are formed in this order on the lower electrode layer 2A to be the ferroelectric capacitor forming region X.
Then, with the second mask M2 left on the upper surface of the upper electrode auxiliary layer 2C, a second insulating layer 3B made of a silicon oxide film or the like is formed on the entire upper surface of the interlayer insulating layer 1 by using a known CVD method. Is formed to a thickness of 1000 nm.
[0038]
Next, as shown in FIGS. 7C and 8C, the entire upper surface of the second insulating layer 3B is flattened by a known CMP method, and then the second insulating layer 3B is flattened. An opening H2 extending from the upper surface of the second insulating layer 3B to the upper surface of the second mask M2 is formed in the ferroelectric capacitor forming region X. Here, in order to ensure the ferroelectric capacitor formation region X, it is preferable that the opening H2 be formed larger than the size of the ferroelectric capacitor formation region X.
[0039]
Next, as shown in FIG. 7D and FIG. 8D, the second insulating layer 3B is left on the upper surface of the upper electrode auxiliary layer 2C using a known technique so that the second insulating layer 3B is left. The mask M2 is removed.
Next, as shown in FIGS. 7E and 8E, a known etchback or wet etching is performed on the entire upper surface of the second insulating layer 3B after the second mask M2 is removed, As in the case of the opening H1, the corner of the opening H2 formed in the second insulating layer 3B is rounded.
[0040]
Then, on the entire upper surface of the second insulating layer 3B where the upper surface of the upper electrode auxiliary layer 2C is exposed, an upper electrode layer forming film 200D made of Pt is formed to a thickness of 200 nm using a known sputtering method. I do.
Next, as shown in FIG. 2B, a plurality of upper electrode layers 2D are formed in rows in the upper electrode layer forming region including the ferroelectric capacitor forming region X by using a known photolithography technique and etching.
[0041]
Here, since the upper electrode layer 2D and the lower electrode layer 2A are arranged in a lattice pattern and the upper electrode auxiliary layer 2C and the upper electrode layer 2D are connected only at each intersection, the ferroelectric substance at each intersection is provided. A plurality of ferroelectric capacitors C are completed in the capacitor formation region X.
Then, the upper electrode layer 2D and the lower electrode layer 2A are connected to the MOS transistor to form a peripheral circuit, thereby completing a semiconductor device functioning as a cross-point type FeRAM. In this cross-point type FeRAM, by selecting the upper electrode layer 2D and the lower electrode layer 2A via the peripheral circuit, writing / reading of the ferroelectric capacitor C arranged at the intersection can be performed.
[0042]
As described above, according to the semiconductor device manufacturing method of the present embodiment, the thickness of the lower electrode layer 2A other than the ferroelectric capacitor formation region X is changed to the thickness of the lower electrode layer 2A of the ferroelectric capacitor formation region X. The lower electrode layer 2A in the ferroelectric capacitor forming region X has a shape that protrudes by making it thinner. Therefore, since the ferroelectric layer 2B can be formed only on the upper surface of the lower electrode layer 2A to be the ferroelectric capacitor formation region X, the operation speed and power consumption of the semiconductor device can be improved.
[0043]
Further, according to the method for manufacturing a semiconductor device of the present embodiment, after the shape processing of the lower electrode layer 2A is performed by only one layer, the shape processing of the ferroelectric layer 2B and the upper electrode auxiliary layer 2C is performed. Accordingly, in order to improve the processing accuracy of the ferroelectric capacitor C, it is possible to reduce the size of the ferroelectric capacitor C and improve the S / N ratio (Signal to noise ratio: Signal to noise ratio).
[0044]
Similarly, according to the method for manufacturing a semiconductor device of the present embodiment, after the shape processing of the lower electrode layer 2A is performed by only one layer, the shape processing of the ferroelectric layer 2B and the upper electrode auxiliary layer 2C is performed. This solves the problem caused by the re-adhesion of the material for forming the lower electrode layer 2A, which has been concerned in the conventional method of processing the three layers at a time. That is, since an electrical short between the upper and lower electrode layers can be suppressed, the product performance of the semiconductor device can be improved. Further, the ferroelectric capacitor C is formed in a vertical shape from the upper surface of the upper electrode auxiliary layer 2C to the lower surface of the lower electrode layer 2A, and the area of the upper electrode auxiliary layer 2C and the area of the lower electrode layer 2A are made substantially the same. Therefore, the effective area of the ferroelectric capacitor C can be increased.
[0045]
Further, according to the method of manufacturing the semiconductor device in the present embodiment, the upper surface of the lower electrode layer 2A is formed on the upper surface of the first insulating layer 3A by using the first mask M1 used for the shape processing of the lower electrode layer 2A. By exposing the lower electrode layer 2A, overetching of the lower electrode layer 2A is suppressed, the product performance of the ferroelectric capacitor C is improved, and the work efficiency required for exposing (searching out) the lower electrode layer 2A is improved. be able to.
[0046]
Similarly, according to the method for manufacturing a semiconductor device in the present embodiment, the upper surface of the second insulating layer 3B is formed using the second mask M2 used for processing the shape of the ferroelectric layer 2B and the upper electrode auxiliary layer 2C. In addition, since the upper surface of the upper electrode auxiliary layer 2C is exposed, overetching of the upper electrode auxiliary layer 2C is suppressed, the product performance of the ferroelectric capacitor C is improved, and the upper electrode auxiliary layer 2C is It is possible to improve the work efficiency required for exposure (searching out).
[0047]
Further, according to the method for manufacturing a semiconductor device in the present embodiment, the openings H1 and H2 formed in the first insulating layer 3A and the second insulating layer 3B are each made to have a size larger than the ferroelectric capacitor forming region X. Since the ferroelectric capacitor forming region X immediately below the first mask M1 and the second mask M2 can be reliably exposed, the effective area of the ferroelectric capacitor C can be reliably reduced. It is possible to secure.
[0048]
Further, in the method for manufacturing a semiconductor device according to the present embodiment, a step of performing etchback or etching on the first insulating layer 3A after the first mask M1 having the first and second patterns is removed. Is provided, the corner of the opening H1 formed in the first insulating layer 3A can be rounded, so that the ferroelectric layer formation is formed on the entire upper surface of the first insulating layer 3A where the lower electrode layer 2A is exposed. It is possible to improve the coverage of the film 200B. Therefore, since the connection between the lower electrode layer 2A and the ferroelectric layer 2B can be reliably performed, the product performance of the semiconductor device can be improved.
[0049]
Similarly, the method for manufacturing a semiconductor device according to the present invention further includes a step of performing etch-back or etching on the second insulating layer 3B after the second mask M2 has been removed, thereby providing a second insulating layer. Since the corner of the opening H2 formed in the layer 3B is rounded, the upper electrode layer forming film 200D that is liquid-based over the entire upper surface of the second insulating layer 3B where the upper electrode auxiliary layer 2C is exposed (coverage). Can be improved. Therefore, since the connection between the upper electrode auxiliary layer 2C and the upper electrode layer 2D can be reliably performed, the product performance of the semiconductor device can be improved.
[0050]
Furthermore, in the method of manufacturing a semiconductor device according to the present embodiment, the first mask M1 and the second mask M2 are formed of a hard mask material, so that the first mask M1 is exposed to the upper surface of the first insulating layer 3A. In addition, it is possible to easily and surely expose the second mask M2 to the upper surface of the second insulating layer 3B. Therefore, it is possible to further improve the work efficiency required for manufacturing the semiconductor device.
[0051]
In the present embodiment, the case where the MOS transistor is connected to the ferroelectric capacitor C has been described. However, the present invention is not limited to this, and can be appropriately changed as long as the semiconductor element can be connected to the ferroelectric capacitor C. . Specifically, other MIS (Metal Insulator Semiconductor) transistors such as a MONOS (Metal-Oxide-Nitride-Oxide-Semiconductor) transistor and the like can be given.
[0052]
In the present embodiment, the first mask M1 is used in the step of exposing the lower electrode layer 2A on the upper surface of the first insulating layer 3A, and the upper electrode auxiliary layer 2C is exposed on the upper surface of the second insulating layer 3B. Although the second mask M <b> 2 is used in the step of performing, the present invention may be applied in one of the steps.
Further, in the present embodiment, the step of exposing the first mask M1 having the first and second patterns on the upper surface of the first insulating layer 3A is performed by forming the opening H1 in the first insulating layer 3A. Thereafter, the entire surface is etched back, but the present invention is not limited to this as long as the first mask M1 in the ferroelectric capacitor forming region X can be reliably exposed. For example, after the planarization process is performed on the upper surface of the first insulating layer 3A, it may be realized by further performing the CMP method or the etch back.
[0053]
Similarly, in the present embodiment, the step of exposing the second mask M2 to the upper surface of the second insulating layer 3B is performed by forming an opening H2 in the second insulating layer 3B and then performing etch back on the entire surface. However, the present invention is not limited to this as long as the second mask M2 in the ferroelectric capacitor forming region X can be reliably exposed. For example, after the flattening process is performed on the upper surface of the second insulating layer 3B, it may be realized by further performing the CMP method or the etch back.
[Brief description of the drawings]
FIG. 1 is a plan view illustrating a configuration example of a semiconductor device according to an embodiment.
FIGS. 2A and 2B show the semiconductor device of FIG. 1, in which FIG. 2A is a cross-sectional view taken along line AA of FIG. 1, and FIG. 2B is a cross-sectional view taken along line BB of FIG.
FIG. 3 is a cross-sectional view showing one manufacturing step of the semiconductor device in the embodiment.
FIG. 4 is a cross-sectional view showing one manufacturing step of the semiconductor device in the embodiment.
FIG. 5 is a cross-sectional view showing one manufacturing step of the semiconductor device in the embodiment.
FIG. 6 is a cross-sectional view showing one manufacturing step of the semiconductor device in the embodiment.
FIG. 7 is a cross-sectional view showing one manufacturing step of the semiconductor device in the embodiment.
FIG. 8 is a cross-sectional view showing one manufacturing step of the semiconductor device according to the embodiment.
FIG. 9 is a cross-sectional view showing one manufacturing step of a conventional semiconductor device.
[Description of Signs] 1, 10 ... Interlayer insulating layers. 2A, 20A: Lower electrode layer. 2B, 20B: Ferroelectric layer. 2C, 20C: Upper electrode auxiliary layer. 2D, 20D: Upper electrode layer. 3, 30 ... an insulating layer. 3A: First insulating layer. 3B: Second insulating layer. 200A: film for forming the lower electrode layer. 200B: A film for forming a ferroelectric layer. 200C: film for forming an upper electrode auxiliary layer. 200D: film for forming the upper electrode. C: Ferroelectric capacitor. H1: first opening. H2: second opening. M1: First mask. M2: Second mask. M10: First mask forming film. M20: second mask forming film. R: mask for forming a capacitor region. X: ferroelectric capacitor formation region

Claims

In a method of manufacturing a semiconductor device, a ferroelectric capacitor is arranged at an intersection of a lower electrode layer extending in one direction and an upper electrode layer extending in another direction.
Forming a lower electrode layer forming film on the semiconductor substrate;
Forming a lower electrode layer forming mask including a first pattern for forming the lower electrode layer extending in the one direction on the lower electrode layer forming film;
Using the lower electrode layer forming mask provided with the first pattern, processing the lower electrode layer forming film, forming the lower electrode layer extending in the one direction,
A step of further forming a second pattern for forming a ferroelectric capacitor region in the lower electrode layer on the lower electrode layer forming mask having the first pattern;
Using the lower electrode layer forming mask having the first and second patterns, the thickness of the lower electrode layer other than the ferroelectric capacitor region is reduced by using the lower electrode layer of the ferroelectric capacitor region. Forming a thinner than the film thickness of
Forming a first insulating layer on the semiconductor substrate on which the lower electrode layer is formed, while leaving a lower electrode layer forming mask having the first and second patterns,
Exposing an upper surface of a lower electrode layer forming mask having the first and second patterns to an upper surface of the first insulating layer,
Removing the lower electrode layer forming mask having the exposed first and second patterns so that the first insulating layer remains,
A ferroelectric layer forming film and an upper electrode auxiliary layer forming film are formed in this order on the first insulating layer after the lower electrode layer forming mask having the first and second patterns is removed. A film forming step;
A method for manufacturing a semiconductor device, comprising:

Forming a ferroelectric layer and an upper electrode auxiliary layer forming mask on the upper electrode auxiliary layer forming film;
The ferroelectric layer forming film and the upper electrode auxiliary layer forming film are processed using the ferroelectric layer and the upper electrode auxiliary layer forming mask, and the ferroelectric capacitor on the lower electrode layer is processed. Forming a ferroelectric layer and an upper electrode auxiliary layer in this order in the region;
Forming a second insulating layer on the semiconductor substrate on which the ferroelectric layer and the upper electrode auxiliary layer are formed while leaving the ferroelectric layer and the upper electrode auxiliary layer forming mask,
Exposing an upper surface of the ferroelectric layer and the upper electrode auxiliary layer forming mask to an upper surface of the second insulating layer;
Removing the exposed ferroelectric layer and upper electrode auxiliary layer forming mask so that the second insulating layer remains,
Forming an upper electrode layer forming film on the second insulating layer after the ferroelectric layer and the upper electrode layer forming mask are removed,
Processing the upper electrode layer forming film, forming the upper electrode layer extending in the other direction on the second insulating layer including the ferroelectric capacitor region;
A method for manufacturing a semiconductor device, comprising:

2. The method according to claim 1, further comprising the step of performing etch-back or etching on the first insulating layer after the lower electrode layer forming mask having the first and second patterns is removed. 13. The method for manufacturing a semiconductor device according to item 5.

4. The method according to claim 2, further comprising performing a step of performing etch-back or etching on the second insulating layer after removing the ferroelectric layer and the upper electrode auxiliary layer forming mask. 5. Manufacturing method of a semiconductor device.

A semiconductor device comprising a ferroelectric capacitor disposed at an intersection of a lower electrode layer extending in one direction and an upper electrode layer extending in another direction,
A semiconductor device, wherein a ferroelectric layer is formed only in a ferroelectric capacitor region of the lower electrode layer.