【０００１】
【発明の属する技術分野】
本発明は横型トランジスタおよび直流交流変換装置に関し、より具体的には電力のスイッチング素子に用いられる横型トランジスタおよびそれを用いた直流交流変換装置に関するものである。
【０００２】
【従来の技術】
トランジスタを直流交流変換装置のインバータ等のスイッチング素子に用いる場合、図５に示すように逆並列ダイオードまたは還流ダイオードが用いられる。このスイッチング素子１１０では、逆並列ダイオード１１０ｂは、電圧の位相と異なる位相をもつ電流を流すために、スイッチング素子本体１１０ａがオフになると導通可能になり、スイッチング素子本体がオンになると逆方向にバイアスされる。
【０００３】
従来、上記逆並列ダイオードは、トランジスタの半導体素子を実装基板に実装する際に半導体素子とは別の素子として実装基板に組み込まれていた。しかし、逆並列ダイオードを別の素子として実装基板に配置した場合、装置の小型化の阻害要因となる。このため、トランジスタに内在するｐｎ接合をダイオードとして用いる構成のスイッチング装置が形成された。しかし、トランジスタに内在するｐｎ接合をダイオードに用いる場合、大電力のスイッチングに用いる半導体として知られるＳｉＣなどを用いた場合、バンドギャップが大きいので、ダイオードにおける電圧降下が大きく、したがって電力損失が大きくなってしまう。
【０００４】
そこで、電圧降下を１Ｖ程度以下のできる逆並列ダイオードとしてドリフト層にショットキーダイオードを配置した縦型電界効果トランジスタが提案された（特許文献１参照）。この電界効果トランジスタでは、半導体と金属との組合せにより電圧降下を１Ｖ程度以下に抑え、しかも半導体層中のドリフト層に接して金属層を形成するだけなので簡単に逆並列ダイオードを形成することができる。
【０００５】
【特許文献１】
特開２００２−２９９６２５号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、横型トランジスタを大電力のスイッチング素子に用いる場合、低抵抗を確保するために幅広の配線を用いる。このため、逆並列ダイオードをショットキーダイオードとしてドリフト層に設けても、スイッチング素子の小型化にはそれほど寄与することはできない。
【０００７】
本発明は、スイッチング素子の小型化に寄与しうる電力用の安価な横型電界効果トランジスタおよび直流交流変換装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の横型トランジスタは、半導体基板に形成された半導体層を有し、ともにその半導体層に形成されたソースとドレインとの間を電流がその半導体層に沿うように流れる横型トランジスタである。この横型トランジスタは、横型トランジスタの電極の上に位置し、その電極と導通する配線と、配線の下において、半導体層とその上に位置する金属膜とで形成された縦型ショットキーダイオードとを備える。
【０００９】
この構成によれば、逆並列ダイオードがソース配線またはドレイン配線の下に縦型ダイオードとして形成される。ソース配線やドレイン配線などの配線は、横型トランジスタではもともと面積占有率が高く、またパワートランジスタの場合大電流が流れるので、その配線幅は広くとられる。このため、大きな半導体の空きスペースがあり、上記の逆並列ダイオードはその空きスペースに形成されることになる。この結果、新たに占有面積をとることなく並列ダイオードを形成することができるので、装置を小型化することが可能となる。
【００１０】
また、上記横型トランジスタは何でもよく、たとえば、絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ： Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、接合型電界効果トランジスタ（ＪＦＥＴ： Ｊｏｉｎｔ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、静電誘導トランジスタ（ＳＩＴ： Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。また、上記横型トランジスタの構成部分にソースおよびドレインの用語を用いたが、ｐｎ接合が２箇所に設けられるトランジスタであれば、ソースはエミッタまたはカソードと言い換えてもよく、またドレインはコレクタまたはアノードと言い換えてもよい。すなわち、上記横型トランジスタは、ソースおよびドレインによって呼ばれる部分を有するトランジスタに限定されず、上記エミッタ、カソードおよびコレクタ、アノードで呼ばれる部分を有するトランジスタも含む。
【００１１】
上記の横型トランジスタのソース領域およびドレイン領域と異なる導電型の不純物層が、そのソース領域およびドレイン領域を含む領域を取り囲んでおり、ショットキーダイオードは不純物層が取り囲む領域の外側に位置してもよい。
【００１２】
ｐ型領域１３とｐ＋型領域３ａとによりチャネル厚は決定される。また、ｐ層の電位を決定するためにソース１と同電位となっている。この構成によりＪＦＥＴを動作させ、かつ横型トランジスタの漏れ電流を抑制することができる。
【００１３】
上記の横型トランジスタのソースおよびドレインのうちのいずれか一方を挟むように、他方が２つ設けられ、ショットキーダイオードは、他方の２つの配線の下にそれぞれ設けられる構成にしてもよい。
【００１４】
この構成により、より徹底した小型化を実現することができる。
上記の横型トランジスタは所定の間隔をあけて並列配置されたソース配線およびドレイン配線を含み、平面的に見て、ソース領域はソース配線からドレイン配線に向って突き出る櫛の歯状に、またドレイン領域はドレイン配線からソース配線に向って突き出て、ソース領域の櫛の歯の間に相互に挿入し合う櫛の歯状に形成され、ショットキーダイオードは、ソース配線およびドレイン配線のいずれかの下に位置するように構成してもよい。
【００１５】
この構成により、空きスペースに逆並列ダイオードを配置して、大電流用のスイッチング素子を高密度に配置することができる。
【００１６】
上記のソース領域およびドレイン領域は、２つの櫛の歯が相互に挿入し合うように形成され、ソース配線およびドレイン配線はそれぞれ櫛の根元として前記ソース領域およびドレイン領域が連続し、平面的に見て、ソース配線およびドレイン配線のうちのいずれか一方はソース領域およびドレイン領域と重ならないように配置されて、その下にショットキーダイオードが形成され、他方はソース領域およびドレイン領域と重なるように配置される構成としてもよい。
【００１７】
この構成により、縦型ショットキーダイオードが配置されないほうの配線を、櫛の歯が相互に挿入し合う部分の上に立体的に配置することができる。この結果、より進んだ小型化を実現することが可能となる。
【００１８】
上記のソース配線およびドレイン配線のいずれの幅も、ソース領域とドレイン領域との間隙よりも広くすることができる。
【００１９】
このため、ソース配線およびドレイン配線は大電流を流しても大きな発熱を生じないようにできる。
【００２０】
上記の半導体基板および半導体層がシリコンよりもバンドギャップが大きい半導体から形成されていてもよい。半導体をワイドギャップ半導体とすることにより、耐圧性能に優れたトランジスタを形成することができた。
【００２１】
上記のいずれかの横型トランジスタをスイッチング素子として組み込んだ直流交流変換装置は、小型化でき、また安価に製造することができる。
【００２２】
【発明の実施の形態】
次に図面を用いて本発明の実施の形態について説明する。
【００２３】
（実施の形態１）
図１は、本発明の実施の形態１における横型接合型電界効果トランジスタ（ＪＦＥＴ）を示す断面図である。半導体は、ＳｉＣにより形成されている。この横型ＪＦＥＴ１０は、横型ＪＦＥＴ本体１０ａと、縦型ショットキーダイオード１０ｂとから構成されている。横型ＪＦＥＴ本体１０ａには、ドレイン配線２と、ソース配線１とが設けられている。ドレイン配線２は、プラグ配線２ｃおよびドレイン電極２ｂを介在させて、ｎ＋型ドレイン領域２ａと電気的に接続されている。また、ソース配線１は、ソース電極１ｂを介在させて、ｎ＋型ソース領域１ａと電気的に接続されている。
【００２４】
ソースとドレインとの間には、ゲート配線３ｃが配置され、ゲート電極３ｂを介在させてｐ＋型ゲート領域３ａと電気的に接続されている。
【００２５】
図２は、横型ＪＦＥＴの各配線１，２、ならびにソース領域１ａ、ドレイン領域２ａおよびゲート領域３ａの一例を示す平面図である。この横型ＪＦＥＴ本体１０ａは大電力用のパワートランジスタであるため、ソース配線１およびドレイン配線２は大電流を流しても大きな発熱を生じないように、幅広く形成されている。このソース配線およびドレイン配線の幅ＷｓおよびＷＤは、たとえば、ソース領域とドレイン領域との間の間隙ｄよりも広く形成されている。図２に示す横型ＪＦＥＴでは、ソース配線１からソース領域１ａが櫛の歯状に突き出し、またドレイン配線２からもドレイン領域２ａが櫛の歯状に突き出し、両者が相互に挿入し合っている。ゲート領域３ａも同様であり、ゲート領域３ａは、ソース領域１ａとドレイン領域２ａとの間に挿入されている。
【００２６】
ソース領域１ａおよびドレイン領域２ａを含む領域を取り囲むようにｐ型包囲層１３が、ｎ−型ＳｉＣ層１２，１２ａの中に埋め込まれている。ｐ型包囲層１３とｐ＋型領域３ａとによりチャネル厚は決定され、また、ｐ層の電位を決定するためにソース１と同電位となっている。このｐ型包囲層１３によりＪＦＥＴを動作させ、かつ横型トランジスタの漏れ電流を抑制することができる。また、横型ＪＦＥＴ本体がオフ状態のときに、縦型ショットキーダイオード１０ｂから電流が、ｎ−型ＳｉＣ層１２を経て、横型ＪＦＥＴ本体に混入するのを防止することができる。
【００２７】
ソース配線１の下に、このソース配線１と接して縦型ショットキーダイオード１０ｂを構成する金属膜５が、ｎ−型ＳｉＣ層１２の上に形成されている。ショットキーダイオード１０ｂは、金属膜５とｎ−型ＳｉＣ層１２との界面に形成される。
【００２８】
上記の横型トランジスタ本体１０ａは接合型であり、オン状態ではｎ＋型ドレイン領域２ａから空乏層で遮断されていないｐ＋型ゲート領域３ａの下を通ってソース領域１ａに電流が流れる。また、オフ状態にするには、ｐ＋型ゲート領域３ａとｎ−型ＳｉＣ層１２ａとのｐｎ接合に逆バイアス電圧を印加して、空乏層をｎ−型ＳｉＣ層１２ａに張り出し、ｐ型包囲層１３に届かせて、ｎ−型ＳｉＣ層を遮断する。
【００２９】
横型ＪＦＥＴ本体１０ａがオフ状態のとき、縦型ショットキーダイオード１０ｂは順バイアスがかかる。このため、電流が、ソース配線１から金属膜５を経て、ｎ−型ＳｉＣ層１２からｎ＋型ＳｉＣ基板１１へと流れ、導電層１４から取り出される。
【００３０】
大電流用横型トランジスタは、従来、大電流を流すためにソース配線１またはドレイン配線２は幅広く形成され、その下方は空きスペースのままとされて、逆並列ダイオードは実装基板にトランジスタ本体とは別に設けられていた。しかし、上記のように、ソース配線の下に縦型にショットキーダイオードとして内蔵させることにより、実装基板に別素子として設ける必要がない。このため、スイッチング素子として用いられる横型ＪＦＥＴを小型化することができる。
【００３１】
また、ショトキーダイオード１０ｂは、ｎ−型ＳｉＣ層の上に、Ｍｏ、ＡｌまたはＣｕなどの金属膜を形成すればよいので、非常に簡単に逆並列ダイオードを形成することができる。順バイアス印加時の電圧降下は、１Ｖ程度以下にできるので、ｐｎ接合を用いる場合の電圧降下３Ｖ程度に比べて、電力損失を低下させることができる。
【００３２】
（実施の形態２）
図３は、本発明の実施の形態２における横型ＪＦＥＴを示す平面図である。この横型ＪＦＥＴの特徴は、ソース配線１およびドレイン配線２のうち、縦型ショットキーダイオード１０ｂを配置していない方の配線、図３の場合はドレイン配線２を、立体的に配置した点に特徴がある。すなわち、ドレイン配線２は、櫛の歯状のソース領域１ａ等の上に立体的に配置されている。図３では、ドレイン配線２は想像線（２点鎖線）で示されている。ドレイン配線２とドレイン領域２ａとは電気的に導通されていることは言うまでもない。
【００３３】
上記の構成によれば、ソース配線１の下に縦型ショットキーダイオード１０ｂが配置され、ドレイン配線２は、平面的に見てソース領域１ａ等の部分に重なるように配置される。このため、２つの幅広の配線１，２の下に空きスペースとなることがなく、スペースを有効利用できるので、図２の横型トランジスタに比べて、横型トランジスタをさらに小型化することが可能となる。
【００３４】
（実施の形態３）
図４は、本発明の実施の形態３における横型ＪＦＥＴを示す図である。図４を参照して、図１の横型ＪＦＥＴとの相違は、２つのソースおよび２つのゲートが、１つのドレインを挟むように、両側に配置されている点にある。ｐ型包囲層１３は、中心に位置する１つのドレイン領域２ａ、その両側に位置する２つのゲート領域、およびその外側に位置するソース領域１ａのそれぞれを、すべて含む領域を取り囲んでいる。
【００３５】
この横型ＪＦＥＴ１０は、図１に示した横型ＪＦＥＴを片側半分とし、その横型ＪＦＥＴのドレインを通る鏡面に鏡面対象な横型ＪＦＥＴとを他方の片側半分とするものから構成されている。このため、動作等は図１で説明した内容がそのまま適用される。
【００３６】
図４に示す構成にすれば、図１に示す横型ＪＦＥＴを所定のピッチで配列したものに比べて、その配列された横型ＪＦＥＴの隣り合うものの間の隙間を設ける必要がない。このため、より一層小型化を推進させることができる。
上記の実施の形態では、接合型電界効果トランジスタのみを説明したが、本発明における横型トランジスタは接合型電界効果トランジスタに限定されないことは上述したとおりである。
【００３７】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００３８】
【発明の効果】
本発明の横型トランジスタおよび直流交流変換装置を用いることにより、小型化した安価な装置によりスイッチングを行なうことが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における横型ＪＦＥＴを示す図である。
【図２】本発明の実施の形態１における横型ＪＦＥＴの平面図である。
【図３】本発明の実施の形態２における横型ＪＦＥＴの平面図である。
【図４】本発明の実施の形態３における横型ＪＦＥＴを示す図である。
【図５】トランジスタを用いたスイッチング素子におけるトランジスタに対する逆並列ダイオードの配置を示す図である。
【符号の説明】
１ ソース配線、１ａ ｎ＋型ソース領域、１ｂ ソース電極、２ ドレイン配線、２ａ ドレイン領域、２ｂ ドレイン電極、２ｃ プラグ配線、３ａ ｐ＋型ゲート領域、５ ショットキーダイオード金属膜、６ 絶縁膜、１０ 横型ＪＦＥＴ、１０ａ 横型ＪＦＥＴ本体、１０ｂ 縦型ショットキーダイオード、１１ ｎ＋型ＳｉＣ基板、１２，１２ａ ｎ−型ＳｉＣ層、１３ ｐ型包囲層、１４ 導電層。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a lateral transistor and a DC / AC converter, and more specifically, to a lateral transistor used as a power switching element and a DC / AC converter using the same.
[0002]
[Prior art]
When a transistor is used for a switching element such as an inverter of a DC / AC converter, an antiparallel diode or a freewheeling diode is used as shown in FIG. In this switching element 110, the antiparallel diode 110b allows conduction when the switching element main body 110a is turned off, and reverse bias when the switching element main body is turned on, because a current having a phase different from the voltage phase flows. Is done.
[0003]
Conventionally, the antiparallel diode has been incorporated into a mounting board as a separate element from the semiconductor element when the transistor semiconductor element is mounted on the mounting board. However, if the anti-parallel diode is arranged on the mounting board as another element, it becomes a hindrance to downsizing the device. For this reason, a switching device having a configuration in which a pn junction existing in a transistor is used as a diode is formed. However, when a pn junction included in a transistor is used for a diode, when SiC or the like, which is known as a semiconductor used for high-power switching, is used, a band gap is large, so that a voltage drop in the diode is large, and power loss is large. Would.
[0004]
Therefore, a vertical field-effect transistor in which a Schottky diode is disposed in a drift layer as an anti-parallel diode capable of reducing the voltage drop to about 1 V or less has been proposed (see Patent Document 1). In this field-effect transistor, the voltage drop is suppressed to about 1 V or less by a combination of a semiconductor and a metal, and an anti-parallel diode can be easily formed because only a metal layer is formed in contact with a drift layer in a semiconductor layer. .
[0005]
[Patent Document 1]
JP 2002-299625 A
[Problems to be solved by the invention]
However, when a lateral transistor is used for a high-power switching element, a wide wiring is used to ensure low resistance. For this reason, even if the anti-parallel diode is provided as a Schottky diode in the drift layer, it cannot contribute much to downsizing of the switching element.
[0007]
An object of the present invention is to provide an inexpensive lateral field-effect transistor for power and a DC / AC converter that can contribute to downsizing of a switching element.
[0008]
[Means for Solving the Problems]
The lateral transistor of the present invention is a lateral transistor having a semiconductor layer formed on a semiconductor substrate, and a current flowing between a source and a drain formed on the semiconductor layer along the semiconductor layer. This lateral transistor is composed of a wiring which is located on an electrode of the lateral transistor and is electrically connected to the electrode, and a vertical Schottky diode formed by a semiconductor layer and a metal film located thereon under the wiring. Prepare.
[0009]
According to this configuration, the anti-parallel diode is formed as a vertical diode below the source wiring or the drain wiring. Wirings such as a source wiring and a drain wiring originally have a high area occupancy rate in a lateral transistor, and a large current flows in a power transistor. Therefore, the wiring width is wide. For this reason, there is a large empty space for the semiconductor, and the antiparallel diode is formed in the empty space. As a result, a parallel diode can be formed without newly taking up an occupied area, so that the device can be downsized.
[0010]
The lateral transistor may be anything, for example, an insulated gate field effect transistor (MISFET), a junction field effect transistor (JFET: Joint Field Effect Transistor), and a junction type field effect transistor (JFET). Transistor). Although the terms of the source and the drain are used for the components of the lateral transistor, if the transistor has two pn junctions, the source may be called an emitter or a cathode, and the drain may be called a collector or an anode. It may be paraphrased. That is, the lateral transistor is not limited to a transistor having a portion called a source and a drain, but includes a transistor having a portion called an emitter, a cathode, a collector, and an anode.
[0011]
An impurity layer of a conductivity type different from the source region and the drain region of the lateral transistor surrounds a region including the source region and the drain region, and the Schottky diode may be located outside a region surrounded by the impurity layer. .
[0012]
The channel thickness is determined by p-type region 13 and p + -type region 3a. Further, the potential is the same as that of the source 1 for determining the potential of the p-layer. With this configuration, the JFET can be operated, and the leakage current of the lateral transistor can be suppressed.
[0013]
The other two transistors may be provided so as to sandwich one of the source and the drain of the lateral transistor, and the Schottky diode may be provided below the other two wirings.
[0014]
With this configuration, more thorough miniaturization can be realized.
The above-mentioned lateral transistor includes a source wiring and a drain wiring arranged in parallel at a predetermined interval, and when viewed in plan, the source region has a comb-like shape projecting from the source wiring toward the drain wiring. Project from the drain wiring toward the source wiring, are formed in a comb-teeth shape to be inserted between the teeth of the comb in the source region, and the Schottky diode is provided under either the source wiring or the drain wiring. You may comprise so that it may be located.
[0015]
According to this configuration, the antiparallel diode is disposed in the empty space, and the switching elements for a large current can be disposed at a high density.
[0016]
The source region and the drain region are formed so that the teeth of two combs are inserted into each other, and the source wiring and the drain wiring are connected to each other at the base of the comb, and the source region and the drain region are continuous. One of the source wiring and the drain wiring is arranged so as not to overlap with the source and drain regions, a Schottky diode is formed thereunder, and the other is arranged so as to overlap with the source and drain regions. May be adopted.
[0017]
With this configuration, the wiring on which the vertical Schottky diode is not arranged can be three-dimensionally arranged on the portion where the teeth of the comb are inserted into each other. As a result, more advanced miniaturization can be realized.
[0018]
The width of each of the source wiring and the drain wiring can be made larger than the gap between the source region and the drain region.
[0019]
For this reason, it is possible to prevent the source wiring and the drain wiring from generating a large amount of heat even when a large current flows.
[0020]
The semiconductor substrate and the semiconductor layer may be formed of a semiconductor having a band gap larger than that of silicon. By using a wide-gap semiconductor as a semiconductor, a transistor with excellent withstand voltage performance could be formed.
[0021]
A DC / AC converter incorporating any of the above-mentioned lateral transistors as a switching element can be reduced in size and manufactured at low cost.
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings.
[0023]
(Embodiment 1)
FIG. 1 is a sectional view showing a lateral junction field effect transistor (JFET) according to the first embodiment of the present invention. The semiconductor is formed of SiC. The horizontal JFET 10 includes a horizontal JFET body 10a and a vertical Schottky diode 10b. The horizontal JFET body 10a is provided with a drain wiring 2 and a source wiring 1. Drain wiring 2 is electrically connected to n + type drain region 2a with plug wiring 2c and drain electrode 2b interposed. The source line 1 is electrically connected to the n + -type source region 1a via the source electrode 1b.
[0024]
A gate wiring 3c is arranged between the source and the drain, and is electrically connected to the p + type gate region 3a via the gate electrode 3b.
[0025]
FIG. 2 is a plan view showing an example of each of the wirings 1 and 2 of the lateral JFET, and a source region 1a, a drain region 2a and a gate region 3a. Since the lateral JFET body 10a is a power transistor for high power, the source wiring 1 and the drain wiring 2 are formed widely so as not to generate large heat even when a large current flows. The widths Ws and WD of the source wiring and the drain wiring are formed wider than the gap d between the source region and the drain region, for example. In the lateral JFET shown in FIG. 2, the source region 1a protrudes from the source wiring 1 like a comb, and the drain region 2a also protrudes from the drain wiring 2 like a comb, and they are inserted into each other. The same applies to the gate region 3a, and the gate region 3a is inserted between the source region 1a and the drain region 2a.
[0026]
A p-type surrounding layer 13 is embedded in n − -type SiC layers 12 and 12a so as to surround a region including source region 1a and drain region 2a. The channel thickness is determined by the p-type surrounding layer 13 and the p + -type region 3a, and is the same as the source 1 in order to determine the potential of the p-layer. With this p-type surrounding layer 13, the JFET can be operated and the leakage current of the lateral transistor can be suppressed. Further, when the horizontal JFET body is in the off state, the current from the vertical Schottky diode 10b can be prevented from entering the horizontal JFET body via the n − -type SiC layer 12.
[0027]
Below the source wiring 1, a metal film 5 which is in contact with the source wiring 1 and constitutes the vertical Schottky diode 10b is formed on the n − -type SiC layer 12. Schottky diode 10 b is formed at the interface between metal film 5 and n − type SiC layer 12.
[0028]
The above-mentioned lateral transistor body 10a is a junction type, and in the on state, a current flows from the n + type drain region 2a to the source region 1a under the p + type gate region 3a not interrupted by the depletion layer. In order to turn off the p-type surrounding region, a reverse bias voltage is applied to the pn junction between the p + -type gate region 3a and the n − -type SiC layer 12a to extend the depletion layer to the n − -type SiC layer 12a. 13 to block the n-type SiC layer.
[0029]
When the horizontal JFET body 10a is off, the vertical Schottky diode 10b is forward biased. For this reason, a current flows from the source wiring 1 through the metal film 5, from the n − type SiC layer 12 to the n + type SiC substrate 11, and is extracted from the conductive layer 14.
[0030]
Conventionally, in a lateral transistor for large current, the source wiring 1 or the drain wiring 2 is formed to be wide in order to allow a large current to flow. Was provided. However, as described above, since the Schottky diode is vertically embedded below the source wiring, it is not necessary to provide a separate element on the mounting substrate. Therefore, the size of the lateral JFET used as a switching element can be reduced.
[0031]
In addition, since the Schottky diode 10b may be formed by forming a metal film such as Mo, Al, or Cu on the n-type SiC layer, an antiparallel diode can be formed very easily. Since the voltage drop during forward bias application can be reduced to about 1 V or less, power loss can be reduced as compared to a voltage drop of about 3 V when a pn junction is used.
[0032]
(Embodiment 2)
FIG. 3 is a plan view showing a lateral JFET according to the second embodiment of the present invention. The feature of the horizontal JFET is that, of the source wiring 1 and the drain wiring 2, the wiring in which the vertical Schottky diode 10 b is not disposed, and in the case of FIG. 3, the drain wiring 2 is three-dimensionally disposed. There is. That is, the drain wiring 2 is three-dimensionally arranged on the comb-shaped source region 1a or the like. In FIG. 3, the drain wiring 2 is shown by an imaginary line (two-dot chain line). It goes without saying that the drain wiring 2 and the drain region 2a are electrically connected.
[0033]
According to the above configuration, the vertical Schottky diode 10b is disposed below the source wiring 1, and the drain wiring 2 is disposed so as to overlap with the source region 1a and the like when viewed in plan. For this reason, no space is formed below the two wide wirings 1 and 2, and the space can be effectively used. Therefore, the horizontal transistor can be further reduced in size as compared with the horizontal transistor in FIG. .
[0034]
(Embodiment 3)
FIG. 4 is a diagram showing a lateral JFET according to the third embodiment of the present invention. Referring to FIG. 4, the difference from the lateral JFET of FIG. 1 is that two sources and two gates are arranged on both sides so as to sandwich one drain. The p-type surrounding layer 13 surrounds a region including all of one drain region 2a located at the center, two gate regions located on both sides thereof, and a source region 1a located outside thereof.
[0035]
The lateral JFET 10 is configured such that the lateral JFET shown in FIG. 1 is made into one half and the lateral JFET whose mirror surface is mirrored to the mirror surface passing through the drain is made into the other half. For this reason, the contents described in FIG. 1 are directly applied to the operation and the like.
[0036]
With the configuration shown in FIG. 4, there is no need to provide a gap between adjacent ones of the arranged horizontal JFETs as compared with the arrangement of the horizontal JFETs shown in FIG. 1 at a predetermined pitch. Therefore, downsizing can be further promoted.
Although only the junction field-effect transistor has been described in the above embodiment, as described above, the lateral transistor in the present invention is not limited to the junction field-effect transistor.
[0037]
Although the embodiments of the present invention have been described above, the embodiments of the present invention disclosed above are merely examples, and the scope of the present invention is not limited to these embodiments. The scope of the present invention is shown by the description of the claims, and further includes all modifications within the meaning and scope equivalent to the description of the claims.
[0038]
【The invention's effect】
By using the lateral transistor and the DC / AC converter of the present invention, it is possible to perform switching with a small and inexpensive device.
[Brief description of the drawings]
FIG. 1 is a diagram showing a lateral JFET according to a first embodiment of the present invention.
FIG. 2 is a plan view of the lateral JFET according to the first embodiment of the present invention.
FIG. 3 is a plan view of a lateral JFET according to a second embodiment of the present invention.
FIG. 4 is a diagram showing a lateral JFET according to a third embodiment of the present invention.
FIG. 5 is a diagram showing an arrangement of an antiparallel diode with respect to a transistor in a switching element using the transistor.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Source wiring, 1an + type source region, 1b source electrode, 2 drain wiring, 2a drain region, 2b drain electrode, 2c plug wiring, 3a p + type gate region, 5 Schottky diode metal film, 6 insulating film, 10 horizontal JFET 10a horizontal JFET main body, 10b vertical Schottky diode, 11 n + type SiC substrate, 12, 12 an n− type SiC layer, 13 p type surrounding layer, 14 conductive layer.
