JP2004348573A - クロック生成回路およびそれを含むシステム - Google Patents
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Abstract
【課題】クロック信号を受ける回路の規模や特性に応じてクロック信号のデューティ比を柔軟に設定または制御できるクロック生成回路およびそれを含むシステムを提供する。
【解決手段】クロック生成回路１Ａは、基準クロック信号ＣＬＫ０を受けて、周辺回路１０００，２０００，３０００にクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をそれぞれ出力する。クロック生成回路１Ａに含まれるバッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａの各々から出力される出力バッファ信号の少なくとも一つのデューティ比を変化させることによって、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３の少なくとも一つのデューティ比を変化させることができる。
【選択図】 図１
【解決手段】クロック生成回路１Ａは、基準クロック信号ＣＬＫ０を受けて、周辺回路１０００，２０００，３０００にクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をそれぞれ出力する。クロック生成回路１Ａに含まれるバッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａの各々から出力される出力バッファ信号の少なくとも一つのデューティ比を変化させることによって、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３の少なくとも一つのデューティ比を変化させることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、クロック生成回路およびそれを含むシステムに関し、より特定的には、デューティ比を設定または制御できるクロック信号を生成するクロック生成回路およびそれを含むシステムに関する。
【０００２】
【従来の技術】
ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）またはＬＳＩを使用したシステムにおいて、クロック信号は、内部素子、内部モジュール、または外部デバイスとの同期を取るために必要とされる重要な信号である。内部素子、内部モジュール、または外部デバイスは、クロック信号の立上がりエッジまたは立下りエッジに同期して演算や通信を行なう。
【０００３】
クロック信号を生成する従来のクロック生成回路は、クロック信号のデューティ比がたとえば５０％に固定されていた。
【０００４】
そのため、クロック信号を受ける回路の仕事量がＨレベル（論理ハイ）の期間とＬレベル（論理ロー）の期間とで異なる場合、当該回路の動作周波数は仕事量の多い期間に合わせて決定されるため、動作効率が落ちる。また、この場合、クロック信号の周波数が一定以上の時に消費電力が急激に増えるという問題があった。
【０００５】
さらに、クロック信号を受ける回路が複数ある場合には、電流ピークが同時期に起こり、ＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）などによるノイズが増大するという問題があった。
【０００６】
上記の諸問題を解決する手段としては、たとえば、クロック信号のデューティ比を変化させることが考えられる。特許文献１，２には、クロック信号のデューティ比を変化させる手段について記載されている。
【０００７】
特許文献１に記載された従来のクロック生成回路は、位相比較器と、その位相比較器の出力が印加される周波数制御電圧発生部とを備え、容量充放電電流によって任意に周波数のデューティ比を設定することができる。
【０００８】
特許文献２に記載された従来のクロック生成回路は、遅延回路と論理回路とにより入力クロックに対してデューティ比を増加または減少させることができ、遅延時間を変化させることによってそのデューティ比を可変微調整することができる。
【０００９】
【特許文献１】
特開平６−１６４３７９号公報
【００１０】
【特許文献２】
特開昭６２−４２６１３号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、クロック信号のデューティ比を変化させる手段は、特許文献１，２に記載された手段だけには限られない。また、クロック信号のデューティ比は、クロック信号を受ける回路の規模や特性に応じて柔軟に設定できることが望ましい。
【００１２】
それゆえに、この発明の目的は、クロック信号を受ける回路の規模や特性に応じてクロック信号のデューティ比を柔軟に設定または制御できるクロック生成回路およびそれを含むシステムを提供することである。
【００１３】
【課題を解決するための手段】
この発明によるクロック生成回路は、基準クロック信号の入力を受けて、基準クロック信号と同一または逓倍のクロック信号を出力する逓倍回路と、クロック信号をバッファ処理するバッファ処理部とを備える。バッファ処理部は、クロック信号の論理ハイの期間と論理ローの期間とが互いに異なるようにクロック信号をバッファ処理する少なくとも一つのバッファ回路を含む。
【００１４】
この発明によるシステムは、クロック信号を出力するクロック生成回路と、クロック信号のデューティ比を制御信号を用いて制御するクロック制御用回路と、クロック制御用回路を制御する中央処理装置とを備える。クロック生成回路は、基準クロック信号の入力を受けて、基準クロック信号と同一または逓倍のクロック信号を出力する逓倍回路と、クロック信号をバッファ処理するバッファ処理部とを備え、バッファ処理部は、クロック信号のデューティ比を変更することができる少なくとも一つのバッファ回路を含む。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１６】
［実施の形態１］
図１は、この発明の実施の形態１によるクロック生成回路１Ａおよびその周辺回路を示したブロック図である。
【００１７】
図１に示した実施の形態１のクロック生成回路１Ａは、基準クロック信号ＣＬＫ０を受けて、周辺回路１０００，２０００，３０００にクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をそれぞれ出力する。ここで、周辺回路１０００，２０００，３０００としては、たとえば、ランダムロジック回路，演算器回路，レジスタ回路，メモリ回路，アナログ回路のような回路が想定される。
【００１８】
クロック生成回路１Ａは、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路２と、バッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａとを含む。ＰＬＬ回路２は、基準クロック信号ＣＬＫ０を受ける。バッファ回路１０−０Ａは、ＰＬＬ回路２からの出力を受ける。バッファ回路１０−１Ａ，１０−２Ａ，１０−３Ａは、バッファ回路１０−０Ａからの出力を受けて、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をそれぞれ出力する。
【００１９】
実施の形態１のクロック生成回路１Ａは、バッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａから各々出力される出力バッファ信号の少なくとも一つのデューティ比を変化させることによって、クロック生成回路１Ａから出力されるクロック信号のデューティ比を柔軟に変化させる構成となっている。
【００２０】
以下、バッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａの少なくとも一つを構成する実施の形態１のバッファ回路の各具体的な構成例について説明する。
【００２１】
図２は、この発明の実施の形態１によるバッファ回路１０ａの回路構成を示した回路図である。
【００２２】
図２に示した実施の形態１のバッファ回路１０ａは、インバータ１１，１４が２段直列接続された構成となっている。インバータ１１は、入力バッファ信号ＢＩＮを受ける。インバータ１４は、インバータ１１からの出力を受けて、出力バッファ信号ＢＯＵＴを出力する。
【００２３】
インバータ１１は、電源ノードと接地ノードとの間に直列接続されたＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ１３を含む。ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ１３のゲートには入力バッファ信号ＢＩＮが入力される。ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ１３のドレインは、インバータ１４の入力端子に接続される。
【００２４】
図２に示した実施の形態１のバッファ回路１０ａは、ＰチャネルＭＯＳトランジスタ１２の入力信号に対するゲート遅延速度よりもＮチャネルＭＯＳトランジスタ１３の入力信号に対するゲート遅延速度の方が大きい。ゲート遅延速度の大小は、ＭＯＳトランジスタのソース−ドレイン電流の違いに大きく起因する。
【００２５】
図３は、この発明の実施の形態１によるバッファ回路１０ａの回路動作を説明するための動作波形図である。
【００２６】
ＰチャネルＭＯＳトランジスタ１２の入力信号に対するゲート遅延速度よりもＮチャネルＭＯＳトランジスタ１３の入力信号に対するゲート遅延速度の方が大きいため、インバータ１１における入力バッファ信号ＢＩＮの遅延量は、ＬレベルからＨレベルに遷移する時よりもＨレベルからＬレベルに遷移する時の方が大きくなる。
【００２７】
それゆえに、入力バッファ信号ＢＩＮのデューティ比が５０％の場合、出力バッファ信号ＢＯＵＴは、図３に示すように、Ｈレベルの期間ＴＨの方がＬレベルの期間ＴＬよりも長くなる。なお、以下特にことわらない限り、入力バッファ信号ＢＩＮのデューティ比は５０％であるとする。また、以下では、トランジスタの入力信号に対するゲート遅延速度が大きい／小さいことを、トランジスタのドライブ能力が大きい／小さいとも表現する。
【００２８】
なお、実施の形態１のバッファ回路１０ａでは、ＮチャネルＭＯＳトランジスタ１３の入力信号に対するゲート遅延速度の方が大きくなっているが、反対にＰチャネルＭＯＳトランジスタ１２の入力信号に対するゲート遅延速度の方を大きくすることも可能である。この場合、出力バッファ信号ＢＯＵＴはＬレベルの期間が長くなるため、Ｌレベルの期間での演算量が多い回路またはシステムに有効である。
【００２９】
また、実施の形態１のバッファ回路１０ａでは、前段のインバータ１１に含まれるＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ１３の入力信号に対するゲート遅延速度を互いに異なるように変えてあるが、これを後段のインバータ１４に対して適応することも可能である。この場合にも同様の効果が得られる。
【００３０】
上記のように、実施の形態１のバッファ回路１０ａは、ドライブ能力の互いに異なるトランジスタを用いることによって出力バッファ信号のデューティ比を変化させている。そのため、いったん製造されると、出力バッファ信号のデューティ比を変化させることは困難になる。そこで、このような問題を解消することができるバッファ回路を次に説明する。なお、以下では、特にことわらない限り、回路に含まれるトランジスタのドライブ能力はすべて互いに等しいものとする。
【００３１】
図４は、この発明の実施の形態１によるバッファ回路１０ｂの回路構成を示した回路図である。
【００３２】
図４に示した実施の形態１のバッファ回路１０ｂは、インバータ２１，２９が２段直列接続された構成となっている。インバータ２１は、電源ノードと接地ノードとの間に直列接続されたＰチャネルＭＯＳトランジスタ２２およびＮチャネルＭＯＳトランジスタ２３と、ドライブ能力制御回路２４とを含む。
【００３３】
ＰチャネルＭＯＳトランジスタ２２およびＮチャネルＭＯＳトランジスタ２３の両ゲートは、入力バッファ信号ＢＩＮを受ける。インバータ２９は、出力ノードＮｂからの入力を受けて、出力バッファ信号ＢＯＵＴを出力する。
【００３４】
ドライブ能力制御回路２４は、一方の入力が反転されたＯＲゲート２５と、ＡＮＤゲート２６と、電源ノードと接地ノードとの間に直列接続されたＰチャネルＭＯＳトランジスタ２７およびＮチャネルＭＯＳトランジスタ２８とを含む。ＰチャネルＭＯＳトランジスタ２２，２７は、電源ノードと出力ノードＮｂとの間に並列接続される。ＮチャネルＭＯＳトランジスタ２３，２８は、出力ノードＮｂと接地ノードとの間に並列接続される。
【００３５】
ＯＲゲート２５は、入力バッファ信号ＢＩＮおよび反転されたドライブ能力制御信号ＤＲＶＰが入力され、出力がＰチャネルＭＯＳトランジスタ２７のゲートに接続される。ＡＮＤゲート２６は、入力バッファ信号ＢＩＮおよびドライブ能力制御信号ＤＲＶＮが入力され、出力がＮチャネルＭＯＳトランジスタ２８のゲートに接続される。
【００３６】
図５は、この発明の実施の形態１によるバッファ回路１０ｂの回路動作を説明するための動作波形図である。
【００３７】
ドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮが共にＬレベル（時刻ｔ１以前）のとき、ドライブ能力制御回路２４内の論理ゲート２５，ＡＮＤゲート２６はそれぞれＨレベル，Ｌレベルを出力する。その結果、ＰチャネルＭＯＳトランジスタ２７およびＮチャネルＭＯＳトランジスタ２８は、共にオフとなる。
【００３８】
これにより、バッファ回路１０ｂは、時刻ｔ１以前において、インバータ２１においてＰチャネルＭＯＳトランジスタ２２，２７側とＮチャネルＭＯＳトランジスタ２３，２８側とのドライブ能力が互いに等しくなる。したがって、入力バッファ信号ＢＩＮは、図５に示すように、時刻ｔ１以前において、そのまま一定時間遅延したのち出力バッファ信号ＢＯＵＴとして出力される。
【００３９】
ドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮがそれぞれＨレベル，Ｌレベル（時刻ｔ１〜ｔ２）のとき、論理ゲート２５の出力は入力バッファ信号ＢＩＮの変化と連動するのに対し、ＡＮＤゲート２６の出力は常にＬレベルとなる。その結果、入力バッファ信号ＢＩＮがＬレベルのときにはＰチャネルＭＯＳトランジスタ２２，２７が共にオンとなるのに対し、入力バッファ信号ＢＩＮがＨレベルのときにはＮチャネルＭＯＳトランジスタ２３のみがオンとなりＮチャネルＭＯＳトランジスタ２８はオフのままである。
【００４０】
そのため、バッファ回路１０ｂは、時刻ｔ１〜ｔ２において、インバータ２１内のＰチャネルＭＯＳトランジスタ２２，２７側のドライブ能力がＮチャネルＭＯＳトランジスタ２３，２８側のドライブ能力より大きくなる。すなわち、インバータ２１における入力バッファ信号ＢＩＮの遅延量は、ＨレベルからＬレベルに遷移する時よりもＬレベルからＨレベルに遷移する時の方が大きくなる。したがって、出力バッファ信号ＢＯＵＴは、図５に示すように、時刻ｔ１〜ｔ２において、Ｌレベルの期間ＴＬ１の方がＨレベルの期間ＴＨ１より長くなる。
【００４１】
ドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮがそれぞれＬレベル，Ｈレベル（時刻ｔ２以降）のとき、論理ゲート２５の出力は常にＨレベルとなるのに対し、ＡＮＤゲート２６の出力は入力バッファ信号ＢＩＮの変化と連動する。その結果、入力バッファ信号ＢＩＮがＬレベルのときにはＰチャネルＭＯＳトランジスタ２２のみがオンとなりＰチャネルＭＯＳトランジスタ２７はオフのままであるのに対し、入力バッファ信号ＢＩＮがＨレベルのときにはＮチャネルＭＯＳトランジスタ２３，２８が共にオンとなる
そのため、バッファ回路１０ｂは、時刻ｔ２以降において、インバータ２１内のＮチャネルＭＯＳトランジスタ２３，２８側のドライブ能力がＰチャネルＭＯＳトランジスタ２２，２７側のドライブ能力より大きくなる。すなわち、インバータ２１における入力バッファ信号ＢＩＮの遅延量は、ＬレベルからＨレベルに遷移する時よりもＨレベルからＬレベルに遷移する時の方が大きくなる。したがって、出力バッファ信号ＢＯＵＴは、図５に示すように、時刻ｔ２以降において、Ｈレベルの期間ＴＨ２の方がＬレベルの期間ＴＬ２より長くなる。
【００４２】
このように、実施の形態１のバッファ回路１０ｂでは、インバータ２１の中にドライブ能力制御回路２５を設け、ドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮを用いてＰチャネルＭＯＳトランジスタ側のドライブ能力とＮチャネルＭＯＳトランジスタ側のドライブ能力とを制御することにより、出力バッファ信号ＢＯＵＴのデューティ比を調節することができる。
【００４３】
図６は、この発明の実施の形態１によるバッファ回路１０ｃの回路構成を示した回路図である。
【００４４】
図６に示したバッファ回路１０ｃは、図４に示したバッファ回路１０ｂのインバータ２１がインバータ３１に置き換えられた構成となっている。インバータ３１は、ドライブ能力制御回路２４がドライブ能力制御回路２４．１，２４．２，…のように複数段に分けて設けられた点においてインバータ２１と異なる。このように、ドライブ能力制御回路２４を複数段設けることによって、出力バッファ信号ＢＯＵＴのデューティ比をさらに細かく調節することが可能となる。
【００４５】
図２〜６において説明したバッファ回路１０ａ〜１０ｃではトランジスタのドライブ能力の差を利用することによってデューティ比を制御したが、インバータ間の信号遅延を利用することによってもデューティ比を制御することは可能である。そのような実施の形態を次に説明する。
【００４６】
図７は、この発明の実施の形態１によるバッファ回路１０ｄの回路構成を示した回路図である。
【００４７】
図７に示した実施の形態１のバッファ回路１０ｄは、インバータ４１と、タイミング制御回路４４と、インバータ４９とを含む。
【００４８】
インバータ４１は、電源ノードと接地ノードとの間に直列接続されたＰチャネルＭＯＳトランジスタ４２およびＮチャネルＭＯＳトランジスタ４３を有する。ＰチャネルＭＯＳトランジスタ４２およびＮチャネルＭＯＳトランジスタ４３のゲートには、入力バッファ信号ＢＩＮが入力される。
【００４９】
タイミング制御回路４４は、ＮＡＮＤゲート４５と、ＡＮＤゲート４６と、電源ノードと接地ノードとの間に直列接続されたＰチャネルＭＯＳトランジスタ４７およびＮチャネルＭＯＳトランジスタ４８とを有する。ＮＡＮＤゲート４５は、タイミング制御信号ＴＭＧＰおよび入力バッファ信号ＢＩＮが入力され、出力がＰチャネルＭＯＳトランジスタ４７のゲートに接続される。ＡＮＤゲート４６は、タイミング制御信号ＴＭＧＮおよび入力バッファ信号ＢＩＮが入力され、出力がＮチャネルＭＯＳトランジスタ４８のゲートに接続される。
【００５０】
インバータ４９は、ＰチャネルＭＯＳトランジスタ４２，４７およびＮチャネルＭＯＳトランジスタ４３，４８のドレインからの入力を受けて、出力バッファ信号ＢＯＵＴを出力する。
【００５１】
図８は、この発明の実施の形態１によるバッファ回路１０ｄの回路動作を説明するための動作波形図である。
【００５２】
タイミング制御信号ＴＭＧＰ，ＴＭＧＮが共にＬレベル（時刻ｔ１以前）のとき、タイミング制御回路４４内のＮＡＮＤゲート４５，ＡＮＤゲート４６はそれぞれＨレベル，Ｌレベルを出力する。その結果、ＰチャネルＭＯＳトランジスタ４７，ＮチャネルＭＯＳトランジスタ４８は共にオフとなる。
【００５３】
これにより、バッファ回路１０ｄは、インバータ４１とインバータ４９とが直接接続されたのと等価になる。したがって、入力バッファ信号ＢＩＮは、図８に示すように、時刻ｔ１以前において、そのまま一定時間遅延したのち出力バッファ信号ＢＯＵＴとして出力される。
【００５４】
タイミング制御信号ＴＭＧＰ，ＴＭＧＮがそれぞれＨレベル，Ｌレベル（時刻ｔ１〜ｔ２）のとき、タイミング制御回路４４内において、ＮＡＮＤゲート４５は入力バッファ信号ＢＩＮがＨレベル，Ｌレベルの時それぞれＬレベル，Ｈレベルを出力し、ＡＮＤゲート４６は常にＬレベルを出力する。
【００５５】
そのため、入力バッファ信号ＢＩＮがＨレベルになると、インバータ４１からインバータ４９へＬレベルの信号が出力され、出力バッファ信号ＢＯＵＴは最初Ｈレベルとなるが、その後タイミング制御回路４４内のＰチャネルＭＯＳトランジスタ４７がオンしてインバータ４９の入力に電源電位ＶＣＣ（Ｈレベル）が与えられるため、やがて出力バッファ信号ＢＯＵＴはＬレベルとなる。
【００５６】
したがって、タイミング制御信号ＴＭＧＰ，ＴＭＧＮがそれぞれＨレベル，Ｌレベル（時刻ｔ１〜ｔ２）のとき、出力バッファ信号ＢＯＵＴは、図８に示すように、Ｈレベルの期間ＴＨ１よりＬレベルの期間ＴＬ１の方が長くなる。
【００５７】
タイミング制御信号ＴＭＧＰ，ＴＭＧＮがそれぞれＬレベル，Ｈレベル（時刻ｔ２以降）のとき、タイミング制御回路４４内において、ＮＡＮＤゲート４５は常にＨレベルを出力し、ＡＮＤゲート４６は入力バッファ信号ＢＩＮがＨレベル，ＬレベルのときそれぞれＨレベル，Ｌレベルを出力する。
【００５８】
そのため、入力バッファ信号ＢＩＮがＨレベルになると、インバータ４１からインバータ４９へＬレベルの信号が出力され、出力バッファ信号ＢＯＵＴがＨレベルになるとともに、タイミング制御回路４４内のＮチャネルＭＯＳトランジスタ４８がオンしてインバータ４９の入力に接地電位ＧＮＤ（Ｌレベル）が与えられる。その後入力バッファ信号ＢＩＮがＬレベルになると、インバータ４１からインバータ４９へＨレベルの信号が出力されるが、ＮチャネルＭＯＳトランジスタ４８はしばらくオンしたままなので、インバータ４９の入力には接地電位ＧＮＤ（Ｌレベル）がしばらく与えられ続け、出力バッファ信号ＢＯＵＴはしばらくＨレベルのままとなる。
【００５９】
したがって、タイミング制御信号ＴＭＧＰ，ＴＭＧＮがそれぞれＬレベル，Ｈレベル（時刻ｔ２以降）のとき、出力バッファ信号ＢＯＵＴは、図８に示すように、Ｌレベルの期間ＴＬ２よりＨレベルの期間ＴＨ２の方が長くなる。
【００６０】
このように、実施の形態１のバッファ回路１０ｄでは、インバータ４１とインバータ４９との間にタイミング制御回路４４を挿入し、タイミング制御信号ＴＭＧＰ，ＴＭＧＮを用いてインバータ間の信号遅延を制御することによって、出力バッファ信号ＢＯＵＴのデューティ比を調節することができる。
【００６１】
図９は、この発明の実施の形態１によるバッファ回路１０ｅの回路構成を示した回路図である。
【００６２】
図９に示した実施の形態１のバッファ回路１０ｅは、図７に示したバッファ回路１０ｄにおけるタイミング制御回路４４をタイミング制御回路４４．１，４４．２，…のように複数段に分けた構成となっている。このように、タイミング制御回路４４を複数段設けることによって、出力バッファ信号ＢＯＵＴのデューティ比をさらに細かく調節することができる。
【００６３】
図１０は、この発明の実施の形態１によるバッファ回路１０ｆの回路構成を示した回路図である。
【００６４】
図１０に示した実施の形態１のバッファ回路１０ｆは、遅延回路５１とＡＮＤゲート５２とを備える。遅延回路５１は、遅延制御信号ＤＬＹに応じて遅延時間を制御することができる。ＡＮＤゲート５２は、遅延回路５１によって遅延される入力バッファ信号ＢＩＮおよび遅延回路５１によって遅延されない入力バッファ信号ＢＩＮを受けて、出力バッファ信号ＢＯＵＴを出力する。
【００６５】
図１１は、この発明の実施の形態１によるバッファ回路１０ｆの回路動作を説明するための動作波形図である。ここでは、簡単のため、遅延制御信号ＤＬＹがＨレベルおよびＬレベルの２値に変化する場合について説明する。しかしながら、これは一例に過ぎず、遅延制御信号ＤＬＹは、一般に、多値あるいは連続的に変化させることが可能である。
【００６６】
遅延制御信号ＤＬＹがＬレベル（時刻ｔ１以前）のとき、遅延回路５１は、ある所定の遅延時間ＤＬＹ１だけ入力信号を遅延させる。入力バッファ信号ＢＩＮがＨレベルからＬレベルに遷移するとき、ＡＮＤゲート５２は、遅延回路５１によって遅延されない入力バッファ信号ＢＩＮを受けて即座に出力がＨレベルからＬレベルへと遷移する。一方、入力バッファ信号ＢＩＮがＬレベルからＨレベルに遷移するとき、ＡＮＤゲート５２は、遅延回路５１によって遅延時間ＤＬＹ１だけ遅延される入力バッファ信号ＢＩＮが到達するまでは出力がＬレベルからＨレベルへと遷移しない。したがって、出力バッファ信号ＢＯＵＴは、図１１に示すように、時刻ｔ１以前において、Ｈレベルの期間ＴＨよりＬレベルの期間ＴＬ１の方が長くなる。
【００６７】
遅延制御信号ＤＬＹがＨレベル（時刻ｔ１以降）のとき、遅延回路５１は、ある所定の遅延時間ＤＬＹ２だけ入力信号を遅延させる。したがって、出力バッファ信号ＢＯＵＴは、図１１に示すように、時刻ｔ１以降において、Ｈレベルの期間ＴＨよりＬレベルの期間ＴＬ２の方が長くなる。また、遅延時間ＤＬＹ２は、遅延時間ＤＬＹ１より長いと仮定しているため、時刻ｔ１以前におけるＬレベルの期間ＴＬ１より時刻ｔ１以降におけるＬレベルの期間ＴＬ２の方が長くなる。
【００６８】
このように、実施の形態１のバッファ回路１０ｆでは、ＡＮＤゲートの一方の入力の前に、遅延制御信号によって遅延時間の長さを制御できる遅延回路を設けることによって、出力バッファ信号ＢＯＵＴのデューティ比を遅延制御信号に応じて変化させることができる。
【００６９】
図１２は、この発明の実施の形態１によるバッファ回路１０ｇの回路構成を示した回路図である。
【００７０】
図１２に示した実施の形態１のバッファ回路１０ｇは、遅延回路５１とＯＲゲート５３とを備える。遅延回路５１は、遅延制御信号ＤＬＹに応じて遅延時間を制御することができる。ＯＲゲート５３は、遅延回路５１によって遅延される入力バッファ信号ＢＩＮおよび遅延回路５１によって遅延されない入力バッファ信号ＢＩＮを受けて、出力バッファ信号ＢＯＵＴを出力する。
【００７１】
図１３は、この発明の実施の形態１によるバッファ回路１０ｇの回路動作を説明するための動作波形図である。ここでは、簡単のため、遅延制御信号ＤＬＹがＨレベルおよびＬレベルの２値に変化する場合について説明する。しかしながら、これは一例に過ぎず、遅延制御信号ＤＬＹは、一般に、多値あるいは連続的に変化させることが可能である。
【００７２】
遅延制御信号ＤＬＹがＬレベル（時刻ｔ１以前）のとき、遅延回路５１は、ある所定の遅延時間ＤＬＹ１だけ入力信号を遅延させる。入力バッファ信号ＢＩＮがＬレベルからＨレベルに遷移するとき、ＯＲゲート５３は、遅延回路５１によって遅延されない入力バッファ信号ＢＩＮを受けて即座に出力がＬレベルからＨレベルへと遷移する。一方、入力バッファ信号ＢＩＮがＨレベルからＬレベルに遷移するとき、ＯＲゲート５３は、遅延回路５１によって遅延時間ＤＬＹ１だけ遅延される入力バッファ信号ＢＩＮが到達するまでは出力がＨレベルからＬレベルへと遷移しない。したがって、出力バッファ信号ＢＯＵＴは、図１３に示すように、時刻ｔ１以前において、Ｌレベルの期間ＴＬよりＨレベルの期間ＴＨ１の方が長くなる。
【００７３】
遅延制御信号ＤＬＹがＨレベル（時刻ｔ１以降）のとき、遅延回路５１は、ある所定の遅延時間ＤＬＹ２だけ入力信号を遅延させる。したがって、出力バッファ信号ＢＯＵＴは、図１３に示すように、時刻ｔ１以降において、Ｌレベルの期間ＴＬよりＨレベルの期間ＴＨ２の方が長くなる。また、遅延時間ＤＬＹ２は、遅延時間ＤＬＹ１より長いと仮定しているため、時刻ｔ１以前におけるＨレベルの期間ＴＨ１より時刻ｔ１以降におけるＨレベルの期間ＴＨ２の方が長くなる。
【００７４】
このように、実施の形態１のバッファ回路１０ｇでは、ＯＲゲートの一方の入力の前に、遅延制御信号によって遅延時間の長さを制御できる遅延回路を設けることによって、出力バッファ信号ＢＯＵＴのデューティ比を遅延制御信号に応じて変化させることができる。
【００７５】
以下、これまで説明してきた実施の形態１によるバッファ回路１０ａ〜１０ｇを、図１のクロック生成回路１Ａにおけるバッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａにどのように適応するかについて、具体例を元に説明する。
【００７６】
たとえばクロック信号ＣＬＫ１〜ＣＬＫ３がそれぞれ入力される周辺回路１０００〜３０００の全てにおいてＨレベルの期間での演算量が多い場合、実施の形態１のバッファ回路１０ａ〜１０ｇをバッファ１０−０Ａに適応すれば、クロック信号ＣＬＫ１〜ＣＬＫ３の全てにおいてＨレベルの期間が長くすることができ、周辺回路１０００〜３０００の高速化および低電力化が実現できる。
【００７７】
また、たとえばクロック信号ＣＬＫ１が入力される周辺回路１０００においてのみＨレベルの期間での演算量が多い場合、実施の形態１のバッファ回路１０ａ〜１０ｇをバッファ１０−１Ａに適応すれば、Ｈレベルの期間での演算量が多い周辺回路１０００のみでクロック信号ＣＬＫ１のＨレベルの期間が長くすることができ、結果として周辺回路１０００〜３０００全体を効率的に高速化および低電力化できる。
【００７８】
この場合、クロック信号ＣＬＫ１とＣＬＫ２，ＣＬＫ３との立下りエッジがずれるので、立下りエッジで動作する周辺回路１０００と周辺回路２０００，３０００との動作タイミングもずれる。これにより、周辺回路１０００〜３０００における電流ピークのタイミングがずれるため、たとえばクロック生成回路１ＡをＬＳＩに組み込んだ場合、過電流によるＬＳＩの誤動作を引き起こす可能性も低くなり、ＥＭＩなどによるノイズも低減できる。
【００７９】
このように、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のデューティ比の設定は、周辺回路１０００〜３０００の全てに対して行なう場合も考えられるし、周辺回路１０００〜３０００の中のある特定の回路に対してのみ行なう場合も考えられる。このように、システムに応じてクロック信号のデューティ比を柔軟に設定することにより、各モジュールごとに最高の性能を発揮できるシステムを構築することが可能となる。
【００８０】
また、この発明の実施の形態１によるクロック生成回路１Ａの一例として、図１を参照して、バッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａの少なくとも一つにおいてのみ、電源電位ＶＣＣまたは接地電位ＧＮＤを変化させる構成も考えられる。この場合、当該バッファ回路の論理しきい値がシフトするため、出力バッファ信号のデューティ比を変化させることができる。なお、この電源電位ＶＣＣまたは接地電位ＧＮＤの変化量を制御信号によって制御することにより、出力バッファ信号のデューティ比を制御信号によって調節することも可能である。
【００８１】
また、この発明の実施の形態１によるクロック生成回路１Ａの他の一例として、図１を参照して、バッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａの少なくとも一つにおいてのみ、当該バッファ回路に含まれるトランジスタの基板電位を変化させる構成も考えられる。この場合、当該バッファ回路の論理しきい値がシフトするため、出力バッファ信号のデューティ比を変化させることができる。なお、このトランジスタの基板電位の変化量を制御信号によって制御することにより、出力バッファ信号のデューティ比を制御信号によって調節することも可能である。
【００８２】
以上のように、実施の形態１によれば、クロック生成回路１Ａの構成要素であるバッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａから各々出力される出力バッファ信号の少なくとも一つのデューティ比を変化させることによって、クロック生成回路１Ａを含むシステムの高速化および低電力化が実現できる。
【００８３】
［実施の形態２］
図１４は、この発明の実施の形態２によるクロック生成回路１Ｂおよびその周辺回路を示したブロック図である。
【００８４】
図１４に示した実施の形態２のクロック生成回路１Ｂは、基準クロック信号ＣＬＫ０を受けて、周辺回路１０００，２０００，３０００にクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をそれぞれ出力する。ここで、周辺回路１０００，２０００，３０００としては、たとえば、ランダムロジック回路，演算器回路，レジスタ回路，メモリ回路，アナログ回路のような回路が想定される。
【００８５】
クロック生成回路１Ｂは、ＰＬＬ回路２Ｂと、バッファ回路１０−０，１０−１，１０−２，１０−３とを含む。ＰＬＬ回路２Ｂは、基準クロック信号ＣＬＫ０を受ける。バッファ回路１０−０は、ＰＬＬ回路２Ｂからの出力を受ける。バッファ回路１０−１，１０−２，１０−３は、バッファ回路１０−０からの出力を受け、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をそれぞれ出力する。
【００８６】
実施の形態２のクロック生成回路１Ｂは、ＰＬＬ回路２Ｂから出力される出力ＰＬＬ信号のデューティ比を変化させることによって、クロック生成回路１Ｂから出力されるクロック信号のデューティ比を変化させる構成となっている。
【００８７】
以下、ＰＬＬ回路２Ｂを構成する実施の形態２のＰＬＬ回路の各具体的な構成例について説明する。
【００８８】
図１５は、この発明の実施の形態２によるＰＬＬ回路２ａの回路構成を示した回路図である。
【００８９】
図１５に示した実施の形態２のＰＬＬ回路２ａは、デジタルＰＬＬ回路であって、コンパレータ６１と、制御回路６２と、カウンタ６３と、ディレイライン６４と、ＡＮＤゲート６５とを含む。なお、ディレイライン６４からの出力信号は、ＡＮＤゲート６５の一方の入力端子に反転入力される。
【００９０】
ディレイライン６４およびＡＮＤゲート６５は、リングオシレータ６６を構成する。リングオシレータ６６が発振することにより、ＡＮＤゲート６５から出力ＰＬＬ信号ＰＯＵＴが出力される。出力ＰＬＬ信号ＰＯＵＴは、ディレイライン６４にフィードバックされるとともに、コンパレータ６１および制御回路６２に入力される。
【００９１】
コンパレータ６１は、出力ＰＬＬ信号ＰＯＵＴと基準クロック信号ＣＬＫ０との位相を比較し、その位相比較結果をカウンタ６３に出力する。
【００９２】
制御回路６２は、カウント値制御信号ＰＣＮＴが活性化されたとき、カウンタ６３から出力されるデジタルカウント値ＣＮＴを増減させる。また、制御回路６２は、リングオシレータ６６の発振を制御するイネーブル信号ＥＮを、ＡＮＤゲート６５の他方の入力端子に出力する。
【００９３】
カウンタ６３は、コンパレータ６１から出力された位相比較結果に基づいて、デジタルカウント値ＣＮＴを決定する。このデジタルカウント値ＣＮＴは、カウント値制御信号ＰＣＮＴが活性化されたときに制御回路６２から出力されるデジタルカウント値ＣＮＴの増減指示に応じて増減する。
【００９４】
ディレイライン６４は、カウンタ６３から出力されたデジタルカウント値ＣＮＴを受けて遅延時間を調整する。ディレイライン６４の遅延時間が変化することで、ＡＮＤゲート６５から出力される出力ＰＬＬ信号ＰＯＵＴのデューティ比が変化する。出力ＰＬＬ信号ＰＯＵＴは、基準クロック信号ＣＫＬ０と同周期またはその逓倍周期となる。
【００９５】
図１６は、この発明の実施の形態２によるＰＬＬ回路２ａの回路動作を説明するための動作波形図である。
【００９６】
カウント値制御信号ＰＣＮＴがＬレベル（時刻ｔ１以前）のとき、制御回路６２からデジタルカウント値ＣＮＴの増減指示は出力されないため、リングオシレータ６６の発振状態が安定し、デジタルカウント値ＣＮＴは一定値ｎを取る。このとき、出力ＰＬＬ信号ＰＯＵＴのデューティ比は５０％となる。
【００９７】
カウント値制御信号ＰＣＮＴがＨレベル（時刻ｔ１以降）のとき、制御回路６２からデジタルカウント値ＣＮＴの増減指示が出力され、デジタルカウント値ＣＮＴは、出力ＰＬＬ信号ＰＯＵＴの立上がり時にｎ＋１，立下り時にｎ＋１と切り替わる。その結果、ディレイライン６４の遅延時間は、出力ＰＬＬ信号ＰＯＵＴがＨレベルのときは長く，Ｌレベルのときは短くなる。
【００９８】
したがって、カウント値制御信号ＰＣＮＴがＨレベルのとき、図１６に示すように、出力ＰＬＬ信号ＰＯＵＴは、Ｈレベルの期間の方がＬレベルの期間より長くなり、デューティ比が５０％から変化する。このように、実施の形態２のＰＬＬ回路２ａでは、カウント値制御信号ＰＣＮＴの活性／非活性を操作することによって、出力ＰＬＬ信号ＰＯＵＴのデューティ比を調整することができる。
【００９９】
なお、実施の形態２のＰＬＬ回路２ａでは、出力ＰＬＬ信号ＰＯＵＴの立上がり／立下りに応じてデジタルカウント値ＣＮＴをｎ＋１／ｎ−１と切替えたが、これは一例にすぎず、一般に、ｎ＋ｐ／ｎ−ｐ（ｐは自然数）と切替えることが可能である。
【０１００】
また、上記の説明では出力ＰＬＬ信号ＰＯＵＴのデューティ比をカウント値制御信号ＰＣＮＴの活性／非活性によって制御する場合について説明したが、出力ＰＬＬ信号ＰＯＵＴのデューティ比は必ずしも制御可能である必要はない。たとえば、カウント値制御信号ＰＣＮＴをＨレベルに固定することにより、出力ＰＬＬ信号ＰＯＵＴのＨレベルの期間とＬレベルの期間との比率に常に一定以上の差を持たせることができる。このとき、出力ＰＬＬ信号ＰＯＵＴのＨレベルの期間とＬレベルの期間との比率は、カウント値制御信号ＰＣＮＴの活性／非活性が伴わない分だけ安定的となる。
【０１０１】
図１７は、この発明の実施の形態２によるＰＬＬ回路２ｂの回路構成を示した回路図である。
【０１０２】
図１７に示した実施の形態２のＰＬＬ回路２ｂは、デジタルＰＬＬ回路であって、コンパレータ７１と、制御回路７２と、カウンタ７３と、ディレイライン７４，７５と、ＮＡＮＤゲート７６と、セレクタ７７と、ＡＮＤゲート７８とを含む。なお、セレクタ７７の出力信号は、ＡＮＤゲート７８の一方の入力端子に反転入力される。
【０１０３】
ディレイライン７４，７５、セレクタ７７、およびＡＮＤゲート７８は、リングオシレータ７９を構成する。リングオシレータ７９が発振することにより、ＡＮＤゲート７８から出力ＰＬＬ信号ＰＯＵＴが出力される。出力ＰＬＬ信号ＰＯＵＴは、ディレイライン７４にフィードバックされるとともに、ＮＡＮＤゲート７６の一方の入力端子およびコンパレータ７１に対して出力される。
【０１０４】
コンパレータ７１は、出力ＰＬＬ信号ＰＯＵＴと基準クロック信号ＣＬＫ０との位相を比較し、その位相比較結果をカウンタ７３に出力する。制御回路７２は、リングオシレータ７９の発振を制御するイネーブル信号ＥＮを、ＡＮＤゲート７８の他方の入力端子に出力する。カウンタ７３は、コンパレータ７１から出力された位相比較結果に基づいて、デジタルカウント値ＣＮＴを決定する。
【０１０５】
ディレイライン７４，７５は、カウンタ７３から出力されたデジタルカウント値ＣＮＴを受けて遅延時間を決定する。ディレイライン７４から出力される出力信号は、ディレイライン７５に入力されるとともに、セレクタ７７の入力端子Ｂに入力される。ディレイライン７５から出力される出力信号は、セレクタ７７の入力端子Ａに入力される。
【０１０６】
ＮＡＮＤゲート７６は、セレクタ制御信号ＰＳＥＬおよび出力ＰＬＬ信号ＰＯＵＴを受けて、セレクタ７７に選択信号ＳＥＬを出力する。セレクタ７７は、選択信号ＳＥＬがＬレベルのときには入力端子Ａから、選択信号ＳＥＬがＨレベルのときには入力端子Ｂから各々入力される信号を受けて、ＡＮＤゲート７８の一方の入力端子に反転出力する。
【０１０７】
図１８は、この発明の実施の形態２によるＰＬＬ回路２ｂの回路動作を説明するための動作波形図である。
【０１０８】
セレクタ制御信号ＰＳＥＬがＬレベル（時刻ｔ１以前）のとき、選択信号ＳＥＬは、出力ＰＬＬ信号ＰＯＵＴの状態にかかわらず常にＨレベルとなる。そのため、セレクタ７７は、ディレイライン７５を経由しない入力端子Ｂを常に選択する。したがって、このときリングオシレータ７９は安定し、出力ＰＬＬ信号ＰＯＵＴのデューティ比は５０％となる。
【０１０９】
セレクタ制御信号ＰＳＥＬがＨレベル（時刻ｔ１以降）のとき、選択信号ＳＥＬは、出力ＰＬＬ信号ＰＯＵＴの反転信号となる。時刻ｔ１において出力ＰＬＬ信号ＰＯＵＴはＨレベルであるため、選択信号ＳＥＬはＬレベルに切り替わり、セレクタ７７は入力端子Ａを選択する。その結果、リングオシレータ７９は、ディレイライン７５を経由する分だけ遅延時間が長くなる。
【０１１０】
その後、出力ＰＬＬ信号がＬレベルになると、選択信号ＳＥＬはＨレベルに切り替わり、セレクタ７７は入力端子Ｂを選択する。その結果、リングオシレータ７９は、ディレイライン７５を経由しない分だけ遅延時間が短くなる。したがって、セレクタ制御信号ＰＳＥＬがＨレベルのとき、図１８に示すように、出力ＰＬＬ信号ＰＯＵＴは、Ｈレベルの期間の方がＬレベルの期間より長くなり、デューティ比が５０％から変化する。
【０１１１】
このように、実施の形態２のＰＬＬ回路２ｂでは、セレクタ制御信号ＰＳＥＬを操作することによって、出力ＰＬＬ信号ＰＯＵＴのデューティ比を調整することができる。
【０１１２】
上記の説明では出力ＰＬＬ信号ＰＯＵＴのデューティ比をセレクタ制御信号ＰＳＥＬの活性／非活性によって制御する場合について説明したが、出力ＰＬＬ信号ＰＯＵＴのデューティ比は必ずしも制御可能である必要はない。たとえば、セレクタ制御信号ＰＳＥＬをＨレベルに固定することにより、出力ＰＬＬ信号ＰＯＵＴのＨレベルの期間とＬレベルの期間との比率に常に一定以上の差を持たせることができる。このとき、出力ＰＬＬ信号ＰＯＵＴのＨレベルの期間とＬレベルの期間との比率は、セレクタ制御信号ＰＳＥＬの活性／非活性が伴わない分だけ安定的となる。
【０１１３】
これまで説明してきた実施の形態２のＰＬＬ回路２ａ，２ｂのようなデジタルＰＬＬ回路の場合、カウンタから出力されるデジタルカウント値は、基本的には、その時の出力ＰＬＬ信号の周期と当該デジタルＰＬＬ回路に含まれるトランジスタのゲート遅延との比、すなわち「出力ＰＬＬ信号の周期／ゲート遅延」によって決まる。ゲート遅延はトランジスタの特性に影響され、トランジスタの特性は、トランジスタの製造プロセスのばらつきの他、温度，電圧などによっても影響を受ける。
【０１１４】
いま、デジタルＰＬＬ回路からの出力ＰＬＬ信号で動作する回路が当該デジタルＰＬＬ回路と同一の基板上に設けられている場合について考える。「出力ＰＬＬ信号の周期／ゲート遅延」が小さい場合、デジタルＰＬＬ回路からの出力ＰＬＬ信号で動作する回路は、出力ＰＬＬ信号に対して動作マージンの少ない状態なので、出力ＰＬＬ信号のデューティ比を必要に応じて変えると効果がある。「出力ＰＬＬ信号の周期／ゲート遅延」が大きい場合、デジタルＰＬＬ回路からの出力ＰＬＬ信号で動作する回路は、出力ＰＬＬ信号に対して動作マージンが十分にある状態なので、出力ＰＬＬ信号のデューティ比を変えても効果はほとんどなく、出力ＰＬＬ信号のデューティ比は５０％でよい。
【０１１５】
また、デジタルＰＬＬ回路から出力される出力ＰＬＬ信号の周波数がソフトウェアによって変えられる場合について考える。出力ＰＬＬ信号の周波数が高い場合、デジタルＰＬＬ回路からの出力ＰＬＬ信号で動作する回路は、出力ＰＬＬ信号に対して動作マージンの少ない状態なので、出力ＰＬＬ信号のデューティ比を必要に応じて変えると効果がある。出力ＰＬＬ信号の周波数が低い場合、デジタルＰＬＬ回路からの出力ＰＬＬ信号で動作する回路は、出力ＰＬＬ信号に対して動作マージンが十分にある状態なので、出力ＰＬＬ信号のデューティ比を変えても効果はほとんどなく、出力ＰＬＬ信号のデューティ比は５０％でよい。
【０１１６】
以上のように、実施の形態２によれば、クロック生成回路１Ｂの構成要素であるＰＬＬ回路２Ｂから出力される出力ＰＬＬ信号ＰＯＵＴのデューティ比を変化させることによって、クロック生成回路１Ｂを含むシステムの高速化および低電力化が実現できる。
【０１１７】
［実施の形態３］
図１９は、この発明の実施の形態３によるクロック生成回路１Ｃの回路構成を示した回路図である。
【０１１８】
図１９に示した実施の形態３のクロック生成回路１Ｃは、ＰＬＬ回路２と、波形生成回路８１ａと、ＡＮＤゲート８２とを含む。
【０１１９】
ＰＬＬ回路２は、基準クロック信号ＣＬＫ０の入力を受けて、基準クロック信号ＣＬＫ０の３逓倍となる出力ＰＬＬ信号ＰＯＵＴを出力する。なお、ＰＬＬ回路２は、アナログＰＬＬ回路でもデジタルＰＬＬ回路でもその他どのようなＰＬＬ回路であっても構わない。また、３逓倍は一例であって、基本的には何逓倍であってもよい。波形生成回路８１ａは、デューティ比制御信号ＤＴＹａを出力する。ＡＮＤゲート８２は、出力ＰＬＬ信号ＰＯＵＴおよびデューティ比制御信号ＤＴＹａの入力を受けて、クロック信号ＣＬＫａを出力する。
【０１２０】
デューティ比制御信号ＤＴＹａは、出力ＰＬＬ信号ＰＯＵＴおよびデューティ比制御信号ＤＴＹａがともにＨレベルの期間とそれ以外の期間との比率が異なるように波形生成回路８１ａによって波形生成された周期信号である。
【０１２１】
図２０は、この発明の実施の形態３によるクロック生成回路１Ｃの回路動作を説明するための動作波形図である。
【０１２２】
時刻ｔ１において、出力ＰＬＬ信号ＰＯＵＴおよびデューティ比制御信号ＤＴＹａがともに立上がったのを受けて、クロック信号ＣＬＫａが立上がる。時刻ｔ２において、出力ＰＬＬ信号ＰＯＵＴおよびデューティ比制御信号ＤＴＹａが立下がったのを受けて、クロック信号ＣＬＫａが立下がる。以後、時刻ｔ３に出力ＰＬＬ信号ＰＯＵＴおよびデューティ比制御信号ＤＴＹａが再びともに立上がるまで、クロック信号ＣＬＫａは立下がったままとなる。
【０１２３】
したがって、図２０に示すように、クロック信号ＣＬＫａは、Ｈレベルの期間よりＬレベルの期間の方が長くなり、デューティ比が５０％から変化する。また、デューティ比制御信号ＤＴＹａが基準クロック信号ＣＬＫ０と同一の周波数の時、クロック信号ＣＬＫａは基準クロック信号ＣＬＫ０と同一の周波数となる。さらに、基準クロック信号ＣＬＫ０と出力ＰＬＬ信号ＰＯＵＴとの逓倍比を３逓倍から変化させることによって、クロック信号ＣＬＫａのデューティ比を調整することができる。
【０１２４】
図２１は、この発明の実施の形態３によるクロック生成回路１Ｄの回路構成を示した回路図である。
【０１２５】
図２１に示した実施の形態３のクロック生成回路１Ｄは、ＰＬＬ回路２と、波形生成回路８１ｂと、ＯＲゲート８３とを含む。
【０１２６】
ＰＬＬ回路２は、基準クロック信号ＣＬＫ０の入力を受けて、基準クロック信号ＣＬＫ０の３逓倍となる出力ＰＬＬ信号ＰＯＵＴを出力する。なお、ＰＬＬ回路２は、アナログＰＬＬ回路でもデジタルＰＬＬ回路でもその他どのようなＰＬＬ回路であっても構わない。また、３逓倍は一例であって、基本的には何逓倍であってもよい。波形生成回路８１ｂは、デューティ比制御信号ＤＴＹｂを出力する。ＯＲゲート８３は、出力ＰＬＬ信号ＰＯＵＴおよびデューティ比制御信号ＤＴＹｂの入力を受けて、クロック信号ＣＬＫｂを出力する。
【０１２７】
デューティ比制御信号ＤＴＹｂは、出力ＰＬＬ信号ＰＯＵＴおよびデューティ比制御信号ＤＴＹｂがともにＬレベルの期間とそれ以外の期間との比率が異なるように波形生成回路８１ｂによって波形生成された周期信号である。
【０１２８】
図２２は、この発明の実施の形態３によるクロック生成回路１Ｄの回路動作を説明するための動作波形図である。
【０１２９】
時刻ｔ１において、出力ＰＬＬ信号ＰＯＵＴおよびデューティ比制御信号ＤＴＹｂがともに立下がったのを受けて、クロック信号ＣＬＫｂが立下がる。時刻ｔ２において、出力ＰＬＬ信号ＰＯＵＴが立上がったのを受けて、クロック信号ＣＬＫｂが立上がる。以後、時刻ｔ３に出力ＰＬＬ信号ＰＯＵＴおよびデューティ比制御信号ＤＴＹｂが再びともに立下がるまで、クロック信号ＣＬＫｂは立上がったままとなる。
【０１３０】
したがって、図２２に示すように、クロック信号ＣＬＫＢは、Ｈレベルの期間の方がＬレベルの期間より長くなり、デューティ比が５０％から変化する。また、デューティ比制御信号ＤＴＹｂが基準クロック信号ＣＬＫ０と同一の周波数の時、クロック信号ＣＬＫｂは基準クロック信号ＣＬＫ０と同一の周波数となる。さらに、基準クロック信号ＣＬＫ０と出力ＰＬＬ信号ＰＯＵＴとの逓倍比を３逓倍から変化させることによって、クロック信号ＣＬＫｂのデューティ比を調整することができる。
【０１３１】
以上のように、実施の形態３によれば、クロック生成回路から出力されるクロック信号のデューティ比を波形生成回路を利用して変化させることにより、クロック生成回路を含むシステムの高速化および低電力化が実現できる。
【０１３２】
［実施の形態４］
次に、この発明の実施の形態１〜３によるクロック生成回路１Ａ〜１Ｄのいずれかを含むシステムの各具体的な構成例について説明する。
【０１３３】
図２３は、この発明の実施の形態４によるシステム１００の構成を示したブロック図である。
【０１３４】
図２３に示した実施の形態４のシステム１００は、クロック生成回路１と、クロック制御レジスタ１０１と、周辺回路１０２と、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ
Ｕｎｉｔ）１０３と、ＣＰＵバス１０４とを備える。
【０１３５】
クロック生成回路１は、この発明の実施の形態１〜３によるクロック生成回路１Ａ〜１Ｄのいずれかであり、基準クロック信号ＣＬＫ０を受けて、周辺回路１０２およびＣＰＵ１０３にクロック信号ＣＬＫを出力する。クロック生成回路１は、ＣＰＵ１０３からの指令によって制御される。クロック信号ＣＬＫのデューティ比率の制御またはデューティ比制御のオンオフは、クロック制御レジスタ１０１から出力される単一または複数の制御信号によって制御することができる。
【０１３６】
ここで制御信号とは、たとえば、実施の形態１のバッファ回路１０ｂにおけるドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮ、実施の形態１のバッファ回路１０ｄにおけるタイミング制御信号ＴＭＧＰ，ＴＭＧＮ、実施の形態１のバッファ回路１０ｆ，１０ｇにおける遅延制御信号ＤＬＹ、実施の形態２のＰＬＬ回路２Ａにおけるカウント値制御信号ＰＣＮＴ、実施の形態２のＰＬＬ回路２Ａにおけるセレクタ制御信号ＰＳＥＬ、実施の形態３のクロック生成回路１Ｃ，１Ｄにおけるデューティ比制御信号ＤＴＹａ，ＤＴＹｂなどを指す。
【０１３７】
クロック制御レジスタ１０１は、ＣＰＵ１０３からＣＰＵバス１０４を通してレジスタ値の読出し／書込みを行なうことができる。したがって、クロック制御レジスタ１０１に保持されたレジスタ値は、ＣＰＵ１０３のアドレス空間上にマッピングされる。
【０１３８】
周辺回路１０２は、ＣＰＵ１０３からＣＰＵバス１０４を通して制御され、クロック生成回路１およびクロック制御レジスタ１０１との間で信号をやり取りすることができる。周辺回路１０２としては、システム１００の動作を支援する回路やクロック信号ＣＬＫを受けて動作する回路のほかに、たとえば、電流計測回路，温度計測回路のような回路が考えられる。
【０１３９】
周辺回路１０２が電流計測回路であった場合には、クロック信号ＣＬＫのデューティ比を徐々に変化させてクロック信号ＣＬＫにより動作する回路の消費電流を計測し、最も消費電流の少なかったデューティ比をクロック信号ＣＬＫのデューティ比とすることにより、クロック信号ＣＬＫのデューティ比を最適に設定することができる。
【０１４０】
周辺回路１０２が温度計測回路であった場合には、クロック信号ＣＬＫのデューティ比を徐々に変化させてクロック信号ＣＬＫにより動作する回路の温度を計測し、最も温度の低かったデューティ比をクロック信号ＣＬＫのデューティ比とすることにより、クロック信号ＣＬＫのデューティ比を最適に設定することができる。
【０１４１】
ＣＰＵ１０３は、直接あるいはＣＰＵバス１０４を介してクロック生成回路１，クロック制御レジスタ１０１，および周辺回路１０２を制御することにより、システム１００全体の制御を行なう。このように、実施の形態４のシステム１００は、クロック信号ＣＬＫのデューティ比をソフトウェアによって制御することができる。
【０１４２】
図２４は、この発明の実施の形態４によるシステム２００の構成を示したブロック図である。
【０１４３】
図２４に示した実施の形態４のシステム２００は、クロック制御レジスタ１０１がクロック制御回路２０１に置き換えられた点においてのみシステム１００と異なる。したがって、システム１００と重複する部分の説明はここでは繰り返さない。
【０１４４】
クロック制御回路２０１は、クロック生成回路１を制御する専用の制御回路であって、ＣＰＵ１０３からＣＰＵバス１０４を通して制御される。クロック信号ＣＬＫのデューティ比率の制御またはデューティ比制御のオンオフは、クロック制御回路２０１から出力される単一または複数の制御信号によって行なわれる。
【０１４５】
ここで制御信号とは、システム１００の場合と同様に、たとえば、ドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮ、タイミング制御信号ＴＭＧＰ，ＴＭＧＮ、遅延制御信号ＤＬＹ、カウント値制御信号ＰＣＮＴ、セレクタ制御信号ＰＳＥＬ、デューティ比制御信号ＤＴＹａ，ＤＴＹｂなどを指す。このように、実施の形態４のシステム２００は、クロック信号ＣＬＫのデューティ比をソフトウェアによって制御することができる。
【０１４６】
なお、実施の形態４のシステム１００，２００では、ＣＰＵ１０３は、ＣＰＵ１０３によって間接的に制御されるクロック生成回路１からのクロック信号ＣＬＫによって動作する。しかしながら、このようなシステム構成は一例であり、ＣＰＵ１０３は、別のクロック生成回路からのクロック信号によって動作するＣＰＵであってもよい。
【０１４７】
図２５は、この発明の実施の形態４によるシステム３００の構成を示したブロック図である。
【０１４８】
図２５に示した実施の形態４のシステム３００は、クロック生成回路１と、外部端子３０１とを備える。
【０１４９】
クロック生成回路１は、この発明の実施の形態１〜３によるクロック生成回路１Ａ〜１Ｄのいずれかであり、基準クロック信号ＣＬＫ０を受けて、クロック信号ＣＬＫを出力する。システム３００は、外部端子３０１から直接入力される単一または複数の制御信号、または外部端子３０１からの入力を元に演算して生成される単一または複数の制御信号によって、クロック信号ＣＬＫのデューティ比率の制御またはデューティ比制御のオンオフを制御することができる。
【０１５０】
ここで制御信号とは、システム１００の場合と同様に、たとえば、ドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮ、タイミング制御信号ＴＭＧＰ，ＴＭＧＮ、遅延制御信号ＤＬＹ、カウント値制御信号ＰＣＮＴ、セレクタ制御信号ＰＳＥＬ、デューティ比制御信号ＤＴＹａ，ＤＴＹｂなどを指す。
【０１５１】
また、外部の電流計を外部端子３０１に接続することで、クロック信号ＣＬＫのデューティ比を徐々に変化させてクロック信号ＣＬＫにより動作する回路の消費電流を計測し、最も消費電流の少なかったデューティ比をクロック信号ＣＬＫのデューティ比とすることで、クロック信号ＣＬＫのデューティ比を最適に設定することができる。
【０１５２】
あるいは、外部の温度計を外部端子３０１に接続することで、クロック信号ＣＬＫのデューティ比を徐々に変化させてクロック信号ＣＬＫにより動作する回路の温度を計測し、最も温度の低かったデューティ比をクロック信号ＣＬＫのデューティ比とすることで、クロック信号ＣＬＫのデューティ比を最適に設定することができる。
【０１５３】
このように、クロック生成回路１を外部端子３０１からの入力によって制御することにより、実施の形態４のシステム３００では、たとえば使用するシステムに応じてクロック信号ＣＬＫのデューティ比を決めることができ、また外部の別のシステムまたは制御回路からクロック信号ＣＬＫのデューティ比を制御することが可能となる。
【０１５４】
図２６は、この発明の実施の形態４によるシステム４００の構成を示したブロック図である。
【０１５５】
図２６に示した実施の形態４のシステム４００は、クロック生成回路１と、ヒューズ回路４０１とを備える。
【０１５６】
クロック生成回路１は、この発明の実施の形態１〜３によるクロック生成回路１Ａ〜１Ｄのいずれかであり、基準クロック信号ＣＬＫ０を受けて、クロック信号ＣＬＫを出力する。システム３００は、ヒューズ回路４０１からの単一または複数の制御信号によって、クロック信号ＣＬＫのデューティ比率の制御またはデューティ比制御のオンオフを制御することができる。ヒューズ回路４０１は、たとえばレーザートリミングのような技術を用いて制御信号を設定する。
【０１５７】
ここで制御信号とは、システム１００の場合と同様に、たとえば、ドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮ、タイミング制御信号ＴＭＧＰ，ＴＭＧＮ、遅延制御信号ＤＬＹ、カウント値制御信号ＰＣＮＴ、セレクタ制御信号ＰＳＥＬ、デューティ比制御信号ＤＴＹａ，ＤＴＹｂなどを指す。
【０１５８】
このように、クロック生成回路１をヒューズ回路４０１によって制御することにより、システム４００をたとえばＬＳＩに組み込んだ場合、製造テストでそのＬＳＩの特性を評価し、その結果に基づいてクロック信号ＣＬＫの最適なデューティ比を決定することが可能となる。
【０１５９】
図２７は、この発明の実施の形態４によるシステム５００の構成を示したブロック図である。
【０１６０】
図２７に示した実施の形態４のシステム５００は、クロック生成回路１と、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）回路５０１とを備える。
【０１６１】
クロック生成回路１は、この発明の実施の形態１〜３によるクロック生成回路１Ａ〜１Ｄのいずれかであり、基準クロック信号ＣＬＫ０を受けて、クロック信号ＣＬＫを出力する。システム５００は、ＲＯＭ回路５０１からの単一または複数の制御信号によって、クロック信号ＣＬＫのデューティ比率の制御またはデューティ比制御のオンオフを制御することができる。
【０１６２】
ここで制御信号とは、システム１００の場合と同様に、たとえば、ドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮ、タイミング制御信号ＴＭＧＰ，ＴＭＧＮ、遅延制御信号ＤＬＹ、カウント値制御信号ＰＣＮＴ、セレクタ制御信号ＰＳＥＬ、デューティ比制御信号ＤＴＹａ，ＤＴＹｂなどを指す。
【０１６３】
ＲＯＭ回路４０１は、たとえば、マスクＲＯＭであっても、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）であっても、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）であっても、フラッシュメモリに代表されるようなＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）であってもよい。このように、クロック生成回路１をＲＯＭ回路５０１によって制御することにより、使用するシステムに応じてクロック信号ＣＬＫの最適なデューティ比を決定することが可能となる。
【０１６４】
図２８は、この発明の実施の形態４によるシステム６００の構成を示したブロック図である。
【０１６５】
図２８に示した実施の形態４のシステム６００は、クロック生成回路１と、タイマー回路６０１とを備える。
【０１６６】
クロック生成回路１は、この発明の実施の形態１〜３によるクロック生成回路１Ａ〜１Ｄのいずれかであり、基準クロック信号ＣＬＫ０を受けて、クロック信号ＣＬＫを出力する。システム６００は、タイマー回路６０１からの単一または複数の制御信号によって、クロック信号ＣＬＫのデューティ比率の制御またはデューティ比制御のオンオフを制御することができる。
【０１６７】
ここで制御信号とは、システム１００の場合と同様に、たとえば、ドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮ、タイミング制御信号ＴＭＧＰ，ＴＭＧＮ、遅延制御信号ＤＬＹ、カウント値制御信号ＰＣＮＴ、セレクタ制御信号ＰＳＥＬ、デューティ比制御信号ＤＴＹａ，ＤＴＹｂなどを指す。
【０１６８】
タイマー回路６０１は、クロック生成回路１専用であってもよいし、システム６００がシステムＬＳＩに組み込まれる場合には、その周辺回路内にあるタイマーを兼用してもよいし、そのシステムＬＳＩのＣＰＵでサイクル数を計測するのでもよい。
【０１６９】
このように、クロック生成回路１をタイマー回路６０１によって制御することにより、一定時間または一定サイクルおきにクロック信号ＣＬＫのデューティ比を変化させることが可能となり、クロック信号ＣＬＫのデューティ比を制御することができる。
【０１７０】
また、この発明の実施の形態４によるシステムの一例として、図２３〜２８に示したシステム１００〜６００を組み合わせて使用する構成も考えられる。図２３を参照して、周辺回路１０２が、システム３００の外部端子３０１と、システム４００のヒューズ回路４０１と、システム５００のＲＯＭ回路５０１と、システム６００のタイマー回路６０１と、クロック信号ＣＬＫを受けて動作する回路とを備えた複合回路であった場合について考える。
【０１７１】
この場合、クロック制御レジスタ１０１，外部端子３０１，ヒューズ回路４０１，ＲＯＭ回路５０１，およびタイマー回路６０１の各々に対してクロック信号ＣＬＫのデューティ比を個別に設定することが可能となる。また、クロック信号ＣＬＫを受けて動作する回路の動作中に、クロック制御レジスタ１０１，外部端子３０１，ヒューズ回路４０１，ＲＯＭ回路５０１，およびタイマー回路６０１のクロック信号ＣＬＫのデューティ比をＣＰＵ１０３から各々微調整するといったことが可能になる。なお、クロック制御レジスタ１０１は、システム２００のクロック制御回路２０１に置き換えられてもよい。
【０１７２】
また、この発明の実施の形態４によるシステムの他の一例として、ＬＳＩに含まれる各モジュールに応じて図２３〜２８に示したシステム１００〜６００を使い分ける構成も考えられる。図２３を参照して、周辺回路１０２が、システム３００の外部端子３０１と、システム４００のヒューズ回路４０１と、システム５００のＲＯＭ回路５０１と、システム６００のタイマー回路６０１と、クロック信号ＣＬＫを受けて動作する複数のモジュールに分かれた回路とを備えた複合回路であった場合について考える。
【０１７３】
この場合、クロック信号ＣＬＫを受けて動作する回路の各モジュールに応じて、クロック制御レジスタ１０１，外部端子３０１，ヒューズ回路４０１，ＲＯＭ回路５０１，およびタイマー回路６０１を適宜選択することにより、クロック信号ＣＬＫの各モジュールにおけるデューティ比を各々最適に設定することができる。その結果、全体として、より最適なシステムを実現することが可能となる。なお、クロック制御レジスタ１０１は、システム２００のクロック制御回路２０１に置き換えられてもよい。
【０１７４】
図２３を参照して、周辺回路１０２が、クロック信号ＣＬＫを受けて動作する複数のモジュールに分かれた回路を含む場合、クロック信号ＣＬＫの最適なデューティ比は、複数のモジュール全体で測定・変更することもできるし、モジュール単位で測定・変更することもできる。
【０１７５】
モジュール全体でクロック信号ＣＬＫの最適なデューティ比を測定・変更した場合、測定回路，デューティ比変更回路のような回路が単一で済むため回路構造が簡単になる。モジュール単位でクロック信号ＣＬＫの最適なデューティ比を測定・変更した場合、測定回路，デューティ比変更回路のような回路が各々必要になるため回路構造が複雑になるが、クロック信号ＣＬＫの最適なデューティ比をより柔軟に測定・変更することができる。
【０１７６】
次に、図２３を参照して、周辺回路１０２が、クロック信号ＣＬＫを受けて動作する複数のモジュールに分かれた回路を含み、さらに、クロック生成回路１から出力されるクロック信号ＣＬＫをシステム１００の内部だけでなく外部にも供給する場合について考える。
【０１７７】
この場合、たとえば、システム１００の外部に供給するクロック信号ＣＬＫのデューティ比は５０％で、システム１００内部の各モジュールに供給するクロック信号ＣＬＫのデューティ比だけ個々に設定することが可能である。このようなデューティ比設定より、クロック信号ＣＬＫのデューティ比の違いによってシステム１００内部のある特定のモジュールが誤動作する危険性を回避することができる。また、クロック信号ＣＬＫのデューティ比の違いによってシステム１００内部のある特定のモジュールの性能を低下させてしまう危険性を回避することも可能である。
【０１７８】
また、上記のデューティ比設定により、システム１００とシステム上の別のＬＳＩとのクロック信号ＣＬＫのデューティ比が適度にずれ、その結果、両者の動作タイミングがずれる。これにより、両者の電流ピークのタイミングがずれるため、過電流によってシステム１００の誤動作を引き起こす可能性も低くなり、ＥＭＩなどによるノイズも低減できる。
【０１７９】
以上のように、実施の形態４によれば、この発明の実施の形態１〜３によるクロック生成回路１Ａ〜１Ｄを含むシステムを構築することによって、システムを高性能化することができる。
【０１８０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１８１】
【発明の効果】
以上のように、この発明によれば、クロック信号を受ける回路の規模や特性に応じて、クロック信号のデューティ比を柔軟に設定または制御できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるクロック生成回路１Ａおよびその周辺回路を示したブロック図である。
【図２】この発明の実施の形態１によるバッファ回路１０ａの回路構成を示した回路図である。
【図３】この発明の実施の形態１によるバッファ回路１０ａの回路動作を説明するための動作波形図である。
【図４】この発明の実施の形態１によるバッファ回路１０ｂの回路構成を示した回路図である。
【図５】この発明の実施の形態１によるバッファ回路１０ｂの回路動作を説明するための動作波形図である。
【図６】この発明の実施の形態１によるバッファ回路１０ｃの回路構成を示した回路図である。
【図７】この発明の実施の形態１によるバッファ回路１０ｄの回路構成を示した回路図である。
【図８】この発明の実施の形態１によるバッファ回路１０ｄの回路動作を説明するための動作波形図である。
【図９】この発明の実施の形態１によるバッファ回路１０ｅの回路構成を示した回路図である。
【図１０】この発明の実施の形態１によるバッファ回路１０ｆの回路構成を示した回路図である。
【図１１】この発明の実施の形態１によるバッファ回路１０ｆの回路動作を説明するための動作波形図である。
【図１２】この発明の実施の形態１によるバッファ回路１０ｇの回路構成を示した回路図である。
【図１３】この発明の実施の形態１によるバッファ回路１０ｇの回路動作を説明するための動作波形図である。
【図１４】この発明の実施の形態１によるクロック生成回路１Ｂおよびその周辺回路を示したブロック図である。
【図１５】この発明の実施の形態２によるＰＬＬ回路２ａの回路構成を示した回路図である。
【図１６】この発明の実施の形態２によるＰＬＬ回路２ａの回路動作を説明するための動作波形図である。
【図１７】この発明の実施の形態２によるＰＬＬ回路２ｂの回路構成を示した回路図である。
【図１８】この発明の実施の形態２によるＰＬＬ回路２ｂの回路動作を説明するための動作波形図である。
【図１９】この発明の実施の形態３によるクロック生成回路１Ｃの回路構成を示した回路図である。
【図２０】この発明の実施の形態３によるクロック生成回路１Ｃの回路動作を説明するための動作波形図である。
【図２１】この発明の実施の形態３によるクロック生成回路１Ｄの回路構成を示した回路図である。
【図２２】この発明の実施の形態３によるクロック生成回路１Ｄの回路動作を説明するための動作波形図である。
【図２３】この発明の実施の形態４によるシステム１００の構成を示したブロック図である。
【図２４】この発明の実施の形態４によるシステム２００の構成を示したブロック図である。
【図２５】この発明の実施の形態４によるシステム３００の構成を示したブロック図である。
【図２６】この発明の実施の形態４によるシステム４００の構成を示したブロック図である。
【図２７】この発明の実施の形態４によるシステム５００の構成を示したブロック図である。
【図２８】この発明の実施の形態４によるシステム６００の構成を示したブロック図である。
【符号の説明】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ クロック生成回路、２，２ａ，２ｂ ＰＬＬ回路、１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ バッファ回路、１１，１４，２１，２９，４１，４９ インバータ、１２，２２，２７４３，４８ ＰチャネルＭＯＳトランジスタ、１３，２３，２８，４２，４７ ＮチャネルＭＯＳトランジスタ、２４ ドライブ能力制御回路、２５，５３，８２ ＯＲゲート、２６，５２，６５，７８，８１ ＡＮＤゲート、４４ タイミング制御回路、５１ 遅延回路、６１，７１ コンパレータ、６２，７２ 制御回路、６３，７３ カウンタ、６４，７４，７５ ディレイライン、６６，７９リングオシレータ、７６ ＮＡＮＤゲート、７７ セレクタ、１００，２００，３００，４００，５００，６００ システム、１０１ クロック制御レジスタ、１０２，１０００，２０００，３０００ 周辺回路、１０３ ＣＰＵ、２０１クロック制御回路、３０１ 外部端子、４０１ ヒューズ回路、５０１ ＲＯＭ回路、６０１ タイマー回路。
【発明の属する技術分野】
この発明は、クロック生成回路およびそれを含むシステムに関し、より特定的には、デューティ比を設定または制御できるクロック信号を生成するクロック生成回路およびそれを含むシステムに関する。
【０００２】
【従来の技術】
ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）またはＬＳＩを使用したシステムにおいて、クロック信号は、内部素子、内部モジュール、または外部デバイスとの同期を取るために必要とされる重要な信号である。内部素子、内部モジュール、または外部デバイスは、クロック信号の立上がりエッジまたは立下りエッジに同期して演算や通信を行なう。
【０００３】
クロック信号を生成する従来のクロック生成回路は、クロック信号のデューティ比がたとえば５０％に固定されていた。
【０００４】
そのため、クロック信号を受ける回路の仕事量がＨレベル（論理ハイ）の期間とＬレベル（論理ロー）の期間とで異なる場合、当該回路の動作周波数は仕事量の多い期間に合わせて決定されるため、動作効率が落ちる。また、この場合、クロック信号の周波数が一定以上の時に消費電力が急激に増えるという問題があった。
【０００５】
さらに、クロック信号を受ける回路が複数ある場合には、電流ピークが同時期に起こり、ＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）などによるノイズが増大するという問題があった。
【０００６】
上記の諸問題を解決する手段としては、たとえば、クロック信号のデューティ比を変化させることが考えられる。特許文献１，２には、クロック信号のデューティ比を変化させる手段について記載されている。
【０００７】
特許文献１に記載された従来のクロック生成回路は、位相比較器と、その位相比較器の出力が印加される周波数制御電圧発生部とを備え、容量充放電電流によって任意に周波数のデューティ比を設定することができる。
【０００８】
特許文献２に記載された従来のクロック生成回路は、遅延回路と論理回路とにより入力クロックに対してデューティ比を増加または減少させることができ、遅延時間を変化させることによってそのデューティ比を可変微調整することができる。
【０００９】
【特許文献１】
特開平６−１６４３７９号公報
【００１０】
【特許文献２】
特開昭６２−４２６１３号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、クロック信号のデューティ比を変化させる手段は、特許文献１，２に記載された手段だけには限られない。また、クロック信号のデューティ比は、クロック信号を受ける回路の規模や特性に応じて柔軟に設定できることが望ましい。
【００１２】
それゆえに、この発明の目的は、クロック信号を受ける回路の規模や特性に応じてクロック信号のデューティ比を柔軟に設定または制御できるクロック生成回路およびそれを含むシステムを提供することである。
【００１３】
【課題を解決するための手段】
この発明によるクロック生成回路は、基準クロック信号の入力を受けて、基準クロック信号と同一または逓倍のクロック信号を出力する逓倍回路と、クロック信号をバッファ処理するバッファ処理部とを備える。バッファ処理部は、クロック信号の論理ハイの期間と論理ローの期間とが互いに異なるようにクロック信号をバッファ処理する少なくとも一つのバッファ回路を含む。
【００１４】
この発明によるシステムは、クロック信号を出力するクロック生成回路と、クロック信号のデューティ比を制御信号を用いて制御するクロック制御用回路と、クロック制御用回路を制御する中央処理装置とを備える。クロック生成回路は、基準クロック信号の入力を受けて、基準クロック信号と同一または逓倍のクロック信号を出力する逓倍回路と、クロック信号をバッファ処理するバッファ処理部とを備え、バッファ処理部は、クロック信号のデューティ比を変更することができる少なくとも一つのバッファ回路を含む。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１６】
［実施の形態１］
図１は、この発明の実施の形態１によるクロック生成回路１Ａおよびその周辺回路を示したブロック図である。
【００１７】
図１に示した実施の形態１のクロック生成回路１Ａは、基準クロック信号ＣＬＫ０を受けて、周辺回路１０００，２０００，３０００にクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をそれぞれ出力する。ここで、周辺回路１０００，２０００，３０００としては、たとえば、ランダムロジック回路，演算器回路，レジスタ回路，メモリ回路，アナログ回路のような回路が想定される。
【００１８】
クロック生成回路１Ａは、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路２と、バッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａとを含む。ＰＬＬ回路２は、基準クロック信号ＣＬＫ０を受ける。バッファ回路１０−０Ａは、ＰＬＬ回路２からの出力を受ける。バッファ回路１０−１Ａ，１０−２Ａ，１０−３Ａは、バッファ回路１０−０Ａからの出力を受けて、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をそれぞれ出力する。
【００１９】
実施の形態１のクロック生成回路１Ａは、バッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａから各々出力される出力バッファ信号の少なくとも一つのデューティ比を変化させることによって、クロック生成回路１Ａから出力されるクロック信号のデューティ比を柔軟に変化させる構成となっている。
【００２０】
以下、バッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａの少なくとも一つを構成する実施の形態１のバッファ回路の各具体的な構成例について説明する。
【００２１】
図２は、この発明の実施の形態１によるバッファ回路１０ａの回路構成を示した回路図である。
【００２２】
図２に示した実施の形態１のバッファ回路１０ａは、インバータ１１，１４が２段直列接続された構成となっている。インバータ１１は、入力バッファ信号ＢＩＮを受ける。インバータ１４は、インバータ１１からの出力を受けて、出力バッファ信号ＢＯＵＴを出力する。
【００２３】
インバータ１１は、電源ノードと接地ノードとの間に直列接続されたＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ１３を含む。ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ１３のゲートには入力バッファ信号ＢＩＮが入力される。ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ１３のドレインは、インバータ１４の入力端子に接続される。
【００２４】
図２に示した実施の形態１のバッファ回路１０ａは、ＰチャネルＭＯＳトランジスタ１２の入力信号に対するゲート遅延速度よりもＮチャネルＭＯＳトランジスタ１３の入力信号に対するゲート遅延速度の方が大きい。ゲート遅延速度の大小は、ＭＯＳトランジスタのソース−ドレイン電流の違いに大きく起因する。
【００２５】
図３は、この発明の実施の形態１によるバッファ回路１０ａの回路動作を説明するための動作波形図である。
【００２６】
ＰチャネルＭＯＳトランジスタ１２の入力信号に対するゲート遅延速度よりもＮチャネルＭＯＳトランジスタ１３の入力信号に対するゲート遅延速度の方が大きいため、インバータ１１における入力バッファ信号ＢＩＮの遅延量は、ＬレベルからＨレベルに遷移する時よりもＨレベルからＬレベルに遷移する時の方が大きくなる。
【００２７】
それゆえに、入力バッファ信号ＢＩＮのデューティ比が５０％の場合、出力バッファ信号ＢＯＵＴは、図３に示すように、Ｈレベルの期間ＴＨの方がＬレベルの期間ＴＬよりも長くなる。なお、以下特にことわらない限り、入力バッファ信号ＢＩＮのデューティ比は５０％であるとする。また、以下では、トランジスタの入力信号に対するゲート遅延速度が大きい／小さいことを、トランジスタのドライブ能力が大きい／小さいとも表現する。
【００２８】
なお、実施の形態１のバッファ回路１０ａでは、ＮチャネルＭＯＳトランジスタ１３の入力信号に対するゲート遅延速度の方が大きくなっているが、反対にＰチャネルＭＯＳトランジスタ１２の入力信号に対するゲート遅延速度の方を大きくすることも可能である。この場合、出力バッファ信号ＢＯＵＴはＬレベルの期間が長くなるため、Ｌレベルの期間での演算量が多い回路またはシステムに有効である。
【００２９】
また、実施の形態１のバッファ回路１０ａでは、前段のインバータ１１に含まれるＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ１３の入力信号に対するゲート遅延速度を互いに異なるように変えてあるが、これを後段のインバータ１４に対して適応することも可能である。この場合にも同様の効果が得られる。
【００３０】
上記のように、実施の形態１のバッファ回路１０ａは、ドライブ能力の互いに異なるトランジスタを用いることによって出力バッファ信号のデューティ比を変化させている。そのため、いったん製造されると、出力バッファ信号のデューティ比を変化させることは困難になる。そこで、このような問題を解消することができるバッファ回路を次に説明する。なお、以下では、特にことわらない限り、回路に含まれるトランジスタのドライブ能力はすべて互いに等しいものとする。
【００３１】
図４は、この発明の実施の形態１によるバッファ回路１０ｂの回路構成を示した回路図である。
【００３２】
図４に示した実施の形態１のバッファ回路１０ｂは、インバータ２１，２９が２段直列接続された構成となっている。インバータ２１は、電源ノードと接地ノードとの間に直列接続されたＰチャネルＭＯＳトランジスタ２２およびＮチャネルＭＯＳトランジスタ２３と、ドライブ能力制御回路２４とを含む。
【００３３】
ＰチャネルＭＯＳトランジスタ２２およびＮチャネルＭＯＳトランジスタ２３の両ゲートは、入力バッファ信号ＢＩＮを受ける。インバータ２９は、出力ノードＮｂからの入力を受けて、出力バッファ信号ＢＯＵＴを出力する。
【００３４】
ドライブ能力制御回路２４は、一方の入力が反転されたＯＲゲート２５と、ＡＮＤゲート２６と、電源ノードと接地ノードとの間に直列接続されたＰチャネルＭＯＳトランジスタ２７およびＮチャネルＭＯＳトランジスタ２８とを含む。ＰチャネルＭＯＳトランジスタ２２，２７は、電源ノードと出力ノードＮｂとの間に並列接続される。ＮチャネルＭＯＳトランジスタ２３，２８は、出力ノードＮｂと接地ノードとの間に並列接続される。
【００３５】
ＯＲゲート２５は、入力バッファ信号ＢＩＮおよび反転されたドライブ能力制御信号ＤＲＶＰが入力され、出力がＰチャネルＭＯＳトランジスタ２７のゲートに接続される。ＡＮＤゲート２６は、入力バッファ信号ＢＩＮおよびドライブ能力制御信号ＤＲＶＮが入力され、出力がＮチャネルＭＯＳトランジスタ２８のゲートに接続される。
【００３６】
図５は、この発明の実施の形態１によるバッファ回路１０ｂの回路動作を説明するための動作波形図である。
【００３７】
ドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮが共にＬレベル（時刻ｔ１以前）のとき、ドライブ能力制御回路２４内の論理ゲート２５，ＡＮＤゲート２６はそれぞれＨレベル，Ｌレベルを出力する。その結果、ＰチャネルＭＯＳトランジスタ２７およびＮチャネルＭＯＳトランジスタ２８は、共にオフとなる。
【００３８】
これにより、バッファ回路１０ｂは、時刻ｔ１以前において、インバータ２１においてＰチャネルＭＯＳトランジスタ２２，２７側とＮチャネルＭＯＳトランジスタ２３，２８側とのドライブ能力が互いに等しくなる。したがって、入力バッファ信号ＢＩＮは、図５に示すように、時刻ｔ１以前において、そのまま一定時間遅延したのち出力バッファ信号ＢＯＵＴとして出力される。
【００３９】
ドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮがそれぞれＨレベル，Ｌレベル（時刻ｔ１〜ｔ２）のとき、論理ゲート２５の出力は入力バッファ信号ＢＩＮの変化と連動するのに対し、ＡＮＤゲート２６の出力は常にＬレベルとなる。その結果、入力バッファ信号ＢＩＮがＬレベルのときにはＰチャネルＭＯＳトランジスタ２２，２７が共にオンとなるのに対し、入力バッファ信号ＢＩＮがＨレベルのときにはＮチャネルＭＯＳトランジスタ２３のみがオンとなりＮチャネルＭＯＳトランジスタ２８はオフのままである。
【００４０】
そのため、バッファ回路１０ｂは、時刻ｔ１〜ｔ２において、インバータ２１内のＰチャネルＭＯＳトランジスタ２２，２７側のドライブ能力がＮチャネルＭＯＳトランジスタ２３，２８側のドライブ能力より大きくなる。すなわち、インバータ２１における入力バッファ信号ＢＩＮの遅延量は、ＨレベルからＬレベルに遷移する時よりもＬレベルからＨレベルに遷移する時の方が大きくなる。したがって、出力バッファ信号ＢＯＵＴは、図５に示すように、時刻ｔ１〜ｔ２において、Ｌレベルの期間ＴＬ１の方がＨレベルの期間ＴＨ１より長くなる。
【００４１】
ドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮがそれぞれＬレベル，Ｈレベル（時刻ｔ２以降）のとき、論理ゲート２５の出力は常にＨレベルとなるのに対し、ＡＮＤゲート２６の出力は入力バッファ信号ＢＩＮの変化と連動する。その結果、入力バッファ信号ＢＩＮがＬレベルのときにはＰチャネルＭＯＳトランジスタ２２のみがオンとなりＰチャネルＭＯＳトランジスタ２７はオフのままであるのに対し、入力バッファ信号ＢＩＮがＨレベルのときにはＮチャネルＭＯＳトランジスタ２３，２８が共にオンとなる
そのため、バッファ回路１０ｂは、時刻ｔ２以降において、インバータ２１内のＮチャネルＭＯＳトランジスタ２３，２８側のドライブ能力がＰチャネルＭＯＳトランジスタ２２，２７側のドライブ能力より大きくなる。すなわち、インバータ２１における入力バッファ信号ＢＩＮの遅延量は、ＬレベルからＨレベルに遷移する時よりもＨレベルからＬレベルに遷移する時の方が大きくなる。したがって、出力バッファ信号ＢＯＵＴは、図５に示すように、時刻ｔ２以降において、Ｈレベルの期間ＴＨ２の方がＬレベルの期間ＴＬ２より長くなる。
【００４２】
このように、実施の形態１のバッファ回路１０ｂでは、インバータ２１の中にドライブ能力制御回路２５を設け、ドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮを用いてＰチャネルＭＯＳトランジスタ側のドライブ能力とＮチャネルＭＯＳトランジスタ側のドライブ能力とを制御することにより、出力バッファ信号ＢＯＵＴのデューティ比を調節することができる。
【００４３】
図６は、この発明の実施の形態１によるバッファ回路１０ｃの回路構成を示した回路図である。
【００４４】
図６に示したバッファ回路１０ｃは、図４に示したバッファ回路１０ｂのインバータ２１がインバータ３１に置き換えられた構成となっている。インバータ３１は、ドライブ能力制御回路２４がドライブ能力制御回路２４．１，２４．２，…のように複数段に分けて設けられた点においてインバータ２１と異なる。このように、ドライブ能力制御回路２４を複数段設けることによって、出力バッファ信号ＢＯＵＴのデューティ比をさらに細かく調節することが可能となる。
【００４５】
図２〜６において説明したバッファ回路１０ａ〜１０ｃではトランジスタのドライブ能力の差を利用することによってデューティ比を制御したが、インバータ間の信号遅延を利用することによってもデューティ比を制御することは可能である。そのような実施の形態を次に説明する。
【００４６】
図７は、この発明の実施の形態１によるバッファ回路１０ｄの回路構成を示した回路図である。
【００４７】
図７に示した実施の形態１のバッファ回路１０ｄは、インバータ４１と、タイミング制御回路４４と、インバータ４９とを含む。
【００４８】
インバータ４１は、電源ノードと接地ノードとの間に直列接続されたＰチャネルＭＯＳトランジスタ４２およびＮチャネルＭＯＳトランジスタ４３を有する。ＰチャネルＭＯＳトランジスタ４２およびＮチャネルＭＯＳトランジスタ４３のゲートには、入力バッファ信号ＢＩＮが入力される。
【００４９】
タイミング制御回路４４は、ＮＡＮＤゲート４５と、ＡＮＤゲート４６と、電源ノードと接地ノードとの間に直列接続されたＰチャネルＭＯＳトランジスタ４７およびＮチャネルＭＯＳトランジスタ４８とを有する。ＮＡＮＤゲート４５は、タイミング制御信号ＴＭＧＰおよび入力バッファ信号ＢＩＮが入力され、出力がＰチャネルＭＯＳトランジスタ４７のゲートに接続される。ＡＮＤゲート４６は、タイミング制御信号ＴＭＧＮおよび入力バッファ信号ＢＩＮが入力され、出力がＮチャネルＭＯＳトランジスタ４８のゲートに接続される。
【００５０】
インバータ４９は、ＰチャネルＭＯＳトランジスタ４２，４７およびＮチャネルＭＯＳトランジスタ４３，４８のドレインからの入力を受けて、出力バッファ信号ＢＯＵＴを出力する。
【００５１】
図８は、この発明の実施の形態１によるバッファ回路１０ｄの回路動作を説明するための動作波形図である。
【００５２】
タイミング制御信号ＴＭＧＰ，ＴＭＧＮが共にＬレベル（時刻ｔ１以前）のとき、タイミング制御回路４４内のＮＡＮＤゲート４５，ＡＮＤゲート４６はそれぞれＨレベル，Ｌレベルを出力する。その結果、ＰチャネルＭＯＳトランジスタ４７，ＮチャネルＭＯＳトランジスタ４８は共にオフとなる。
【００５３】
これにより、バッファ回路１０ｄは、インバータ４１とインバータ４９とが直接接続されたのと等価になる。したがって、入力バッファ信号ＢＩＮは、図８に示すように、時刻ｔ１以前において、そのまま一定時間遅延したのち出力バッファ信号ＢＯＵＴとして出力される。
【００５４】
タイミング制御信号ＴＭＧＰ，ＴＭＧＮがそれぞれＨレベル，Ｌレベル（時刻ｔ１〜ｔ２）のとき、タイミング制御回路４４内において、ＮＡＮＤゲート４５は入力バッファ信号ＢＩＮがＨレベル，Ｌレベルの時それぞれＬレベル，Ｈレベルを出力し、ＡＮＤゲート４６は常にＬレベルを出力する。
【００５５】
そのため、入力バッファ信号ＢＩＮがＨレベルになると、インバータ４１からインバータ４９へＬレベルの信号が出力され、出力バッファ信号ＢＯＵＴは最初Ｈレベルとなるが、その後タイミング制御回路４４内のＰチャネルＭＯＳトランジスタ４７がオンしてインバータ４９の入力に電源電位ＶＣＣ（Ｈレベル）が与えられるため、やがて出力バッファ信号ＢＯＵＴはＬレベルとなる。
【００５６】
したがって、タイミング制御信号ＴＭＧＰ，ＴＭＧＮがそれぞれＨレベル，Ｌレベル（時刻ｔ１〜ｔ２）のとき、出力バッファ信号ＢＯＵＴは、図８に示すように、Ｈレベルの期間ＴＨ１よりＬレベルの期間ＴＬ１の方が長くなる。
【００５７】
タイミング制御信号ＴＭＧＰ，ＴＭＧＮがそれぞれＬレベル，Ｈレベル（時刻ｔ２以降）のとき、タイミング制御回路４４内において、ＮＡＮＤゲート４５は常にＨレベルを出力し、ＡＮＤゲート４６は入力バッファ信号ＢＩＮがＨレベル，ＬレベルのときそれぞれＨレベル，Ｌレベルを出力する。
【００５８】
そのため、入力バッファ信号ＢＩＮがＨレベルになると、インバータ４１からインバータ４９へＬレベルの信号が出力され、出力バッファ信号ＢＯＵＴがＨレベルになるとともに、タイミング制御回路４４内のＮチャネルＭＯＳトランジスタ４８がオンしてインバータ４９の入力に接地電位ＧＮＤ（Ｌレベル）が与えられる。その後入力バッファ信号ＢＩＮがＬレベルになると、インバータ４１からインバータ４９へＨレベルの信号が出力されるが、ＮチャネルＭＯＳトランジスタ４８はしばらくオンしたままなので、インバータ４９の入力には接地電位ＧＮＤ（Ｌレベル）がしばらく与えられ続け、出力バッファ信号ＢＯＵＴはしばらくＨレベルのままとなる。
【００５９】
したがって、タイミング制御信号ＴＭＧＰ，ＴＭＧＮがそれぞれＬレベル，Ｈレベル（時刻ｔ２以降）のとき、出力バッファ信号ＢＯＵＴは、図８に示すように、Ｌレベルの期間ＴＬ２よりＨレベルの期間ＴＨ２の方が長くなる。
【００６０】
このように、実施の形態１のバッファ回路１０ｄでは、インバータ４１とインバータ４９との間にタイミング制御回路４４を挿入し、タイミング制御信号ＴＭＧＰ，ＴＭＧＮを用いてインバータ間の信号遅延を制御することによって、出力バッファ信号ＢＯＵＴのデューティ比を調節することができる。
【００６１】
図９は、この発明の実施の形態１によるバッファ回路１０ｅの回路構成を示した回路図である。
【００６２】
図９に示した実施の形態１のバッファ回路１０ｅは、図７に示したバッファ回路１０ｄにおけるタイミング制御回路４４をタイミング制御回路４４．１，４４．２，…のように複数段に分けた構成となっている。このように、タイミング制御回路４４を複数段設けることによって、出力バッファ信号ＢＯＵＴのデューティ比をさらに細かく調節することができる。
【００６３】
図１０は、この発明の実施の形態１によるバッファ回路１０ｆの回路構成を示した回路図である。
【００６４】
図１０に示した実施の形態１のバッファ回路１０ｆは、遅延回路５１とＡＮＤゲート５２とを備える。遅延回路５１は、遅延制御信号ＤＬＹに応じて遅延時間を制御することができる。ＡＮＤゲート５２は、遅延回路５１によって遅延される入力バッファ信号ＢＩＮおよび遅延回路５１によって遅延されない入力バッファ信号ＢＩＮを受けて、出力バッファ信号ＢＯＵＴを出力する。
【００６５】
図１１は、この発明の実施の形態１によるバッファ回路１０ｆの回路動作を説明するための動作波形図である。ここでは、簡単のため、遅延制御信号ＤＬＹがＨレベルおよびＬレベルの２値に変化する場合について説明する。しかしながら、これは一例に過ぎず、遅延制御信号ＤＬＹは、一般に、多値あるいは連続的に変化させることが可能である。
【００６６】
遅延制御信号ＤＬＹがＬレベル（時刻ｔ１以前）のとき、遅延回路５１は、ある所定の遅延時間ＤＬＹ１だけ入力信号を遅延させる。入力バッファ信号ＢＩＮがＨレベルからＬレベルに遷移するとき、ＡＮＤゲート５２は、遅延回路５１によって遅延されない入力バッファ信号ＢＩＮを受けて即座に出力がＨレベルからＬレベルへと遷移する。一方、入力バッファ信号ＢＩＮがＬレベルからＨレベルに遷移するとき、ＡＮＤゲート５２は、遅延回路５１によって遅延時間ＤＬＹ１だけ遅延される入力バッファ信号ＢＩＮが到達するまでは出力がＬレベルからＨレベルへと遷移しない。したがって、出力バッファ信号ＢＯＵＴは、図１１に示すように、時刻ｔ１以前において、Ｈレベルの期間ＴＨよりＬレベルの期間ＴＬ１の方が長くなる。
【００６７】
遅延制御信号ＤＬＹがＨレベル（時刻ｔ１以降）のとき、遅延回路５１は、ある所定の遅延時間ＤＬＹ２だけ入力信号を遅延させる。したがって、出力バッファ信号ＢＯＵＴは、図１１に示すように、時刻ｔ１以降において、Ｈレベルの期間ＴＨよりＬレベルの期間ＴＬ２の方が長くなる。また、遅延時間ＤＬＹ２は、遅延時間ＤＬＹ１より長いと仮定しているため、時刻ｔ１以前におけるＬレベルの期間ＴＬ１より時刻ｔ１以降におけるＬレベルの期間ＴＬ２の方が長くなる。
【００６８】
このように、実施の形態１のバッファ回路１０ｆでは、ＡＮＤゲートの一方の入力の前に、遅延制御信号によって遅延時間の長さを制御できる遅延回路を設けることによって、出力バッファ信号ＢＯＵＴのデューティ比を遅延制御信号に応じて変化させることができる。
【００６９】
図１２は、この発明の実施の形態１によるバッファ回路１０ｇの回路構成を示した回路図である。
【００７０】
図１２に示した実施の形態１のバッファ回路１０ｇは、遅延回路５１とＯＲゲート５３とを備える。遅延回路５１は、遅延制御信号ＤＬＹに応じて遅延時間を制御することができる。ＯＲゲート５３は、遅延回路５１によって遅延される入力バッファ信号ＢＩＮおよび遅延回路５１によって遅延されない入力バッファ信号ＢＩＮを受けて、出力バッファ信号ＢＯＵＴを出力する。
【００７１】
図１３は、この発明の実施の形態１によるバッファ回路１０ｇの回路動作を説明するための動作波形図である。ここでは、簡単のため、遅延制御信号ＤＬＹがＨレベルおよびＬレベルの２値に変化する場合について説明する。しかしながら、これは一例に過ぎず、遅延制御信号ＤＬＹは、一般に、多値あるいは連続的に変化させることが可能である。
【００７２】
遅延制御信号ＤＬＹがＬレベル（時刻ｔ１以前）のとき、遅延回路５１は、ある所定の遅延時間ＤＬＹ１だけ入力信号を遅延させる。入力バッファ信号ＢＩＮがＬレベルからＨレベルに遷移するとき、ＯＲゲート５３は、遅延回路５１によって遅延されない入力バッファ信号ＢＩＮを受けて即座に出力がＬレベルからＨレベルへと遷移する。一方、入力バッファ信号ＢＩＮがＨレベルからＬレベルに遷移するとき、ＯＲゲート５３は、遅延回路５１によって遅延時間ＤＬＹ１だけ遅延される入力バッファ信号ＢＩＮが到達するまでは出力がＨレベルからＬレベルへと遷移しない。したがって、出力バッファ信号ＢＯＵＴは、図１３に示すように、時刻ｔ１以前において、Ｌレベルの期間ＴＬよりＨレベルの期間ＴＨ１の方が長くなる。
【００７３】
遅延制御信号ＤＬＹがＨレベル（時刻ｔ１以降）のとき、遅延回路５１は、ある所定の遅延時間ＤＬＹ２だけ入力信号を遅延させる。したがって、出力バッファ信号ＢＯＵＴは、図１３に示すように、時刻ｔ１以降において、Ｌレベルの期間ＴＬよりＨレベルの期間ＴＨ２の方が長くなる。また、遅延時間ＤＬＹ２は、遅延時間ＤＬＹ１より長いと仮定しているため、時刻ｔ１以前におけるＨレベルの期間ＴＨ１より時刻ｔ１以降におけるＨレベルの期間ＴＨ２の方が長くなる。
【００７４】
このように、実施の形態１のバッファ回路１０ｇでは、ＯＲゲートの一方の入力の前に、遅延制御信号によって遅延時間の長さを制御できる遅延回路を設けることによって、出力バッファ信号ＢＯＵＴのデューティ比を遅延制御信号に応じて変化させることができる。
【００７５】
以下、これまで説明してきた実施の形態１によるバッファ回路１０ａ〜１０ｇを、図１のクロック生成回路１Ａにおけるバッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａにどのように適応するかについて、具体例を元に説明する。
【００７６】
たとえばクロック信号ＣＬＫ１〜ＣＬＫ３がそれぞれ入力される周辺回路１０００〜３０００の全てにおいてＨレベルの期間での演算量が多い場合、実施の形態１のバッファ回路１０ａ〜１０ｇをバッファ１０−０Ａに適応すれば、クロック信号ＣＬＫ１〜ＣＬＫ３の全てにおいてＨレベルの期間が長くすることができ、周辺回路１０００〜３０００の高速化および低電力化が実現できる。
【００７７】
また、たとえばクロック信号ＣＬＫ１が入力される周辺回路１０００においてのみＨレベルの期間での演算量が多い場合、実施の形態１のバッファ回路１０ａ〜１０ｇをバッファ１０−１Ａに適応すれば、Ｈレベルの期間での演算量が多い周辺回路１０００のみでクロック信号ＣＬＫ１のＨレベルの期間が長くすることができ、結果として周辺回路１０００〜３０００全体を効率的に高速化および低電力化できる。
【００７８】
この場合、クロック信号ＣＬＫ１とＣＬＫ２，ＣＬＫ３との立下りエッジがずれるので、立下りエッジで動作する周辺回路１０００と周辺回路２０００，３０００との動作タイミングもずれる。これにより、周辺回路１０００〜３０００における電流ピークのタイミングがずれるため、たとえばクロック生成回路１ＡをＬＳＩに組み込んだ場合、過電流によるＬＳＩの誤動作を引き起こす可能性も低くなり、ＥＭＩなどによるノイズも低減できる。
【００７９】
このように、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のデューティ比の設定は、周辺回路１０００〜３０００の全てに対して行なう場合も考えられるし、周辺回路１０００〜３０００の中のある特定の回路に対してのみ行なう場合も考えられる。このように、システムに応じてクロック信号のデューティ比を柔軟に設定することにより、各モジュールごとに最高の性能を発揮できるシステムを構築することが可能となる。
【００８０】
また、この発明の実施の形態１によるクロック生成回路１Ａの一例として、図１を参照して、バッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａの少なくとも一つにおいてのみ、電源電位ＶＣＣまたは接地電位ＧＮＤを変化させる構成も考えられる。この場合、当該バッファ回路の論理しきい値がシフトするため、出力バッファ信号のデューティ比を変化させることができる。なお、この電源電位ＶＣＣまたは接地電位ＧＮＤの変化量を制御信号によって制御することにより、出力バッファ信号のデューティ比を制御信号によって調節することも可能である。
【００８１】
また、この発明の実施の形態１によるクロック生成回路１Ａの他の一例として、図１を参照して、バッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａの少なくとも一つにおいてのみ、当該バッファ回路に含まれるトランジスタの基板電位を変化させる構成も考えられる。この場合、当該バッファ回路の論理しきい値がシフトするため、出力バッファ信号のデューティ比を変化させることができる。なお、このトランジスタの基板電位の変化量を制御信号によって制御することにより、出力バッファ信号のデューティ比を制御信号によって調節することも可能である。
【００８２】
以上のように、実施の形態１によれば、クロック生成回路１Ａの構成要素であるバッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａから各々出力される出力バッファ信号の少なくとも一つのデューティ比を変化させることによって、クロック生成回路１Ａを含むシステムの高速化および低電力化が実現できる。
【００８３】
［実施の形態２］
図１４は、この発明の実施の形態２によるクロック生成回路１Ｂおよびその周辺回路を示したブロック図である。
【００８４】
図１４に示した実施の形態２のクロック生成回路１Ｂは、基準クロック信号ＣＬＫ０を受けて、周辺回路１０００，２０００，３０００にクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をそれぞれ出力する。ここで、周辺回路１０００，２０００，３０００としては、たとえば、ランダムロジック回路，演算器回路，レジスタ回路，メモリ回路，アナログ回路のような回路が想定される。
【００８５】
クロック生成回路１Ｂは、ＰＬＬ回路２Ｂと、バッファ回路１０−０，１０−１，１０−２，１０−３とを含む。ＰＬＬ回路２Ｂは、基準クロック信号ＣＬＫ０を受ける。バッファ回路１０−０は、ＰＬＬ回路２Ｂからの出力を受ける。バッファ回路１０−１，１０−２，１０−３は、バッファ回路１０−０からの出力を受け、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をそれぞれ出力する。
【００８６】
実施の形態２のクロック生成回路１Ｂは、ＰＬＬ回路２Ｂから出力される出力ＰＬＬ信号のデューティ比を変化させることによって、クロック生成回路１Ｂから出力されるクロック信号のデューティ比を変化させる構成となっている。
【００８７】
以下、ＰＬＬ回路２Ｂを構成する実施の形態２のＰＬＬ回路の各具体的な構成例について説明する。
【００８８】
図１５は、この発明の実施の形態２によるＰＬＬ回路２ａの回路構成を示した回路図である。
【００８９】
図１５に示した実施の形態２のＰＬＬ回路２ａは、デジタルＰＬＬ回路であって、コンパレータ６１と、制御回路６２と、カウンタ６３と、ディレイライン６４と、ＡＮＤゲート６５とを含む。なお、ディレイライン６４からの出力信号は、ＡＮＤゲート６５の一方の入力端子に反転入力される。
【００９０】
ディレイライン６４およびＡＮＤゲート６５は、リングオシレータ６６を構成する。リングオシレータ６６が発振することにより、ＡＮＤゲート６５から出力ＰＬＬ信号ＰＯＵＴが出力される。出力ＰＬＬ信号ＰＯＵＴは、ディレイライン６４にフィードバックされるとともに、コンパレータ６１および制御回路６２に入力される。
【００９１】
コンパレータ６１は、出力ＰＬＬ信号ＰＯＵＴと基準クロック信号ＣＬＫ０との位相を比較し、その位相比較結果をカウンタ６３に出力する。
【００９２】
制御回路６２は、カウント値制御信号ＰＣＮＴが活性化されたとき、カウンタ６３から出力されるデジタルカウント値ＣＮＴを増減させる。また、制御回路６２は、リングオシレータ６６の発振を制御するイネーブル信号ＥＮを、ＡＮＤゲート６５の他方の入力端子に出力する。
【００９３】
カウンタ６３は、コンパレータ６１から出力された位相比較結果に基づいて、デジタルカウント値ＣＮＴを決定する。このデジタルカウント値ＣＮＴは、カウント値制御信号ＰＣＮＴが活性化されたときに制御回路６２から出力されるデジタルカウント値ＣＮＴの増減指示に応じて増減する。
【００９４】
ディレイライン６４は、カウンタ６３から出力されたデジタルカウント値ＣＮＴを受けて遅延時間を調整する。ディレイライン６４の遅延時間が変化することで、ＡＮＤゲート６５から出力される出力ＰＬＬ信号ＰＯＵＴのデューティ比が変化する。出力ＰＬＬ信号ＰＯＵＴは、基準クロック信号ＣＫＬ０と同周期またはその逓倍周期となる。
【００９５】
図１６は、この発明の実施の形態２によるＰＬＬ回路２ａの回路動作を説明するための動作波形図である。
【００９６】
カウント値制御信号ＰＣＮＴがＬレベル（時刻ｔ１以前）のとき、制御回路６２からデジタルカウント値ＣＮＴの増減指示は出力されないため、リングオシレータ６６の発振状態が安定し、デジタルカウント値ＣＮＴは一定値ｎを取る。このとき、出力ＰＬＬ信号ＰＯＵＴのデューティ比は５０％となる。
【００９７】
カウント値制御信号ＰＣＮＴがＨレベル（時刻ｔ１以降）のとき、制御回路６２からデジタルカウント値ＣＮＴの増減指示が出力され、デジタルカウント値ＣＮＴは、出力ＰＬＬ信号ＰＯＵＴの立上がり時にｎ＋１，立下り時にｎ＋１と切り替わる。その結果、ディレイライン６４の遅延時間は、出力ＰＬＬ信号ＰＯＵＴがＨレベルのときは長く，Ｌレベルのときは短くなる。
【００９８】
したがって、カウント値制御信号ＰＣＮＴがＨレベルのとき、図１６に示すように、出力ＰＬＬ信号ＰＯＵＴは、Ｈレベルの期間の方がＬレベルの期間より長くなり、デューティ比が５０％から変化する。このように、実施の形態２のＰＬＬ回路２ａでは、カウント値制御信号ＰＣＮＴの活性／非活性を操作することによって、出力ＰＬＬ信号ＰＯＵＴのデューティ比を調整することができる。
【００９９】
なお、実施の形態２のＰＬＬ回路２ａでは、出力ＰＬＬ信号ＰＯＵＴの立上がり／立下りに応じてデジタルカウント値ＣＮＴをｎ＋１／ｎ−１と切替えたが、これは一例にすぎず、一般に、ｎ＋ｐ／ｎ−ｐ（ｐは自然数）と切替えることが可能である。
【０１００】
また、上記の説明では出力ＰＬＬ信号ＰＯＵＴのデューティ比をカウント値制御信号ＰＣＮＴの活性／非活性によって制御する場合について説明したが、出力ＰＬＬ信号ＰＯＵＴのデューティ比は必ずしも制御可能である必要はない。たとえば、カウント値制御信号ＰＣＮＴをＨレベルに固定することにより、出力ＰＬＬ信号ＰＯＵＴのＨレベルの期間とＬレベルの期間との比率に常に一定以上の差を持たせることができる。このとき、出力ＰＬＬ信号ＰＯＵＴのＨレベルの期間とＬレベルの期間との比率は、カウント値制御信号ＰＣＮＴの活性／非活性が伴わない分だけ安定的となる。
【０１０１】
図１７は、この発明の実施の形態２によるＰＬＬ回路２ｂの回路構成を示した回路図である。
【０１０２】
図１７に示した実施の形態２のＰＬＬ回路２ｂは、デジタルＰＬＬ回路であって、コンパレータ７１と、制御回路７２と、カウンタ７３と、ディレイライン７４，７５と、ＮＡＮＤゲート７６と、セレクタ７７と、ＡＮＤゲート７８とを含む。なお、セレクタ７７の出力信号は、ＡＮＤゲート７８の一方の入力端子に反転入力される。
【０１０３】
ディレイライン７４，７５、セレクタ７７、およびＡＮＤゲート７８は、リングオシレータ７９を構成する。リングオシレータ７９が発振することにより、ＡＮＤゲート７８から出力ＰＬＬ信号ＰＯＵＴが出力される。出力ＰＬＬ信号ＰＯＵＴは、ディレイライン７４にフィードバックされるとともに、ＮＡＮＤゲート７６の一方の入力端子およびコンパレータ７１に対して出力される。
【０１０４】
コンパレータ７１は、出力ＰＬＬ信号ＰＯＵＴと基準クロック信号ＣＬＫ０との位相を比較し、その位相比較結果をカウンタ７３に出力する。制御回路７２は、リングオシレータ７９の発振を制御するイネーブル信号ＥＮを、ＡＮＤゲート７８の他方の入力端子に出力する。カウンタ７３は、コンパレータ７１から出力された位相比較結果に基づいて、デジタルカウント値ＣＮＴを決定する。
【０１０５】
ディレイライン７４，７５は、カウンタ７３から出力されたデジタルカウント値ＣＮＴを受けて遅延時間を決定する。ディレイライン７４から出力される出力信号は、ディレイライン７５に入力されるとともに、セレクタ７７の入力端子Ｂに入力される。ディレイライン７５から出力される出力信号は、セレクタ７７の入力端子Ａに入力される。
【０１０６】
ＮＡＮＤゲート７６は、セレクタ制御信号ＰＳＥＬおよび出力ＰＬＬ信号ＰＯＵＴを受けて、セレクタ７７に選択信号ＳＥＬを出力する。セレクタ７７は、選択信号ＳＥＬがＬレベルのときには入力端子Ａから、選択信号ＳＥＬがＨレベルのときには入力端子Ｂから各々入力される信号を受けて、ＡＮＤゲート７８の一方の入力端子に反転出力する。
【０１０７】
図１８は、この発明の実施の形態２によるＰＬＬ回路２ｂの回路動作を説明するための動作波形図である。
【０１０８】
セレクタ制御信号ＰＳＥＬがＬレベル（時刻ｔ１以前）のとき、選択信号ＳＥＬは、出力ＰＬＬ信号ＰＯＵＴの状態にかかわらず常にＨレベルとなる。そのため、セレクタ７７は、ディレイライン７５を経由しない入力端子Ｂを常に選択する。したがって、このときリングオシレータ７９は安定し、出力ＰＬＬ信号ＰＯＵＴのデューティ比は５０％となる。
【０１０９】
セレクタ制御信号ＰＳＥＬがＨレベル（時刻ｔ１以降）のとき、選択信号ＳＥＬは、出力ＰＬＬ信号ＰＯＵＴの反転信号となる。時刻ｔ１において出力ＰＬＬ信号ＰＯＵＴはＨレベルであるため、選択信号ＳＥＬはＬレベルに切り替わり、セレクタ７７は入力端子Ａを選択する。その結果、リングオシレータ７９は、ディレイライン７５を経由する分だけ遅延時間が長くなる。
【０１１０】
その後、出力ＰＬＬ信号がＬレベルになると、選択信号ＳＥＬはＨレベルに切り替わり、セレクタ７７は入力端子Ｂを選択する。その結果、リングオシレータ７９は、ディレイライン７５を経由しない分だけ遅延時間が短くなる。したがって、セレクタ制御信号ＰＳＥＬがＨレベルのとき、図１８に示すように、出力ＰＬＬ信号ＰＯＵＴは、Ｈレベルの期間の方がＬレベルの期間より長くなり、デューティ比が５０％から変化する。
【０１１１】
このように、実施の形態２のＰＬＬ回路２ｂでは、セレクタ制御信号ＰＳＥＬを操作することによって、出力ＰＬＬ信号ＰＯＵＴのデューティ比を調整することができる。
【０１１２】
上記の説明では出力ＰＬＬ信号ＰＯＵＴのデューティ比をセレクタ制御信号ＰＳＥＬの活性／非活性によって制御する場合について説明したが、出力ＰＬＬ信号ＰＯＵＴのデューティ比は必ずしも制御可能である必要はない。たとえば、セレクタ制御信号ＰＳＥＬをＨレベルに固定することにより、出力ＰＬＬ信号ＰＯＵＴのＨレベルの期間とＬレベルの期間との比率に常に一定以上の差を持たせることができる。このとき、出力ＰＬＬ信号ＰＯＵＴのＨレベルの期間とＬレベルの期間との比率は、セレクタ制御信号ＰＳＥＬの活性／非活性が伴わない分だけ安定的となる。
【０１１３】
これまで説明してきた実施の形態２のＰＬＬ回路２ａ，２ｂのようなデジタルＰＬＬ回路の場合、カウンタから出力されるデジタルカウント値は、基本的には、その時の出力ＰＬＬ信号の周期と当該デジタルＰＬＬ回路に含まれるトランジスタのゲート遅延との比、すなわち「出力ＰＬＬ信号の周期／ゲート遅延」によって決まる。ゲート遅延はトランジスタの特性に影響され、トランジスタの特性は、トランジスタの製造プロセスのばらつきの他、温度，電圧などによっても影響を受ける。
【０１１４】
いま、デジタルＰＬＬ回路からの出力ＰＬＬ信号で動作する回路が当該デジタルＰＬＬ回路と同一の基板上に設けられている場合について考える。「出力ＰＬＬ信号の周期／ゲート遅延」が小さい場合、デジタルＰＬＬ回路からの出力ＰＬＬ信号で動作する回路は、出力ＰＬＬ信号に対して動作マージンの少ない状態なので、出力ＰＬＬ信号のデューティ比を必要に応じて変えると効果がある。「出力ＰＬＬ信号の周期／ゲート遅延」が大きい場合、デジタルＰＬＬ回路からの出力ＰＬＬ信号で動作する回路は、出力ＰＬＬ信号に対して動作マージンが十分にある状態なので、出力ＰＬＬ信号のデューティ比を変えても効果はほとんどなく、出力ＰＬＬ信号のデューティ比は５０％でよい。
【０１１５】
また、デジタルＰＬＬ回路から出力される出力ＰＬＬ信号の周波数がソフトウェアによって変えられる場合について考える。出力ＰＬＬ信号の周波数が高い場合、デジタルＰＬＬ回路からの出力ＰＬＬ信号で動作する回路は、出力ＰＬＬ信号に対して動作マージンの少ない状態なので、出力ＰＬＬ信号のデューティ比を必要に応じて変えると効果がある。出力ＰＬＬ信号の周波数が低い場合、デジタルＰＬＬ回路からの出力ＰＬＬ信号で動作する回路は、出力ＰＬＬ信号に対して動作マージンが十分にある状態なので、出力ＰＬＬ信号のデューティ比を変えても効果はほとんどなく、出力ＰＬＬ信号のデューティ比は５０％でよい。
【０１１６】
以上のように、実施の形態２によれば、クロック生成回路１Ｂの構成要素であるＰＬＬ回路２Ｂから出力される出力ＰＬＬ信号ＰＯＵＴのデューティ比を変化させることによって、クロック生成回路１Ｂを含むシステムの高速化および低電力化が実現できる。
【０１１７】
［実施の形態３］
図１９は、この発明の実施の形態３によるクロック生成回路１Ｃの回路構成を示した回路図である。
【０１１８】
図１９に示した実施の形態３のクロック生成回路１Ｃは、ＰＬＬ回路２と、波形生成回路８１ａと、ＡＮＤゲート８２とを含む。
【０１１９】
ＰＬＬ回路２は、基準クロック信号ＣＬＫ０の入力を受けて、基準クロック信号ＣＬＫ０の３逓倍となる出力ＰＬＬ信号ＰＯＵＴを出力する。なお、ＰＬＬ回路２は、アナログＰＬＬ回路でもデジタルＰＬＬ回路でもその他どのようなＰＬＬ回路であっても構わない。また、３逓倍は一例であって、基本的には何逓倍であってもよい。波形生成回路８１ａは、デューティ比制御信号ＤＴＹａを出力する。ＡＮＤゲート８２は、出力ＰＬＬ信号ＰＯＵＴおよびデューティ比制御信号ＤＴＹａの入力を受けて、クロック信号ＣＬＫａを出力する。
【０１２０】
デューティ比制御信号ＤＴＹａは、出力ＰＬＬ信号ＰＯＵＴおよびデューティ比制御信号ＤＴＹａがともにＨレベルの期間とそれ以外の期間との比率が異なるように波形生成回路８１ａによって波形生成された周期信号である。
【０１２１】
図２０は、この発明の実施の形態３によるクロック生成回路１Ｃの回路動作を説明するための動作波形図である。
【０１２２】
時刻ｔ１において、出力ＰＬＬ信号ＰＯＵＴおよびデューティ比制御信号ＤＴＹａがともに立上がったのを受けて、クロック信号ＣＬＫａが立上がる。時刻ｔ２において、出力ＰＬＬ信号ＰＯＵＴおよびデューティ比制御信号ＤＴＹａが立下がったのを受けて、クロック信号ＣＬＫａが立下がる。以後、時刻ｔ３に出力ＰＬＬ信号ＰＯＵＴおよびデューティ比制御信号ＤＴＹａが再びともに立上がるまで、クロック信号ＣＬＫａは立下がったままとなる。
【０１２３】
したがって、図２０に示すように、クロック信号ＣＬＫａは、Ｈレベルの期間よりＬレベルの期間の方が長くなり、デューティ比が５０％から変化する。また、デューティ比制御信号ＤＴＹａが基準クロック信号ＣＬＫ０と同一の周波数の時、クロック信号ＣＬＫａは基準クロック信号ＣＬＫ０と同一の周波数となる。さらに、基準クロック信号ＣＬＫ０と出力ＰＬＬ信号ＰＯＵＴとの逓倍比を３逓倍から変化させることによって、クロック信号ＣＬＫａのデューティ比を調整することができる。
【０１２４】
図２１は、この発明の実施の形態３によるクロック生成回路１Ｄの回路構成を示した回路図である。
【０１２５】
図２１に示した実施の形態３のクロック生成回路１Ｄは、ＰＬＬ回路２と、波形生成回路８１ｂと、ＯＲゲート８３とを含む。
【０１２６】
ＰＬＬ回路２は、基準クロック信号ＣＬＫ０の入力を受けて、基準クロック信号ＣＬＫ０の３逓倍となる出力ＰＬＬ信号ＰＯＵＴを出力する。なお、ＰＬＬ回路２は、アナログＰＬＬ回路でもデジタルＰＬＬ回路でもその他どのようなＰＬＬ回路であっても構わない。また、３逓倍は一例であって、基本的には何逓倍であってもよい。波形生成回路８１ｂは、デューティ比制御信号ＤＴＹｂを出力する。ＯＲゲート８３は、出力ＰＬＬ信号ＰＯＵＴおよびデューティ比制御信号ＤＴＹｂの入力を受けて、クロック信号ＣＬＫｂを出力する。
【０１２７】
デューティ比制御信号ＤＴＹｂは、出力ＰＬＬ信号ＰＯＵＴおよびデューティ比制御信号ＤＴＹｂがともにＬレベルの期間とそれ以外の期間との比率が異なるように波形生成回路８１ｂによって波形生成された周期信号である。
【０１２８】
図２２は、この発明の実施の形態３によるクロック生成回路１Ｄの回路動作を説明するための動作波形図である。
【０１２９】
時刻ｔ１において、出力ＰＬＬ信号ＰＯＵＴおよびデューティ比制御信号ＤＴＹｂがともに立下がったのを受けて、クロック信号ＣＬＫｂが立下がる。時刻ｔ２において、出力ＰＬＬ信号ＰＯＵＴが立上がったのを受けて、クロック信号ＣＬＫｂが立上がる。以後、時刻ｔ３に出力ＰＬＬ信号ＰＯＵＴおよびデューティ比制御信号ＤＴＹｂが再びともに立下がるまで、クロック信号ＣＬＫｂは立上がったままとなる。
【０１３０】
したがって、図２２に示すように、クロック信号ＣＬＫＢは、Ｈレベルの期間の方がＬレベルの期間より長くなり、デューティ比が５０％から変化する。また、デューティ比制御信号ＤＴＹｂが基準クロック信号ＣＬＫ０と同一の周波数の時、クロック信号ＣＬＫｂは基準クロック信号ＣＬＫ０と同一の周波数となる。さらに、基準クロック信号ＣＬＫ０と出力ＰＬＬ信号ＰＯＵＴとの逓倍比を３逓倍から変化させることによって、クロック信号ＣＬＫｂのデューティ比を調整することができる。
【０１３１】
以上のように、実施の形態３によれば、クロック生成回路から出力されるクロック信号のデューティ比を波形生成回路を利用して変化させることにより、クロック生成回路を含むシステムの高速化および低電力化が実現できる。
【０１３２】
［実施の形態４］
次に、この発明の実施の形態１〜３によるクロック生成回路１Ａ〜１Ｄのいずれかを含むシステムの各具体的な構成例について説明する。
【０１３３】
図２３は、この発明の実施の形態４によるシステム１００の構成を示したブロック図である。
【０１３４】
図２３に示した実施の形態４のシステム１００は、クロック生成回路１と、クロック制御レジスタ１０１と、周辺回路１０２と、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ
Ｕｎｉｔ）１０３と、ＣＰＵバス１０４とを備える。
【０１３５】
クロック生成回路１は、この発明の実施の形態１〜３によるクロック生成回路１Ａ〜１Ｄのいずれかであり、基準クロック信号ＣＬＫ０を受けて、周辺回路１０２およびＣＰＵ１０３にクロック信号ＣＬＫを出力する。クロック生成回路１は、ＣＰＵ１０３からの指令によって制御される。クロック信号ＣＬＫのデューティ比率の制御またはデューティ比制御のオンオフは、クロック制御レジスタ１０１から出力される単一または複数の制御信号によって制御することができる。
【０１３６】
ここで制御信号とは、たとえば、実施の形態１のバッファ回路１０ｂにおけるドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮ、実施の形態１のバッファ回路１０ｄにおけるタイミング制御信号ＴＭＧＰ，ＴＭＧＮ、実施の形態１のバッファ回路１０ｆ，１０ｇにおける遅延制御信号ＤＬＹ、実施の形態２のＰＬＬ回路２Ａにおけるカウント値制御信号ＰＣＮＴ、実施の形態２のＰＬＬ回路２Ａにおけるセレクタ制御信号ＰＳＥＬ、実施の形態３のクロック生成回路１Ｃ，１Ｄにおけるデューティ比制御信号ＤＴＹａ，ＤＴＹｂなどを指す。
【０１３７】
クロック制御レジスタ１０１は、ＣＰＵ１０３からＣＰＵバス１０４を通してレジスタ値の読出し／書込みを行なうことができる。したがって、クロック制御レジスタ１０１に保持されたレジスタ値は、ＣＰＵ１０３のアドレス空間上にマッピングされる。
【０１３８】
周辺回路１０２は、ＣＰＵ１０３からＣＰＵバス１０４を通して制御され、クロック生成回路１およびクロック制御レジスタ１０１との間で信号をやり取りすることができる。周辺回路１０２としては、システム１００の動作を支援する回路やクロック信号ＣＬＫを受けて動作する回路のほかに、たとえば、電流計測回路，温度計測回路のような回路が考えられる。
【０１３９】
周辺回路１０２が電流計測回路であった場合には、クロック信号ＣＬＫのデューティ比を徐々に変化させてクロック信号ＣＬＫにより動作する回路の消費電流を計測し、最も消費電流の少なかったデューティ比をクロック信号ＣＬＫのデューティ比とすることにより、クロック信号ＣＬＫのデューティ比を最適に設定することができる。
【０１４０】
周辺回路１０２が温度計測回路であった場合には、クロック信号ＣＬＫのデューティ比を徐々に変化させてクロック信号ＣＬＫにより動作する回路の温度を計測し、最も温度の低かったデューティ比をクロック信号ＣＬＫのデューティ比とすることにより、クロック信号ＣＬＫのデューティ比を最適に設定することができる。
【０１４１】
ＣＰＵ１０３は、直接あるいはＣＰＵバス１０４を介してクロック生成回路１，クロック制御レジスタ１０１，および周辺回路１０２を制御することにより、システム１００全体の制御を行なう。このように、実施の形態４のシステム１００は、クロック信号ＣＬＫのデューティ比をソフトウェアによって制御することができる。
【０１４２】
図２４は、この発明の実施の形態４によるシステム２００の構成を示したブロック図である。
【０１４３】
図２４に示した実施の形態４のシステム２００は、クロック制御レジスタ１０１がクロック制御回路２０１に置き換えられた点においてのみシステム１００と異なる。したがって、システム１００と重複する部分の説明はここでは繰り返さない。
【０１４４】
クロック制御回路２０１は、クロック生成回路１を制御する専用の制御回路であって、ＣＰＵ１０３からＣＰＵバス１０４を通して制御される。クロック信号ＣＬＫのデューティ比率の制御またはデューティ比制御のオンオフは、クロック制御回路２０１から出力される単一または複数の制御信号によって行なわれる。
【０１４５】
ここで制御信号とは、システム１００の場合と同様に、たとえば、ドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮ、タイミング制御信号ＴＭＧＰ，ＴＭＧＮ、遅延制御信号ＤＬＹ、カウント値制御信号ＰＣＮＴ、セレクタ制御信号ＰＳＥＬ、デューティ比制御信号ＤＴＹａ，ＤＴＹｂなどを指す。このように、実施の形態４のシステム２００は、クロック信号ＣＬＫのデューティ比をソフトウェアによって制御することができる。
【０１４６】
なお、実施の形態４のシステム１００，２００では、ＣＰＵ１０３は、ＣＰＵ１０３によって間接的に制御されるクロック生成回路１からのクロック信号ＣＬＫによって動作する。しかしながら、このようなシステム構成は一例であり、ＣＰＵ１０３は、別のクロック生成回路からのクロック信号によって動作するＣＰＵであってもよい。
【０１４７】
図２５は、この発明の実施の形態４によるシステム３００の構成を示したブロック図である。
【０１４８】
図２５に示した実施の形態４のシステム３００は、クロック生成回路１と、外部端子３０１とを備える。
【０１４９】
クロック生成回路１は、この発明の実施の形態１〜３によるクロック生成回路１Ａ〜１Ｄのいずれかであり、基準クロック信号ＣＬＫ０を受けて、クロック信号ＣＬＫを出力する。システム３００は、外部端子３０１から直接入力される単一または複数の制御信号、または外部端子３０１からの入力を元に演算して生成される単一または複数の制御信号によって、クロック信号ＣＬＫのデューティ比率の制御またはデューティ比制御のオンオフを制御することができる。
【０１５０】
ここで制御信号とは、システム１００の場合と同様に、たとえば、ドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮ、タイミング制御信号ＴＭＧＰ，ＴＭＧＮ、遅延制御信号ＤＬＹ、カウント値制御信号ＰＣＮＴ、セレクタ制御信号ＰＳＥＬ、デューティ比制御信号ＤＴＹａ，ＤＴＹｂなどを指す。
【０１５１】
また、外部の電流計を外部端子３０１に接続することで、クロック信号ＣＬＫのデューティ比を徐々に変化させてクロック信号ＣＬＫにより動作する回路の消費電流を計測し、最も消費電流の少なかったデューティ比をクロック信号ＣＬＫのデューティ比とすることで、クロック信号ＣＬＫのデューティ比を最適に設定することができる。
【０１５２】
あるいは、外部の温度計を外部端子３０１に接続することで、クロック信号ＣＬＫのデューティ比を徐々に変化させてクロック信号ＣＬＫにより動作する回路の温度を計測し、最も温度の低かったデューティ比をクロック信号ＣＬＫのデューティ比とすることで、クロック信号ＣＬＫのデューティ比を最適に設定することができる。
【０１５３】
このように、クロック生成回路１を外部端子３０１からの入力によって制御することにより、実施の形態４のシステム３００では、たとえば使用するシステムに応じてクロック信号ＣＬＫのデューティ比を決めることができ、また外部の別のシステムまたは制御回路からクロック信号ＣＬＫのデューティ比を制御することが可能となる。
【０１５４】
図２６は、この発明の実施の形態４によるシステム４００の構成を示したブロック図である。
【０１５５】
図２６に示した実施の形態４のシステム４００は、クロック生成回路１と、ヒューズ回路４０１とを備える。
【０１５６】
クロック生成回路１は、この発明の実施の形態１〜３によるクロック生成回路１Ａ〜１Ｄのいずれかであり、基準クロック信号ＣＬＫ０を受けて、クロック信号ＣＬＫを出力する。システム３００は、ヒューズ回路４０１からの単一または複数の制御信号によって、クロック信号ＣＬＫのデューティ比率の制御またはデューティ比制御のオンオフを制御することができる。ヒューズ回路４０１は、たとえばレーザートリミングのような技術を用いて制御信号を設定する。
【０１５７】
ここで制御信号とは、システム１００の場合と同様に、たとえば、ドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮ、タイミング制御信号ＴＭＧＰ，ＴＭＧＮ、遅延制御信号ＤＬＹ、カウント値制御信号ＰＣＮＴ、セレクタ制御信号ＰＳＥＬ、デューティ比制御信号ＤＴＹａ，ＤＴＹｂなどを指す。
【０１５８】
このように、クロック生成回路１をヒューズ回路４０１によって制御することにより、システム４００をたとえばＬＳＩに組み込んだ場合、製造テストでそのＬＳＩの特性を評価し、その結果に基づいてクロック信号ＣＬＫの最適なデューティ比を決定することが可能となる。
【０１５９】
図２７は、この発明の実施の形態４によるシステム５００の構成を示したブロック図である。
【０１６０】
図２７に示した実施の形態４のシステム５００は、クロック生成回路１と、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）回路５０１とを備える。
【０１６１】
クロック生成回路１は、この発明の実施の形態１〜３によるクロック生成回路１Ａ〜１Ｄのいずれかであり、基準クロック信号ＣＬＫ０を受けて、クロック信号ＣＬＫを出力する。システム５００は、ＲＯＭ回路５０１からの単一または複数の制御信号によって、クロック信号ＣＬＫのデューティ比率の制御またはデューティ比制御のオンオフを制御することができる。
【０１６２】
ここで制御信号とは、システム１００の場合と同様に、たとえば、ドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮ、タイミング制御信号ＴＭＧＰ，ＴＭＧＮ、遅延制御信号ＤＬＹ、カウント値制御信号ＰＣＮＴ、セレクタ制御信号ＰＳＥＬ、デューティ比制御信号ＤＴＹａ，ＤＴＹｂなどを指す。
【０１６３】
ＲＯＭ回路４０１は、たとえば、マスクＲＯＭであっても、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）であっても、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）であっても、フラッシュメモリに代表されるようなＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）であってもよい。このように、クロック生成回路１をＲＯＭ回路５０１によって制御することにより、使用するシステムに応じてクロック信号ＣＬＫの最適なデューティ比を決定することが可能となる。
【０１６４】
図２８は、この発明の実施の形態４によるシステム６００の構成を示したブロック図である。
【０１６５】
図２８に示した実施の形態４のシステム６００は、クロック生成回路１と、タイマー回路６０１とを備える。
【０１６６】
クロック生成回路１は、この発明の実施の形態１〜３によるクロック生成回路１Ａ〜１Ｄのいずれかであり、基準クロック信号ＣＬＫ０を受けて、クロック信号ＣＬＫを出力する。システム６００は、タイマー回路６０１からの単一または複数の制御信号によって、クロック信号ＣＬＫのデューティ比率の制御またはデューティ比制御のオンオフを制御することができる。
【０１６７】
ここで制御信号とは、システム１００の場合と同様に、たとえば、ドライブ能力制御信号ＤＲＶＰ，ＤＲＶＮ、タイミング制御信号ＴＭＧＰ，ＴＭＧＮ、遅延制御信号ＤＬＹ、カウント値制御信号ＰＣＮＴ、セレクタ制御信号ＰＳＥＬ、デューティ比制御信号ＤＴＹａ，ＤＴＹｂなどを指す。
【０１６８】
タイマー回路６０１は、クロック生成回路１専用であってもよいし、システム６００がシステムＬＳＩに組み込まれる場合には、その周辺回路内にあるタイマーを兼用してもよいし、そのシステムＬＳＩのＣＰＵでサイクル数を計測するのでもよい。
【０１６９】
このように、クロック生成回路１をタイマー回路６０１によって制御することにより、一定時間または一定サイクルおきにクロック信号ＣＬＫのデューティ比を変化させることが可能となり、クロック信号ＣＬＫのデューティ比を制御することができる。
【０１７０】
また、この発明の実施の形態４によるシステムの一例として、図２３〜２８に示したシステム１００〜６００を組み合わせて使用する構成も考えられる。図２３を参照して、周辺回路１０２が、システム３００の外部端子３０１と、システム４００のヒューズ回路４０１と、システム５００のＲＯＭ回路５０１と、システム６００のタイマー回路６０１と、クロック信号ＣＬＫを受けて動作する回路とを備えた複合回路であった場合について考える。
【０１７１】
この場合、クロック制御レジスタ１０１，外部端子３０１，ヒューズ回路４０１，ＲＯＭ回路５０１，およびタイマー回路６０１の各々に対してクロック信号ＣＬＫのデューティ比を個別に設定することが可能となる。また、クロック信号ＣＬＫを受けて動作する回路の動作中に、クロック制御レジスタ１０１，外部端子３０１，ヒューズ回路４０１，ＲＯＭ回路５０１，およびタイマー回路６０１のクロック信号ＣＬＫのデューティ比をＣＰＵ１０３から各々微調整するといったことが可能になる。なお、クロック制御レジスタ１０１は、システム２００のクロック制御回路２０１に置き換えられてもよい。
【０１７２】
また、この発明の実施の形態４によるシステムの他の一例として、ＬＳＩに含まれる各モジュールに応じて図２３〜２８に示したシステム１００〜６００を使い分ける構成も考えられる。図２３を参照して、周辺回路１０２が、システム３００の外部端子３０１と、システム４００のヒューズ回路４０１と、システム５００のＲＯＭ回路５０１と、システム６００のタイマー回路６０１と、クロック信号ＣＬＫを受けて動作する複数のモジュールに分かれた回路とを備えた複合回路であった場合について考える。
【０１７３】
この場合、クロック信号ＣＬＫを受けて動作する回路の各モジュールに応じて、クロック制御レジスタ１０１，外部端子３０１，ヒューズ回路４０１，ＲＯＭ回路５０１，およびタイマー回路６０１を適宜選択することにより、クロック信号ＣＬＫの各モジュールにおけるデューティ比を各々最適に設定することができる。その結果、全体として、より最適なシステムを実現することが可能となる。なお、クロック制御レジスタ１０１は、システム２００のクロック制御回路２０１に置き換えられてもよい。
【０１７４】
図２３を参照して、周辺回路１０２が、クロック信号ＣＬＫを受けて動作する複数のモジュールに分かれた回路を含む場合、クロック信号ＣＬＫの最適なデューティ比は、複数のモジュール全体で測定・変更することもできるし、モジュール単位で測定・変更することもできる。
【０１７５】
モジュール全体でクロック信号ＣＬＫの最適なデューティ比を測定・変更した場合、測定回路，デューティ比変更回路のような回路が単一で済むため回路構造が簡単になる。モジュール単位でクロック信号ＣＬＫの最適なデューティ比を測定・変更した場合、測定回路，デューティ比変更回路のような回路が各々必要になるため回路構造が複雑になるが、クロック信号ＣＬＫの最適なデューティ比をより柔軟に測定・変更することができる。
【０１７６】
次に、図２３を参照して、周辺回路１０２が、クロック信号ＣＬＫを受けて動作する複数のモジュールに分かれた回路を含み、さらに、クロック生成回路１から出力されるクロック信号ＣＬＫをシステム１００の内部だけでなく外部にも供給する場合について考える。
【０１７７】
この場合、たとえば、システム１００の外部に供給するクロック信号ＣＬＫのデューティ比は５０％で、システム１００内部の各モジュールに供給するクロック信号ＣＬＫのデューティ比だけ個々に設定することが可能である。このようなデューティ比設定より、クロック信号ＣＬＫのデューティ比の違いによってシステム１００内部のある特定のモジュールが誤動作する危険性を回避することができる。また、クロック信号ＣＬＫのデューティ比の違いによってシステム１００内部のある特定のモジュールの性能を低下させてしまう危険性を回避することも可能である。
【０１７８】
また、上記のデューティ比設定により、システム１００とシステム上の別のＬＳＩとのクロック信号ＣＬＫのデューティ比が適度にずれ、その結果、両者の動作タイミングがずれる。これにより、両者の電流ピークのタイミングがずれるため、過電流によってシステム１００の誤動作を引き起こす可能性も低くなり、ＥＭＩなどによるノイズも低減できる。
【０１７９】
以上のように、実施の形態４によれば、この発明の実施の形態１〜３によるクロック生成回路１Ａ〜１Ｄを含むシステムを構築することによって、システムを高性能化することができる。
【０１８０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１８１】
【発明の効果】
以上のように、この発明によれば、クロック信号を受ける回路の規模や特性に応じて、クロック信号のデューティ比を柔軟に設定または制御できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるクロック生成回路１Ａおよびその周辺回路を示したブロック図である。
【図２】この発明の実施の形態１によるバッファ回路１０ａの回路構成を示した回路図である。
【図３】この発明の実施の形態１によるバッファ回路１０ａの回路動作を説明するための動作波形図である。
【図４】この発明の実施の形態１によるバッファ回路１０ｂの回路構成を示した回路図である。
【図５】この発明の実施の形態１によるバッファ回路１０ｂの回路動作を説明するための動作波形図である。
【図６】この発明の実施の形態１によるバッファ回路１０ｃの回路構成を示した回路図である。
【図７】この発明の実施の形態１によるバッファ回路１０ｄの回路構成を示した回路図である。
【図８】この発明の実施の形態１によるバッファ回路１０ｄの回路動作を説明するための動作波形図である。
【図９】この発明の実施の形態１によるバッファ回路１０ｅの回路構成を示した回路図である。
【図１０】この発明の実施の形態１によるバッファ回路１０ｆの回路構成を示した回路図である。
【図１１】この発明の実施の形態１によるバッファ回路１０ｆの回路動作を説明するための動作波形図である。
【図１２】この発明の実施の形態１によるバッファ回路１０ｇの回路構成を示した回路図である。
【図１３】この発明の実施の形態１によるバッファ回路１０ｇの回路動作を説明するための動作波形図である。
【図１４】この発明の実施の形態１によるクロック生成回路１Ｂおよびその周辺回路を示したブロック図である。
【図１５】この発明の実施の形態２によるＰＬＬ回路２ａの回路構成を示した回路図である。
【図１６】この発明の実施の形態２によるＰＬＬ回路２ａの回路動作を説明するための動作波形図である。
【図１７】この発明の実施の形態２によるＰＬＬ回路２ｂの回路構成を示した回路図である。
【図１８】この発明の実施の形態２によるＰＬＬ回路２ｂの回路動作を説明するための動作波形図である。
【図１９】この発明の実施の形態３によるクロック生成回路１Ｃの回路構成を示した回路図である。
【図２０】この発明の実施の形態３によるクロック生成回路１Ｃの回路動作を説明するための動作波形図である。
【図２１】この発明の実施の形態３によるクロック生成回路１Ｄの回路構成を示した回路図である。
【図２２】この発明の実施の形態３によるクロック生成回路１Ｄの回路動作を説明するための動作波形図である。
【図２３】この発明の実施の形態４によるシステム１００の構成を示したブロック図である。
【図２４】この発明の実施の形態４によるシステム２００の構成を示したブロック図である。
【図２５】この発明の実施の形態４によるシステム３００の構成を示したブロック図である。
【図２６】この発明の実施の形態４によるシステム４００の構成を示したブロック図である。
【図２７】この発明の実施の形態４によるシステム５００の構成を示したブロック図である。
【図２８】この発明の実施の形態４によるシステム６００の構成を示したブロック図である。
【符号の説明】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ クロック生成回路、２，２ａ，２ｂ ＰＬＬ回路、１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ バッファ回路、１１，１４，２１，２９，４１，４９ インバータ、１２，２２，２７４３，４８ ＰチャネルＭＯＳトランジスタ、１３，２３，２８，４２，４７ ＮチャネルＭＯＳトランジスタ、２４ ドライブ能力制御回路、２５，５３，８２ ＯＲゲート、２６，５２，６５，７８，８１ ＡＮＤゲート、４４ タイミング制御回路、５１ 遅延回路、６１，７１ コンパレータ、６２，７２ 制御回路、６３，７３ カウンタ、６４，７４，７５ ディレイライン、６６，７９リングオシレータ、７６ ＮＡＮＤゲート、７７ セレクタ、１００，２００，３００，４００，５００，６００ システム、１０１ クロック制御レジスタ、１０２，１０００，２０００，３０００ 周辺回路、１０３ ＣＰＵ、２０１クロック制御回路、３０１ 外部端子、４０１ ヒューズ回路、５０１ ＲＯＭ回路、６０１ タイマー回路。
Claims (42)
- 基準クロック信号の入力を受けて、前記基準クロック信号と同一または逓倍のクロック信号を出力する逓倍回路と、
前記クロック信号をバッファ処理するバッファ処理部とを備え、
前記バッファ処理部は、前記クロック信号の論理ハイの期間と論理ローの期間とが互いに異なるように前記クロック信号をバッファ処理する少なくとも一つのバッファ回路を含む、クロック生成回路。 - 前記バッファ回路は、
前記クロック信号を受ける第１のインバータ回路と、
前記第１のインバータ回路の出力を受ける第２のインバータ回路とを備え、
前記第１および第２のインバータ回路のいずれか一方は、
電源ノードと出力ノードとの間に接続された、一方の極性を有する第１のトランジスタと、
前記出力ノードと接地ノードとの間に接続された、他方の極性を有する第２のトランジスタとを含み、
前記第１のトランジスタの入力信号に対するゲート遅延速度と前記第２のトランジスタの入力信号に対するゲート遅延速度とは互いに異なる、請求項１に記載のクロック生成回路。 - 前記バッファ回路は、電源電位および接地電位の少なくとも一方が前記バッファ処理部の他の電源電圧または接地電圧と異なる、請求項１に記載のクロック生成回路。
- 前記バッファ回路は、該バッファ回路に含まれるトランジスタの基板電位が前記バッファ処理部に含まれる他のトランジスタの基板電位と異なる、請求項１に記載のクロック生成回路。
- 基準クロック信号の入力を受けて、前記基準クロック信号と同一または逓倍であって論理ハイの期間と論理ローの期間とが互いに異なるクロック信号を出力する逓倍回路と、
前記クロック信号をバッファ処理するバッファ処理部とを備える、クロック生成回路。 - 前記逓倍回路は、
リングオシレータと、
前記リングオシレータから出力される前記クロック信号と前記基準クロック信号との位相を比較するコンパレータと、
前記コンパレータから出力される位相比較結果に基づいてデジタルカウント値を決定するカウンタと、
前記クロック信号の立上がり／立下がりに応じて前記デジタルカウント値を増減させる制御回路とを備え、
前記リングオシレータは、
前記デジタルカウント値に応じて遅延時間を変化させるディレイラインを含む、請求項５に記載のクロック生成回路。 - 前記逓倍回路は、
リングオシレータと、
前記リングオシレータから出力される前記クロック信号と前記基準クロック信号との位相を比較するコンパレータと、
前記コンパレータから出力される位相比較結果に基づいてデジタルカウント値を決定するカウンタとを備え、
前記リングオシレータは、
前記デジタルカウント値を受けて遅延時間を決定する、直列接続された第１および第２のディレイラインと、
前記クロック信号に応じて、前記第１および第２のディレイラインのいずれか一方からの入力を選択して出力するセレクタとを含む、請求項５に記載のクロック生成回路。 - 基準クロック信号の入力を受けて、前記基準クロック信号と同一または逓倍のクロック信号を出力する逓倍回路と、
デューティ比制御信号を出力する波形生成回路と、
前記クロック信号および前記デューティ比制御信号を受けるＡＮＤゲートとを備え、
前記デューティ比制御信号は、前記クロック信号および前記デューティ比制御信号がともに論理ハイの期間とそれ以外の期間との比率が異なる、クロック生成回路。 - 基準クロック信号の入力を受けて、前記基準クロック信号と同一または逓倍のクロック信号を出力する逓倍回路と、
デューティ比制御信号を出力する波形生成回路と、
前記クロック信号および前記デューティ比制御信号を受けるＯＲゲートとを備え、
前記デューティ比制御信号は、前記クロック信号および前記デューティ比制御信号がともに論理ローの期間とそれ以外の期間との比率が異なる、クロック生成回路。 - 基準クロック信号の入力を受けて、前記基準クロック信号と同一または逓倍のクロック信号を出力する逓倍回路と、
前記クロック信号をバッファ処理するバッファ処理部とを備え、
前記バッファ処理部は、前記クロック信号のデューティ比を変更することができる少なくとも一つのバッファ回路を含む、クロック生成回路。 - 前記バッファ回路は、
前記クロック信号を受ける第１のインバータ回路と、
前記第１のインバータ回路の出力を受ける第２のインバータ回路とを備え、
前記第１および第２のインバータ回路のいずれか一方は、
電源ノードと出力ノードとの間に並列接続された、一方の極性を有する複数の第１のトランジスタと、
前記出力ノードと接地ノードとの間に並列接続された、他方の極性を有する複数の第２のトランジスタと、
前記複数の第１および第２のトランジスタのオンオフを複数のドライブ能力制御信号によってそれぞれ制御するドライブ能力制御部とを含む、請求項１０に記載のクロック生成回路。 - 前記バッファ回路は、
前記クロック信号を受ける第１のインバータ回路と、
前記第１のインバータ回路の出力を受ける第２のインバータ回路と、
前記第１のインバータ回路から前記第２のインバータ回路に出力される信号レベルの立上がりまたは立下がりタイミングを複数のタイミング制御信号によって制御するタイミング制御部とを備える、請求項１０に記載のクロック生成回路。 - 前記バッファ回路の電源電位および接地電位の少なくとも一方を制御信号を用いて変化させることができる、請求項１０に記載のクロック生成回路。
- 前記バッファ回路に含まれるトランジスタの基板電位を制御信号を用いて変化させることができる、請求項１０に記載のクロック生成回路。
- 遅延時間を遅延制御信号によって制御できる遅延回路と、
前記遅延回路からの出力信号および基準クロック信号を受けてクロック信号を出力する論理素子とを備える、請求項１０に記載のクロック生成回路。 - 前記論理素子は、ＡＮＤゲートである、請求項１５に記載のクロック生成回路。
- 前記論理素子は、ＯＲゲートである、請求項１５に記載のクロック生成回路。
- 基準クロック信号の入力を受けて、前記基準クロック信号と同一または逓倍のクロック信号を出力する逓倍回路と、
前記クロック信号をバッファ処理するバッファ処理部とを備え、
前記逓倍回路は、前記クロック信号のデューティ比を変更することができる、クロック生成回路。 - 前記逓倍回路は、
リングオシレータと、
前記リングオシレータから出力される前記クロック信号と前記基準クロック信号との位相を比較するコンパレータと、
前記コンパレータから出力される位相比較結果に基づいてデジタルカウント値を決定するカウンタと、
カウント値制御信号が所定値のとき、前記クロック信号の立上がり／立下がりに応じて前記デジタルカウント値を増減させる制御回路とを備え、
前記リングオシレータは、
前記デジタルカウント値に応じて遅延時間を変化させるディレイラインを含む、請求項１８に記載のクロック生成回路。 - 前記カウント値制御信号は、前記デジタルカウント値に応じて前記所定値を取るかどうかが決定される、請求項１９に記載のクロック生成回路。
- 前記カウント値制御信号は、前記クロック信号の周波数に応じて前記所定値を取るかどうかが決定される、請求項１９に記載のクロック生成回路。
- 前記逓倍回路は、
リングオシレータと、
前記リングオシレータから出力される前記クロック信号と前記基準クロック信号との位相を比較するコンパレータと、
前記コンパレータから出力される位相比較結果に基づいてデジタルカウント値を決定するカウンタと、
セレクタ制御信号および前記クロック信号を受けて選択信号を出力する論理素子とを備え、
前記リングオシレータは、
前記デジタルカウント値を受けて遅延時間を決定する、直列接続された第１および第２のディレイラインと、
前記選択信号に応じて、前記第１および第２のディレイラインのいずれか一方からの入力を選択して出力するセレクタとを含む、請求項１８に記載のクロック生成回路。 - 前記セレクタ制御信号は、前記デジタルカウント値に応じて前記所定値を取るかどうかが決定される、請求項２２に記載のクロック生成回路。
- 前記セレクタ制御信号は、前記クロック信号の周波数に応じて前記所定値を取るかどうかが決定される、請求項２２に記載のクロック生成回路。
- 基準クロック信号の入力を受けて、前記基準クロック信号と同一または逓倍のクロック信号を出力する逓倍回路と、
デューティ比制御信号を生成する波形生成回路と、
前記クロック信号および前記デューティ比制御信号を受けるＡＮＤゲートとを備え、
前記デューティ比制御信号は、前記クロック信号および前記デューティ比制御信号がともに論理ハイの期間とそれ以外の期間との比率を変化させることができる、クロック生成回路。 - 基準クロック信号の入力を受けて、前記基準クロック信号と同一または逓倍のクロック信号を出力する逓倍回路と、
デューティ比制御信号を生成する波形生成回路と、
前記クロック信号および前記デューティ比制御信号を受けるＯＲゲートとを備え、
前記デューティ比制御信号は、前記クロック信号および前記デューティ比制御信号がともに論理ローの期間とそれ以外の期間との比率を変化させることができる、クロック生成回路。 - 外部端子をさらに備え、
前記クロック信号のデューティ比率の制御またはデューティ比制御のオンオフは、前記外部端子からの信号によって制御される、請求項１０〜２６に記載のクロック生成回路。 - 前記クロック信号のデューティ比率の制御またはデューティ比制御のオンオフは、前記クロック信号の動作電流計測結果に基づいて制御される、請求項１０〜２６に記載のクロック生成回路。
- 前記クロック信号のデューティ比率の制御またはデューティ比制御のオンオフは、前記クロック信号の動作温度計測結果に基づいて制御される、請求項１０〜２６に記載のクロック生成回路。
- ヒューズ回路をさらに備え、
前記クロック信号のデューティ比率の制御またはデューティ比制御のオンオフは、前記ヒューズ回路から制御される、請求項１０〜２６に記載のクロック生成回路。 - 読出専用回路をさらに備え、
前記クロック信号のデューティ比率の制御またはデューティ比制御のオンオフは、前記読出専用回路から制御される、請求項１０〜２６に記載のクロック生成回路。 - タイマー回路をさらに備え、
前記クロック信号のデューティ比率の制御またはデューティ比制御のオンオフは、前記タイマー回路から制御される、請求項１０〜２６に記載のクロック生成回路。 - クロック信号を出力するクロック生成回路と、
前記クロック信号のデューティ比を制御信号を用いて制御するクロック制御用回路と、
前記クロック制御用回路を制御する中央処理装置とを備え、
前記クロック生成回路は、
基準クロック信号の入力を受けて、前記基準クロック信号と同一または逓倍の前記クロック信号を出力する逓倍回路と、
前記クロック信号をバッファ処理するバッファ処理部とを備え、
前記バッファ処理部は、前記クロック信号のデューティ比を変更することができる少なくとも一つのバッファ回路を含む、システム。 - クロック信号を出力するクロック生成回路と、
前記クロック信号のデューティ比を制御信号を用いて制御するクロック制御用回路と、
前記クロック制御用回路を制御する中央処理装置とを備え、
前記クロック生成回路は、
基準クロック信号の入力を受けて、前記基準クロック信号と同一または逓倍の前記クロック信号を出力する逓倍回路と、
前記クロック信号をバッファ処理するバッファ処理部とを備え、
前記逓倍回路は、前記クロック信号のデューティ比を変更することができる、システム。 - クロック信号を出力するクロック生成回路と、
前記クロック信号のデューティ比を制御信号を用いて制御するクロック制御用回路と、
前記クロック制御用回路を制御する中央処理装置とを備え、
前記クロック生成回路は、
基準クロック信号の入力を受けて、前記基準クロック信号と同一または逓倍の前記クロック信号を出力する逓倍回路と、
デューティ比制御信号を生成する波形生成回路と、
前記クロック信号および前記デューティ比制御信号を受けるＡＮＤゲートとを備え、
前記デューティ比制御信号は、前記クロック信号および前記デューティ比制御信号がともに論理ハイの期間とそれ以外の期間との比率を変化させることができる、システム。 - クロック信号を出力するクロック生成回路と、
前記クロック信号のデューティ比を制御信号を用いて制御するクロック制御用回路と、
前記クロック制御用回路を制御する中央処理装置とを備え、
前記クロック生成回路は、
基準クロック信号の入力を受けて、前記基準クロック信号と同一または逓倍の前記クロック信号を出力する逓倍回路と、
デューティ比制御信号を生成する波形生成回路と、
前記クロック信号および前記デューティ比制御信号を受けるＯＲゲートとを備え、
前記デューティ比制御信号は、前記クロック信号および前記デューティ比制御信号がともに論理ローの期間とそれ以外の期間との比率を変化させることができる、システム。 - 前記クロック信号の動作電流を計測する電流計測回路をさらに備え、
前記中央処理装置は、前記動作電流の計測結果に基づいて前記クロック信号のデューティ比率の制御またはデューティ比制御のオンオフを制御する、請求項３３〜３６に記載のシステム。 - 前記クロック信号の動作温度を計測する温度計測回路をさらに備え、
前記中央処理装置は、前記動作温度の計測結果に基づいて前記クロック信号のデューティ比率の制御またはデューティ比制御のオンオフを制御する、請求項３３〜３６に記載のシステム。 - 外部端子、ヒューズ回路、読出専用回路、およびタイマー回路のうち２つ以上をさらに備え、
前記２つ以上の回路は、前記中央処理装置からの指令により、前記クロック信号のデューティ比率の制御またはデューティ比制御のオンオフを個別に制御できる、請求項３３〜３６に記載のシステム。 - 前記クロック信号を受けて動作する複数のモジュール回路と、
外部端子、ヒューズ回路、読出専用回路、およびタイマー回路のうち２つ以上をさらに備え、
前記２つ以上の回路は、前記中央処理装置からの指令により、前記クロック信号のデューティ比率の制御またはデューティ比制御のオンオフを、前記複数のモジュール回路ごとに制御できる、請求項３３〜３６に記載のシステム。 - 前記クロック信号を受けて動作する複数のモジュール回路をさらに備え、
前記中央処理装置からの指令により、前記複数のモジュール回路のそれぞれに対して前記クロック信号のデューティ比を個別に制御することができる、請求項３３〜３６に記載のシステム。 - 前記クロック信号を受けて動作するモジュール回路をさらに備え、
前記中央処理装置からの指令により、前記モジュール回路に前記クロック信号を供給する場合と外部の所定の回路に前記クロック信号を供給する場合とで、前記クロック信号のデューティ比を個別に設定することができる、請求項３３〜３６に記載のシステム。
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