【０００１】
【発明の属する技術分野】
本発明は、基準クロックからそれに同期したクロックを生成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ）回路に係り、特にＰＬＬ回路の電圧制御発振器を形成するリング発振回路に関する。
【０００２】
【従来の技術】
ＰＬＬ回路は、集積回路内において、ディジタル情報再生デバイスから出力される再生信号から再生データを取り出す基準クロックの生成や、複数の回路において各々に入力されるクロック間の同期の保持等、様々な用途に使用されている（例えば、特許文献１参照）。
【０００３】
図５は、従来のＰＬＬ回路の概略構成を示すブロック図である。ＰＬＬ回路は位相比較器（ＰＤ）４０１、チャージポンプ（ＣＰ）４０２、ローパスフィルタ（ＬＰＦ）４０３、電圧制御発振器（ＶＣＯ）４０４及び分周器（１／Ｎ）４０５で構成されている。
【０００４】
位相比較器４０１は、入力信号ＲＦ＿ＣＬＫの立ち上がりエッジと、分周器４０５から出力される信号ＤＩＶ＿ＯＵＴ の立ち上がりエッジを比較し、入力信号ＲＦ＿ＣＬＫに対して分周器４０５から出力される信号ＤＩＶ＿ＯＵＴ の位相が遅れる場合、その間、チャージポンプ４０２にローレベルの信号“Ｌ”を出力する。また、逆に、位相比較器４０１は、入力信号ＲＦ＿ＣＬＫに対して分周器４０５から出力される信号ＤＩＶ＿ＯＵＴ の位相が進んでいる場合、その間、チャージポンプ４０２にハイレベルの信号 “Ｈ”を出力する。
【０００５】
ここで、チャージポンプ４０２は、たとえば、電源とグランドとの間において、正の電荷を供給する電流源と、Ｐチャネル型ＭＯＳトランジスタと、Ｎチャネル型ＭＯＳトランジスタと、負の電荷を供給する電流源とが順に直列に接続された構成であり、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとの間のノードが、次段のローパスフィルタ４０３の入力に接続されている。
【０００６】
このような構成のチャージポンプ４０２において、ローレベルの信号“Ｌ”が入力されると、上記Ｐチャネル型ＭＯＳトランジスタがオン状態、上記Ｎチャネル型ＭＯＳトランジスタがオフ状態になり、その間、正の電荷を供給する電流源の電流値を積分した正電荷がローパスフィルタ４０３に与えられる。また、逆に、ハイレベルの信号“Ｈ”が入力されると、上記Ｐチャネル型ＭＯＳトランジスタがオフ状態、上記Ｎチャネル型ＭＯＳトランジスタがオン状態になり、その間、負の電荷を供給する電流源の電流値を積分した負電荷がローパスフィルタ４０３に与えられる。
【０００７】
ローパスフィルタ４０３は、たとえば、上記チャージポンプ４０２の上記Ｐチャネル型ＭＯＳトランジスタと上記Ｎチャネル型ＭＯＳトランジスタとの間のノードと、グランドとの間において、抵抗と容量とが直列に接続されて構成され、チャージポンプ４０２から供給される電荷を、抵抗を介して容量に蓄積すると共に高調波成分を除去し、次段の電圧制御発振器４０４を制御する電圧を生成する。
【０００８】
電圧制御発振器４０４は、たとえば、電圧を一旦電流に変換する電圧電流変換回路と電流制御発振器で構成され、ローパスフィルタ４０３で生成された制御電圧を入力とし、入力された制御電圧によって一意に定まる周波数を発振する。その出力信号ＶＣＯ＿ＯＵＴ は、集積回路内において様々な用途に利用される。
【０００９】
分周器４０５は、電圧制御発振器４０４の出力信号ＶＣＯ＿ＯＵＴ をＮ分周（Ｎは整数）する。出力信号ＶＣＯ＿ＯＵＴ は位相比較器４０１に入力され、これにより負帰還ループが形成されている。
【００１０】
この負帰還の作用によって、電圧制御発振器４０４の出力信号ＶＣＯ＿ＯＵＴ が入力信号ＲＦ＿ＣＬＫのＮ倍の周波数で位相が一致する（ロック状態）ようになる。
【００１１】
図６は、電圧制御発振器４０４内の電流制御発振器の一例を示す回路図である。電流制御発振器は、電流源１０１、リングオシレータ部１０２から構成されている。リングオシレータ部１０２は、同一形状の遅延素子（インバータ）１０３と容量素子１０４で構成されており、電流源１０１に流れる電流により、出力信号ＶＣＯ＿ＯＵＴ の発振周波数が制御される。出力側に出力端子が接続された遅延素子の前段の遅延素子１０３の出力側とグランド間に挿入されている１０５はノード固定素子であり、集積回路の消費電力低減やテスト等のパワーダウン時にノードをグランド電位に固定するために使用される。
【００１２】
【特許文献１】
特開２００１−７６９８号公報 （第６頁、第１図）
【００１３】
【発明が解決しようとする課題】
ここで、図６の電流制御発振器は、リングオシレータ部１０２において同一の複数の遅延素子１０３と容量素子１０４で構成されているが、パワーダウン時にノードを固定するノード固定素子１０５が出力側に接続されている遅延素子１０３の出力側だけ、他の遅延素子に比べて容量値が異なることになる。このため、この遅延素子１０３では、遅延素子出力の立ち上がり方と立ち下がり方のタイミングが、他の遅延素子１０３のそれに比べて異なっており、その結果として、出力信号ＶＣＯ＿ＯＵＴ のジッタが大きくなってしまう。
【００１４】
また、出力側が出力端子に接続される遅延素子１０３においても出力端子の容量によって、他の遅延素子に比べてその出力側の容量値が異なってしまうため、同様にリングオシレータ部１０２の出力信号ＶＣＯ＿ＯＵＴ のジッタが大きくなってしまう。
【００１５】
この電圧制御発振器４０４のリングオシレータ部１０２の出力信号ＶＣＯ＿ＯＵＴ （クロック）のジッタは、例えば映像の再生データを取り出す基準クロックの生成に使用される場合、データの取り違えの原因になり、再生画面に歪やちらつきを引き起こす可能性があって、その影響は深刻である。
【００１６】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、出力信号のジッタを低減することができるリング発振回路及びこのリング発振回路を用いたＰＬＬ回路を提供することである。
【００１７】
【課題を解決するための手段】
上記目的を達成する為の第１の発明のリング発振回路は、出力側に容量素子を接続した遅延素子複数個を直列に接続し且つ、前記遅延素子同士の複数の接続点の一つである第１の接続点に電源オフ時に一定電位に固定するスイッチ素子を接続して成るリング発振回路において、前記遅延素子同士の複数の接続点のうち前記第１の接続点以外の接続点に接続される容量素子の容量値と、前記第１の接続点に接続される容量素子の容量値とが異なる値であることを特徴とする。
【００１８】
上記発明によれば、遅延素子同士の複数の接続点のうちスイッチ素子を接続した第１の接続点に接続される容量素子の容量値を、前記第１の接続点以外の接続点に接続される容量素子の容量値と異なる値にすることにより、スイッチ素子が接続されているために生ずる前記第１の接続点の容量値と前記第１の接続点以外の容量値とのずれを是正することができ、それにより、前記第１の接続点に出力側が接続された遅延素子の出力の立ち上がり立ち下がりタイミングと他の遅延素子のそれとのずれを少なくすることができる。
【００１９】
第２の発明のリング発振回路は、前記第１の接続点に接続される容量素子の容量値と前記スイッチ素子の容量値の合計値が、前記第１の接続点以外の接続点に接続される容量素子の容量値と等しいことを特徴とする。
【００２０】
上記発明によれば、スイッチ素子が接続されているために生ずる前記第１の接続点の容量値と前記第１の接続点以外の容量値が同じになり、それにより、前記第１の接続点に出力側が接続された遅延素子の出力の立ち上がり立ち下がりタイミングと他の遅延素子のそれとのずれをほぼ無くすことができる。
【００２１】
第３の発明のリング発振回路は、出力側に容量素子を接続した遅延素子複数個を直列に接続し且つ、前記遅延素子同士の接続点を電源オフ時に一定電位に固定するスイッチ素子を前記第１の接続点に接続して成るリング発振回路において、前記第１の接続点に出力側が接続された遅延素子以外の他の遅延素子の出力側に、前記スイッチ素子と同一形状の素子を備えることを特徴とする。
【００２２】
上記発明によれば、前記第１の接続点に出力側が接続された遅延素子以外の他の遅延素子の出力側の容量値は、容量素子の容量値と、前記接続点を電源オフ時に一定電位に固定するスイッチ素子と同一形状の素子の容量値との合計になり、また、前記第１の接続点に出力側が接続された遅延素子の出力側は、容量素子の容量値と、前記第１の接続点を電源オフ時に一定電位に固定するスイッチ素子の容量値との合計になる。これにより、全ての遅延素子の出力側の容量値を同一にできるため、前記第１の接続点に出力側が接続された遅延素子の出力の立ち上がり立ち下がりタイミングと他の遅延素子のそれとのずれをほぼ無くすことができる。
【００２３】
第４の発明のリング発振回路は、出力側に出力端子が接続された遅延素子の出力側に接続された容量素子の容量値が、他の遅延素子の出力側に接続される容量素子の容量値と異なる値であることを特徴とする。
【００２４】
上記発明によれば、出力側に出力端子が接続された遅延素子の出力側は、容量素子の容量値と、前記接続点を電源オフ時に一定電位に固定するスイッチ素子と同一形状の素子の容量値及び、出力端子の容量値の合計になるため、他の遅延素子の出力側の容量値よりも出力端子の容量値分ずれてしまうが、この出力側に出力端子が接続された遅延素子の出力側に接続される容量素子の容量値を他の容量素子のそれと異ならせて前記ずれを是正することができるため、全ての遅延素子の出力の立ち上がり立ち下がりタイミングをほぼ同一にすることができる。
【００２５】
第５の発明のリング発振回路は、前記出力側に出力端子が接続された遅延素子の出力側の容量素子と出力端子の容量値の合計値が、前記出力側に出力端子が接続された遅延素子以外の他の遅延素子の出力側の容量素子の容量値と等しいことを特徴とする。
【００２６】
上記発明によれば、出力側に出力端子が接続された遅延素子の出力側の容量値と他の遅延素子の出力側の容量値が同じになるため、全ての遅延素子の出力の立ち上がり立ち下がりタイミングを厳密に同一にすることができる。
【００２７】
第６の発明のＰＬＬ回路は、請求項１乃至５いずれかに記載のリング発振回路と電圧電流変換回路とから成る電圧発振回路を有することを特徴とする。
【００２８】
上記発明によれば、リング発振回路は遅延素子の出力の立ち上がり立ち下がりタイミングにずれが余り無いためその出力のジッタが少ないので、このようなリング発振回路を用いて電圧発振回路を構成することにより、ＰＬＬ回路が発生するクロックのジッタを低減させることができる。
【００２９】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明の第１の実施の形態に係るリング発振回路（リングオシレータ部）の構成を示した回路図である。但し、従来例と同様の部分には同一符号を付して説明する。電流制御発振器のリングオシレータ部１０２は、複数（奇数）の遅延素子１０３が直列接続され、各遅延素子１０３の出力側に容量素子１０４、１０４、…、１０６，１０４が接続された構成を有し、さらに、出力側に出力端子が接続された遅延素子１０３の前段の遅延素子１０３（以降、この遅延素子を他の遅延素子と区別するために遅延素子１０３ａと称する）の出力側にはパワーダウン用のノード固定素子１０５が接続されている。
【００３０】
尚、本例では、遅延素子１０３、１０３ａとして、同一特性のシングルエンド型インバータを用いているが、差動型インバータを用いても良い。また、容量素子１０６は他の容量素子１０４に比べて小さい容量値になっており、他の容量素子１０４の容量値は全て同一である。
【００３１】
次に本実施の形態の動作について説明する。リングオシレータ部１０２は出力側に出力端子が接続された遅延素子１０３の出力が初段の遅延素子１０３の入力に正帰還する経路を有する。これにより、初段の遅延素子１０３の入力に、出力側に出力端子が接続された遅延素子１０３の出力（入力と逆相）が遅延して入力されることが繰り返されて発振する。この発振周波数は、ＩＣＯ−ＢＩＡＳで電流源（トランジスタ）１０１を流れる電流を調整して各遅延素子１０３の遅延量を変化させることにより設定される。
【００３２】
この際、本例では容量素子１０６の容量値が他の容量素子１０４の容量値よりも小さいため、この容量素子１０６にノード固定素子１０５が並列に接続されて遅延素子１０３ａの出力側の容量値が大きくなっても、他の遅延素子１０３の出力側の容量値と比べて大差ない（ミスマッチが少ない）。それ故、遅延素子１０３の出力と遅延素子１０３ａの出力の立ち上がり方と立ち下がり方のタイミングのずれが縮小する。
【００３３】
図２（ａ）、（ｂ）は、それぞれ従来のリングオシレータ部を用いた電流制御発振器（図６）と、本実施の形態のリングオシレータ部を用いた電流制御発振器（図１）を使用した場合の出力信号ＶＣＯ＿ＯＵＴ の周波数スペクトラムの特性図であり、横軸は周波数、縦軸はパワースペクトラムである。
【００３４】
本実施の形態の電流制御発振器を使用した場合の出力信号ＶＣＯ＿ＯＵＴ の周波数スペクトラムは、従来の電流制御発振器を使用した場合の出力信号ＶＣＯ＿ＯＵＴ の周波数スペクトラムに比べ、図示の如くセンター周波数の上下に現れる別の周波数成分が小さくなり、出力信号ＶＣＯ＿ＯＵのジッタが従来に比べて低減していることが分かる。
【００３５】
本実施の形態によれば、遅延素子同士の接続点の一つである第１の接続点に接続される容量素子１０６の容量値を第１の接続点以外の接続点に接続される容量素子１０４の容量値に比べて小さくすることにより、遅延素子１０３ａの出力側の容量値と他の遅延素子１０３の出力側の容量値との差を少なくでき、その分、遅延素子１０３の出力と遅延素子１０３ａの出力の立ち上がり方と立ち下がり方のタイミングのずれを縮小できる。これにより、リングオシレータ部１０２の出力、すなわち、電圧制御発振器の発振周波数のジッタを低減させることができる。
【００３６】
また、本実施の形態のリング発振回路を用いてＰＬＬ回路を構成することにより、ＰＬＬ回路が発生するクロックのジッタを低減することができ、例えば前記クロックを映像の再生データを取り出す基準クロックの生成に使用する場合に、データの取り違えにより再生画面に歪やちらつきを引き起こす可能性を低くすることができる。
【００３７】
尚、パワーダウン用のノード固定素子１０５の容量値と容量素子１０６の容量値の合計値が、他の遅延素子１０３に接続される容量１０４の容量値と等しくなるように容量素子１０６の容量値を設定することにより、遅延素子１０３ａの出力側の容量値のミスマッチをさらに小さくすることができ、リングオシレータ部１０２の出力、すなわち、ＰＬＬ回路の発振周波数のジッタをさらに低減させることができる。
【００３８】
（第２の実施の形態）
図３は、本発明の第２の実施の形態に係るリング発振回路（リングオシレータ部）の構成を示した回路図である。但し、従来例と同様の部分には同一符号を付して説明する。電流制御発振器のリングオシレータ部１０２は、複数（奇数）の遅延素子１０３が直列接続され、各遅延素子の出力側に容量素子１０４及びスイッチ素子２０１、或いは容量素子１０４及びノード固定素子１０５が接続された構成を有している。ここで、ノード固定素子１０５はパワーダウン時にノードの電位をグランドに固定する機能を有し、スイッチ素子２０１は遅延素子１０３の出力側の容量の調整用である。
【００３９】
尚、本例では、遅延素子１０３として、同一特性のシングルエンド型インバータを用いているが、差動型インバータを用いても良い。また、容量素子１０４は全て同一の容量値である。さらに、スイッチ素子２０１とノード固定素子１０５は同一形状の素子でその容量値も同一である。
【００４０】
本実施の形態によれば、出力側に出力端子が接続された遅延素子の前段の遅延素子１０３の出力側に接続されているノード固定素子１０５と同一の容量値を持つスイッチ素子２０１を、他の遅延素子１０３の出力側に接続することにより、全ての遅延素子１０３の出力側の容量値をほぼ同一にすることができるため、全ての遅延素子１０３の出力の立ち上がり方と立ち下がり方のタイミングのずれをほぼ無くして、リングオシレータ部１０２の出力、すなわち、ＰＬＬ回路の発振周波数のジッタを低減させることができる。
【００４１】
また、上記のように遅延素子１０３の出力側の容量値調整用としてスイッチ素子２０１を用いた場合、容量密度の大きな容量素子でミスマッチを低減する場合に比べて回路のレイアウト面積は大きくなるが、同一形状の素子を使用することで、プロセスのばらつき、温度によるばらつき、電圧によるばらつき等に対して全ての素子が同じようにばらつくので、前記容量値のミスマッチをさらに小さくすることができ、出力信号のジッタをさらに低減することができる。
【００４２】
尚、上記実施の形態にて、遅延素子の出力側に接続されたスイッチ素子２０１はアクティブに機能せず、単に容量調整用として接続にしているが、ノード固定の機能を持たせてアクティブに機能させる構成でも、同様の効果がある。
【００４３】
（第３の実施の形態）
図４は、本発明の第３の実施の形態に係るリング発振回路（リングオシレータ部）の構成を示した回路図である。但し、従来例と同様の部分には同一符号を付して説明する。電流制御発振器のリングオシレータ部１０２は、複数（奇数）の遅延素子１０３が直列接続され、各遅延素子の出力側に容量素子１０４及びスイッチ素子２０１、或いは容量素子１０４及びノード固定素子１０５、或いは容量素子２０２及びスイッチ素子２０１が接続された構成を有し、図３に示した第２の実施の形態の構成とほぼ同様であるが、出力側に出力端子が接続された遅延素子１０３の出力側に接続された容量素子２０２の容量値を他の容量素子１０４の容量値に比べて小さくしている点が異なるところである。
【００４４】
このため、出力側に出力端子（図示せず）が接続される遅延素子１０３の実質的な容量値は、容量素子２０２と出力端子の容量値を合計した値となるため、容量素子２０２の容量値が小さい分、この出力側に出力端子が接続された遅延素子１０３の出力側の容量値と他の遅延素子の出力側の容量値とのミスマッチを小さくすることができる。
【００４５】
それ故、本実施の形態では、出力側に出力端子が接続された遅延素子１０３の出力と他の遅延素子１０３の出力の立ち上がり方と立ち下がり方のタイミングのずれは縮小し、第２の実施の形態に比べて全遅延素子１０３の出力タイミングの均一性が増大し、出力信号のジッタを一層低減することができる。
【００４６】
さらに、出力端子と容量素子２０２の容量値の合計が、出力側に出力端子が接続された遅延素子以外の他の遅延素子１０３の出力側の容量値と等しくなるように容量素子２０２の容量値を設定することにより、出力側に出力端子が接続された遅延素子１０３の出力側と他の遅延素子１０３の出力側の容量値とのミスマッチをさらに小さくすることができ、出力信号のジッタをさらに一層低減することができる。
【００４７】
尚、本発明は上記実施の形態に限定されることなく、その要旨を逸脱しない範囲において、具体的な構成、機能、作用、効果において、他の種々の形態によっても実施することができる。本発明のリング発振回路はＰＬＬ回路に用いられることを前提として説明したが、本発明の出力信号のジッタが低減されたリング発振回路を他の電子回路に用いることにより、当該電子回路の前記ジッタによる悪影響を低減することができる。
【００４８】
【発明の効果】
以上説明したように、請求項１に記載の発明によれば、出力側にパワーダウン時に動作するスイッチ素子が接続された遅延素子の出力側に接続される容量素子の容量値を他の容量素子の容量値と異なる値として、この遅延素子の出力側の容量値と他の遅延素子の出力側の容量値とのミスマッチを小さくして、出力側にスイッチ素子が接続された遅延素子の出力の立ち上がり立ち下がりタイミングと他の遅延素子のそれとをほぼ同じにすることができ、リング発振回路の出力信号のジッタを低減させることができる。
【００４９】
請求項２に記載の発明によれば、出力側にスイッチ素子が接続された遅延素子の出力側の容量値と他の遅延素子の出力側の容量値とを同じにして、この遅延素子の出力側の容量値と他の遅延素子の出力側の容量値とのミスマッチを無くして、出力側にスイッチ素子が接続された遅延素子の出力の立ち上がり立ち下がりタイミングと他の遅延素子のそれとを同一にすることにより、リング発振回路の出力信号のジッタをさらに低減させることができる。
【００５０】
請求項３に記載の発明によれば、出力側にスイッチ素子が接続された遅延素子以外の他の遅延素子の出力側に前記スイッチ素子と同一形状の素子を接続することにより、この遅延素子の出力側の容量値と他の遅延素子の出力側の容量値とのミスマッチを無くして、出力側にスイッチ素子が接続された遅延素子の出力の立ち上がり立ち下がりタイミングと他の遅延素子のそれとを同一にすることにより、リング発振回路の出力信号のジッタをさらに低減させることができる。また、容量値調整に前記スイッチ素子と同一形状の素子を用いることにより、プロセスのばらつき、電圧によるばらつき、温度によるばらつき等による遅延素子の出力側の容量値のミスマッチを小さくすることができ、リング発振回路の出力信号のジッタをさらに低減することができる。
【００５１】
請求項４に記載の発明によれば、出力側に出力端子が接続された遅延素子の出力側に接続されている容量素子の容量値を異ならせて出力端子の容量に起因する当該出力側の容量値と他の遅延素子の出力側の容量値とのミスマッチを是正することにより、出力側に出力端子が接続された遅延素子を含めて全ての遅延素子の出力の立ち上がり立ち下がりタイミングをほぼ同一とすることにより、出力信号のジッタをさらに一層低減することができる。
【００５２】
請求項５に記載の発明によれば、出力側に出力端子が接続された遅延素子の出力側の容量値と他の容量素子の出力側の容量値を同じにして、出力側に出力端子が接続された遅延素子の出力側の容量値と他の遅延素子の出力側の容量値とのミスマッチを無くして、出力側に出力端子が接続された遅延素子を含めて全ての遅延素子の出力の立ち上がり立ち下がりタイミングを同一とすることにより、出力信号のジッタをさらに一層低減することができる。
【００５３】
請求項６に記載の発明によれば、発振出力にジッタが少ないリング発振回路を用いて電圧発振回路を構成することにより、この電圧発振回路を用いたＰＬＬ回路が発生するクロックのジッタを低減させることができ、例えばＰＬＬ回路が映像の再生データを取り出す基準クロックの生成に使用される場合、データの取り違えにより再生画面に歪やちらつきを引き起こす可能性を低くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るリング発振回路（リングオシレータ部）の構成を示した回路図である。
【図２】第１の実施の形態の電流制御発振器と従来の電流制御発振器の特性の違いを示した周波数スペクトラム特性図である。
【図３】本発明の第２の実施の形態に係るリング発振回路（リングオシレータ部）の構成を示した回路図である。
【図４】本発明の第３の実施の形態に係るリング発振回路（リングオシレータ部）の構成を示した回路図である。
【図５】従来のＰＬＬ回路の概略構成を示すブロック図である。
【図６】従来の電圧制御発振器内の電流制御発振器の一例を示す回路図である。
【符号の説明】
１０１ 電流源
１０２ リングオシレータ部
１０３、１０３ａ 遅延素子
１０４、１０６、２０２ 容量素子
１０５ ノード固定素子
２０１ スイッチ素子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a PLL (Phase Locked Loop) circuit that generates a clock synchronized with a reference clock, and more particularly, to a ring oscillation circuit that forms a voltage-controlled oscillator of the PLL circuit.
[0002]
[Prior art]
PLL circuits are used in an integrated circuit for various purposes such as generation of a reference clock for extracting reproduction data from a reproduction signal output from a digital information reproduction device, and maintaining synchronization between clocks input to a plurality of circuits. (For example, see Patent Document 1).
[0003]
FIG. 5 is a block diagram showing a schematic configuration of a conventional PLL circuit. The PLL circuit includes a phase comparator (PD) 401, a charge pump (CP) 402, a low-pass filter (LPF) 403, a voltage controlled oscillator (VCO) 404, and a frequency divider (1 / N) 405.
[0004]
The phase comparator 401 compares the rising edge of the input signal RF_CLK with the rising edge of the signal DIV_OUT output from the frequency divider 405, and determines the phase of the signal DIV_OUT output from the frequency divider 405 with respect to the input signal RF_CLK. If the signal is delayed, a low-level signal “L” is output to the charge pump 402 during that time. Conversely, when the phase of the signal DIV_OUT output from the frequency divider 405 is advanced with respect to the input signal RF_CLK, the phase comparator 401 outputs a high-level signal “H” to the charge pump 402 during that time. I do.
[0005]
Here, the charge pump 402 includes, for example, a current source for supplying a positive charge, a P-channel MOS transistor, an N-channel MOS transistor, and a current source for supplying a negative charge between a power supply and a ground. Are sequentially connected in series, and a node between the P-channel MOS transistor and the N-channel MOS transistor is connected to the input of the low-pass filter 403 in the next stage.
[0006]
In the charge pump 402 having such a configuration, when a low-level signal “L” is input, the P-channel MOS transistor is turned on, and the N-channel MOS transistor is turned off. Is supplied to the low-pass filter 403. Conversely, when a high-level signal “H” is input, the P-channel MOS transistor is turned off, and the N-channel MOS transistor is turned on. Is given to the low-pass filter 403.
[0007]
The low-pass filter 403 is configured, for example, by connecting a resistor and a capacitor in series between a node between the P-channel MOS transistor and the N-channel MOS transistor of the charge pump 402 and the ground. The charge supplied from the charge pump 402 is accumulated in a capacitor via a resistor, and at the same time, a harmonic component is removed to generate a voltage for controlling a voltage-controlled oscillator 404 in the next stage.
[0008]
The voltage-controlled oscillator 404 includes, for example, a voltage-current conversion circuit that temporarily converts a voltage into a current and a current-controlled oscillator, receives the control voltage generated by the low-pass filter 403 as an input, and has a frequency uniquely determined by the input control voltage. Oscillates. The output signal VCO_OUT is used for various purposes in the integrated circuit.
[0009]
The frequency divider 405 divides the output signal VCO_OUT of the voltage controlled oscillator 404 by N (N is an integer). The output signal VCO_OUT is input to the phase comparator 401, thereby forming a negative feedback loop.
[0010]
By the action of the negative feedback, the output signal VCO_OUT of the voltage controlled oscillator 404 has the same phase (locked state) at N times the frequency of the input signal RF_CLK.
[0011]
FIG. 6 is a circuit diagram showing an example of the current controlled oscillator in the voltage controlled oscillator 404. The current control oscillator includes a current source 101 and a ring oscillator unit 102. The ring oscillator unit 102 includes a delay element (inverter) 103 and a capacitor 104 having the same shape. The oscillation frequency of the output signal VCO_OUT is controlled by the current flowing through the current source 101. A node fixed element 105 inserted between the output side of the delay element 103 in the preceding stage of the delay element having an output terminal connected to the output side and the ground is a node fixed element. Is used to fix to ground potential.
[0012]
[Patent Document 1]
JP 2001-7698 A (Page 6, FIG. 1)
[0013]
[Problems to be solved by the invention]
Here, the current control oscillator of FIG. 6 is composed of the same plurality of delay elements 103 and capacitive elements 104 in the ring oscillator section 102, and a node fixing element 105 for fixing a node at power down is connected to the output side. Only the output side of the delay element 103 has a different capacitance value than the other delay elements. For this reason, in the delay element 103, the rising and falling timings of the delay element output are different from those of the other delay elements 103, and as a result, the jitter of the output signal VCO_OUT increases. .
[0014]
Also, in the delay element 103 whose output side is connected to the output terminal, the capacitance value of the output terminal causes the capacitance value of the output side to be different from that of the other delay elements. Jitter increases.
[0015]
The jitter of the output signal VCO_OUT (clock) of the ring oscillator unit 102 of the voltage-controlled oscillator 404, for example, when used to generate a reference clock for extracting video reproduction data, causes data to be confused and causes distortion in the reproduction screen. It can cause flicker and its consequences are severe.
[0016]
The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to provide a ring oscillation circuit capable of reducing jitter of an output signal and a PLL circuit using the ring oscillation circuit. That is.
[0017]
[Means for Solving the Problems]
A ring oscillation circuit according to a first aspect of the present invention for achieving the above object is one in which a plurality of delay elements each having a capacitor connected to an output side are connected in series, and one of a plurality of connection points between the delay elements. In a ring oscillation circuit in which a switch element that fixes a constant potential when power is turned off is connected to a first connection point, the ring oscillation circuit is connected to a connection point other than the first connection point among a plurality of connection points between the delay elements. The capacitance value of the capacitance element connected to the first connection point is different from the capacitance value of the capacitance element connected to the first connection point.
[0018]
According to the above invention, the capacitance value of the capacitance element connected to the first connection point to which the switch element is connected among the plurality of connection points between the delay elements is connected to the connection points other than the first connection point. The difference between the capacitance value of the first connection point and the capacitance value other than the first connection point caused by the connection of the switch element is corrected by setting the capacitance value different from the capacitance value of the capacitance element. Accordingly, it is possible to reduce the difference between the rise and fall timings of the output of the delay element whose output side is connected to the first connection point and those of the other delay elements.
[0019]
In a ring oscillation circuit according to a second aspect of the present invention, the sum of the capacitance value of the capacitance element connected to the first connection point and the capacitance value of the switch element is connected to connection points other than the first connection point. The capacitance value is equal to the capacitance value of the capacitance element.
[0020]
According to the above invention, the capacitance value of the first connection point caused by the connection of the switch element is equal to the capacitance value of the other connection points than the first connection point. The difference between the rise and fall timings of the output of the delay element whose output side is connected to that of the other delay elements can be substantially eliminated.
[0021]
A ring oscillation circuit according to a third aspect of the present invention is a ring oscillation circuit comprising: a plurality of delay elements each having a capacitor connected to an output side connected in series; and In a ring oscillation circuit connected to the first connection point, an element having the same shape as the switch element is provided on the output side of another delay element other than the delay element whose output side is connected to the first connection point. It is characterized by.
[0022]
According to the above invention, the capacitance value on the output side of the delay element other than the delay element whose output side is connected to the first connection point is equal to the capacitance value of the capacitance element and the constant potential when the connection point is turned off. The output side of the delay element whose output side is connected to the first connection point is the sum of the capacitance value of the element having the same shape as the switch element fixed to Is fixed to a constant potential when the power is turned off. This makes it possible to make the capacitance values on the output side of all the delay elements the same, so that the difference between the rising and falling timing of the output of the delay element whose output side is connected to the first connection point and that of the other delay elements is obtained. It can be almost eliminated.
[0023]
In the ring oscillation circuit according to a fourth aspect of the present invention, the capacitance value of the capacitance element connected to the output side of the delay element having the output terminal connected to the output side is the capacitance of the capacitance element connected to the output side of another delay element. The value is different from the value.
[0024]
According to the above invention, the output side of the delay element having the output terminal connected to the output side has a capacitance value of the capacitance element and a capacitance of an element having the same shape as a switch element for fixing the connection point to a constant potential when the power is turned off. Value and the sum of the capacitance values of the output terminals, the output terminals are shifted by the capacitance value of the output terminal from the capacitance values on the output side of the other delay elements. Since the displacement can be corrected by making the capacitance value of the capacitance element connected to the output side different from that of the other capacitance elements, the rise and fall timings of the outputs of all the delay elements can be made substantially the same. .
[0025]
A ring oscillator circuit according to a fifth aspect of the present invention is the ring oscillation circuit, wherein the total value of the capacitance value of the output terminal and the capacitance value of the output terminal of the delay element having the output terminal connected to the output side is equal to the delay value of the output terminal connected to the output terminal. The capacitance value is equal to the capacitance value of the capacitance element on the output side of the delay element other than the element.
[0026]
According to the above invention, the capacitance value on the output side of the delay element having the output terminal connected to the output side is equal to the capacitance value on the output side of the other delay elements. Timing can be exactly the same.
[0027]
A PLL circuit according to a sixth aspect of the present invention is characterized by including a voltage oscillation circuit including the ring oscillation circuit according to any one of claims 1 to 5 and a voltage-current conversion circuit.
[0028]
According to the above invention, the ring oscillation circuit has little deviation in the rise and fall timings of the output of the delay element, so that the output jitter is small. Therefore, by configuring the voltage oscillation circuit using such a ring oscillation circuit, , The jitter of the clock generated by the PLL circuit can be reduced.
[0029]
BEST MODE FOR CARRYING OUT THE INVENTION
(First Embodiment)
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a ring oscillation circuit (ring oscillator unit) according to the first embodiment of the present invention. However, the same parts as in the conventional example will be described with the same reference numerals. The ring oscillator unit 102 of the current controlled oscillator has a configuration in which a plurality (odd number) of delay elements 103 are connected in series, and capacitance elements 104, 104,..., 106, 104 are connected to the output side of each delay element 103. Further, the output side of the delay element 103 preceding the delay element 103 whose output terminal is connected to the output side (hereinafter referred to as a delay element 103a to distinguish this delay element from other delay elements) has a power down state. Node fixing element 105 is connected.
[0030]
In this example, single-ended inverters having the same characteristics are used as the delay elements 103 and 103a, but differential inverters may be used. Further, the capacitance element 106 has a smaller capacitance value than the other capacitance elements 104, and the capacitance values of the other capacitance elements 104 are all the same.
[0031]
Next, the operation of the present embodiment will be described. The ring oscillator unit 102 has a path in which the output of the delay element 103 whose output terminal is connected to the output side is positively fed back to the input of the delay element 103 in the first stage. Thereby, the output of the delay element 103 whose output terminal is connected to the output side (in the opposite phase to the input) is repeatedly input to the input of the delay element 103 of the first stage, and the oscillation is repeated. The oscillation frequency is set by adjusting the current flowing through the current source (transistor) 101 by the ICO-BIAS to change the delay amount of each delay element 103.
[0032]
At this time, in this example, since the capacitance value of the capacitance element 106 is smaller than the capacitance values of the other capacitance elements 104, the node fixing element 105 is connected in parallel to this capacitance element 106, and the capacitance value on the output side of the delay element 103a is Does not greatly differ from the capacitance value on the output side of the other delay elements 103 (there is less mismatch). Therefore, the difference in timing between the rising edge and the falling edge of the output of the delay element 103 and the output of the delay element 103a is reduced.
[0033]
FIGS. 2A and 2B respectively show a current controlled oscillator using a conventional ring oscillator unit (FIG. 6) and a current controlled oscillator using the ring oscillator unit of the present embodiment (FIG. 1). FIG. 10 is a characteristic diagram of a frequency spectrum of the output signal VCO_OUT in the case, in which the horizontal axis represents frequency and the vertical axis represents power spectrum.
[0034]
The frequency spectrum of the output signal VCO_OUT when the current controlled oscillator of the present embodiment is used is different from the frequency spectrum of the output signal VCO_OUT when the conventional current controlled oscillator is used. It can be seen that the frequency component of the output signal VCO_OU becomes smaller, and the jitter of the output signal VCO_OU is reduced as compared with the related art.
[0035]
According to the present embodiment, the capacitance value of the capacitance element 106 connected to the first connection point which is one of the connection points between the delay elements is changed to the capacitance element connected to a connection point other than the first connection point. By making the capacitance value smaller than the capacitance value of the delay element 104, the difference between the capacitance value on the output side of the delay element 103a and the capacitance value on the output side of the other delay element 103 can be reduced. It is possible to reduce the difference in timing between the rising and falling of the output of the element 103a. Thereby, the jitter of the output of the ring oscillator unit 102, that is, the oscillation frequency of the voltage controlled oscillator can be reduced.
[0036]
Further, by configuring a PLL circuit using the ring oscillation circuit of the present embodiment, jitter of a clock generated by the PLL circuit can be reduced. For example, generation of a reference clock for extracting video reproduction data from the clock can be performed. In the case of using it, it is possible to reduce the possibility of causing distortion or flickering on the playback screen due to data mixing.
[0037]
Note that the capacitance of the capacitor 106 is set so that the sum of the capacitance of the node fixing element 105 for power down and the capacitance of the capacitor 106 becomes equal to the capacitance of the capacitor 104 connected to the other delay element 103. Is set, the mismatch of the capacitance value on the output side of the delay element 103a can be further reduced, and the output of the ring oscillator unit 102, that is, the jitter of the oscillation frequency of the PLL circuit can be further reduced.
[0038]
(Second embodiment)
FIG. 3 is a circuit diagram showing a configuration of a ring oscillation circuit (ring oscillator unit) according to the second embodiment of the present invention. However, the same parts as in the conventional example will be described with the same reference numerals. In the ring oscillator section 102 of the current control oscillator, a plurality (odd number) of delay elements 103 are connected in series, and the output side of each delay element is connected to the capacitance element 104 and the switch element 201 or the capacitance element 104 and the node fixing element 105. Configuration. Here, the node fixing element 105 has a function of fixing the potential of the node to the ground at the time of power down, and the switch element 201 is for adjusting the output-side capacitance of the delay element 103.
[0039]
In this example, a single-ended inverter having the same characteristics is used as the delay element 103, but a differential inverter may be used. In addition, all the capacitance elements 104 have the same capacitance value. Further, the switch element 201 and the node fixing element 105 have the same shape and the same capacitance value.
[0040]
According to the present embodiment, the switch element 201 having the same capacitance value as the node fixed element 105 connected to the output side of the delay element 103 at the preceding stage of the delay element having the output terminal connected to the output side is added. , The capacitance values on the output side of all the delay elements 103 can be made substantially the same, so that the timings of the rising and falling of the outputs of all the delay elements 103 And the output of the ring oscillator unit 102, that is, the jitter of the oscillation frequency of the PLL circuit can be reduced.
[0041]
Also, when the switch element 201 is used for adjusting the capacitance value on the output side of the delay element 103 as described above, the layout area of the circuit is larger than when the mismatch is reduced with a capacitance element having a large capacitance density. By using the same-shaped elements, all the elements have the same variation with respect to process variations, temperature variations, voltage variations, and the like, so that the capacitance mismatch can be further reduced, and the output signal can be reduced. Can be further reduced.
[0042]
In the above-described embodiment, the switch element 201 connected to the output side of the delay element does not function actively but is simply connected for adjusting the capacitance. The same effect can be obtained even with the configuration in which this is performed.
[0043]
(Third embodiment)
FIG. 4 is a circuit diagram showing a configuration of a ring oscillation circuit (ring oscillator unit) according to the third embodiment of the present invention. However, the same parts as in the conventional example will be described with the same reference numerals. The ring oscillator section 102 of the current control oscillator has a plurality (odd number) of delay elements 103 connected in series, and a capacitance element 104 and a switch element 201, or a capacitance element 104 and a node fixed element 105, or a capacitance on the output side of each delay element. It has a configuration in which an element 202 and a switch element 201 are connected, and is almost the same as the configuration of the second embodiment shown in FIG. 3, but the output side of the delay element 103 having an output terminal connected to the output side. The difference is that the capacitance value of the capacitance element 202 connected to the capacitor is smaller than the capacitance values of the other capacitance elements 104.
[0044]
Therefore, the substantial capacitance of the delay element 103 whose output side is connected to the output terminal (not shown) is the sum of the capacitance of the capacitor 202 and the capacitance of the output terminal. Since the value is small, it is possible to reduce the mismatch between the capacitance value on the output side of the delay element 103 having the output terminal connected to the output side and the capacitance value on the output side of another delay element.
[0045]
Therefore, in the present embodiment, the difference between the rising and falling timings of the output of the delay element 103 whose output side is connected to the output terminal and the output of the other delay element 103 is reduced. The uniformity of the output timing of all the delay elements 103 is increased as compared with the embodiment, and the jitter of the output signal can be further reduced.
[0046]
Further, the capacitance value of the capacitance element 202 is set so that the sum of the capacitance values of the output terminal and the capacitance element 202 is equal to the capacitance value of the output side of the delay element 103 other than the delay element having the output terminal connected to the output side. Is set, the mismatch between the output side of the delay element 103 having the output terminal connected to the output side and the capacitance value of the output side of the other delay element 103 can be further reduced, and the jitter of the output signal can be further reduced. It can be further reduced.
[0047]
The present invention is not limited to the above-described embodiment, and may be embodied in various other forms with specific configurations, functions, operations, and effects without departing from the gist thereof. Although the description has been made on the premise that the ring oscillation circuit of the present invention is used for a PLL circuit, the ring oscillation circuit of the present invention in which the jitter of the output signal is reduced is used for another electronic circuit, whereby the jitter of the electronic circuit is reduced. The adverse effects of the above can be reduced.
[0048]
【The invention's effect】
As described above, according to the first aspect of the present invention, the capacitance value of the capacitance element connected to the output side of the delay element in which the switch element that operates during power down is connected to the output side is changed to another capacitance element. As a value different from the capacitance value of the delay element, a mismatch between the capacitance value on the output side of this delay element and the capacitance value on the output side of another delay element is reduced, and the output of the delay element having the switch element connected to the output side is reduced. The rise and fall timings can be made substantially the same as those of the other delay elements, and the jitter of the output signal of the ring oscillation circuit can be reduced.
[0049]
According to the second aspect of the present invention, the output-side capacitance value of a delay element having a switch element connected to the output side is made equal to the output-side capacitance value of another delay element. The mismatch between the capacitance value on the output side and the capacitance value on the output side of the other delay element is eliminated, and the rising and falling timing of the output of the delay element with the switch element connected to the output side is the same as that of the other delay element. By doing so, the jitter of the output signal of the ring oscillation circuit can be further reduced.
[0050]
According to the third aspect of the present invention, by connecting an element having the same shape as the switch element to the output side of another delay element other than the delay element having the switch element connected to the output side, Eliminates mismatch between the output side capacitance value and the output side capacitance value of the other delay element, and makes the rising and falling timing of the output of the delay element with the switch element connected to the output side the same as that of the other delay element By doing so, the jitter of the output signal of the ring oscillation circuit can be further reduced. Further, by using an element having the same shape as the switch element for adjusting the capacitance value, it is possible to reduce the mismatch of the capacitance value on the output side of the delay element due to process variation, voltage variation, temperature variation, etc. The jitter of the output signal of the oscillation circuit can be further reduced.
[0051]
According to the fourth aspect of the present invention, the capacitance value of the capacitance element connected to the output side of the delay element having the output terminal connected to the output side is made different to cause the capacitance of the output terminal to be different. By correcting the mismatch between the capacitance value and the capacitance value on the output side of other delay elements, the rise and fall timing of the output of all delay elements including the delay element whose output terminal is connected to the output side is almost the same By doing so, the jitter of the output signal can be further reduced.
[0052]
According to the fifth aspect of the present invention, the capacitance value of the output side of the delay element having the output terminal connected to the output side is made equal to the capacitance value of the output side of the other capacitance element, and the output terminal is connected to the output side. Eliminate the mismatch between the capacitance value on the output side of the connected delay element and the capacitance value on the output side of another delay element, and remove the output of all delay elements including the delay element whose output terminal is connected to the output side. By making the rising and falling timings the same, the jitter of the output signal can be further reduced.
[0053]
According to the sixth aspect of the present invention, by configuring the voltage oscillation circuit using a ring oscillation circuit having low jitter in the oscillation output, the jitter of the clock generated by the PLL circuit using this voltage oscillation circuit is reduced. For example, when the PLL circuit is used to generate a reference clock for extracting video reproduction data, it is possible to reduce the possibility of causing a distortion or flicker on a reproduction screen due to a mistake in data.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a ring oscillation circuit (ring oscillator unit) according to a first embodiment of the present invention.
FIG. 2 is a frequency spectrum characteristic diagram showing a difference in characteristics between the current controlled oscillator of the first embodiment and a conventional current controlled oscillator.
FIG. 3 is a circuit diagram showing a configuration of a ring oscillation circuit (ring oscillator unit) according to a second embodiment of the present invention.
FIG. 4 is a circuit diagram showing a configuration of a ring oscillation circuit (ring oscillator unit) according to a third embodiment of the present invention.
FIG. 5 is a block diagram illustrating a schematic configuration of a conventional PLL circuit.
FIG. 6 is a circuit diagram showing an example of a current controlled oscillator in a conventional voltage controlled oscillator.
[Explanation of symbols]
101 Current source 102 Ring oscillator section 103, 103a Delay element 104, 106, 202 Capacitance element 105 Node fixed element 201 Switch element
