JP2004343150A

JP2004343150A - Method for manufacturing semiconductor device

Info

Publication number: JP2004343150A
Application number: JP2004257067A
Authority: JP
Inventors: Yasutoshi Okuno; 泰利奥野; Akihiko Kotani; 昭彦鼓谷; Yoshihiro Mori; 義弘森
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-06-02
Filing date: 2004-09-03
Publication date: 2004-12-02

Abstract

【課題】キャパシタの信頼性を向上させる。
【解決手段】第１の凹部２１２が形成されている第２の層間絶縁膜２１０の上に第１の導電性膜２１３を、第１の凹部２１２における第１の導電性膜２１３の内側に第２の凹部２１４が形成されるように堆積した後、第２の凹部２１４に保護膜２１５を埋め込み、その後、第１の凹部２１２の外側の第１の導電性膜２１３を除去して、第１の凹部２１２の壁面及び底部に第１の導電性膜２１３からなる下部電極２１６を形成する。
【選択図】図９PROBLEM TO BE SOLVED: To improve the reliability of a capacitor.
SOLUTION: A first conductive film 213 is formed on a second interlayer insulating film 210 in which a first concave portion 212 is formed, and a first conductive film 213 is formed inside the first conductive film 213 in the first concave portion 212. After depositing so that the second concave portion 214 is formed, a protective film 215 is buried in the second concave portion 214, and then the first conductive film 213 outside the first concave portion 212 is removed, and the first conductive film 213 is removed. The lower electrode 216 made of the first conductive film 213 is formed on the wall surface and the bottom of the concave portion 212.
[Selection] Fig. 9

Description

本発明は、半導体基板上の絶縁膜に埋め込まれたキャパシタを有する半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device having a capacitor embedded in an insulating film on a semiconductor substrate and a method for manufacturing the same.

ＤＲＡＭ（ダイナミックランダムアクセスメモリ）等の半導体装置の微細化に伴って、メモリセル構造としてプレーナ型に代えてスタック型又はトレンチ型等を用いることにより、キャパシタをトランジスタに対して３次元的に配置して、単位面積当たりの蓄積電荷つまり静電容量を増大させるようになってきた。 With the miniaturization of semiconductor devices such as DRAMs (Dynamic Random Access Memory), by using a stack type or a trench type instead of a planar type as a memory cell structure, capacitors are arranged three-dimensionally with respect to transistors. Thus, the accumulated charge per unit area, that is, the capacitance has been increased.

以下、従来の半導体装置について図１２を参照しながら説明する。 Hereinafter, a conventional semiconductor device will be described with reference to FIG.

図１２に示すように、メモリセルを構成するトランジスタ（図示省略）が形成されている半導体基板５０の上に第１の絶縁膜５１が形成されていると共に、第１の絶縁膜５１に、半導体基板５０（トランジスタの拡散層）と接続するプラグ５２が形成されている。プラグ５２は、第１の絶縁膜５１に順次埋め込まれたポリシリコン膜５２ａ及びバリア層５２ｂからなる。 As shown in FIG. 12, a first insulating film 51 is formed on a semiconductor substrate 50 on which a transistor (not shown) forming a memory cell is formed, and a semiconductor is formed on the first insulating film 51. A plug 52 connected to the substrate 50 (diffusion layer of the transistor) is formed. The plug 52 includes a polysilicon film 52a and a barrier layer 52b sequentially embedded in the first insulating film 51.

また、第１の絶縁膜５１の上に第２の絶縁膜５３が形成されていると共に、第２の絶縁膜５３に、プラグ５２と接続するキャパシタ５４が形成されている。キャパシタ５４は、第２の絶縁膜５３に順次埋め込まれた下部電極５４ａ、容量絶縁膜５４ｂ及び上部電極５４ｃからなる。 In addition, a second insulating film 53 is formed on the first insulating film 51, and a capacitor 54 connected to the plug 52 is formed on the second insulating film 53. The capacitor 54 includes a lower electrode 54a, a capacitor insulating film 54b, and an upper electrode 54c sequentially embedded in the second insulating film 53.

従来の半導体装置によると、プラグ５２においてポリシリコン膜５２ａの上にバリア層５２ｂが形成されているため、プラグ５２のポリシリコン膜５２ａとキャパシタ５４の下部電極５４ａとの接触を防止できる。このため、キャパシタ５４を形成するときにプラグ５２のポリシリコン膜５２ａが酸化されてプラグ５２の電気的特性が劣化する事態を防止できる。 According to the conventional semiconductor device, since the barrier layer 52b is formed on the polysilicon film 52a in the plug 52, contact between the polysilicon film 52a of the plug 52 and the lower electrode 54a of the capacitor 54 can be prevented. Therefore, it is possible to prevent a situation in which the polysilicon film 52a of the plug 52 is oxidized when the capacitor 54 is formed and the electrical characteristics of the plug 52 are deteriorated.

しかしながら、従来の半導体装置においては、微細化に伴ってプラグ径が小さくなるに従って、主としてポリシリコン膜５２ａからなるプラグ５２の電気抵抗が高くなるという第１の問題がある。 However, the conventional semiconductor device has a first problem that the electrical resistance of the plug 52 mainly composed of the polysilicon film 52a increases as the plug diameter decreases with miniaturization.

また、従来の半導体装置においては、キャパシタ５４の形成時に下部電極５４ａが汚染されたり又は第１の絶縁膜５１若しくは第２の絶縁膜５３が過剰にエッチングされたりして、キャパシタ５４の信頼性が保証されなくなるという第２の問題がある。 In the conventional semiconductor device, the lower electrode 54a is contaminated when the capacitor 54 is formed, or the first insulating film 51 or the second insulating film 53 is excessively etched. There is a second problem that it is no longer guaranteed.

前述の第１の問題に対して本件発明者らは、キャパシタと接続しているプラグを低抵抗化するために、プラグを構成するポリシリコン膜をシリサイド化することを検討した。具体的には、プラグを構成するポリシリコン膜をチタンを用いてシリサイド化してみた。 In order to reduce the resistance of the plug connected to the capacitor with respect to the first problem described above, the present inventors have studied silicidation of the polysilicon film forming the plug. Specifically, the polysilicon film forming the plug was silicided using titanium.

以下、プラグを構成するポリシリコン膜をチタンを用いてシリサイド化する方法について、図１３（ａ）〜（ｄ）及び図１４（ａ）〜（ｄ）を参照しながら説明する。 Hereinafter, a method of silicidizing a polysilicon film forming a plug using titanium will be described with reference to FIGS. 13 (a) to 13 (d) and FIGS. 14 (a) to 14 (d).

まず、図１３（ａ）に示すように、シリコン基板６０上の第１の層間絶縁膜６１に形成されたコンタクトホール６２にポリシリコン膜６３を埋め込んだ後、図１３（ｂ）に示すように、コンタクトホール６２に埋め込まれたポリシリコン膜６３の上部を除去して、コンタクトホール６２におけるポリシリコン膜６３の上にリセス部６２ａを形成する。 First, as shown in FIG. 13A, a polysilicon film 63 is buried in a contact hole 62 formed in a first interlayer insulating film 61 on a silicon substrate 60, and then, as shown in FIG. Then, the upper portion of the polysilicon film 63 buried in the contact hole 62 is removed, and a recess 62 a is formed on the polysilicon film 63 in the contact hole 62.

次に、図１３（ｃ）に示すように、シリコン基板６０の上にチタン膜６４をポリシリコン膜６３の上面が覆われるように堆積した後、図１３（ｄ）に示すように、チタン膜６４に対してシリサイド化反応のための熱処理を行なってチタンシリサイド層６５を形成する。 Next, as shown in FIG. 13C, a titanium film 64 is deposited on the silicon substrate 60 so as to cover the upper surface of the polysilicon film 63, and then, as shown in FIG. A heat treatment for silicidation reaction is performed on 64 to form a titanium silicide layer 65.

尚、後の工程においてチタンシリサイド層６５の上にバリア層６７（図１４（ｃ）参照）を形成するときに、バリア層６７の内部にボイドが形成されないようにするために、リセス部６２ａのアスペクト比は０．５〜１．０程度（深さ５０〜１００ｎｍ程度、直径１００〜２００ｎｍ程度）に設定した。このとき、図１３（ｃ）に示すように、チタン膜６４はリセス部６２ａの内側から外側にかけて連続的に形成された。また、図１３（ｄ）に示すように、チタンシリサイド層６５は、ポリシリコン膜６３の表面部だけではなく、リセス部６２ａの壁面及びリセス部６２ａの外側にも形成された。すなわち、チタンシリサイド層６５は、リセス部６２ａの開口部近傍つまりコンタクトホール６２の開口部近傍にも形成された。 When a barrier layer 67 (see FIG. 14C) is formed on the titanium silicide layer 65 in a later step, a recess 62 a is formed to prevent voids from being formed inside the barrier layer 67. The aspect ratio was set to about 0.5 to 1.0 (about 50 to 100 nm in depth and about 100 to 200 nm in diameter). At this time, as shown in FIG. 13C, the titanium film 64 was continuously formed from the inside to the outside of the recess 62a. Further, as shown in FIG. 13D, the titanium silicide layer 65 was formed not only on the surface of the polysilicon film 63 but also on the wall surface of the recess 62a and outside the recess 62a. That is, the titanium silicide layer 65 was also formed near the opening of the recess 62a, that is, near the opening of the contact hole 62.

次に、図１４（ａ）に示すように、未反応のチタン膜６４をウエットエッチングにより選択的に除去した後、図１４（ｂ）に示すように、チタンシリサイド層６５の上に例えばＴｉＮ膜６６をリセス部６２ａが完全に埋まるように堆積する。 Next, as shown in FIG. 14A, after the unreacted titanium film 64 is selectively removed by wet etching, as shown in FIG. 14B, for example, a TiN film is formed on the titanium silicide layer 65. 66 is deposited so that the recess 62a is completely filled.

次に、図１４（ｃ）に示すように、リセス部６２ａの外側のＴｉＮ膜６６及びチタンシリサイド層６５をＣＭＰ（化学機械研磨）法により除去して、リセス部６２ａにおけるチタンシリサイド層６５の内側にＴｉＮ膜６６からなるバリア層６７を形成する。これにより、ポリシリコン膜６３、チタンシリサイド層６５及びバリア層６７からなるプラグ６８がコンタクトホール６２に形成される。 Next, as shown in FIG. 14C, the TiN film 66 and the titanium silicide layer 65 outside the recess 62a are removed by a CMP (chemical mechanical polishing) method, so that the inside of the titanium silicide layer 65 in the recess 62a. Next, a barrier layer 67 made of a TiN film 66 is formed. Thus, a plug 68 including the polysilicon film 63, the titanium silicide layer 65, and the barrier layer 67 is formed in the contact hole 62.

次に、図１４（ｄ）に示すように、第１の層間絶縁膜６１の上に第２の層間絶縁膜６９を堆積した後、第２の層間絶縁膜６９に凹部７０をプラグ６８の上面が露出するように形成し、その後、第２の層間絶縁膜６９の上に、キャパシタの容量下部電極となる導電性膜７１を、凹部７０の壁面及び底部が覆われるように堆積する。 Next, as shown in FIG. 14D, after depositing a second interlayer insulating film 69 on the first interlayer insulating film 61, a concave portion 70 is formed in the second interlayer insulating film 69 on the upper surface of the plug 68. Then, a conductive film 71 serving as a capacitor lower electrode of the capacitor is deposited on the second interlayer insulating film 69 so as to cover the wall surface and the bottom of the concave portion 70.

続いて、図示は省略しているが、凹部７０の外側の導電性膜７１を除去して、凹部７０の壁面及び底部に導電性膜７１からなる容量下部電極を形成した後、該容量下部電極の上に容量絶縁膜及び容量上部電極を順次形成する。 Subsequently, although not shown, the conductive film 71 outside the concave portion 70 is removed to form a capacitive lower electrode made of the conductive film 71 on the wall surface and the bottom of the concave portion 70. A capacitor insulating film and a capacitor upper electrode are sequentially formed thereon.

ところが、以上に説明した方法を用いた場合、導電性膜７１の堆積後に導電性膜７１の電気的特性を改善するために熱処理を行なったときに、チタンシリサイド層６５と導電性膜７１とが直接に接触していること（図１４（ｄ）参照）に起因して、チタンシリサイド層６５と導電性膜７１とが反応して、導電性膜７１つまりキャパシタの容量下部電極がシリサイド化されてしまった。また、容量下部電極の上に酸素を含む容量絶縁膜を形成したときに、プラグ６８のチタンシリサイド層６５が酸化されてプラグ６８の抵抗が高くなり、それによってプラグ６８を使用することができなくなった。 However, when the above-described method is used, the titanium silicide layer 65 and the conductive film 71 are separated when the heat treatment is performed after the deposition of the conductive film 71 to improve the electrical characteristics of the conductive film 71. Due to the direct contact (see FIG. 14D), the titanium silicide layer 65 reacts with the conductive film 71, and the conductive film 71, that is, the capacitor lower electrode of the capacitor is silicided. Oops. Further, when a capacitance insulating film containing oxygen is formed on the lower capacitor electrode, the titanium silicide layer 65 of the plug 68 is oxidized, and the resistance of the plug 68 increases, so that the plug 68 cannot be used. Was.

前記に鑑み、本発明は、キャパシタの信頼性を向上させることを目的とする。 In view of the above, an object of the present invention is to improve the reliability of a capacitor.

本件発明者らは、図１３（ａ）〜（ｄ）及び図１４（ａ）〜（ｄ）に示す方法において、チタンシリサイド層６５と導電性膜７１とが直接に接触してしまう原因、すなわち、チタンシリサイド層６５がポリシリコン膜６３の表面部だけではなくリセス部６２ａの開口部近傍にも形成されてしまう原因について検討した。その結果、チタン膜６４とポリシリコン膜６３との間でシリサイド化反応が生じるときに、リセス部６２ａの内側から外側にかけて連続的に形成されているチタン膜６４を構成するチタン原子の中に、ポリシリコン膜６３を構成するシリコン原子が拡散するため、チタンシリサイド層６５がリセス部６２ａの開口部近傍にも形成されることが判明した。 In the method shown in FIGS. 13 (a) to 13 (d) and FIGS. 14 (a) to 14 (d), the present inventors found that the cause of the direct contact between the titanium silicide layer 65 and the conductive film 71, namely, The reason why the titanium silicide layer 65 is formed not only in the surface of the polysilicon film 63 but also in the vicinity of the opening of the recess 62a was examined. As a result, when a silicidation reaction occurs between the titanium film 64 and the polysilicon film 63, the titanium atoms constituting the titanium film 64 formed continuously from the inside to the outside of the recessed portion 62a include: It has been found that since the silicon atoms forming the polysilicon film 63 are diffused, the titanium silicide layer 65 is also formed near the opening of the recess 62a.

また、本件発明者らが、プラグを構成するポリシリコン膜をタングステンを用いてシリサイド化してみたところ、この場合も、タングステン膜を構成するタングステン原子の中にポリシリコン膜を構成するシリコン原子が拡散するため、同様の問題が発生することが判明した。 In addition, the present inventors have tried to silicide the polysilicon film forming the plug using tungsten. In this case as well, the silicon atoms forming the polysilicon film diffused into the tungsten atoms forming the tungsten film. Therefore, it has been found that a similar problem occurs.

そこで、本件発明者らは、金属膜とポリシリコン膜との間でシリサイド化反応が生じるときに、金属膜を構成する金属原子の中にポリシリコン膜を構成するシリコン原子が拡散することを抑制しつつシリサイド層を形成する方法について検討した。その結果、ポリシリコン膜をコバルトを用いてシリサイド化した場合、つまりコバルトシリサイド層を形成する場合、ポリシリコン膜を構成するシリコン原子の中にコバルト膜を構成するコバルト原子が拡散することが判明した。 Therefore, the present inventors have suppressed the diffusion of silicon atoms constituting the polysilicon film into the metal atoms constituting the metal film when a silicidation reaction occurs between the metal film and the polysilicon film. A method of forming a silicide layer while performing the above-described process was examined. As a result, when the polysilicon film was silicided using cobalt, that is, when a cobalt silicide layer was formed, it was found that cobalt atoms constituting the cobalt film diffused into silicon atoms constituting the polysilicon film. .

本発明は、前記の知見に基づきなされたものであって、具体的には、前記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上に絶縁膜を堆積する第１の工程と、絶縁膜に第１の凹部を形成する第２の工程と、第１の凹部が形成されている絶縁膜の上に導電性膜を、第１の凹部における導電性膜の内側に第２の凹部が形成されるように堆積する第３の工程と、第２の凹部に保護膜を埋め込む第４の工程と、第１の凹部の外側の導電性膜を除去して、第１の凹部の壁面及び底部に、導電性膜からなる容量下部電極を形成する第５の工程と、保護膜を除去して容量下部電極を露出させた後、該容量下部電極の上に容量絶縁膜及び容量上部電極を順次形成する第６の工程とを備えている。 The present invention has been made based on the above findings. Specifically, in order to achieve the above object, a method for manufacturing a semiconductor device according to the present invention comprises depositing an insulating film on a semiconductor substrate. A first step, a second step of forming a first recess in the insulating film, and a step of forming a conductive film on the insulating film in which the first recess is formed. A third step of depositing a second concave portion inside, a fourth step of embedding a protective film in the second concave portion, and removing the conductive film outside the first concave portion; A fifth step of forming a capacitive lower electrode made of a conductive film on the wall and bottom of the first concave portion, and removing the protective film to expose the capacitive lower electrode; A sixth step of sequentially forming an insulating film and a capacitor upper electrode.

本発明の半導体装置の製造方法によると、第１の凹部が形成されている絶縁膜の上に導電性膜を、第１の凹部における導電性膜の内側に第２の凹部が形成されるように堆積した後、第２の凹部に保護膜を埋め込み、その後、第１の凹部の外側の導電性膜を除去して、第１の凹部の壁面及び底部に、導電性膜からなる容量下部電極を形成する。このため、第１の凹部の内側の導電性膜、つまり導電性膜における容量下部電極となる部分を保護膜により覆いながら、第１の凹部の外側の導電性膜、つまり導電性膜における容量下部電極とならない部分を除去できる。従って、容量下部電極がエッチング残さ又はＣＭＰスラリー等により汚染されることを防止して、キャパシタの信頼性を向上させることができる。また、容量下部電極として、酸素プラズマに曝されると酸化する導電性膜、例えばルテニウム膜等を用いる場合、容量下部電極が酸化されて変質することを防止できる。 According to the method of manufacturing a semiconductor device of the present invention, the conductive film is formed on the insulating film having the first concave portion, and the second concave portion is formed inside the conductive film in the first concave portion. After that, the protective film is buried in the second concave portion, and thereafter, the conductive film outside the first concave portion is removed, and the capacitor lower electrode made of the conductive film is formed on the wall surface and the bottom of the first concave portion. To form For this reason, the conductive film inside the first concave portion, that is, the portion of the conductive film serving as the capacitor lower electrode is covered with the protective film, and the conductive film outside the first concave portion, that is, the capacitor lower electrode in the conductive film. A portion that does not become an electrode can be removed. Therefore, it is possible to prevent the capacitance lower electrode from being contaminated by the etching residue or the CMP slurry, and to improve the reliability of the capacitor. When a conductive film that oxidizes when exposed to oxygen plasma, such as a ruthenium film, is used as the lower capacitor electrode, it is possible to prevent the lower capacitor electrode from being oxidized and deteriorated.

本発明の半導体装置の製造方法において、第１の工程と第２の工程との間に絶縁膜の上側にＳｉＮ膜又はＳｉＡｌＮ膜からなる保護絶縁膜を形成する工程をさらに備えていることが好ましい。 The method for manufacturing a semiconductor device of the present invention preferably further comprises a step of forming a protective insulating film made of a SiN film or a SiAlN film above the insulating film between the first step and the second step. .

このようにすると、第１の凹部の外側の導電性膜を除去するときに、保護絶縁膜をエッチングストッパーとして用いることができるので、絶縁膜が損傷を受けることを防止できる。また、保護膜を除去するときに、保護絶縁膜をマスクとして用いることができるので、絶縁膜が損傷を受けることを防止できる。 With this configuration, the protective insulating film can be used as an etching stopper when removing the conductive film outside the first recess, so that the insulating film can be prevented from being damaged. Further, when the protective film is removed, the protective insulating film can be used as a mask, so that the insulating film can be prevented from being damaged.

本発明の半導体装置の製造方法において、導電性膜は白金膜からなり、第３の工程は、導電性膜を堆積した後、該導電性膜に対して４００〜７５０℃程度の熱処理を行なう工程を含むことが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, the conductive film is made of a platinum film, and the third step is a step of performing a heat treatment at about 400 to 750 ° C. on the conductive film after depositing the conductive film. It is preferable to include

このようにすると、導電性膜のグレイン成長により段差被覆性が向上するため、導電性膜つまり容量下部電極の折れ曲がり部が薄膜化する事態を防止できる。このため、容量絶縁膜の段差被覆性に起因して、容量下部電極の上に堆積された容量絶縁膜の折れ曲がり部が薄膜化する事態を防止できるので、容量下部電極と容量上部電極との間に生じるリーク電流の増大を抑制できる。 With this configuration, the step coverage is improved by the grain growth of the conductive film, so that the conductive film, that is, the bent portion of the capacitor lower electrode can be prevented from being thinned. For this reason, it is possible to prevent the bent portion of the capacitor insulating film deposited on the capacitor lower electrode from being thinned due to the step coverage of the capacitor insulating film, so that the gap between the capacitor lower electrode and the capacitor upper electrode can be prevented. Can be prevented from increasing in leak current.

本発明の半導体装置の製造方法において、第５の工程は、保護膜をマスクとして導電性膜に対してエッチングを行なって、第１の凹部の外側の導電性膜を除去する工程を含むことが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, the fifth step may include a step of etching the conductive film using the protective film as a mask to remove the conductive film outside the first recess. preferable.

このようにすると、従来のレジストを用いたエッチバックを行なう方法と比べて、導電性膜に対してより高いエッチング選択比が得られるので、第１の凹部の外側の導電性膜を正確且つ容易に除去することができる。 By doing so, a higher etching selectivity can be obtained with respect to the conductive film as compared with the conventional method of performing etch-back using a resist, so that the conductive film outside the first concave portion can be formed accurately and easily. Can be removed.

本発明の半導体装置の製造方法において、保護膜は絶縁性を有しており、第６の工程は、保護膜が容量下部電極の折れ曲がり部に残存するように、保護膜を除去する工程を含むことが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, the protective film has an insulating property, and the sixth step includes a step of removing the protective film such that the protective film remains at the bent portion of the capacitor lower electrode. Is preferred.

このようにすると、容量下部電極の折れ曲がり部が薄膜化した場合、該薄膜化した部分を残存する保護膜により覆うことができるため、容量絶縁膜の段差被覆性に起因して、容量下部電極の上に堆積された容量絶縁膜の折れ曲がり部が薄膜化する事態を防止できる。このため、容量下部電極と容量上部電極との間に生じるリーク電流の増大を抑制できる。また、容量絶縁膜の折れ曲がり部が薄膜化した場合、該薄膜化した部分の下に保護膜が残存しているため、容量下部電極と容量上部電極とがショートすることを防止できる。 With this configuration, when the bent portion of the lower capacitor electrode is thinned, the thinned portion can be covered by the remaining protective film. It is possible to prevent the bent portion of the capacitor insulating film deposited thereon from becoming thinner. For this reason, it is possible to suppress an increase in leakage current generated between the lower capacitor electrode and the upper capacitor electrode. Further, when the bent portion of the capacitor insulating film is thinned, a short circuit between the capacitor lower electrode and the capacitor upper electrode can be prevented since the protective film remains under the thinned portion.

本発明によると、容量下部電極がエッチング残さ又はＣＭＰスラリー等により汚染されることを防止できるので、キャパシタの信頼性を向上させることができる。 According to the present invention, it is possible to prevent the capacitance lower electrode from being contaminated by the etching residue or the CMP slurry, so that the reliability of the capacitor can be improved.

以下、具体的な実施形態について説明する前に、前記の第１の目的、すなわち、プラグにシリサイド層を形成してプラグを低抵抗化すると共に、プラグのシリサイド層とキャパシタの容量下部電極との接触を防止するという目的を達成するための原理について、図面を参照しながら説明する。 Hereinafter, before describing a specific embodiment, the first object, that is, forming a silicide layer on a plug to lower the resistance of the plug and forming a silicide layer of the plug and a capacitor lower electrode of the capacitor will be described. The principle for achieving the purpose of preventing contact will be described with reference to the drawings.

図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）は、プラグを構成するポリシリコン膜をコバルトを用いてシリサイド化する方法の各工程を示す断面図である。 FIGS. 1A to 1D and 2A to 2D are cross-sectional views showing steps of a method of silicidizing a polysilicon film forming a plug using cobalt.

まず、図１（ａ）に示すように、シリコン基板１０上の第１の層間絶縁膜１１に形成されたコンタクトホール１２にポリシリコン膜１３を埋め込んだ後、図１（ｂ）に示すように、コンタクトホール１２に埋め込まれたポリシリコン膜１３の上部を除去して、コンタクトホール１２におけるポリシリコン膜１３の上にリセス部１２ａを形成する。 First, as shown in FIG. 1A, after a polysilicon film 13 is buried in a contact hole 12 formed in a first interlayer insulating film 11 on a silicon substrate 10, as shown in FIG. Then, the upper portion of the polysilicon film 13 buried in the contact hole 12 is removed, and a recess 12 a is formed on the polysilicon film 13 in the contact hole 12.

次に、図１（ｃ）に示すように、シリコン基板１０の上にコバルト膜１４をポリシリコン膜１３の上面が覆われるように堆積した後、図１（ｄ）に示すように、コバルト膜１４に対してシリサイド化反応のための熱処理を行なってコバルトシリサイド層１５を形成する。 Next, as shown in FIG. 1C, a cobalt film 14 is deposited on the silicon substrate 10 so as to cover the upper surface of the polysilicon film 13, and then, as shown in FIG. A cobalt silicide layer 15 is formed by performing a heat treatment for a silicidation reaction on 14.

このとき、ポリシリコン膜１３を構成するシリコン原子の中にコバルト膜１４を構成するコバルト原子が拡散するため、コバルトシリサイド層１５はポリシリコン膜１３の表面部のみに形成される。言い換えると、コバルトシリサイド層１５がリセス部１２ａの外側つまりコンタクトホール１２の外側に形成されたり、又はコンタクトホール１２の開口部近傍に形成されたりすることはない。 At this time, since the cobalt atoms constituting the cobalt film 14 diffuse into the silicon atoms constituting the polysilicon film 13, the cobalt silicide layer 15 is formed only on the surface of the polysilicon film 13. In other words, the cobalt silicide layer 15 is not formed outside the recess 12a, that is, outside the contact hole 12, or formed near the opening of the contact hole 12.

次に、図２（ａ）に示すように、未反応のコバルト膜１４を例えばウエットエッチングにより選択的に除去した後、図２（ｂ）に示すように、コバルトシリサイド層１５の上に例えばＴｉＮ膜１６をリセス部１２ａが完全に埋まるように堆積する。 Next, as shown in FIG. 2A, the unreacted cobalt film 14 is selectively removed by, for example, wet etching, and then, for example, TiN is formed on the cobalt silicide layer 15 as shown in FIG. The film 16 is deposited so that the recess 12a is completely filled.

次に、図２（ｃ）に示すように、リセス部１２ａの外側のＴｉＮ膜１６を例えばＣＭＰ法により除去して、リセス部１２ａにおけるコバルトシリサイド層１５の上にＴｉＮ膜１６からなるバリア層１７を形成する。これにより、ポリシリコン膜１３、コバルトシリサイド層１５及びバリア層１７からなるプラグ１８がコンタクトホール１２に形成される。 Next, as shown in FIG. 2C, the TiN film 16 outside the recess 12a is removed by, for example, a CMP method, and the barrier layer 17 made of the TiN film 16 is formed on the cobalt silicide layer 15 in the recess 12a. To form As a result, a plug 18 including the polysilicon film 13, the cobalt silicide layer 15, and the barrier layer 17 is formed in the contact hole 12.

このとき、図１（ｄ）に示す工程においてコバルトシリサイド層１５がポリシリコン膜１３の表面部のみに形成されているので、プラグ１８においてバリア層１７はコバルトシリサイド層１５の上に全面に亘って形成される。 At this time, since the cobalt silicide layer 15 is formed only on the surface of the polysilicon film 13 in the step shown in FIG. 1D, the barrier layer 17 of the plug 18 is formed over the entire surface of the cobalt silicide layer 15. It is formed.

次に、図２（ｄ）に示すように、第１の層間絶縁膜１１の上に第２の層間絶縁膜１９を堆積した後、第２の層間絶縁膜１９に凹部２０をプラグ１８の上面が露出するように形成し、その後、第２の層間絶縁膜１９の上に、キャパシタの容量下部電極となる導電性膜２１を、凹部２０の壁面及び底部が覆われるように堆積する。 Next, as shown in FIG. 2D, after depositing a second interlayer insulating film 19 on the first interlayer insulating film 11, a recess 20 is formed in the second interlayer insulating film 19 on the upper surface of the plug 18. Then, a conductive film 21 serving as a capacitor lower electrode of the capacitor is deposited on the second interlayer insulating film 19 so as to cover the wall surface and the bottom of the concave portion 20.

このとき、図２（ｃ）に示す工程においてバリア層１７がコバルトシリサイド層１５の上に全面に亘って形成されているので、コバルトシリサイド層１５と導電性膜２１つまり容量下部電極との接触を防止することができる。 At this time, since the barrier layer 17 is formed over the entire surface of the cobalt silicide layer 15 in the step shown in FIG. 2C, the contact between the cobalt silicide layer 15 and the conductive film 21, that is, the lower electrode of the capacitor is established. Can be prevented.

続いて、図示は省略しているが、凹部２０の外側の導電性膜２１を除去して、凹部２０の壁面及び底部に導電性膜２１からなる容量下部電極を形成した後、該容量下部電極の上に容量絶縁膜及び容量上部電極を順次形成する。 Subsequently, although not shown, the conductive film 21 outside the concave portion 20 is removed to form a capacitor lower electrode made of the conductive film 21 on the wall surface and the bottom of the concave portion 20. A capacitor insulating film and a capacitor upper electrode are sequentially formed thereon.

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置、具体的には、図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）に示す方法を用いて製造された半導体装置について図面を参照しながら説明する。尚、第１の実施形態に係る半導体装置は、１トランジスタ・１キャパシタ型のメモリセルがマトリクス状に配置されたＤＲＡＭを対象としているが、本発明はこれに限られず、その他の半導体記憶装置、又はメモリとロジックとが混載された半導体装置に利用することができる。 (1st Embodiment)
Drawings of a semiconductor device according to a first embodiment of the present invention, specifically, a semiconductor device manufactured by using the method shown in FIGS. 1A to 1D and FIGS. 2A to 2D This will be described with reference to FIG. Although the semiconductor device according to the first embodiment is directed to a DRAM in which memory cells of one transistor and one capacitor are arranged in a matrix, the present invention is not limited to this. Alternatively, the present invention can be used for a semiconductor device in which a memory and a logic are mounted together.

図３は第１の実施形態に係る半導体装置の平面図であり、図４は図３におけるＩ−Ｉ線の断面図であり、図５は図３におけるII−II線の断面図である。 FIG. 3 is a plan view of the semiconductor device according to the first embodiment, FIG. 4 is a cross-sectional view taken along line II of FIG. 3, and FIG. 5 is a cross-sectional view taken along line II-II of FIG.

図３〜図５に示すように、シリコン基板１００にＳＴＩ（素子分離絶縁膜）１０１により囲まれた活性領域１０２が形成されていると共に、活性領域１０２のチャネル領域の上に、ゲート電極となるワードライン１０３が形成されている。また、シリコン基板１００の上に例えばＳｉＯ₂膜からなる第１の層間絶縁膜１０４、及び例えばＳｉＮ膜からなる第１の保護絶縁膜１０５が順次堆積されていると共に、第１の層間絶縁膜１０４及び第１の保護絶縁膜１０５に、活性領域１０２のソース領域と電気的に接続するプラグ（ストレージノードコンタクト）１０６が形成されている。プラグ１０６は、第１の層間絶縁膜１０４及び第１の保護絶縁膜１０５に順次埋め込まれたポリシリコン膜１０６ａ、コバルトシリサイド層１０６ｂ及びバリア層１０６ｃからなる。バリア層１０６ｃとしては例えばＴｉＮ膜又はＴｉＡｌＮ膜等を用いる。 As shown in FIGS. 3 to 5, an active region 102 surrounded by an STI (element isolation insulating film) 101 is formed on a silicon substrate 100, and a gate electrode is formed on a channel region of the active region 102. A word line 103 is formed. Further, a first interlayer insulating film 104 made of, for example, an SiO ₂ film and a first protective insulating film 105 made of, for example, an SiN film are sequentially deposited on the silicon substrate 100, and the first interlayer insulating film 104 is made of A plug (storage node contact) 106 electrically connected to the source region of the active region 102 is formed in the first protective insulating film 105. The plug 106 includes a polysilicon film 106a, a cobalt silicide layer 106b, and a barrier layer 106c sequentially buried in the first interlayer insulating film 104 and the first protective insulating film 105. For example, a TiN film or a TiAlN film is used as the barrier layer 106c.

尚、第１の実施形態に係る半導体装置は、図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）に示す方法を用いて製造されているため、プラグ１０６において、バリア層１０６ｃはコバルトシリサイド層１０６ｂの上に全面に亘って形成されている。 The semiconductor device according to the first embodiment is manufactured using the method shown in FIGS. 1A to 1D and FIGS. 2A to 2D. 106c is formed over the entire surface of the cobalt silicide layer 106b.

また、第１の層間絶縁膜１０４の下部に、活性領域１０２のドレイン領域と電気的に接続するビットラインコンタクト１０７が形成されていると共に、第１の層間絶縁膜１０４におけるビットラインコンタクト１０７よりも上側の部分に、ビットラインコンタクト１０７と電気的に接続するビットライン１０８が形成されている。 In addition, a bit line contact 107 electrically connected to the drain region of the active region 102 is formed below the first interlayer insulating film 104, and is lower than the bit line contact 107 in the first interlayer insulating film 104. A bit line 108 electrically connected to the bit line contact 107 is formed in an upper portion.

また、第１の保護絶縁膜１０５の上に例えばＳｉＯ₂膜からなる第２の層間絶縁膜１０９、及び例えばＳｉＮ膜からなる第２の保護絶縁膜１１０が順次堆積されていると共に、第２の層間絶縁膜１０９及び第２の保護絶縁膜１１０に、プラグ１０６と電気的に接続するキャパシタ１１１が形成されている。キャパシタ１１１は、第２の層間絶縁膜１０９及び第２の保護絶縁膜１１０に順次埋め込まれた下部電極１１１ａ、容量絶縁膜１１１ｂ及び上部電極１１１ｃからなる。下部電極１１１ａ又は上部電極１１１ｃとしては例えば白金膜を用いる。容量絶縁膜１１１ｂとしては例えばＢＳＴ（バリウムストロンチウムチタニウムオキサイド）膜を用いる。 Further, a second interlayer insulating film 109 made of, for example, a SiO ₂ film and a second protective insulating film 110 made of, for example, a SiN film are sequentially deposited on the first protective insulating film 105, and the second A capacitor 111 electrically connected to the plug 106 is formed on the interlayer insulating film 109 and the second protective insulating film 110. The capacitor 111 includes a lower electrode 111a, a capacitor insulating film 111b, and an upper electrode 111c which are sequentially embedded in the second interlayer insulating film 109 and the second protective insulating film 110. As the lower electrode 111a or the upper electrode 111c, for example, a platinum film is used. For example, a BST (barium strontium titanium oxide) film is used as the capacitor insulating film 111b.

第１の実施形態によると、プラグ１０６がコバルトシリサイド層１０６ｂを有しているため、プラグ１０６を低抵抗化することができる。また、プラグ１０６がコバルトシリサイド層１０６ｂの上に全面に亘って形成されたバリア層１０６ｃを有しているため、コバルトシリサイド層１０６ｂとキャパシタ１１１の下部電極１１１ａとの接触を防止できる。従って、下部電極１１１ａを形成するときに下部電極１１１ａがシリサイド化されることを防止できると共に、下部電極１１１ａの上に容量絶縁膜１１１ｂを形成するときにコバルトシリサイド層１０６ｂつまりプラグ１０６が酸化されることを防止できる。 According to the first embodiment, since the plug 106 has the cobalt silicide layer 106b, the resistance of the plug 106 can be reduced. Further, since the plug 106 has the barrier layer 106c formed over the entire surface of the cobalt silicide layer 106b, contact between the cobalt silicide layer 106b and the lower electrode 111a of the capacitor 111 can be prevented. Therefore, the lower electrode 111a can be prevented from being silicided when the lower electrode 111a is formed, and the cobalt silicide layer 106b, that is, the plug 106 is oxidized when the capacitive insulating film 111b is formed on the lower electrode 111a. Can be prevented.

また、第１の実施形態によると、第１の層間絶縁膜１０４の上側にＳｉＮ膜からなる第１の保護絶縁膜１０５が形成されているため、キャパシタ１１１を埋め込むための凹部を第２の層間絶縁膜１０９に形成するときに、第１の保護絶縁膜１０５をエッチングストッパーとして用いることができるので、第１の層間絶縁膜１０４が損傷を受けることを防止できる。 Further, according to the first embodiment, since the first protective insulating film 105 made of a SiN film is formed above the first interlayer insulating film 104, a recess for embedding the capacitor 111 is formed in the second interlayer insulating film 104. When the first protective insulating film 105 is formed over the insulating film 109, the first interlayer insulating film 104 can be prevented from being damaged because the first protective insulating film 105 can be used as an etching stopper.

また、第１の実施形態によると、第２の層間絶縁膜１０９の上側にＳｉＮ膜からなる第２の保護絶縁膜１１０が形成されているため、下部電極１１１ａを形成するときに、具体的には、キャパシタ１１１を埋め込むための凹部が形成された第２の層間絶縁膜１０９の上に下部電極用導電性膜を堆積した後、凹部の外側の下部電極用導電性膜を除去して凹部に下部電極１１１ａを形成するときに、第２の保護絶縁膜１１０をエッチングストッパーとして用いることができる。従って、第２の層間絶縁膜１０９が損傷を受けることを防止できる。 Further, according to the first embodiment, since the second protective insulating film 110 made of a SiN film is formed above the second interlayer insulating film 109, when the lower electrode 111a is formed, the second protective insulating film 110 is specifically formed. After depositing a conductive film for a lower electrode on the second interlayer insulating film 109 in which the concave portion for embedding the capacitor 111 is formed, the conductive film for the lower electrode outside the concave portion is removed to form the lower electrode. When forming the lower electrode 111a, the second protective insulating film 110 can be used as an etching stopper. Therefore, it is possible to prevent the second interlayer insulating film 109 from being damaged.

尚、第１の実施形態において、プラグ１０６の構成材料としてポリシリコン膜１０６ａを用いたが、これに代えて、アモルファスシリコン膜等を用いてもよい。 In the first embodiment, the polysilicon film 106a is used as a constituent material of the plug 106, but an amorphous silicon film or the like may be used instead.

また、第１の実施形態において、第１の保護絶縁膜１０５又は第２の保護絶縁膜１１０として、ＳｉＮ膜を用いたが、これに代えて、ＳｉＡｌＮ膜を用いてもよい。 Further, in the first embodiment, the SiN film is used as the first protective insulating film 105 or the second protective insulating film 110, but an SiAlN film may be used instead.

また、第１の実施形態において、下部電極１１１ａ又は上部電極１１１ｃとして白金膜を用いたが、これに代えて、ルテニウム（Ｒｕ）膜、イリジウム（Ｉｒ）膜若しくはパラジウム（Ｐｄ）膜等を用いてもよいし、又は、白金、ルテニウム、イリジウム及びパラジウムのうちの少なくとも２種類の金属からなる合金膜等を用いてもよい。 Further, in the first embodiment, the platinum film is used as the lower electrode 111a or the upper electrode 111c. However, instead of this, a ruthenium (Ru) film, an iridium (Ir) film, a palladium (Pd) film, or the like is used. Alternatively, an alloy film made of at least two metals of platinum, ruthenium, iridium, and palladium may be used.

また、第１の実施形態において、容量絶縁膜１１１ｂとしてＢＳＴ膜を用いたが、これに代えて、五酸化タンタル（Ｔａ₂Ｏ₅）膜等を用いてもよい。 Further, in the first embodiment, the BST film is used as the capacitor insulating film 111b, but a tantalum pentoxide (Ta ₂ O ₅ ) film or the like may be used instead.

また、第１の実施形態において、ビットライン１０８をキャパシタ１１１の下側に配置したが、これに代えて、ビットライン１０８をキャパシタ１１１の上側に配置してもよい。 In the first embodiment, the bit line 108 is arranged below the capacitor 111. Alternatively, the bit line 108 may be arranged above the capacitor 111.

（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。 (Second embodiment)
A method for manufacturing a semiconductor device according to a second embodiment of the present invention will be described with reference to the drawings.

尚、第２の実施形態に係る半導体装置の製造方法は、１トランジスタ・１キャパシタ型のメモリセルがマトリクス状に配置されたＤＲＡＭの製造方法を対象としているが、本発明はこれに限られず、その他の半導体記憶装置の製造方法、又はメモリとロジックとが混載された半導体装置の製造方法に利用することができる。 The method of manufacturing a semiconductor device according to the second embodiment is directed to a method of manufacturing a DRAM in which memory cells of one transistor and one capacitor are arranged in a matrix, but the present invention is not limited to this. The present invention can be used for a method of manufacturing another semiconductor memory device or a method of manufacturing a semiconductor device in which a memory and a logic are mixed.

図６（ａ）〜（ｄ）、図７（ａ）〜（ｄ）、図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）及び図１０（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 FIGS. 6 (a) to 6 (d), FIGS. 7 (a) to 7 (d), FIGS. 8 (a) to 8 (c), 9 (a) to 9 (c), and 10 (a) to 10 (c) FIG. 9 is a cross-sectional view showing each step of the method for manufacturing a semiconductor device according to the second embodiment.

まず、図６（ａ）に示すように、メモリセルを構成するトランジスタ（図示省略）が形成されているシリコン基板２００の上に、例えばＣＶＤ（chemical vapor deposition ）法によりＳｉＯ₂膜からなる第１の層間絶縁膜２０１を堆積した後、例えばＣＭＰ法により第１の層間絶縁膜２０１を平坦化し、その後、平坦化された第１の層間絶縁膜２０１の上に、例えばＳｉＮ膜からなる第１の保護絶縁膜２０２を堆積する。 First, as shown in FIG. 6A, a first substrate made of a SiO ₂ film is formed on a silicon substrate 200 on which a transistor (not shown) forming a memory cell is formed by, for example, a CVD (chemical vapor deposition) method. After the first interlayer insulating film 201 is deposited, the first interlayer insulating film 201 is planarized by, for example, a CMP method, and then the first interlayer insulating film 201 made of, for example, a SiN film is formed on the planarized first interlayer insulating film 201. A protective insulating film 202 is deposited.

次に、第１の保護絶縁膜２０２上に形成されたレジストパターン（図示省略）をマスクとして、第１の保護絶縁膜２０２及び第１の層間絶縁膜２０１に対して順次ドライエッチングを行なって、図６（ｂ）に示すように、第１の層間絶縁膜２０１及び第１の保護絶縁膜２０２にコンタクトホール２０３を形成する。 Next, dry etching is sequentially performed on the first protective insulating film 202 and the first interlayer insulating film 201 using a resist pattern (not shown) formed on the first protective insulating film 202 as a mask. As shown in FIG. 6B, a contact hole 203 is formed in the first interlayer insulating film 201 and the first protective insulating film 202.

次に、図６（ｃ）に示すように、コンタクトホール２０３にポリシリコン膜２０４を埋め込む。具体的には、シリコン基板２００の上に全面に亘って、例えばＣＶＤ法によりポリシリコン膜２０４をコンタクトホール２０３が完全に埋まるように堆積した後、コンタクトホール２０３の外側のポリシリコン膜２０４を例えばＣＭＰ法又はドライエッチングにより除去する。 Next, as shown in FIG. 6C, a polysilicon film 204 is buried in the contact hole 203. Specifically, after a polysilicon film 204 is deposited over the entire surface of the silicon substrate 200 by, for example, a CVD method so that the contact hole 203 is completely filled, the polysilicon film 204 outside the contact hole 203 is formed, for example. It is removed by a CMP method or dry etching.

次に、図６（ｄ）に示すように、コンタクトホール２０３に埋め込まれたポリシリコン膜２０４の上部を例えばドライエッチングにより除去して、コンタクトホール２０３におけるポリシリコン膜２０４の上にリセス部２０３ａを形成する。 Next, as shown in FIG. 6D, the upper portion of the polysilicon film 204 embedded in the contact hole 203 is removed by, for example, dry etching, and a recess 203a is formed on the polysilicon film 204 in the contact hole 203. Form.

次に、図７（ａ）に示すように、シリコン基板２００の上にコバルト膜２０５をポリシリコン膜２０４の上面が覆われるように堆積した後、図７（ｂ）に示すように、コバルト膜２０５に対してシリサイド化反応のための熱処理を行なってコバルトシリサイド層２０６を形成する。 Next, as shown in FIG. 7A, a cobalt film 205 is deposited on the silicon substrate 200 so as to cover the upper surface of the polysilicon film 204, and then, as shown in FIG. Heat treatment for a silicidation reaction is performed on 205 to form a cobalt silicide layer 206.

このとき、ポリシリコン膜２０４を構成するシリコン原子の中にコバルト膜２０５を構成するコバルト原子が拡散するため、コバルトシリサイド層２０６はポリシリコン膜２０４の表面部のみに形成される。言い換えると、コバルトシリサイド層２０６がリセス部２０３ａの外側つまりコンタクトホール２０３の外側に形成されたり、又はコンタクトホール２０３の開口部近傍に形成されることはない。 At this time, since the cobalt atoms constituting the cobalt film 205 diffuse into the silicon atoms constituting the polysilicon film 204, the cobalt silicide layer 206 is formed only on the surface portion of the polysilicon film 204. In other words, the cobalt silicide layer 206 is not formed outside the recess 203a, that is, outside the contact hole 203, or formed near the opening of the contact hole 203.

次に、図７（ｃ）に示すように、未反応のコバルト膜２０５をウエットエッチングにより選択的に除去した後、図７（ｄ）に示すように、コバルトシリサイド層２０６の上に例えばＴｉＮ膜２０７をリセス部２０３ａが完全に埋まるように堆積する。 Next, as shown in FIG. 7C, after the unreacted cobalt film 205 is selectively removed by wet etching, for example, a TiN film is formed on the cobalt silicide layer 206 as shown in FIG. 207 is deposited such that the recess 203a is completely filled.

次に、図８（ａ）に示すように、コンタクトホール２０３の外側のＴｉＮ膜２０７を例えばＣＭＰ法又はドライエッチングにより除去して、コンタクトホール２０３におけるコバルトシリサイド層２０６の上にＴｉＮ膜２０７からなるバリア層２０８を形成する。これにより、ポリシリコン膜２０４、コバルトシリサイド層２０６及びバリア層２０８からなり、シリコン基板２００と電気的に接続するプラグ２０９がコンタクトホール２０３に形成される。 Next, as shown in FIG. 8A, the TiN film 207 outside the contact hole 203 is removed by, for example, the CMP method or dry etching, and the TiN film 207 is formed on the cobalt silicide layer 206 in the contact hole 203. A barrier layer 208 is formed. As a result, a plug 209 composed of the polysilicon film 204, the cobalt silicide layer 206, and the barrier layer 208 and electrically connected to the silicon substrate 200 is formed in the contact hole 203.

このとき、図７（ｂ）に示す工程においてコバルトシリサイド層２０６がポリシリコン膜２０４の表面部のみに形成されているので、プラグ２０９においてバリア層２０８はコバルトシリサイド層２０６の上に全面に亘って形成される。 At this time, in the step shown in FIG. 7B, since the cobalt silicide layer 206 is formed only on the surface of the polysilicon film 204, the barrier layer 208 of the plug 209 is formed over the entire surface of the cobalt silicide layer 206. It is formed.

次に、図８（ｂ）に示すように、シリコン基板２００の上に全面に亘って、例えばＳｉＯ₂膜からなる第２の層間絶縁膜２１０及び例えばＳｉＮ膜からなる第２の保護絶縁膜２１１を順次堆積する。 Next, as shown in FIG. 8B, a second interlayer insulating film 210 made of, for example, an SiO ₂ film and a second protective insulating film 211 made of, for example, an SiN film are formed over the entire surface of the silicon substrate 200. Are sequentially deposited.

次に、第２の保護絶縁膜２１１上に形成されたレジストパターン（図示省略）をマスクとして、第２の保護絶縁膜２１１及び第２の層間絶縁膜２１０に対して順次ドライエッチングを行なって、図８（ｃ）に示すように、第２の層間絶縁膜２１０及び第２の保護絶縁膜２１１に第１の凹部２１２を、プラグ２０９の上面及び第１の保護絶縁膜２０２の上面におけるプラグ２０９の近傍が露出するように形成する。 Next, dry etching is sequentially performed on the second protective insulating film 211 and the second interlayer insulating film 210 using a resist pattern (not shown) formed on the second protective insulating film 211 as a mask. As shown in FIG. 8C, the first concave portion 212 is formed in the second interlayer insulating film 210 and the second protective insulating film 211, and the plug 209 is formed on the upper surface of the plug 209 and the upper surface of the first protective insulating film 202. Is formed to expose the vicinity of the.

このとき、第１の保護絶縁膜２０２（ＳｉＮ膜）が第２の層間絶縁膜２１０（ＳｉＯ₂膜）に対してエッチング選択比を有しているため、第２の層間絶縁膜２１０に第１の凹部２１２を形成するときに、第１の保護絶縁膜２０２がエッチングストッパーとして作用するので、第１の層間絶縁膜２０１が除去されることを防止できる。 At this time, the first protective insulating film 202 (SiN film) has an etching selectivity with respect to the second interlayer insulating film 210 (SiO ₂ film). When the concave portion 212 is formed, the first protective insulating film 202 acts as an etching stopper, so that the first interlayer insulating film 201 can be prevented from being removed.

次に、図９（ａ）に示すように、シリコン基板２００の上に全面に亘って、例えば白金膜からなる第１の導電性膜２１３を、第１の凹部２１２の壁面及び底部が覆われるように、言い換えると、第１の凹部２１２における第１の導電性膜２１３の内側に第２の凹部２１４が形成されるように堆積する。 Next, as shown in FIG. 9A, the first conductive film 213 made of, for example, a platinum film is covered over the entire surface of the silicon substrate 200 with the wall surface and the bottom of the first concave portion 212. In other words, in other words, deposition is performed so that the second recess 214 is formed inside the first conductive film 213 in the first recess 212.

第１の導電性膜２１３として白金膜を用いる場合には、第１の導電性膜２１３の堆積後に第１の導電性膜２１３に対して４００〜７５０℃程度の熱処理を行なうと、第１の導電性膜２１３のグレイン成長により段差被覆性が向上するので、第１の導電性膜２１３の折れ曲がり部（図９（ａ）のＲ₀）が薄膜化する事態を防止できる。 In the case where a platinum film is used as the first conductive film 213, a heat treatment at about 400 to 750 ° C. is performed on the first conductive film 213 after the deposition of the first conductive film 213. Since the step coverage is improved by the grain growth of the conductive film 213, it is possible to prevent the bent portion (R _{0 in} FIG. 9A) of the first conductive film 213 from becoming thin.

次に、図９（ｂ）に示すように、第２の凹部２１４に、例えばＳｉＯ₂膜からなる保護膜２１５を埋め込む。具体的には、シリコン基板２００の上に全面に亘って、例えばＣＶＤ法によりＳｉＯ₂膜を第２の凹部２１４が完全に埋まるように堆積した後、該ＳｉＯ₂膜に対して例えばＣＭＰ法、又はドライエッチングを用いたエッチバックを行なって、第２の凹部２１４の外側のＳｉＯ₂膜を除去する。これにより、第１の凹部２１２の外側の第１の導電性膜２１３が露出する。 Next, as shown in FIG. 9B, a protective film 215 made of, for example, a SiO ₂ film is embedded in the second concave portion 214. Specifically, after depositing an SiO ₂ film over the entire surface of the silicon substrate 200 by, for example, the CVD method so that the second concave portion 214 is completely filled, the SiO ₂ film is subjected to, for example, the CMP method, Alternatively, the SiO ₂ film outside the second concave portion 214 is removed by performing etch back using dry etching. As a result, the first conductive film 213 outside the first concave portion 212 is exposed.

次に、保護膜２１５をマスクとして第１の導電性膜２１３に対して例えばドライエッチングを行なって、図９（ｃ）に示すように、第１の凹部２１２の外側の第１の導電性膜２１３を除去して、第１の凹部２１２の壁面及び底部に、第１の導電性膜２１３からなる下部電極２１６を形成する。 Next, for example, dry etching is performed on the first conductive film 213 using the protective film 215 as a mask, and as shown in FIG. 9C, the first conductive film 213 outside the first concave portion 212 is formed. 213 is removed, and a lower electrode 216 made of the first conductive film 213 is formed on the wall and bottom of the first recess 212.

このとき、第２の保護絶縁膜２１１（ＳｉＮ膜）が第１の導電性膜２１３（白金膜）に対してエッチング選択比を有しているため、第１の凹部２１２の外側の第１の導電性膜２１３を除去するときに、第２の保護絶縁膜２１１がエッチングストッパーとして作用するので、第２の層間絶縁膜２１０が除去されることを防止できる。 At this time, since the second protective insulating film 211 (SiN film) has an etching selectivity with respect to the first conductive film 213 (platinum film), the first protective insulating film 211 (SiN film) outside the first concave portion 212 has When the conductive film 213 is removed, the second protective insulating film 211 functions as an etching stopper, so that the removal of the second interlayer insulating film 210 can be prevented.

次に、保護膜２１５を例えばウエットエッチング又はドライエッチングにより除去して、図１０（ａ）に示すように、下部電極２１６を露出させる。 Next, the protective film 215 is removed by, for example, wet etching or dry etching, so that the lower electrode 216 is exposed as shown in FIG.

このとき、第２の保護絶縁膜２１１（ＳｉＮ膜）が保護膜２１５（ＳｉＯ₂膜）に対してエッチング選択比を有しているため、保護膜２１５を除去するときに、第２の保護絶縁膜２１１がマスクとして作用するので、第２の層間絶縁膜２１０が除去されることを防止できる。 At this time, since the second protective insulating film 211 (SiN film) has an etching selectivity with respect to the protective film 215 (SiO ₂ film), the second protective insulating film 215 is removed when the second protective insulating film 215 is removed. Since the film 211 functions as a mask, the removal of the second interlayer insulating film 210 can be prevented.

次に、図１０（ｂ）に示すように、下部電極２１６の上に、例えばＢＳＴ（バリウムストロンチウムチタニウムオキサイド）膜からなる容量絶縁膜２１７を、第２の凹部２１４の上部が残るように堆積する。 Next, as shown in FIG. 10B, a capacitance insulating film 217 made of, for example, a BST (barium strontium titanium oxide) film is deposited on the lower electrode 216 so that the upper portion of the second concave portion 214 remains. .

次に、図１０（ｃ）に示すように、容量絶縁膜２１７の上に、例えば白金膜からなる第２の導電性膜を堆積した後、該第２の導電性膜をパターニングして上部電極２１８を形成する。これにより、下部電極２１６、容量絶縁膜２１７及び上部電極２１８からなり、プラグ２０９と電気的に接続するキャパシタ２１９が第１の凹部２１２に形成される。 Next, as shown in FIG. 10C, a second conductive film made of, for example, a platinum film is deposited on the capacitance insulating film 217, and then the second conductive film is patterned to form an upper electrode. 218 are formed. As a result, a capacitor 219 including the lower electrode 216, the capacitor insulating film 217, and the upper electrode 218 and electrically connected to the plug 209 is formed in the first recess 212.

続いて、図示は省略しているが、キャパシタ２１９の上に層間絶縁膜を堆積した後、上部電極２１８つまりＤＲＡＭのプレート電極と接続する配線又はプラグを形成する。 Subsequently, although not shown, after an interlayer insulating film is deposited on the capacitor 219, a wiring or a plug connected to the upper electrode 218, that is, the plate electrode of the DRAM is formed.

以上に説明したように、第２の実施形態によると、プラグ２０９にコバルトシリサイド層２０６を形成するため、プラグ２０９を低抵抗化することができる。また、コンタクトホール２０３にその上部が残るように形成されたポリシリコン膜２０４の上にコバルト膜２０５を堆積した後、熱処理によりポリシリコン膜２０４の表面部にコバルトシリサイド層２０６を形成するときに、ポリシリコン膜２０４を構成するシリコン原子の中にコバルト膜２０５を構成するコバルト原子が拡散するので、ポリシリコン膜２０４の表面部のみにコバルトシリサイド層２０６が形成される。言い換えると、コンタクトホール２０３の開口部近傍にはコバルトシリサイド層２０６が形成されない。このため、コバルトシリサイド層２０６の上にバリア層２０８を形成して、ポリシリコン膜２０４、コバルトシリサイド層２０６及びバリア層２０８からなるプラグ２０９を形成するときに、コバルトシリサイド層２０６の上に全面に亘ってバリア層２０８を形成できるので、コバルトシリサイド層２０６と、プラグ２０９上に形成されるキャパシタ２１９の下部電極２１６との接触を防止できる。従って、下部電極２１６を形成するときに下部電極２１６がシリサイド化されることを防止できると共に、下部電極２１６の上に容量絶縁膜２１７を形成するときにコバルトシリサイド層２０６つまりプラグ２０９が酸化されることを防止できる。 As described above, according to the second embodiment, since the cobalt silicide layer 206 is formed on the plug 209, the resistance of the plug 209 can be reduced. After depositing a cobalt film 205 on the polysilicon film 204 formed so that the upper portion remains in the contact hole 203, when forming a cobalt silicide layer 206 on the surface of the polysilicon film 204 by heat treatment, Since cobalt atoms constituting the cobalt film 205 diffuse into silicon atoms constituting the polysilicon film 204, the cobalt silicide layer 206 is formed only on the surface portion of the polysilicon film 204. In other words, the cobalt silicide layer 206 is not formed near the opening of the contact hole 203. Therefore, when the barrier layer 208 is formed on the cobalt silicide layer 206 and the plug 209 including the polysilicon film 204, the cobalt silicide layer 206, and the barrier layer 208 is formed, the entire surface is formed on the cobalt silicide layer 206. Since the barrier layer 208 can be formed over the entire surface, contact between the cobalt silicide layer 206 and the lower electrode 216 of the capacitor 219 formed on the plug 209 can be prevented. Therefore, the lower electrode 216 can be prevented from being silicided when the lower electrode 216 is formed, and the cobalt silicide layer 206, that is, the plug 209, is oxidized when the capacitive insulating film 217 is formed on the lower electrode 216. Can be prevented.

また、第２の実施形態によると、第１の凹部２１２が形成されている第２の層間絶縁膜２１０の上に第１の導電性膜２１３を、第１の凹部２１２における第１の導電性膜２１３の内側に第２の凹部２１４が形成されるように堆積した後、第２の凹部２１４に保護膜２１５を埋め込み、その後、第１の凹部２１２の外側の第１の導電性膜２１３を除去して、第１の凹部２１２の壁面及び底部に第１の導電性膜２１３からなる下部電極２１６を形成する。このため、第１の凹部２１２の内側の第１の導電性膜２１３、つまり第１の導電性膜２１３における下部電極２１６となる部分を保護膜２１５により覆いながら、第１の凹部２１２の外側の第１の導電性膜２１３、つまり第１の導電性膜２１３における下部電極２１６とならない部分を除去できる。従って、下部電極２１６がエッチング残さ等により汚染されることを防止して、キャパシタ２１９の信頼性を向上させることができる。また、下部電極２１６つまり第１の導電性膜２１３として、酸素プラズマに曝されると酸化する材料、例えばルテニウム（Ｒｕ）等を用いる場合、下部電極２１６が酸化されて変質することを防止できる。 Further, according to the second embodiment, the first conductive film 213 is formed on the second interlayer insulating film 210 in which the first recess 212 is formed, and the first conductive film 213 in the first recess 212 is formed. After depositing so that the second concave portion 214 is formed inside the film 213, the protective film 215 is embedded in the second concave portion 214, and then the first conductive film 213 outside the first concave portion 212 is formed. After removal, a lower electrode 216 made of the first conductive film 213 is formed on the wall surface and the bottom of the first concave portion 212. For this reason, the first conductive film 213 inside the first concave portion 212, that is, the portion serving as the lower electrode 216 in the first conductive film 213 is covered with the protective film 215, and the outside of the first concave portion 212 is covered. The first conductive film 213, that is, a portion of the first conductive film 213 which does not become the lower electrode 216 can be removed. Therefore, it is possible to prevent the lower electrode 216 from being contaminated by an etching residue or the like, and to improve the reliability of the capacitor 219. When a material that oxidizes when exposed to oxygen plasma, such as ruthenium (Ru), is used for the lower electrode 216, that is, the first conductive film 213, the lower electrode 216 can be prevented from being oxidized and deteriorated.

また、第２の実施形態によると、第１の層間絶縁膜２０１の上側にＳｉＮ膜からなる第１の保護絶縁膜２０２を形成するため、第１の層間絶縁膜２０１上に堆積された第２の層間絶縁膜２１０に第１の凹部２１２を形成するときに、第１の保護絶縁膜２０２をエッチングストッパーとして用いることができるので、第１の層間絶縁膜２０１が損傷を受けることを防止できる。 According to the second embodiment, since the first protective insulating film 202 made of a SiN film is formed on the first interlayer insulating film 201, the second protective film 202 deposited on the first interlayer insulating film 201 is formed. When the first concave portion 212 is formed in the first interlayer insulating film 210, the first protective insulating film 202 can be used as an etching stopper, so that the first interlayer insulating film 201 can be prevented from being damaged.

また、第２の実施形態によると、第２の層間絶縁膜２１０の上側にＳｉＮ膜からなる第２の保護絶縁膜２１１を形成するため、第１の凹部２１２の外側の第１の導電性膜２１３を除去するときに、第２の保護絶縁膜２１１をエッチングストッパーとして用いることができるので、第２の層間絶縁膜２１０が損傷を受けることを防止できる。また、保護膜２１５を除去するときに、第２の保護絶縁膜２１１をマスクとして用いることができるので、第２の層間絶縁膜２１０が損傷を受けることを防止できる。 Further, according to the second embodiment, since the second protective insulating film 211 made of a SiN film is formed above the second interlayer insulating film 210, the first conductive film outside the first concave portion 212 is formed. When the 213 is removed, the second protective insulating film 211 can be used as an etching stopper, so that the second interlayer insulating film 210 can be prevented from being damaged. Further, when the protective film 215 is removed, the second protective insulating film 211 can be used as a mask, so that the second interlayer insulating film 210 can be prevented from being damaged.

また、第２の実施形態によると、第１の導電性膜２１３が白金膜からなると共に、第１の導電性膜２１３を堆積した後に第１の導電性膜２１３に対して４００〜７５０℃程度の熱処理を行なうため、第１の導電性膜２１３のグレイン成長により段差被覆性が向上するので、第１の導電性膜２１３つまり下部電極２１６の折れ曲がり部が薄膜化する事態を防止できる。このため、容量絶縁膜２１７の段差被覆性に起因して、下部電極２１６の上に堆積された容量絶縁膜２１７の折れ曲がり部が薄膜化する事態を防止できるので、下部電極２１６と上部電極２１８との間に生じるリーク電流の増大を抑制できる。 According to the second embodiment, the first conductive film 213 is made of a platinum film, and after the first conductive film 213 is deposited, about 400 to 750 ° C. is applied to the first conductive film 213. Is performed, the step coverage is improved by the grain growth of the first conductive film 213, so that the first conductive film 213, that is, the bent portion of the lower electrode 216 can be prevented from being thinned. For this reason, it is possible to prevent the bent portion of the capacitor insulating film 217 deposited on the lower electrode 216 from being thinned due to the step coverage of the capacitor insulating film 217, so that the lower electrode 216 and the upper electrode 218 can be connected to each other. Can be prevented from increasing in the leakage current.

また、第２の実施形態によると、保護膜２１５をマスクとして第１の導電性膜２１３に対してエッチングを行なって、第１の凹部２１２の外側の第１の導電性膜２１３を除去するため、従来のレジストを用いたエッチバックを行なう方法と比べて、第１の導電性膜２１３に対してより高いエッチング選択比が得られるので、第１の凹部２１２の外側の第１の導電性膜２１３を正確且つ容易に除去することができる。 Further, according to the second embodiment, the first conductive film 213 is etched using the protective film 215 as a mask to remove the first conductive film 213 outside the first concave portion 212. Since a higher etching selectivity can be obtained with respect to the first conductive film 213 as compared with the conventional method of performing etch-back using a resist, the first conductive film outside the first concave portion 212 can be obtained. 213 can be accurately and easily removed.

尚、第２の実施形態において、プラグ２０９の構成材料としてポリシリコン膜を用いたが、これに代えて、アモルファスシリコン膜等を用いてもよい。 In the second embodiment, a polysilicon film is used as a constituent material of the plug 209, but an amorphous silicon film or the like may be used instead.

また、第２の実施形態において、第１の保護絶縁膜２０２としてＳｉＮ膜を用いたが、これに限られず、第２の層間絶縁膜２１０に対してエッチング選択比を有する他の絶縁膜を用いることができる。具体的には、第２の層間絶縁膜２１０としてＳｉＯ₂膜を用いる場合、第１の保護絶縁膜２０２としてＳｉＡｌＮ膜を用いてもよい。このようにすると、ＳｉＮより高密度で固い材料であるＡｌＮを混入する割合（該割合をｘとした場合、Ｓｉ_1-xＡｌ_xＮ膜となる）を制御することにより、第２の層間絶縁膜２１０に対するエッチング選択比を制御できる。 In the second embodiment, the SiN film is used as the first protective insulating film 202. However, the present invention is not limited to this, and another insulating film having an etching selectivity with respect to the second interlayer insulating film 210 is used. be able to. Specifically, when a SiO ₂ film is used as the second interlayer insulating film 210, a SiAlN film may be used as the first protective insulating film 202. In this way, by controlling the rate of mixing AlN, which is a harder material with a higher density than SiN (where x is a Si _1-x Al _x N film), the second interlayer insulating film is formed. The etching selectivity with respect to the film 210 can be controlled.

また、第２の実施形態において、第２の保護絶縁膜２１１としてＳｉＮ膜を用いたが、これに限られず、第１の導電性膜２１３又は保護膜２１５に対してエッチング選択比を有する他の絶縁膜を用いることができる。具体的には、第１の導電性膜２１３及び保護膜２１５として、それぞれ白金膜及びＳｉＯ₂膜を用いる場合、第２の保護絶縁膜２１１としてＳｉＡｌＮ膜を用いてもよい。このようにすると、ＳｉＮより高密度で固い材料であるＡｌＮを混入する割合により、第１の導電性膜２１３に対するエッチング選択比又は保護膜２１５に対するエッチング選択比を制御できる。 In the second embodiment, the SiN film is used as the second protective insulating film 211. However, the present invention is not limited to this, and another film having an etching selectivity with respect to the first conductive film 213 or the protective film 215 may be used. An insulating film can be used. Specifically, when a platinum film and a SiO ₂ film are used as the first conductive film 213 and the protective film 215, respectively, a SiAlN film may be used as the second protective insulating film 211. By doing so, the etching selectivity with respect to the first conductive film 213 or the etching selectivity with respect to the protective film 215 can be controlled by the mixing ratio of AlN, which is a harder material with a higher density than SiN.

また、第２の実施形態において、第１の凹部２１２の外側の第１の導電性膜２１３を除去するためにドライエッチングを用いたが、これに代えて、ＣＭＰ法を用いてもよい。このようにすると、第１の凹部２１２の内側の第１の導電性膜２１３を保護膜２１５により覆いながら、第１の凹部２１２の外側の第１の導電性膜２１３を除去できるので、下部電極２１６がＣＭＰスラリー等により汚染されることを防止して、キャパシタ２１９の信頼性を向上させることができる。また、この場合、第２の保護絶縁膜２１１として、ＣＭＰによる研磨率が第１の導電性膜２１３よりも低い絶縁膜を用いることが好ましい。具体的には、第１の導電性膜２１３として白金膜を用いる場合、第２の保護絶縁膜２１１としてＳｉＮ膜又はＳｉＡｌＮ膜を用いることができる。 In the second embodiment, dry etching is used to remove the first conductive film 213 outside the first recess 212, but a CMP method may be used instead. By doing so, the first conductive film 213 outside the first concave portion 212 can be removed while the first conductive film 213 inside the first concave portion 212 is covered with the protective film 215, so that the lower electrode 216 can be prevented from being contaminated by the CMP slurry or the like, and the reliability of the capacitor 219 can be improved. In this case, it is preferable to use an insulating film whose polishing rate by CMP is lower than that of the first conductive film 213 as the second protective insulating film 211. Specifically, when a platinum film is used as the first conductive film 213, a SiN film or a SiAlN film can be used as the second protective insulating film 211.

また、第２の実施形態において、バリア層２０８としてＴｉＮ膜を用いたが、これに代えて、ＴｉＡｌＮ膜等を用いてもよい。 In the second embodiment, a TiN film is used as the barrier layer 208, but a TiAlN film or the like may be used instead.

また、第２の実施形態において、下部電極２１６又は上部電極２１８として白金膜を用いたが、これに代えて、ルテニウム（Ｒｕ）膜、イリジウム（Ｉｒ）膜若しくはパラジウム（Ｐｄ）膜等を用いてもよいし、又は白金、ルテニウム、イリジウム及びパラジウムのうちの少なくとも２種類の金属からなる合金膜等を用いてもよい。 In the second embodiment, a platinum film is used as the lower electrode 216 or the upper electrode 218. Instead, a ruthenium (Ru) film, an iridium (Ir) film, a palladium (Pd) film, or the like is used. Alternatively, an alloy film made of at least two metals of platinum, ruthenium, iridium, and palladium may be used.

また、第２の実施形態において、容量絶縁膜２１７としてＢＳＴ膜を用いたが、これに代えて、Ｔａ₂Ｏ₅膜等を用いてもよい。 In the second embodiment, a BST film is used as the capacitor insulating film 217, but a Ta ₂ O ₅ film or the like may be used instead.

（第３の実施形態）
本発明の第３の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。 (Third embodiment)
A method for manufacturing a semiconductor device according to the third embodiment of the present invention will be described with reference to the drawings.

尚、第３の実施形態においては、第２の実施形態に係る半導体装置の製造方法の図６（ａ）〜（ｄ）、図７（ａ）〜（ｄ）、図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）に示す工程と同様の処理を行なうので、図９（ｃ）に示す工程よりも後の工程について、図１１（ａ）〜（ｃ）を参照しながら説明する。 Note that in the third embodiment, FIGS. 6A to 6D, 7A to 7D, and 8A to 8D of the method for manufacturing a semiconductor device according to the second embodiment. c) and the same processes as those shown in FIGS. 9A to 9C are performed, so that processes subsequent to the process shown in FIG. 9C will be described with reference to FIGS. 11A to 11C. I will explain it.

まず、保護膜２１５（図９（ｃ）参照）を例えばウエットエッチング又はドライエッチングにより除去して、図１１（ａ）に示すように、下部電極２１６を露出させる。このとき、保護膜２１５の一部を部分保護膜２１５ａとして下部電極２１６の折れ曲がり部に残存させる。 First, the protective film 215 (see FIG. 9C) is removed by, for example, wet etching or dry etching to expose the lower electrode 216 as shown in FIG. At this time, a part of the protective film 215 is left as a partial protective film 215a in the bent portion of the lower electrode 216.

次に、図１１（ｂ）に示すように、下部電極２１６の上及び部分保護膜２１５ａの上に、例えばＢＳＴ膜からなる容量絶縁膜２１７を、第２の凹部２１４の上部が残るように堆積する。 Next, as shown in FIG. 11B, a capacitor insulating film 217 made of, for example, a BST film is deposited on the lower electrode 216 and the partial protection film 215a such that the upper portion of the second recess 214 remains. I do.

次に、図１１（ｃ）に示すように、容量絶縁膜２１７の上に、例えば白金膜からなる第２の導電性膜を堆積した後、該第２の導電性膜をパターニングして上部電極２１８を形成する。これにより、下部電極２１６、容量絶縁膜２１７及び上部電極２１８からなり、プラグ２０９と電気的に接続するキャパシタ２１９が第１の凹部２１２に形成される。 Next, as shown in FIG. 11C, a second conductive film made of, for example, a platinum film is deposited on the capacitor insulating film 217, and then the second conductive film is patterned to form an upper electrode. 218 are formed. As a result, a capacitor 219 including the lower electrode 216, the capacitor insulating film 217, and the upper electrode 218 and electrically connected to the plug 209 is formed in the first recess 212.

第３の実施形態によると、第２の実施形態において得られる効果に加えて、以下のような効果が得られる。 According to the third embodiment, the following effects are obtained in addition to the effects obtained in the second embodiment.

すなわち、ＳｉＯ₂膜からなる保護膜２１５を除去するときに、保護膜２１５の一部を部分保護膜２１５ａとして下部電極２１６の折れ曲がり部に残存させるため、下部電極２１６の折れ曲がり部が薄膜化した場合、該薄膜化した部分を部分保護膜２１５ａにより覆うことができる。このため、容量絶縁膜２１７の段差被覆性に起因して、下部電極２１６の上に堆積された容量絶縁膜２１７の折れ曲がり部が薄膜化する事態を防止できるので、下部電極２１６と上部電極２１８との間に生じるリーク電流の増大を抑制できる。また、容量絶縁膜２１７の折れ曲がり部が薄膜化した場合、該薄膜化した部分の下に部分保護膜２１５ａが残存しているため、下部電極２１６と上部電極２１８とがショートすることを防止できる。 That is, when the protective film 215 made of the SiO ₂ film is removed, a part of the protective film 215 is left as a partial protective film 215a in the bent portion of the lower electrode 216, so that the bent portion of the lower electrode 216 is thinned. The thinned portion can be covered with the partial protection film 215a. For this reason, it is possible to prevent the bent portion of the capacitor insulating film 217 deposited on the lower electrode 216 from being thinned due to the step coverage of the capacitor insulating film 217, so that the lower electrode 216 and the upper electrode 218 can be connected to each other. Can be prevented from increasing in the leakage current. Further, when the bent portion of the capacitor insulating film 217 is thinned, a short circuit between the lower electrode 216 and the upper electrode 218 can be prevented because the partial protective film 215a remains below the thinned portion.

本発明は、半導体装置の製造方法に関し、特に、半導体基板上の絶縁膜に埋め込まれたキャパシタを有する半導体装置の製造に適用した場合、キャパシタの信頼性を向上させることができ、非常に有用である。 The present invention relates to a method for manufacturing a semiconductor device, and particularly when applied to the manufacture of a semiconductor device having a capacitor embedded in an insulating film on a semiconductor substrate, the reliability of the capacitor can be improved, which is very useful. is there.

（ａ）〜（ｄ）はプラグを構成するポリシリコン膜をコバルトを用いてシリサイド化する方法の各工程を示す断面図である。(A)-(d) is sectional drawing which shows each process of the method of silicidizing the polysilicon film which comprises a plug using cobalt. （ａ）〜（ｄ）はプラグを構成するポリシリコン膜をコバルトを用いてシリサイド化する方法の各工程を示す断面図である。(A)-(d) is sectional drawing which shows each process of the method of silicidizing the polysilicon film which comprises a plug using cobalt. 第１の実施形態に係る半導体装置の平面図である。FIG. 2 is a plan view of the semiconductor device according to the first embodiment. 図１におけるＩ−Ｉ線の断面図である。It is sectional drawing of the II line in FIG. 図１におけるII−II線の断面図である。FIG. 2 is a sectional view taken along line II-II in FIG. 1. （ａ）〜（ｄ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。FIGS. 4A to 4D are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a second embodiment. FIGS. （ａ）〜（ｄ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。FIGS. 4A to 4D are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a second embodiment. FIGS. （ａ）〜（ｃ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。(A)-(c) is sectional drawing which shows each process of the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. （ａ）〜（ｃ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。(A)-(c) is sectional drawing which shows each process of the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. （ａ）〜（ｃ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。(A)-(c) is sectional drawing which shows each process of the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. （ａ）〜（ｃ）は第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。(A)-(c) is sectional drawing which shows each process of the manufacturing method of the semiconductor device which concerns on 3rd Embodiment. 従来の半導体装置の断面図である。FIG. 14 is a cross-sectional view of a conventional semiconductor device. （ａ）〜（ｄ）はプラグを構成するポリシリコン膜をチタンを用いてシリサイド化する方法の各工程を示す断面図である。(A)-(d) is sectional drawing which shows each process of the method of silicidizing the polysilicon film which comprises a plug using titanium. （ａ）〜（ｄ）はプラグを構成するポリシリコン膜をチタンを用いてシリサイド化する方法の各工程を示す断面図である。(A)-(d) is sectional drawing which shows each process of the method of silicidizing the polysilicon film which comprises a plug using titanium.

Explanation of reference numerals

１０シリコン基板
１１第１の層間絶縁膜
１２コンタクトホール
１２ａリセス部
１３ポリシリコン膜
１４コバルト膜
１５コバルトシリサイド層
１６ＴｉＮ膜
１７バリア層
１８プラグ
１９第２の層間絶縁膜
２０凹部
２１導電性膜
１００シリコン基板
１０１ＳＴＩ
１０２活性領域
１０３ワードライン
１０４第１の層間絶縁膜
１０５第１の保護絶縁膜
１０６プラグ
１０６ａポリシリコン膜
１０６ｂコバルトシリサイド層
１０６ｃバリア層
１０７ビットラインコンタクト
１０８ビットライン
１０９第２の層間絶縁膜
１１０第２の保護絶縁膜
１１１キャパシタ
１１１ａ下部電極
１１１ｂ容量絶縁膜
１１１ｃ上部電極
２００シリコン基板
２０１第１の層間絶縁膜
２０２第１の保護絶縁膜
２０３コンタクトホール
２０３ａリセス部
２０４ポリシリコン膜
２０５コバルト膜
２０６コバルトシリサイド層
２０７ＴｉＮ膜
２０８バリア層
２０９プラグ
２１０第２の層間絶縁膜
２１１第２の保護絶縁膜
２１２第１の凹部
２１３第１の導電性膜
２１４第２の凹部
２１５保護膜
２１５ａ部分保護膜
２１６下部電極
２１７容量絶縁膜
２１８上部電極
２１９キャパシタ
Ｒ０折れ曲がり部 REFERENCE SIGNS LIST 10 silicon substrate 11 first interlayer insulating film 12 contact hole 12 a recess 13 polysilicon film 14 cobalt film 15 cobalt silicide layer 16 TiN film 17 barrier layer 18 plug 19 second interlayer insulating film 20 recess 21 conductive film 100 silicon Substrate 101 STI
102 active region 103 word line 104 first interlayer insulating film 105 first protective insulating film 106 plug 106a polysilicon film 106b cobalt silicide layer 106c barrier layer 107 bit line contact 108 bit line 109 second interlayer insulating film 110 second Protective insulating film 111 capacitor 111a lower electrode 111b capacitive insulating film 111c upper electrode 200 silicon substrate 201 first interlayer insulating film 202 first protective insulating film 203 contact hole 203a recess 204 polysilicon film 205 cobalt film 206 cobalt silicide layer 207 TiN film 208 Barrier layer 209 Plug 210 Second interlayer insulating film 211 Second protective insulating film 212 First concave portion 213 First conductive film 214 Second concave portion 215 Protective film 2 5a partial protective film 216 lower electrode 217 capacitor insulating film 218 upper electrode 219 capacitor R0 bent portion

Claims

A first step of depositing an insulating film on a semiconductor substrate;
A second step of forming a first recess in the insulating film;
A third step of depositing a conductive film on the insulating film in which the first recess is formed so that a second recess is formed inside the conductive film in the first recess; When,
A fourth step of embedding a protective film in the second recess;
A fifth step of removing the conductive film outside the first concave portion and forming a capacitive lower electrode made of the conductive film on a wall surface and a bottom portion of the first concave portion;
Removing the protective film and exposing the capacitor lower electrode, and subsequently forming a capacitor insulating film and a capacitor upper electrode on the capacitor lower electrode in a sixth step. Device manufacturing method.

2. The method according to claim 1, further comprising a step of forming a protective insulating film made of a SiN film or a SiAlN film above the insulating film between the first step and the second step. The manufacturing method of the semiconductor device described in the above.

The conductive film is made of a platinum film,
The method according to claim 1, wherein the third step includes a step of performing a heat treatment at about 400 to 750 ° C. on the conductive film after depositing the conductive film. Method.

The method of claim 5, wherein the fifth step includes a step of etching the conductive film using the protective film as a mask to remove the conductive film outside the first recess. 2. The method for manufacturing a semiconductor device according to item 1.

The protective film has an insulating property,
2. The method according to claim 1, wherein the sixth step includes a step of removing the protective film so that the protective film remains at a bent portion of the lower capacitor electrode. 3.