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JP2004327977A - Thin film transistor and method for manufacturing the same - Google Patents

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JP2004327977A JP2004111955A JP2004111955A JP2004327977A JP 2004327977 A JP2004327977 A JP 2004327977A JP 2004111955 A JP2004111955 A JP 2004111955A JP 2004111955 A JP2004111955 A JP 2004111955A JP 2004327977 A JP2004327977 A JP 2004327977A
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Tetsuji Yamaguchi
哲司 山口
Kengo Akimoto
健吾 秋元
Hiroki Kayoiji
浩樹 通地
Toru Takayama
徹 高山
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing a thin film transistor for realizing a heating process for improving the characteristics of a gate insulating film, such as reduction in the boundary surface level and reduction in the fixed charges, while preventing a problem of the alignment deviation in patterning due to expansion and contraction of glass. <P>SOLUTION: In the method for manufacturing a thin film transistor, a heating process is carried out in a state in which at least a gate insulating film is formed on an element unisolated semiconductor film; the gate insulating film and the semiconductor film are isolated into an element structure at the same time; an insulating film that covers the side of the exposed semiconductor film is formed; and thus a short-circuit between the semiconductor film and the gate electrode is prevented. Since the gate insulating film and the semiconductor film are simultaneously machined into an element shape after the heating process, the expansion and contraction of a glass substrate does not exert influence on the alignment deviation in patterning. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、歪み点の低い基板上に形成する電界効果型トランジスタに代表される半導体素子及びその作製方法、前記半導体素子を含む半導体集積回路及びその作製方法に関し、特にガラス等の基板の歪み点を超えた温度でゲート絶縁膜に熱処理を施す薄膜トランジスタ及びその作製方法に関する。   The present invention relates to a semiconductor element typified by a field-effect transistor formed on a substrate having a low strain point, a method for manufacturing the same, a semiconductor integrated circuit including the semiconductor element, and a method for manufacturing the same, particularly, a strain point of a substrate such as glass. The present invention relates to a thin film transistor for performing a heat treatment on a gate insulating film at a temperature exceeding 300 ° C. and a method for manufacturing the same.

近年、ガラスや石英といった光を透過する絶縁性基板上に画素や駆動回路の他、CPU、メモリ等の論理回路を内蔵したシステムオンパネルの開発が注目されている。駆動回路や論理回路には高速動作が要求され、その実現のためにはスイッチング速度の速い薄膜トランジスタ(以下、TFTともいう。)を作製することが求められる。TFTのスイッチング速度の高速化には結晶欠陥の少ない半導体膜を活性層として用いることやゲート絶縁膜の薄膜化、ゲート長の縮小に代表されるトランジスタサイズの縮小が効果的である。   In recent years, attention has been paid to the development of a system-on-panel in which logic circuits such as a CPU and a memory are incorporated in addition to pixels and a driving circuit on an insulating substrate that transmits light such as glass or quartz. A high-speed operation is required for a driver circuit and a logic circuit, and a thin film transistor (hereinafter, also referred to as a TFT) having a high switching speed is required to realize the operation. In order to increase the switching speed of a TFT, it is effective to use a semiconductor film with few crystal defects as an active layer, to reduce the thickness of a gate insulating film, and to reduce a transistor size represented by a reduction in gate length.

ゲート絶縁膜に要求される特性としては、薄膜中の欠陥が少ない、固定電荷を含まない、半導体膜との界面準位が低い、低リーク電流であること等が挙げられる。しかしながら、ゲート絶縁膜の膜厚の減少に伴いゲートリーク電流は増加してしまう傾向にある。またゲート絶縁膜の薄膜化を行うためには、ゲートリーク電流を抑制できるような緻密なゲート絶縁膜が要求されている。ゲート絶縁膜を薄膜化すると低電圧駆動が可能であり、高い駆動周波数に対しても応答のよい電界効果半導体装置を得ることができる(例えば、特許文献1参照)。
特開平6−188421公報
The characteristics required for the gate insulating film include few defects in the thin film, no fixed charge, low interface state with the semiconductor film, low leakage current, and the like. However, the gate leak current tends to increase as the thickness of the gate insulating film decreases. In order to reduce the thickness of the gate insulating film, a dense gate insulating film capable of suppressing a gate leak current is required. When the gate insulating film is thinned, low-voltage driving can be performed, and a field-effect semiconductor device with high response even at a high driving frequency can be obtained (for example, see Patent Document 1).
JP-A-6-188421

ガラスなどの透明絶縁基板上に珪素膜を形成し、該珪素膜を用いて集積回路を作製する場合、単結晶珪素基板を利用した大規模集積回路で培われた製造技術をそのまま転用することは不可能であった。それは集積回路を作製するための珪素膜(多結晶珪素膜等)の結晶性の問題のみでなく、集積回路が形成される基板であるガラス等の耐熱性の点からプロセス温度の制限がなされてしまうためであった。   When a silicon film is formed on a transparent insulating substrate such as glass and an integrated circuit is manufactured using the silicon film, the manufacturing technology cultivated in a large-scale integrated circuit using a single crystal silicon substrate cannot be diverted as it is. It was impossible. This is not only due to the problem of crystallinity of a silicon film (such as a polycrystalline silicon film) for fabricating an integrated circuit, but also because of the heat resistance of glass or the like as a substrate on which the integrated circuit is formed, the process temperature is limited. It was to get it.

緻密で電気的適正に優れたゲート絶縁膜はCVD法で形成することが可能であるが、膜形成温度を750℃以上とする必要があった。プラズマCVD法は低温で膜形成が可能であるが、膜がプラズマ中の荷電粒子により損傷を受け、欠陥やピンホールが出来やすいということが問題であった。また膜形成温度が500℃以下の場合、水素が膜中に含まれ、膜の安定性が低下してしまう。これに対し、高周波スパッタリング法は、水素の混入のない薄膜を形成することが可能である。しかしCVD法と比較して高周波スパッタリング法では一般的にゲート絶縁膜として利用するほどの緻密な膜は得られなかった。   Although a gate insulating film that is dense and excellent in electrical suitability can be formed by a CVD method, the film forming temperature must be 750 ° C. or higher. Although the plasma CVD method can form a film at a low temperature, there is a problem that the film is damaged by charged particles in the plasma and defects and pinholes are easily formed. When the film formation temperature is 500 ° C. or lower, hydrogen is contained in the film, and the stability of the film is reduced. On the other hand, the high frequency sputtering method can form a thin film free of hydrogen. However, compared to the CVD method, a high-frequency sputtering method could not generally provide a dense film to be used as a gate insulating film.

論理演算回路用の素子として必須であるスイッチング速度の速いTFTを作製するため、又高集積化を図るためには素子寸法の微細化は益々必要とされている。そのためには高品質なゲート絶縁膜を形成することは必要不可欠である。高品質なゲート絶縁膜を形成するため、成膜したゲート絶縁膜の加熱処理をすることが望まれる。しかし、歪み点を超えるような温度を与えた前後で、膨張、収縮を生じてしまうガラス等の基板では、該基板上に形成された膜をパターニングする際にアライメントずれが起きる問題があるため、該基板の歪み点以上の温度でゲート絶縁膜に加熱処理を施すことは困難である。   In order to manufacture a TFT having a high switching speed, which is indispensable as an element for a logic operation circuit, and to achieve high integration, miniaturization of element dimensions is increasingly required. For that purpose, it is essential to form a high-quality gate insulating film. In order to form a high-quality gate insulating film, it is desired to heat the formed gate insulating film. However, before and after applying a temperature exceeding the strain point, a substrate such as glass that expands and contracts has a problem that misalignment occurs when patterning a film formed on the substrate. It is difficult to perform heat treatment on the gate insulating film at a temperature higher than the strain point of the substrate.

一般的に、ガラス基板上へTFTを作製する工程について、図7を用いて説明する。図7(E)〜(H)は上面図であり、図7(A)〜(D)はそれぞれ上面図における破線A-B、破線B-Cに沿った断面図である。図7では、特に、半導体膜形成、素子分離からゲート電極作製までの工程を述べる。   In general, a process of manufacturing a TFT over a glass substrate will be described with reference to FIGS. 7E to 7H are top views, and FIGS. 7A to 7D are cross-sectional views taken along broken lines AB and BC in the top views, respectively. FIG. 7 particularly describes steps from semiconductor film formation and element isolation to gate electrode fabrication.

まず、絶縁性基板10に下地膜11と半導体膜12を形成する(図7(A)、(E))。次に、半導体膜12を島状に加工することによりトランジスタ作製領域13、トランジスタ作製領域14に素子分離する(図7(B)、(F))。続いて、ゲート絶縁膜15および導電性膜16を成膜する(図7(C)、(G))。最後に、導電性膜16をパターニングしゲート電極18を形成する(図7(D)、(H))。なお、ゲート電極18を形成する際のエッチングによって、ゲート絶縁膜15のゲート電極18と重ならない領域がエッチングされ、ゲート絶縁膜17となる。   First, a base film 11 and a semiconductor film 12 are formed on an insulating substrate 10 (FIGS. 7A and 7E). Next, the semiconductor film 12 is processed into an island shape to separate elements into a transistor formation region 13 and a transistor formation region 14 (FIGS. 7B and 7F). Subsequently, a gate insulating film 15 and a conductive film 16 are formed (FIGS. 7C and 7G). Finally, the conductive film 16 is patterned to form a gate electrode 18 (FIGS. 7D and 7H). Note that a region of the gate insulating film 15 that does not overlap with the gate electrode 18 is etched by etching when the gate electrode 18 is formed, so that the gate insulating film 17 is formed.

上記のように、半導体膜12を島状に素子分離した後に、ゲート絶縁膜15及び導電性膜16を形成し、その後、ゲート電極18の位置を島状の半導体膜、即ち、トランジスタ形成領域13、14に合わせ、導電性膜16のパターニングを行って、トランジスタを形成する。この方法では、半導体膜12を島状形状に加工した後のプロセス温度の上限は、パターニング時のアライメントずれによる不良を生じないように、基板のシュリンク量を考慮して決定される。   As described above, after the semiconductor film 12 is separated into islands, the gate insulating film 15 and the conductive film 16 are formed. Thereafter, the position of the gate electrode 18 is changed to an island-like semiconductor film, that is, the transistor formation region 13. , 14, the conductive film 16 is patterned to form a transistor. In this method, the upper limit of the process temperature after the semiconductor film 12 is processed into the island shape is determined in consideration of the amount of shrink of the substrate so as not to cause a defect due to misalignment during patterning.

本発明は、ガラス等の基板の膨張、収縮によるパターニングのアライメントずれの問題を引き起こさずに、界面準位低減、固定電荷低減といったゲート絶縁膜の特性向上を目的とした加熱処理を可能とした薄膜トランジスタ及びその作製方法を提供することを課題とする。   The present invention provides a thin film transistor capable of performing a heat treatment for the purpose of improving characteristics of a gate insulating film such as reduction of interface states and reduction of fixed charges without causing a problem of misalignment of patterning due to expansion and contraction of a substrate such as glass. And a method for manufacturing the same.

本発明は、絶縁基板上に、同一のフォトマスクを用いてパターニングされた島状の半導体膜及び島状のゲート絶縁膜と、前記島状の半導体膜の側面に形成された絶縁材料でなるサイドウォールと、前記島状のゲート絶縁膜上に形成されたゲート電極とを有し、前記ゲート電極は、前記サイドウォールを介して前記島状の半導体膜の側面と重なっていることを特徴とする薄膜トランジスタである。   The present invention provides an island-shaped semiconductor film and an island-shaped gate insulating film patterned using the same photomask on an insulating substrate, and a side surface formed of an insulating material formed on a side surface of the island-shaped semiconductor film. A gate electrode formed on the island-shaped gate insulating film, wherein the gate electrode overlaps a side surface of the island-shaped semiconductor film via the sidewall. It is a thin film transistor.

本発明は、絶縁基板上に、同一のフォトマスクを用いてパターニングされた島状の半導体膜及び島状のゲート絶縁膜と、前記島状の半導体膜及び前記島状のゲート絶縁膜の側面に形成された絶縁材料でなるサイドウォールと、前記島状のゲート絶縁膜上に形成されたゲート電極とを有し、前記ゲート電極は、前記サイドウォールを介して前記島状の半導体膜の側面と重なっていることを特徴とする薄膜トランジスタである。   The present invention provides an island-shaped semiconductor film and an island-shaped gate insulating film which are patterned by using the same photomask on an insulating substrate; and the side surfaces of the island-shaped semiconductor film and the island-shaped gate insulating film. A sidewall formed of an insulating material and a gate electrode formed on the island-shaped gate insulating film, wherein the gate electrode has a side surface of the island-shaped semiconductor film via the sidewall. This is a thin film transistor characterized by being overlapped.

本発明は、絶縁表面上に、同一のフォトマスクを用いてパターニングされた島状の半導体膜及び島状のゲート絶縁膜と、前記島状のゲート絶縁膜上に形成されたゲート電極とを有し、前記島状の半導体膜の側面は絶縁化され、前記ゲート電極は、前記絶縁化された島状の半導体膜の側面と重なっていることを特徴とする薄膜トランジスタである。   The present invention has an island-shaped semiconductor film and an island-shaped gate insulating film patterned using the same photomask on an insulating surface, and a gate electrode formed on the island-shaped gate insulating film. A side surface of the island-shaped semiconductor film is insulated, and the gate electrode overlaps a side surface of the insulated island-shaped semiconductor film.

本発明は、絶縁基板上に、同一のフォトマスクを用いてパターニングされた島状の半導体膜及び島状のゲート絶縁膜と、前記島状の半導体膜及び前記島状のゲート絶縁膜の側面と前記島状のゲート絶縁膜の上面の周辺部のみとを覆うようにパターニングされた絶縁膜と、前記島状のゲート絶縁膜上に形成されたゲート電極とを有し、前記ゲート電極は、前記島状の半導体膜及び前記島状のゲート絶縁膜の側面と前記島状のゲート絶縁膜の上面の周辺部のみとを覆うようにパターニングされた絶縁膜を介して、前記島状の半導体膜の側面と重なっていることを特徴とする薄膜トランジスタである。   The present invention is directed to an island-shaped semiconductor film and an island-shaped gate insulating film patterned using the same photomask on an insulating substrate, and side surfaces of the island-shaped semiconductor film and the island-shaped gate insulating film. An insulating film patterned so as to cover only a peripheral portion of the upper surface of the island-shaped gate insulating film, and a gate electrode formed on the island-shaped gate insulating film, wherein the gate electrode is An insulating film patterned to cover only the side surface of the island-shaped semiconductor film and the island-shaped gate insulating film and a peripheral portion of the upper surface of the island-shaped gate insulating film; A thin film transistor overlapped with a side surface.

本発明は、絶縁基板上に半導体膜を形成し、前記半導体膜上に第1の絶縁膜を形成し、前記半導体膜と前記第1の絶縁膜とを加熱処理し、当該加熱処理の後、同一のフォトマスクを用いて前記半導体膜と前記第1の絶縁膜とを島状にパターニングして、島状の半導体膜と島状のゲート絶縁膜とを形成し、前記島状のゲート絶縁膜上に第2の絶縁膜を形成し、前記第2の絶縁膜を異方性エッチングして、前記島状の半導体膜の側面及び前記島状のゲート絶縁膜の側面を覆うサイドウォールを自己整合的に形成し、前記サイドウォールを形成した後、前記島状のゲート絶縁膜上に導電性膜を形成し、前記導電性膜をパターニングしてゲート電極を形成することを特徴とする薄膜トランジスタの作製方法である。   The present invention forms a semiconductor film over an insulating substrate, forms a first insulating film over the semiconductor film, heat-treats the semiconductor film and the first insulating film, and after the heat treatment, Patterning the semiconductor film and the first insulating film into islands using the same photomask to form an island-shaped semiconductor film and an island-shaped gate insulating film; A second insulating film is formed thereon, and the second insulating film is anisotropically etched to self-align sidewalls covering the side surfaces of the island-shaped semiconductor film and the island-shaped gate insulating film. Forming a conductive film on the island-shaped gate insulating film, patterning the conductive film to form a gate electrode, and forming the gate electrode. Is the way.

本発明は、絶縁基板上に半導体膜を形成し、前記半導体膜上に絶縁膜を形成し、前記半導体膜と前記絶縁膜とを加熱処理し、当該加熱処理の後、同一のレジストマスクを用いて前記半導体膜と前記絶縁膜とを島状にパターニングして、島状の半導体膜と島状のゲート絶縁膜とを形成し、前記レジストマスクを除去せずに、前記島状の半導体膜の側面に酸素または窒素を添加し前記半導体膜の側面を絶縁化させ、その後、前記島状のゲート絶縁膜上に導電性膜を形成し、前記導電性膜をパターニングしてゲート電極を形成することを特徴とする薄膜トランジスタの作製方法である。   The present invention forms a semiconductor film over an insulating substrate, forms an insulating film over the semiconductor film, heat-treats the semiconductor film and the insulating film, and uses the same resist mask after the heat treatment. Patterning the semiconductor film and the insulating film in an island shape to form an island-shaped semiconductor film and an island-shaped gate insulating film, and removing the resist mask without removing the resist mask. Adding oxygen or nitrogen to the side surface to insulate the side surface of the semiconductor film, forming a conductive film on the island-shaped gate insulating film, and patterning the conductive film to form a gate electrode This is a method for manufacturing a thin film transistor.

本発明は、絶縁基板上に半導体膜を形成し、前記半導体膜上に第1の絶縁膜を形成し、前記半導体膜と前記第1の絶縁膜とを加熱処理し、当該加熱処理の後、同一のフォトマスクを用いて前記半導体膜と前記第1の絶縁膜とを島状にパターニングして、島状の半導体膜と島状のゲート絶縁膜とを形成し、前記島状のゲート絶縁膜上に第2の絶縁膜を形成し、前記島状の半導体膜及び前記島状のゲート絶縁膜の端部と前記島状のゲート絶縁膜の上面の周辺部のみとを覆うように、前記第2の絶縁膜をパターニングし、その後、前記島状のゲート絶縁膜上に導電性膜を形成し、前記導電性膜をパターニングしてゲート電極を形成することを特徴とする薄膜トランジスタの作製方法である。   The present invention forms a semiconductor film over an insulating substrate, forms a first insulating film over the semiconductor film, heat-treats the semiconductor film and the first insulating film, and after the heat treatment, Patterning the semiconductor film and the first insulating film into islands using the same photomask to form an island-shaped semiconductor film and an island-shaped gate insulating film; A second insulating film is formed thereon, and the second insulating film is formed so as to cover only the end portions of the island-shaped semiconductor film and the island-shaped gate insulating film and the peripheral portion of the upper surface of the island-shaped gate insulating film. 2. A method of manufacturing a thin film transistor, comprising: patterning the insulating film of No. 2; thereafter, forming a conductive film on the island-shaped gate insulating film, and patterning the conductive film to form a gate electrode. .

本発明は、絶縁基板上に半導体膜を形成し、前記半導体膜上に第1の絶縁膜を形成し、前記第1の絶縁膜上に第1の導電性膜を形成し、前記半導体膜と前記第1の絶縁膜と前記第1の導電性膜とを加熱処理し、当該加熱処理の後、同一のフォトマスクを用いて前記半導体膜と前記第1の絶縁膜と前記第1の導電性膜とを島状にパターニングして、島状の半導体膜と島状のゲート絶縁膜と島状の第1の導電性膜とを形成し、前記島状の第1の導電性膜上に第2の絶縁膜を形成し、前記第2の絶縁膜を異方性エッチングして、前記島状の半導体膜の側面、前記島状のゲート絶縁膜の側面及び前記島状の第1の導電性膜の側面を覆うサイドウォールを自己整合的に形成し、前記サイドウォールを形成した後、前記島状の第1の導電性膜上に第2の導電性膜を形成し、前記島状の第1の導電性膜及び前記第2の導電性膜をパターニングしてゲート電極を形成することを特徴とする薄膜トランジスタの作製方法である。   According to the present invention, a semiconductor film is formed over an insulating substrate; a first insulating film is formed over the semiconductor film; a first conductive film is formed over the first insulating film; The first insulating film and the first conductive film are subjected to heat treatment, and after the heat treatment, the semiconductor film, the first insulating film, and the first conductive film are formed using the same photomask. The film is patterned into an island shape to form an island-shaped semiconductor film, an island-shaped gate insulating film, and an island-shaped first conductive film, and a second film is formed on the island-shaped first conductive film. A second insulating film, and anisotropically etching the second insulating film to form a side surface of the island-shaped semiconductor film, a side surface of the island-shaped gate insulating film, and the island-shaped first conductive film. A sidewall covering the side surface of the film is formed in a self-aligning manner, and after forming the sidewall, a second conductive film is formed on the island-shaped first conductive film. Sex film is formed, a manufacturing method of a thin film transistor and forming the island-shaped first conductive film and the second conductive film is patterned gate electrode.

本発明は、絶縁基板上に半導体膜を形成し、前記半導体膜上に絶縁膜を形成し、前記絶縁膜上に第1の導電性膜を形成し、前記半導体膜と前記絶縁膜と前記第1の導電性膜とを加熱処理し、当該加熱処理の後、同一のレジストマスクを用いて、前記半導体膜と前記絶縁膜と前記第1の導電性膜とを島状にパターニングして、島状の半導体膜と島状のゲート絶縁膜と島状の第1の導電性膜とを形成し、前記レジストマスクを除去せずに、前記島状の半導体膜の側面に酸素または窒素を添加し前記半導体膜の側面を絶縁化させ、その後、前記島状の第1の導電性膜上に第2の導電性膜を形成し、前記島状の第1の導電性膜及び前記第2の導電性膜をパターニングしてゲート電極を形成することを特徴とする薄膜トランジスタの作製方法である。   According to the present invention, a semiconductor film is formed over an insulating substrate, an insulating film is formed over the semiconductor film, a first conductive film is formed over the insulating film, and the semiconductor film, the insulating film, and the Heat-treating the first conductive film and, after the heat treatment, patterning the semiconductor film, the insulating film, and the first conductive film into islands using the same resist mask; Forming an island-shaped semiconductor film, an island-shaped gate insulating film, and an island-shaped first conductive film, and adding oxygen or nitrogen to a side surface of the island-shaped semiconductor film without removing the resist mask. A side surface of the semiconductor film is insulated, and thereafter, a second conductive film is formed on the island-shaped first conductive film, and the island-shaped first conductive film and the second conductive film are formed. Forming a gate electrode by patterning a conductive film.

本発明は、絶縁基板上に半導体膜を形成し、前記半導体膜上に第1の絶縁膜を形成し、前記絶縁膜上に第1の導電性膜を形成し、前記半導体膜と前記第1の絶縁膜と前記第1の導電性膜とを加熱処理し、当該加熱処理の後、同一のフォトマスクを用いて前記半導体膜と前記第1の絶縁膜と前記第1の導電性膜とを島状にパターニングして、島状の半導体膜と島状のゲート絶縁膜と島状の第1の導電性膜とを形成し、前記島状の第1の導電性膜上に第2の絶縁膜を形成し、前記島状の半導体膜、前記島状のゲート絶縁膜及び前記島状の第1の導電性膜の端部と前記島状の第1の導電性膜の上面の周辺部のみとを覆うように、前記第2の絶縁膜をパターニングし、その後、前記島状のゲート絶縁膜上に第2の導電性膜を形成し、前記第1の導電性膜及び前記第2の導電性膜をパターニングしてゲート電極を形成することを特徴とする薄膜トランジスタの作製方法である。   According to the present invention, a semiconductor film is formed on an insulating substrate, a first insulating film is formed on the semiconductor film, and a first conductive film is formed on the insulating film. Heat treatment is performed on the insulating film and the first conductive film, and after the heat treatment, the semiconductor film, the first insulating film, and the first conductive film are separated using the same photomask. An island-shaped semiconductor film, an island-shaped gate insulating film, and an island-shaped first conductive film are formed by patterning in an island shape, and a second insulating film is formed on the island-shaped first conductive film. A film is formed, and only the end portions of the island-shaped semiconductor film, the island-shaped gate insulating film, the island-shaped first conductive film, and the peripheral portion of the upper surface of the island-shaped first conductive film Patterning the second insulating film so as to cover the first conductive film, and then forming a second conductive film on the island-shaped gate insulating film, And a method for manufacturing a thin film transistor and forming the second conductive film is patterned gate electrode.

本発明の薄膜トランジスタの作製方法は、素子分離していない半導体膜の上に少なくともゲート絶縁膜を成膜した状態で加熱処理を行い、当該加熱処理の後、ゲート絶縁膜と半導体膜を同一のフォトマスクを用いて素子構造に分離し、露出した半導体膜の側面を覆う絶縁膜を形成し、その後、前記ゲート絶縁膜上にゲート電極を形成することを特徴としている。加熱処理後にゲート絶縁膜と半導体膜とを同時にパターニングし素子形状に加工するため、加熱処理時におけるガラス等の基板の膨張、収縮がパターニングのアライメントずれに影響を及ぼさないようにすることができる。ゲート絶縁膜と半導体膜とを同時にパターニングし素子形状に加工した状態では、半導体膜の側面が露出している。そこで、ゲート絶縁膜上にゲート電極等の電極や配線を形成する前に半導体膜の側面を覆う絶縁膜を形成することを特徴としている。こうして、素子構造に加工された半導体膜とゲート絶縁膜上に形成される電極や配線との間の短絡を防ぐ。   In the method for manufacturing a thin film transistor of the present invention, a heat treatment is performed in a state where at least a gate insulating film is formed over a semiconductor film which has not been subjected to element isolation. An element structure is separated using a mask, an insulating film covering side surfaces of the exposed semiconductor film is formed, and then a gate electrode is formed over the gate insulating film. Since the gate insulating film and the semiconductor film are simultaneously patterned after the heat treatment and processed into an element shape, expansion and contraction of a substrate such as glass during the heat treatment can be prevented from affecting alignment deviation in patterning. In a state where the gate insulating film and the semiconductor film are simultaneously patterned and processed into an element shape, the side surfaces of the semiconductor film are exposed. Therefore, before forming an electrode such as a gate electrode or a wiring on the gate insulating film, an insulating film covering a side surface of the semiconductor film is formed. Thus, a short circuit between the semiconductor film processed into an element structure and an electrode or a wiring formed over the gate insulating film is prevented.

本発明において、薄膜トランジスタが形成される絶縁性基板としては、その種類は問わず、ゲート絶縁膜に施す加熱処理温度600〜800℃よりも低い歪み点を有する基板を用いるときに効果的である。   In the present invention, any kind of insulating substrate on which a thin film transistor is formed is effective when a substrate having a strain point lower than a heat treatment temperature of 600 to 800 ° C. applied to a gate insulating film is used.

また本発明では素子分離されていない半導体膜とゲート絶縁膜との積層膜に同時に加熱処理を施すが、加熱処理ではファーネスまたはRTA(Rapid Thermal Anneal)を用いても構わない。RTA処理では、ガス加熱、ランプ加熱のいずれを用いることもできる。好ましくは前記積層膜上に、ゲート電極の少なくとも一部を形成するための導電性膜まで形成した状態でランプ加熱処理を施すとよい。赤外領域に放射スペクトルのピークを持つハロゲンランプを用いた場合、当該導電性膜が放射光を有効に吸収し、効率よくゲート絶縁膜を加熱できるのみならず、ゲート絶縁膜と当該導電性膜との界面も加熱処理することができ、ゲート電極とゲート絶縁膜界面に起因したリーク電流の低減といった特性の向上が可能になる。   In the present invention, a heat treatment is simultaneously performed on a stacked film of a semiconductor film and a gate insulating film which have not been subjected to element isolation. In the heat treatment, furnace or RTA (Rapid Thermal Anneal) may be used. In the RTA treatment, either gas heating or lamp heating can be used. Preferably, lamp heat treatment is performed on the stacked film in a state where a conductive film for forming at least a part of the gate electrode is formed. When a halogen lamp having an emission spectrum peak in the infrared region is used, the conductive film effectively absorbs the radiated light and not only can efficiently heat the gate insulating film, but also the gate insulating film and the conductive film. Can also be subjected to heat treatment, thereby improving characteristics such as a reduction in leakage current caused by the interface between the gate electrode and the gate insulating film.

半導体膜とゲート絶縁膜とを含んだ積層膜を同時に素子分離した場合、半導体膜の側面が露出する。そのため、続けてゲート電極を形成するための導電性膜を形成した場合、半導体膜側面がゲート電極と短絡してしまうことになる。特に、素子分離された半導体膜の外へゲート電極を引き回す部分と半導体膜の側面とが短絡してしまう。そこで半導体膜の側面を覆う絶縁膜が必要になる。この半導体膜の側面を覆う絶縁膜は、パターニングされた半導体膜とゲート絶縁膜との上に基板全面を覆う絶縁膜を形成し、該絶縁膜を異方性エッチングし、セルフアラインでサイドウォール状に加工して形成することができる。また、半導体膜の側面を覆う絶縁膜の他の作製方法としては、低温で半導体膜側面を絶縁化する方法や、半導体膜及びゲート絶縁膜の側面とゲート絶縁膜の上面の周辺部のみとを覆うように絶縁膜をパターニング形成する方法がある。集積化を視野に入れた場合、半導体膜の側面を覆う絶縁膜は、セルフアラインで形成する方が位置合わせのずれも無いため精度良く形成することができるので、サイドウオール状に形成する方法や低温で半導体側面を絶縁化する方法で作製するのが好ましい。こうして、目的とする半導体膜の側面にだけ絶縁膜が形成される。   When a stacked film including a semiconductor film and a gate insulating film is simultaneously subjected to element isolation, a side surface of the semiconductor film is exposed. Therefore, when a conductive film for forming a gate electrode is subsequently formed, a side surface of the semiconductor film is short-circuited with the gate electrode. In particular, a portion where the gate electrode is routed outside the semiconductor film from which the element is separated and the side surface of the semiconductor film are short-circuited. Therefore, an insulating film that covers the side surface of the semiconductor film is required. The insulating film covering the side surface of the semiconductor film is formed by forming an insulating film covering the entire surface of the substrate over the patterned semiconductor film and the gate insulating film, anisotropically etching the insulating film, and forming a sidewall in a self-aligned manner. It can be formed by processing. Further, as another method for manufacturing the insulating film covering the side surface of the semiconductor film, a method of insulating the side surface of the semiconductor film at a low temperature, or a method of forming only the side surface of the semiconductor film and the gate insulating film and the peripheral portion of the upper surface of the gate insulating film only. There is a method of patterning and forming an insulating film so as to cover the insulating film. In view of the integration, the insulating film covering the side surface of the semiconductor film can be formed with high accuracy because there is no misalignment when formed in a self-aligned manner. It is preferable to manufacture it by a method of insulating the semiconductor side surface at a low temperature. Thus, the insulating film is formed only on the side surface of the target semiconductor film.

上記構成を有する本発明により、従来ではガラス等の基板のシュリンクのためにパターニング時のアライメントずれが問題となる700℃という温度であっても、パターニング時のアライメント不良を問題とせずゲート絶縁膜に加熱処理を加えることができる。   According to the present invention having the above configuration, even at a temperature of 700 ° C., in which alignment misalignment during patterning is conventionally a problem due to shrinkage of a substrate such as glass, alignment defects during patterning do not pose a problem to the gate insulating film. Heat treatment can be added.

本発明では、ガラス等の基板の歪み点を超える700℃といった温度で、ゲート絶縁膜への加熱処理を施すことができるため、薄膜トランジスタにおいて、界面準位が低減し、固定電荷が減少し、ゲートリーク電流が低減し、電界効果移動度、サブスレショルド係数などが良好となり、連続動作における特性の経時変化が低減し、製造歩留まりを向上させや特性ばらつきを低減することができる。   In the present invention, heat treatment can be performed on the gate insulating film at a temperature of 700 ° C., which is higher than the strain point of a substrate such as glass, so that in a thin film transistor, interface states are reduced, fixed charges are reduced, and The leakage current is reduced, the field-effect mobility, the subthreshold coefficient, and the like are improved, the change over time in characteristics in continuous operation is reduced, the manufacturing yield can be improved, and the variation in characteristics can be reduced.

本発明により、従来ではガラス等の基板のシュリンクのためにパターニング時のアライメントが問題となる700℃という温度であっても、パターニング時のアライメント不良を問題とせずゲート絶縁膜に加熱処理を加えることができる。   According to the present invention, it is possible to apply heat treatment to a gate insulating film without causing a problem of poor alignment during patterning even at a temperature of 700 ° C. where alignment during patterning is conventionally a problem due to shrinkage of a substrate such as glass. Can be.

このようなガラスの歪み点を超える700℃といったゲート絶縁膜への加熱処理を施すことにより、薄膜トランジスタにおいて、界面準位が低減、固定電荷が減少、ゲートリーク電流が低減し、電界効果移動度、サブスレショルド係数などが良好となり、連続動作におけるトランジスタ特性の経時変化が低減し、製造歩留まりを向上させ、特性ばらつきを低減することができる。   By performing heat treatment on the gate insulating film at 700 ° C., which exceeds the strain point of glass, the interface state in the thin film transistor is reduced, the fixed charge is reduced, the gate leak current is reduced, the field-effect mobility, The sub-threshold coefficient and the like are improved, the change over time in transistor characteristics in continuous operation is reduced, the manufacturing yield can be improved, and the variation in characteristics can be reduced.

(実施の形態1)
本実施の形態において適用可能な基板には、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、アルミノシリケートガラスなどを素材とするガラス基板等が挙げられる。代表的にはコーニング社製の1737ガラス基板(歪み点667℃)、旭硝子社製のAN100(歪み点670℃)などが適用可能であるが、勿論他の同様な基板であれば特段の限定はない。
(Embodiment 1)
As a substrate that can be used in this embodiment, a glass substrate formed using barium borosilicate glass, aluminoborosilicate glass, aluminosilicate glass, or the like can be given. Typically, a 1737 glass substrate (strain point 667 ° C.) manufactured by Corning Incorporated, an AN100 (strain point 670 ° C.) manufactured by Asahi Glass Co., Ltd. can be applied. Of course, if other similar substrates are used, there is no particular limitation. Absent.

上記基板を用いて、図1(A)、(E)に示すように、ガラス基板20上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜(SiOxy)等の絶縁膜から成る第1無機絶縁体層21を形成する。第1無機絶縁体層21の代表的な例は2層構造を有し、SiH4、NH3、およびN2Oを反応ガスとしてプラズマCVD法により成膜される第1酸化窒化珪素膜50nm、SiH4およびN2Oを反応ガスとしてプラズマCVD法により成膜される第2酸化窒化珪素膜を100nm積層形成する構造である。 Using the above substrate, as shown in FIGS. 1A and 1E, a second insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film (SiO x N y ) is formed on a glass substrate 20. 1 Inorganic insulator layer 21 is formed. A typical example of the first inorganic insulator layer 21 has a two-layer structure, a first silicon oxynitride film 50 nm formed by a plasma CVD method using SiH 4 , NH 3 , and N 2 O as a reaction gas. This is a structure in which a second silicon oxynitride film is formed to a thickness of 100 nm by a plasma CVD method using SiH 4 and N 2 O as reaction gases.

TFTの活性層とする結晶性半導体膜22は、第1無機絶縁体層21上に形成した非晶質半導体膜を結晶化して得る。結晶性半導体膜22として、結晶性珪素膜等を用いることができる。非晶質半導体膜の厚さは当該非晶質半導体膜を結晶化して得られる結晶性半導体膜22の厚さが20nm乃至60nmとなる範囲で選択される。TFTの活性層とする結晶性半導体膜22の膜厚の上限値はTFTのチャネル領域において完全空乏型として動作させるため最大値であり、この膜厚の下限値はプロセス上の制約であり、結晶性半導体膜22のエッチング工程において、結晶性半導体膜22のみを選択的に加工する場合に必要な最小値として決めている。   The crystalline semiconductor film 22 serving as an active layer of the TFT is obtained by crystallizing an amorphous semiconductor film formed on the first inorganic insulator layer 21. As the crystalline semiconductor film 22, a crystalline silicon film or the like can be used. The thickness of the amorphous semiconductor film is selected so that the thickness of the crystalline semiconductor film 22 obtained by crystallizing the amorphous semiconductor film is 20 nm to 60 nm. The upper limit of the thickness of the crystalline semiconductor film 22 serving as the active layer of the TFT is the maximum value in order to operate as a fully depleted type in the channel region of the TFT. In the etching process of the crystalline semiconductor film 22, it is determined as the minimum value required when only the crystalline semiconductor film 22 is selectively processed.

結晶性半導体膜22の上にゲート絶縁膜23を形成する。ゲート絶縁膜23としてはSiターゲットを利用しAr、O2を用いた反応性スパッタリング法によって成膜した酸化珪素膜、SiH4、NH3、およびN2Oを反応ガスとしたCVDによる成膜される酸化窒化珪素膜などを利用することができる。もちろんゲート絶縁膜23としては珪素化合物に限らず、比誘電率が酸化珪素よりも大きく実効的にゲート絶縁膜の薄膜化の効果がえられる高誘電率金属酸化物を用いてもよい。実効的な膜厚とは、実際の膜厚tと、基準となる膜材料、例えば酸化珪素等の比誘電率k1と実際の膜材料の比誘電率k2との比k1/k2と、の積t・k1/k2で表現することができる。なおゲート絶縁膜23の膜厚はスケーリング則およびプロセス上のマージンから設定され、ここではゲート長0.35μm〜2.5μmのTFTを作製するためにゲート絶縁膜23の厚さを20nm〜80nmとした。 A gate insulating film is formed on the crystalline semiconductor film. As the gate insulating film 23, a silicon oxide film formed by a reactive sputtering method using Ar and O 2 using a Si target, and a film formed by CVD using SiH 4 , NH 3 , and N 2 O as reaction gases. Silicon oxynitride film or the like can be used. Of course, the gate insulating film 23 is not limited to a silicon compound, and may be a metal oxide having a higher dielectric constant than silicon oxide and a high dielectric constant metal oxide that can effectively reduce the thickness of the gate insulating film. The effective film thickness is defined as an actual film thickness t and a ratio k 1 / k 2 between a relative permittivity k 1 of a reference film material, for example, silicon oxide, and a relative permittivity k 2 of the actual film material. And the product of t · k 1 / k 2 . Note that the thickness of the gate insulating film 23 is set based on a scaling rule and a margin in the process. Here, in order to manufacture a TFT having a gate length of 0.35 μm to 2.5 μm, the thickness of the gate insulating film 23 is set to 20 nm to 80 nm. did.

つぎにゲート絶縁膜23上に、第1の導電性膜24を形成する。第1の導電性膜24は窒化タンタル膜を10〜50nmの膜厚だけ、Taターゲットを利用しAr、N2ガスを用いた反応性スパッタリングによって形成する。もちろん第1の導電性膜24はタンタル化合物以外にも、他の導電性膜を用いてもよい。ただし第1の導電性膜24は、波長が1μm程度の光を吸収する材料であり、さらに後に形成する第2の導電性膜34とエッチングにおいて選択比を十分にとることができる材料であることが望ましい。 Next, a first conductive film 24 is formed over the gate insulating film 23. The first conductive film 24 is formed of a tantalum nitride film with a thickness of 10 to 50 nm by reactive sputtering using a Ta target and using Ar and N 2 gas. Of course, other conductive films than the tantalum compound may be used for the first conductive film 24. However, the first conductive film 24 is a material that absorbs light having a wavelength of about 1 μm, and a material that can have a sufficient selectivity in etching with a second conductive film 34 to be formed later. Is desirable.

その後、図1(B)、(F)に示すように、結晶性半導体膜22、ゲート絶縁膜23、第1の導電性膜24に加熱処理を施す。加熱処理としては瞬間的に昇温および降温ができるRTA処理を用いる。RTA処理では10秒〜120秒の間に600℃〜800℃まで昇温し、600℃〜800℃において30秒〜180秒間加熱処理を施す。なおRTA処理の方式としては、加熱ガスを用いたガス加熱方式とランプの放射によるランプ加熱方式とがある。ガス加熱方式の場合はガスによりガラス基板20自体が加熱されてゲート絶縁膜23の加熱処理が可能である。しかしランプ加熱方式では、一般に昇温効率が著しく悪い。それは、一般的なハロゲンランプでは1μm程度に放射スペクトルのピークがあり、このような波長領域の光をガラス基板20は十分吸収しないため、ガラス基板20自体が加熱されにくいためである。本実施の形態では、第1の導電性膜24である窒化タンタル膜が波長が1μm程度の光を吸収するため、窒化タンタル膜を吸収層としてゲート絶縁膜23への熱伝導が生じ、ゲート絶縁膜23の加熱処理を効率よく行うことができる。なおこの加熱処理はガラスの歪み点を越える温度で行われ、ガラス基板20のシュリンクが生じるが、当該加熱処理を行うときにはまだ結晶性半導体膜22を素子形状に加工していないため、その後の工程で当該シュリンクによるパターニング不良は生じない。   After that, as shown in FIGS. 1B and 1F, heat treatment is performed on the crystalline semiconductor film 22, the gate insulating film 23, and the first conductive film 24. As the heat treatment, an RTA process capable of instantaneously raising and lowering the temperature is used. In the RTA process, the temperature is raised to 600 ° C. to 800 ° C. in 10 seconds to 120 seconds, and heat treatment is performed at 600 ° C. to 800 ° C. for 30 seconds to 180 seconds. As a method of the RTA treatment, there are a gas heating method using a heating gas and a lamp heating method using radiation of a lamp. In the case of the gas heating method, the glass substrate 20 itself is heated by the gas, so that the gate insulating film 23 can be heated. However, in the lamp heating method, the temperature raising efficiency is generally extremely low. This is because a general halogen lamp has a radiation spectrum peak at about 1 μm, and the glass substrate 20 does not sufficiently absorb light in such a wavelength region, so that the glass substrate 20 itself is not easily heated. In this embodiment, since the tantalum nitride film as the first conductive film 24 absorbs light having a wavelength of about 1 μm, heat conduction to the gate insulating film 23 occurs using the tantalum nitride film as an absorption layer, and The heat treatment of the film 23 can be performed efficiently. Note that this heat treatment is performed at a temperature exceeding the strain point of the glass, and the glass substrate 20 shrinks. However, when the heat treatment is performed, the crystalline semiconductor film 22 is not yet processed into an element shape. Therefore, patterning failure due to the shrink does not occur.

つぎに図1(C)、(G)に示すように、結晶性半導体膜22、ゲート絶縁膜23、および第1の導電性膜24を同一のフォトマスクを用いて一括で島状にエッチングする。エッチング方法としては例えばICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法が適用できる。エッチングガスとしては窒化タンタル膜よりなる第1の導電性膜24のエッチングではCF4とCl2の混合ガスを用いることが可能である。酸化珪素膜よりなるゲート絶縁膜23のエッチングにはCHF3ガスを利用でき、結晶性珪素膜よりなる結晶性半導体膜22のエッチングにはCF4およびO2の混合ガスを用いることができる。こうして、島状に加工された結晶性半導体膜25、結晶性半導体膜28と、島状に加工されたゲート絶縁膜26、ゲート絶縁膜29と、島状に加工された第1の導電性膜27、第1の導電性膜30とを形成する。 Next, as shown in FIGS. 1C and 1G, the crystalline semiconductor film 22, the gate insulating film 23, and the first conductive film 24 are collectively etched into an island shape using the same photomask. . As an etching method, for example, an ICP (Inductively Coupled Plasma: inductively coupled plasma) etching method can be applied. As an etching gas, a mixed gas of CF 4 and Cl 2 can be used for etching the first conductive film 24 made of a tantalum nitride film. A CHF 3 gas can be used for etching the gate insulating film 23 made of a silicon oxide film, and a mixed gas of CF 4 and O 2 can be used for etching the crystalline semiconductor film 22 made of a crystalline silicon film. Thus, the crystalline semiconductor film 25 and the crystalline semiconductor film 28 processed into an island shape, the gate insulating film 26 and the gate insulating film 29 processed into an island shape, and the first conductive film processed into an island shape 27, forming a first conductive film 30;

つぎに図1(D)、(H)のようにガラス基板20全面を覆う絶縁膜31を形成し、露出した結晶性半導体膜25および結晶性半導体膜28の側面を覆う。絶縁膜31としては等方的に成長する減圧CVD法を用いて500nm〜1.5μmの膜厚で成膜した酸化珪素膜を用いた。なお絶縁膜31としては絶縁膜であれば良く、酸化珪素膜に限定されず窒化珪素膜、酸化窒化珪素膜も勿論利用できる。   Next, as shown in FIGS. 1D and 1H, an insulating film 31 covering the entire surface of the glass substrate 20 is formed, and the exposed side surfaces of the crystalline semiconductor film 25 and the crystalline semiconductor film 28 are covered. As the insulating film 31, a silicon oxide film formed to have a thickness of 500 nm to 1.5 μm by using a low pressure CVD method which grows isotropically was used. Note that the insulating film 31 may be any insulating film, and is not limited to a silicon oxide film. Of course, a silicon nitride film and a silicon oxynitride film can also be used.

その後、ガラス基板20側に所定のバイアス電圧を加えて酸化珪素膜よりなる絶縁膜31を異方性エッチングすることで図2(A)、(F)のように、結晶性半導体膜25、結晶性半導体膜28の側面及びゲート絶縁膜26、ゲート絶縁膜29の側面を覆うサイドウォール32、サイドウォール33が形成できる。結晶性半導体膜25、結晶性半導体膜28の側面を覆う部分におけるサイドウォール32、サイドウォール33の当該側面に垂直な方向の実効的な厚さを、ゲート絶縁膜26、ゲート絶縁膜29の実効的な厚さ以上とする。例えば、ゲート絶縁膜26、ゲート絶縁膜29とサイドウォール32、サイドウォール33が共に酸化珪素膜でなる場合、結晶性半導体膜25、結晶性半導体膜28の側面を覆う部分におけるサイドウォール32、サイドウォール33の当該側面に垂直な方向の厚さを、ゲート絶縁膜26、ゲート絶縁膜29の厚さである20nm〜80nm以上とする。こうして、素子分離された半導体膜の外へゲート電極を引き回す部分と結晶性半導体膜25、結晶性半導体膜28の側面との間での短絡、電流リークを抑制することができる。   Then, a predetermined bias voltage is applied to the glass substrate 20 side, and the insulating film 31 made of a silicon oxide film is anisotropically etched, as shown in FIGS. Side walls 32 and 33 covering the side surfaces of the conductive semiconductor film 28 and the side surfaces of the gate insulating film 26 and the gate insulating film 29 can be formed. The effective thickness in the direction perpendicular to the side surfaces of the sidewalls 32 and 33 in the portion covering the side surfaces of the crystalline semiconductor film 25 and the crystalline semiconductor film 28 is determined by the effective thickness of the gate insulating film 26 and the gate insulating film 29. Thickness. For example, when the gate insulating film 26, the gate insulating film 29, the sidewalls 32, and the sidewalls 33 are all formed of a silicon oxide film, the crystalline semiconductor film 25 and the sidewalls 32 in portions covering the side surfaces of the crystalline semiconductor film 28 are formed. The thickness of the wall 33 in the direction perpendicular to the side surface is 20 nm to 80 nm or more, which is the thickness of the gate insulating film 26 and the gate insulating film 29. Thus, a short circuit and a current leak between the portion where the gate electrode is routed out of the semiconductor film separated from the element and the side surfaces of the crystalline semiconductor film 25 and the crystalline semiconductor film 28 can be suppressed.

つぎに図2(B)、(G)に示す第2の導電性膜34を形成する。本実施の形態では第2の導電性膜34として300nm〜500nmの膜厚のタングステン膜を用いた。第2の導電性膜34としてはタングステン膜に限定されず導電性膜であれば構わない。ただし第2の導電性膜34は、第1の導電性膜24とエッチングにおける選択比を十分にとることのできる材料を用いることが望ましい。   Next, a second conductive film 34 shown in FIGS. 2B and 2G is formed. In this embodiment, a tungsten film having a thickness of 300 nm to 500 nm is used as the second conductive film 34. The second conductive film 34 is not limited to a tungsten film and may be a conductive film. However, it is desirable that the second conductive film 34 be made of a material that can provide a sufficient selectivity in etching with the first conductive film 24.

さらに図2(C)、(H)のように第1の導電性膜24と第2の導電性膜34とをエッチングし、ゲート電極の形状に加工された、窒化タンタルよりなる第1の導電層37、第1の導電層40とタングステンよりなる第2の導電層38とを得る。ここでは第1の導電層37、第1の導電層40と第2の導電層38の端部に異なる傾斜角をつけた構造を作製している。端部に異なる傾斜角を有する第1の導電層37、第1の導電層40と第2の導電層38は、第1の導電性膜24と第2の導電性膜34とを2段階でエッチングにし形成される。第1段階のエッチングでは、CF4とCl2とO2の混合ガスをエッチングガスとして利用しガラス基板20に所定の電圧を印加することで、タングステンと窒化タンタルとの両方を同時にエッチングし、端部に同じ傾斜角を持たせたタングステンよりなる層と窒化タンタルよりなる層とを作製する。次に第2段階のエッチングでは、前記第1段階のエッチングの条件においてエッチングガスをSF6とCl2とO2に変更し、所定のバイアス電圧をガラス基板20に印加してタングステンよりなる層のみを異方的にエッチングする。こうして、端部に異なる傾斜角を有する第1の導電層37、第1の導電層40と第2の導電層38とが形成される。なお、第1の導電層37、第1の導電層40と第2の導電層38とをエッチングする過程で、ゲート絶縁膜26、ゲート絶縁膜29とサイドウォール32、サイドウォール33もエッチングされ、ゲート絶縁膜36、ゲート絶縁膜39とサイドウォール35a、サイドウォール35bとなる。 Further, as shown in FIGS. 2C and 2H, the first conductive film 24 and the second conductive film 34 are etched to form a first conductive film made of tantalum nitride and processed into a gate electrode shape. The layer 37, the first conductive layer 40, and the second conductive layer 38 made of tungsten are obtained. Here, a structure in which end portions of the first conductive layer 37, the first conductive layer 40, and the second conductive layer 38 have different inclination angles is manufactured. The first conductive layer 37, the first conductive layer 40, and the second conductive layer 38, which have different inclination angles at the ends, form the first conductive film 24 and the second conductive film 34 in two stages. It is formed by etching. In the first stage of etching, both tungsten and tantalum nitride are simultaneously etched by applying a predetermined voltage to the glass substrate 20 using a mixed gas of CF 4 , Cl 2, and O 2 as an etching gas, and etching both ends. A layer made of tungsten and a layer made of tantalum nitride having the same inclination angle in the portions are produced. Next, in the second stage etching, the etching gas is changed to SF 6 , Cl 2 and O 2 under the conditions of the first stage etching, and a predetermined bias voltage is applied to the glass substrate 20 so that only the tungsten layer is formed. Is anisotropically etched. Thus, the first conductive layer 37, the first conductive layer 40, and the second conductive layer 38 having different inclination angles at the ends are formed. Note that in the process of etching the first conductive layer 37, the first conductive layer 40, and the second conductive layer 38, the gate insulating film 26, the gate insulating film 29, the sidewalls 32, and the sidewalls 33 are also etched. The gate insulating film 36, the gate insulating film 39, the sidewall 35a, and the sidewall 35b are formed.

つぎに所望の量の不純物ドーピングを行う。図2(D)、(I)の41、44はそれぞれ高濃度のn型またはp型不純物がドーピングされたソースまたはドレインとなり、42、45はゲート電極の一部である第1の導電層37、第1の導電層40の端部を介してドーピングが行われるためソースまたはドレイン41、ソースまたはドレイン44よりも低濃度でn型不純物が添加されたドーピング領域(Gate Overlaped Lightly Doped Drain)となり、43及び46はチャネル領域になる。   Next, a desired amount of impurity doping is performed. 2D and 2I, 41 and 44 are a source or a drain doped with a high concentration of n-type or p-type impurities, respectively, and 42 and 45 are a first conductive layer 37 which is a part of a gate electrode. Since the doping is performed through the end of the first conductive layer 40, a doping region (Gate Overlapped Lightly Doped Drain) doped with an n-type impurity at a lower concentration than the source or drain 41 and the source or drain 44 is formed. 43 and 46 are channel regions.

その後、図2(E)、(J)に示すように、絶縁膜51として水素を含有する酸化窒化珪素膜をプラズマCVD法により100nmの膜厚で形成し、410℃の熱処理を加えて結晶性半導体膜25、結晶性半導体膜28及びゲート絶縁膜36、ゲート絶縁膜39の水素化処理を行う。さらに層間絶縁膜52として酸化珪素膜をCVD法により400〜600nmの膜厚で形成する。なお層間絶縁膜52としてはリンガラス(PSG)、ボロンガラス(BSG)、リンボロンガラス(PBSG)などが適用可能である。層間絶縁膜52としては、他にもポーラス膜や、有機樹脂系のアクリル、テフロン(登録商標)といった低誘電率膜を用いることも可能である。つぎにバリア膜53としてスパッタ法で窒化珪素膜を100nmの膜厚で形成する。次いで、バリヤ膜53、層間絶縁膜52、絶縁膜51及びゲート絶縁膜36、ゲート絶縁膜39をエッチングし、ソースまたはドレイン41、ソースまたはドレイン44に達するコンタクト部を形成した後に、配線47、配線48、配線49、配線50を形成する。配線47〜50としては膜厚60nmのチタン膜、膜厚40nmの窒化チタン膜、膜厚300nmのアルミニウム膜、膜厚100nmのチタン膜の積層構造を用いる。ただし勿論、配線47〜50の構造はこれに限らずアルミニウムの代わりに銅を利用することもできる。配線47〜50においてアルミニウム膜に接する膜はチタン窒化物に限定されずタンタル窒化物、タングステン窒化物などを用いることもできる。   After that, as shown in FIGS. 2E and 2J, a silicon oxynitride film containing hydrogen is formed to a thickness of 100 nm by a plasma CVD method as the insulating film 51, and a heat treatment at 410 ° C. The semiconductor film 25, the crystalline semiconductor film 28, the gate insulating film 36, and the gate insulating film 39 are subjected to hydrogenation treatment. Further, a silicon oxide film having a thickness of 400 to 600 nm is formed as the interlayer insulating film 52 by a CVD method. Note that as the interlayer insulating film 52, phosphorus glass (PSG), boron glass (BSG), phosphorus boron glass (PBSG), or the like can be used. In addition, as the interlayer insulating film 52, a porous film or a low dielectric constant film such as an organic resin-based acrylic or Teflon (registered trademark) can be used. Next, a silicon nitride film having a thickness of 100 nm is formed as the barrier film 53 by a sputtering method. Next, the barrier film 53, the interlayer insulating film 52, the insulating film 51, the gate insulating film 36, and the gate insulating film 39 are etched to form a contact portion reaching the source or drain 41 and the source or drain 44. 48, wiring 49, and wiring 50 are formed. As the wirings 47 to 50, a stacked structure of a 60-nm-thick titanium film, a 40-nm-thick titanium nitride film, a 300-nm-thick aluminum film, and a 100-nm-thick titanium film is used. However, needless to say, the structure of the wirings 47 to 50 is not limited to this, and copper can be used instead of aluminum. The film in contact with the aluminum film in the wirings 47 to 50 is not limited to titanium nitride, but may be tantalum nitride, tungsten nitride, or the like.

(実施の形態2)
実施の形態1において図1(C)、(G)のように島状に加工された結晶性半導体膜25、結晶性半導体膜28、ゲート絶縁膜26、ゲート絶縁膜29および第1の導電性膜27、第1の導電性膜30を500℃でオゾンを用いて酸化する。こうして、図3(A)、(C)に示すように、露出した結晶性半導体膜25、結晶性半導体膜28側面に酸化膜を形成し、当該酸化膜の実効的な厚さをゲート絶縁膜26、ゲート絶縁膜29の実効的な厚さ以上とすることで、その後に形成するゲート電極と結晶性半導体膜25、結晶性半導体膜28側面との短絡を防止することができる。なお、結晶性半導体膜25、結晶性半導体膜28側面に形成される絶縁膜としては、酸化膜、窒化膜、酸化窒化膜などを適用することが可能である。酸化方法としては、オゾンガスを用いる方法の他に、酸素を含んだプラズマを用いてプラズマ酸化することも可能である。また、酸化方法としてオゾン水による洗浄を行ってもよく、このとき紫外光をガラス基板20表面に照射すると効率よく酸化を行うことができる。窒化方法としては、窒素ガスを含んだプラズマを用いたプラズマ窒化を利用できる。また島状の結晶性半導体膜25、結晶性半導体膜28、ゲート絶縁膜26、ゲート絶縁膜29および第1の導電性膜27、第1の導電性膜30をパターニングする際に用いたレジストマスクを残したままで、酸素または窒素をドーピングすることにより、結晶性半導体膜25、結晶性半導体膜28の側面だけを選択的に絶縁体膜化することも可能である。
(Embodiment 2)
In Embodiment 1, the crystalline semiconductor film 25, the crystalline semiconductor film 28, the gate insulating film 26, the gate insulating film 29, and the first conductive film which are processed into an island shape as shown in FIGS. The film 27 and the first conductive film 30 are oxidized at 500 ° C. using ozone. Thus, as shown in FIGS. 3A and 3C, an oxide film is formed on the exposed side surfaces of the crystalline semiconductor film 25 and the crystalline semiconductor film 28, and the effective thickness of the oxide film is reduced to the gate insulating film. 26, by setting the thickness to be equal to or more than the effective thickness of the gate insulating film 29, a short circuit between the subsequently formed gate electrode and the side surfaces of the crystalline semiconductor film 25 and the crystalline semiconductor film 28 can be prevented. Note that as the insulating film formed on the side surfaces of the crystalline semiconductor film 25 and the crystalline semiconductor film 28, an oxide film, a nitride film, an oxynitride film, or the like can be used. As an oxidation method, plasma oxidation using plasma containing oxygen can be used in addition to a method using ozone gas. In addition, washing with ozone water may be performed as an oxidation method. At this time, when the surface of the glass substrate 20 is irradiated with ultraviolet light, oxidation can be performed efficiently. As a nitriding method, plasma nitriding using a plasma containing a nitrogen gas can be used. A resist mask used for patterning the island-shaped crystalline semiconductor film 25, the crystalline semiconductor film 28, the gate insulating film 26, the gate insulating film 29, the first conductive film 27, and the first conductive film 30. By doping with oxygen or nitrogen while leaving the surface, only the side surfaces of the crystalline semiconductor film 25 and the crystalline semiconductor film 28 can be selectively turned into an insulator film.

(実施の形態3)
実施の形態1において図1(C)、(G)のようにように島状に加工された結晶性半導体膜25、結晶性半導体膜28、ゲート絶縁膜26、ゲート絶縁膜29および第1の導電性膜27、第1の導電性膜30形成後に、結晶性半導体膜25、結晶性半導体膜28、ゲート絶縁膜26、ゲート絶縁膜29を覆うように、ガラス基板20全面に絶縁膜を形成する。絶縁膜としてはCVD法によって50〜100nmの膜厚で形成された酸化珪素膜を用いる。もちろん当該絶縁膜はCVD法による酸化珪素膜に限らず、窒化珪素膜、酸化窒化珪素膜等を用いることも可能である。成膜方法もCVD法に限らずスパッタ法等を用いることもできる。その後、図3(B)、(D)に示すように絶縁膜のパターニングを行い、絶縁層54〜57を形成する。絶縁層54〜57は、島状の結晶性半導体膜25、結晶性半導体膜28の少なくとも後に形成されるゲート電極と重なる領域における側面を覆う形状とし、当該絶縁層54〜57の実効的な厚さをゲート絶縁膜26、ゲート絶縁膜29の実効的な厚さ以上とすることで、結晶性半導体膜25、結晶性半導体膜28とその後に形成されるゲート電極との短絡を防止することができる。
(Embodiment 3)
In Embodiment 1, as shown in FIGS. 1C and 1G, the crystalline semiconductor film 25, the crystalline semiconductor film 28, the gate insulating film 26, the gate insulating film 29, and the first After the formation of the conductive film 27 and the first conductive film 30, an insulating film is formed on the entire surface of the glass substrate 20 so as to cover the crystalline semiconductor film 25, the crystalline semiconductor film 28, the gate insulating film 26, and the gate insulating film 29. I do. As the insulating film, a silicon oxide film formed with a thickness of 50 to 100 nm by a CVD method is used. Needless to say, the insulating film is not limited to a silicon oxide film formed by a CVD method, and a silicon nitride film, a silicon oxynitride film, or the like can be used. The film formation method is not limited to the CVD method, and a sputtering method or the like can be used. Thereafter, as shown in FIGS. 3B and 3D, the insulating film is patterned to form insulating layers 54 to 57. The insulating layers 54 to 57 each have a shape covering a side surface in a region overlapping with a gate electrode formed at least after the island-shaped crystalline semiconductor film 25 and the crystalline semiconductor film 28, and have an effective thickness of the insulating layers 54 to 57. By setting the thickness to be equal to or more than the effective thickness of the gate insulating film 26 and the gate insulating film 29, short circuit between the crystalline semiconductor film 25 and the crystalline semiconductor film 28 and a gate electrode formed thereafter can be prevented. it can.

実施の形態1〜3により作製される代表的な薄膜トランジスタを用いて表示装置を作製した場合の断面構造について説明する。   A cross-sectional structure in the case where a display device is manufactured using a typical thin film transistor manufactured in Embodiments 1 to 3 will be described.

上述の実施の形態に示した作製工程により、駆動回路部及び画素部に配置されるTFTを絶縁表面を有する基板500上に形成する。その後(図4(A))、駆動用TFT513の配線507と電気的に接続されるように、透明導電膜からなる第1の電極501を形成する。透明導電膜としては仕事関数の大きい材質を用いて作製することが望ましく、一例としては、酸化インジウムと酸化スズの化合物(ITO)、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム、窒化チタンなどが挙げられる。本実施例では第1の電極501として、スパッタリング法で、0.1μmの膜厚のITO膜を形成した。   Through the manufacturing process described in the above embodiment, the TFTs provided in the driver circuit portion and the pixel portion are formed over the substrate 500 having an insulating surface. After that (FIG. 4A), a first electrode 501 made of a transparent conductive film is formed so as to be electrically connected to the wiring 507 of the driving TFT 513. It is preferable that the transparent conductive film be formed using a material having a large work function, and examples thereof include a compound of indium oxide and tin oxide (ITO), a compound of indium oxide and zinc oxide, zinc oxide, tin oxide, and indium oxide. , Titanium nitride and the like. In this embodiment, as the first electrode 501, an ITO film having a thickness of 0.1 μm is formed by a sputtering method.

本実施例では、配線507を形成後、該配線507に電気的に接続されるように透明導電膜を形成する方法を示したが、他の方法で形成してもよい。例えば、透明導電膜を形成し、該透明導電膜をパターン加工して第1の電極を形成した後、該第1の電極に電気的に接続されるようにTFTの配線507を形成してもよい。また、TFTの配線507を形成した後、配線507上に絶縁膜を形成し、その後配線507に達するように絶縁膜にコンタクトホールを開口する。そして、当該コンタクトホールによって配線507と電気的に接続されるように透明導電膜を形成してもよい。   In this embodiment, the method of forming the wiring 507 and then forming the transparent conductive film so as to be electrically connected to the wiring 507 is described; however, another method may be used. For example, after forming a transparent conductive film, patterning the transparent conductive film to form a first electrode, and then forming a TFT wiring 507 so as to be electrically connected to the first electrode. Good. After forming the wiring 507 for the TFT, an insulating film is formed over the wiring 507, and then a contact hole is formed in the insulating film so as to reach the wiring 507. Then, a transparent conductive film may be formed so as to be electrically connected to the wiring 507 through the contact hole.

次いで、第1の電極501の端面を覆うように絶縁膜504を形成する。絶縁膜504を形成する材料は特に限定されず、無機又は有機の材料で形成することができる。絶縁膜504を感光性の有機物を用いて形成すると、絶縁膜504に設けた開口部の形状が、該絶縁膜504上に蒸着される発光層の段切れなどを起こしにくいものとなるため好ましい。即ち、絶縁膜504に設けた開口部の形状を、発光層の成膜面の傾きが連続的に変化するようななだらかな曲面形状とできるため、発光層のカバレッジが良くなり、発光層の断切れを防止することができる。これにより、発光素子の断線による陽極と陰極との短絡が低減する。また、発光層が部分的に薄くなることを防止でき、発光層における局部的な電界の集中を防ぐことができる。絶縁膜504を形成する感光性の有機物としては、感光性ポリイミド樹脂、感光性アクリル等を用いることができる。例えば、絶縁膜504の材料としてネガ型の感光性樹脂を用いた場合、第1の電極501の上面に接する絶縁膜504の上端部の形状を、絶縁膜504の上面と絶縁膜504の上端部との接線の下方の曲率中心を有し第1の曲率半径により決まる曲面状となり、絶縁膜504の下端部の形状を、第1の電極501と絶縁膜504の下端部との接線の上方に曲率中心を有し第2の曲率半径により決まる曲面状となるように形成することができる。第1及び第2の曲率半径は、0.2μm〜3μm、また前記開口部の壁面の第1の電極501に対する角度は35°以上とすることが好ましい。   Next, an insulating film 504 is formed so as to cover an end surface of the first electrode 501. The material for forming the insulating film 504 is not particularly limited, and can be formed using an inorganic or organic material. It is preferable that the insulating film 504 be formed using a photosensitive organic substance because the shape of the opening provided in the insulating film 504 is less likely to cause disconnection of the light-emitting layer deposited over the insulating film 504. That is, since the shape of the opening provided in the insulating film 504 can be a gentle curved surface shape in which the inclination of the deposition surface of the light-emitting layer changes continuously, coverage of the light-emitting layer is improved, and breakage of the light-emitting layer is improved. Cutting can be prevented. Thereby, a short circuit between the anode and the cathode due to disconnection of the light emitting element is reduced. Further, it is possible to prevent the light emitting layer from being partially thinned, and it is possible to prevent local concentration of an electric field in the light emitting layer. As a photosensitive organic substance for forming the insulating film 504, a photosensitive polyimide resin, a photosensitive acrylic, or the like can be used. For example, when a negative photosensitive resin is used as the material of the insulating film 504, the shape of the upper end of the insulating film 504 in contact with the upper surface of the first electrode 501 is changed to the upper surface of the insulating film 504 and the upper end of the insulating film 504. Has a center of curvature below the tangent to the first electrode 501 and has a curved surface determined by the first radius of curvature, and the shape of the lower end of the insulating film 504 is set above the tangent of the first electrode 501 and the lower end of the insulating film 504. It can be formed to have a curved surface shape having a center of curvature and determined by the second radius of curvature. The first and second radii of curvature are preferably 0.2 μm to 3 μm, and the angle of the wall surface of the opening with respect to the first electrode 501 is preferably 35 ° or more.

次いで、PVA(ポリビニルアルコール)系の多孔質体を用いて拭い、ゴミ等の除去を行う。本実施例では、PVAの多孔質体を用いた拭浄により、ITOでなる第1の電極501や絶縁膜504をエッチングしたときに発生する微粉(ゴミ)の除去を行った。   Next, wiping is performed using a PVA (polyvinyl alcohol) -based porous body to remove dust and the like. In this embodiment, fine powder (dust) generated when the first electrode 501 and the insulating film 504 made of ITO are etched by wiping using a porous body of PVA.

次いで、第1の電極501と接するように発光層502を形成する。発光層502は、蒸着法や塗布法(スピンコート法、インクジェット法など)により形成される。本実施例では、蒸着源を移動させながら蒸着を行う方法を用いた。この方法では、蒸着源に入れられた発光層502の材料である有機化合物は抵抗加熱により予め気化されており、気化された有機化合物が蒸着源からガラス基板20の方向に飛散するのを防止するシャッターが設けられている。蒸着時において、シャッターを開くことによって気化された有機化合物は上方に飛散し、メタルマスクに設けられた開口部を通ってガラス基板20上に蒸着され、発光層502が形成された。   Next, a light-emitting layer 502 is formed so as to be in contact with the first electrode 501. The light-emitting layer 502 is formed by an evaporation method or a coating method (a spin coating method, an inkjet method, or the like). In this embodiment, a method of performing evaporation while moving the evaporation source was used. In this method, the organic compound that is the material of the light emitting layer 502 placed in the evaporation source is vaporized in advance by resistance heating, and prevents the vaporized organic compound from scattering from the vapor deposition source toward the glass substrate 20. A shutter is provided. At the time of vapor deposition, the organic compound vaporized by opening the shutter scattered upward, was vapor-deposited on the glass substrate 20 through an opening provided in the metal mask, and the light-emitting layer 502 was formed.

なお、発光層502の蒸着前の処理として、全体にPEDOTを塗布し、ベークを行ってもよい。このとき、PEDOTは第1の電極501であるITOとの濡れ性が良くないため、一旦PEDOTを塗布後、水洗し、再度PEDOTを塗布することが好ましい。こうしてPEDOTを塗布した後、常圧で加熱を行って水分を飛ばしてから、減圧雰囲気で加熱を行う。   Note that as a process before the deposition of the light-emitting layer 502, PEDOT may be applied to the entire surface and baking may be performed. At this time, since PEDOT has poor wettability with ITO as the first electrode 501, it is preferable to apply PEDOT once, rinse with water, and apply PEDOT again. After applying PEDOT in this manner, heating is performed at normal pressure to remove moisture, and then heating is performed in a reduced-pressure atmosphere.

発光素子を構成する第1及び第2の電極間に設けられる一つ又は複数の層を総称して発光層(発光材料を含む層)502とよぶが、発光層502は、低分子系有機化合物材料、高分子系有機化合物材料、或いは、両者を適宣組み合わせて形成することが可能である。また、電子輸送性材料と正孔輸送性材料を適宜混合させた混合層、又はそれぞれの接合界面に混合領域を形成した混合接合を形成しても良い。また、有機系の材料のほかに無機系の発光材料を使用しても良い。さらに、発光層502の積層構造も特に限定されず、低分子材料からなる層を積層した構造、高分子材料からなる層と低分子材料からなる層とを積層した構造でもよい。   One or more layers provided between the first and second electrodes included in the light-emitting element are collectively referred to as a light-emitting layer (a layer containing a light-emitting material) 502. The light-emitting layer 502 is a low-molecular organic compound. It can be formed of a material, a polymer organic compound material, or a combination of both. Further, a mixed layer in which an electron transporting material and a hole transporting material are appropriately mixed, or a mixed junction in which a mixed region is formed at each bonding interface may be formed. Further, an inorganic light emitting material may be used in addition to the organic material. Further, the layered structure of the light-emitting layer 502 is not particularly limited, and may have a structure in which layers made of a low molecular material are stacked or a structure in which a layer made of a high molecular material and a layer made of a low molecular material are stacked.

続いて発光層502上に、第2の電極503を形成する。第2の電極503は、仕事関数の小さい金属(Li、Mg、Cs)を含む薄膜、Li、Mg等を含む薄膜上に積層した透明導電膜との積層膜で形成する。膜厚は陰極として作用するように適宜設定すればよいが、0.01〜1μm程度の厚さに公知の方法(電子ビーム蒸着法など)で形成する。但し、電子ビーム蒸着法を用いる場合、加速電圧が高すぎると放射線を発生し、TFTにダメージを与えてしまう。しかし、加速電圧が低すぎても成膜速度が下がり、生産性が低下する。そのため、第2の電極503を陰極として作用しうる膜厚より過剰には成膜しないようにする。第2の電極503が薄いと、成膜速度が遅くても生産性に大きな影響は現れない。しかしながら、陰極の膜厚が薄いことで高抵抗化してしまう問題も発生する。この問題は、陰極上に低抵抗金属であるAlなどを抵抗加熱蒸着やスパッタリング法などで形成し、積層構造とすることで解決する。本実施例では、第2の電極503として電子ビーム蒸着法でAl-Liを0.1μmの厚さで形成した。   Subsequently, a second electrode 503 is formed over the light-emitting layer 502. The second electrode 503 is formed using a thin film containing a metal (Li, Mg, Cs) having a low work function, or a transparent conductive film stacked over a thin film containing Li, Mg, or the like. The film thickness may be appropriately set so as to function as a cathode, and is formed to a thickness of about 0.01 to 1 μm by a known method (such as an electron beam evaporation method). However, when the electron beam evaporation method is used, if the acceleration voltage is too high, radiation is generated, and the TFT is damaged. However, even if the acceleration voltage is too low, the film forming speed is reduced, and the productivity is reduced. Therefore, the second electrode 503 is not formed to have a thickness larger than that which can function as a cathode. When the second electrode 503 is thin, the productivity is not significantly affected even if the deposition rate is low. However, there is also a problem that the resistance is increased due to the thin film thickness of the cathode. This problem can be solved by forming a low resistance metal such as Al on the cathode by resistance heating evaporation or sputtering to form a laminated structure. In this embodiment, as the second electrode 503, Al-Li is formed to a thickness of 0.1 μm by an electron beam evaporation method.

次に、絶縁膜504及び第2の電極503上に、保護膜505を成膜する。保護膜505は、水分や酸素などの発光素子506の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、DLC膜、窒化炭素膜、RFスパッタリング法で形成された窒化珪素膜等を用いるのが望ましい。またその膜厚は、10〜200nm程度とするのが望ましい。本実施例では、スパッタリング法を用いて、窒化珪素膜を100nmの厚さで形成した。   Next, a protective film 505 is formed over the insulating film 504 and the second electrode 503. As the protective film 505, a film which does not easily transmit a substance such as moisture or oxygen which causes deterioration of the light-emitting element 506, as compared with another insulating film, is used. Typically, it is preferable to use a DLC film, a carbon nitride film, a silicon nitride film formed by an RF sputtering method, or the like. It is desirable that the film thickness be about 10 to 200 nm. In this embodiment, a silicon nitride film is formed with a thickness of 100 nm by a sputtering method.

これまでの工程において形成された、第1の電極501、発光層502及び第2の電極503の積層体が発光素子506に相当する。第1の電極501は陽極、第2の電極503は陰極に相当する。本発明では、発光素子506の励起状態には一重項励起と三重項励起があるが、発光はどちらの励起状態を経てもよい。   The stacked body of the first electrode 501, the light-emitting layer 502, and the second electrode 503 formed in the steps up to here corresponds to the light-emitting element 506. The first electrode 501 corresponds to an anode, and the second electrode 503 corresponds to a cathode. In the present invention, the excited state of the light-emitting element 506 includes singlet excitation and triplet excitation; however, light emission may pass through either of the excited states.

図4(B)には発光素子を用いた表示装置における一画素の上面図を示す。図4(B)には、画素電極501まで形成した状態を示す。図4(B)の上面図において、A-B-Cに対応した断面図が図5(A)に相当する。また図4(C)は、図4(B)に対応した一画素の回路図を示す。図4(B)、(C)において、508はソース線、509はゲート線、510は電源線、511は容量素子、501は第1の電極(画素電極)、512はスイッチング用TFT、513は駆動用TFTに相当する。   FIG. 4B is a top view of one pixel in a display device using a light-emitting element. FIG. 4B shows a state where the pixel electrode 501 is formed. In the top view of FIG. 4B, a cross-sectional view corresponding to ABC is equivalent to FIG. FIG. 4C is a circuit diagram of one pixel corresponding to FIG. 4B. 4B and 4C, 508 is a source line, 509 is a gate line, 510 is a power line, 511 is a capacitor, 501 is a first electrode (pixel electrode), 512 is a switching TFT, and 513 is a switching TFT. It corresponds to a driving TFT.

本実施例では基板500側から発光素子506から発せられる光を取り出す、所謂下面出射を行う場合を示した。しかし、基板500とは反対の方向から光を取り出す、所謂上面出射を行うようにしてもよい。その場合、第1の電極501を陰極、第2の電極503を陽極に相当するように形成し、さらに第2の電極503は透明材料で形成するとよい。また、駆動用TFT513はNチャネル型TFTで形成することが好ましい。なお、駆動用TFT513の導電型は適宜変更しても構わないが、容量素子511は該駆動用TFT513のゲート・ソース間電圧を保持するように配置する。なお本実施例では、本発明の薄膜トランジスタと発光素子を用いた発光装置の場合を示したが、本発明を液晶表示装置などの他の表示装置に適用することもできる。   In this embodiment, the case where light emitted from the light-emitting element 506 is extracted from the substrate 500 side, that is, so-called bottom emission is described. However, light may be extracted from a direction opposite to the substrate 500, that is, so-called top emission may be performed. In that case, the first electrode 501 may be formed to correspond to a cathode, the second electrode 503 may be formed to correspond to an anode, and the second electrode 503 may be formed of a transparent material. Further, the driving TFT 513 is preferably formed by an N-channel TFT. Although the conductivity type of the driving TFT 513 may be changed as appropriate, the capacitor 511 is arranged so as to hold a gate-source voltage of the driving TFT 513. In this embodiment, the case of the light emitting device using the thin film transistor and the light emitting element of the present invention is described; however, the present invention can be applied to other display devices such as a liquid crystal display device.

本実施例は、上記の実施の形態と自由に組み合わせることができる。   This embodiment can be freely combined with the above embodiments.

本発明の実施例について、図5を用いて説明する。図5(A)は、TFTが形成された基板をシーリング材によって封止することによって形成された表示パネルの上面図であり、図5(B)は図5(A)のB-B'における断面図、図5(C)、(D)は図5(A)のA-A'における断面図である。なお図5(C)はTFTが形成された基板の方向に光を発する下面出射を行う表示パネル、図5(D)はTFTが形成された基板とは反対の方向に光を発する上面出射を行う表示パネルの断面図である。   An embodiment of the present invention will be described with reference to FIG. FIG. 5A is a top view of a display panel formed by sealing a substrate on which a TFT is formed with a sealing material, and FIG. 5B is a cross-sectional view taken along line BB ′ in FIG. FIGS. 5C and 5D are cross-sectional views taken along line AA ′ of FIG. 5A. Note that FIG. 5C shows a display panel which emits light in the direction of the substrate on which the TFT is formed and emits light in the bottom direction, and FIG. 5D shows an upper surface which emits light in the direction opposite to the substrate on which the TFT is formed. It is sectional drawing of the display panel which performs.

図5(A)〜(D)において、基板601上には、画素部(表示部)602、該画素部602を囲むように設けられた信号線駆動回路603、走査線駆動回路604a、走査線駆動回路604bが配置され、これらを囲むようにしてシール材606が設けられている。画素部602の構造については、上述の実施例1で示した構成等を用いることが可能である。シール材606としては、ガラス材、金属材、セラミックス材、プラスチック材が用いられる。このシール材606は、信号線駆動回路603、走査線駆動回路604a、走査線駆動回路604bの一部に重畳させて設けても良い。   5A to 5D, over a substrate 601, a pixel portion (display portion) 602, a signal line driver circuit 603 provided to surround the pixel portion 602, a scan line driver circuit 604a, a scan line A driving circuit 604b is provided, and a sealing material 606 is provided so as to surround these. As the structure of the pixel portion 602, the configuration and the like described in Embodiment 1 can be used. As the sealant 606, a glass material, a metal material, a ceramic material, or a plastic material is used. The sealant 606 may be provided so as to overlap with part of the signal line driver circuit 603, the scan line driver circuit 604a, and part of the scan line driver circuit 604b.

図5(C)に示した表示パネルでは、シール材606を接着層として用いてシーリング材607が設けられ、基板601、シール材606及びシーリング材607によって密閉空間608が形成される。シーリング材607には予め凹部の中に吸湿剤609が設けられ、上記密閉空間608の内部において、水分や酸素等を吸着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状のカバー材610で覆われている。カバー材610は空気や水分は通すが、吸湿剤609は通さない。なお、密閉空間608は、窒素もしくはアルゴン等の希ガスで充填しておけばよく、不活性であれば樹脂もしくは液体で充填することも可能である。   In the display panel illustrated in FIG. 5C, a sealing material 607 is provided using a sealing material 606 as an adhesive layer, and a closed space 608 is formed by the substrate 601, the sealing material 606, and the sealing material 607. The sealing material 607 is provided with a hygroscopic agent 609 in the concave portion in advance, and plays a role of adsorbing moisture, oxygen, and the like inside the closed space 608 to maintain a clean atmosphere and suppress deterioration of the light emitting element. This concave portion is covered with a fine mesh-shaped cover material 610. The cover member 610 allows air and moisture to pass, but does not allow the moisture absorbent 609 to pass. Note that the sealed space 608 may be filled with a rare gas such as nitrogen or argon, and may be filled with a resin or liquid if it is inert.

また図5(D)の表示パネルでは、シール材606を接着層として用いて透明な対向基板621が設けられ、基板601、対向基板621及びシール材606によって密閉空間622が形成される。対向基板621には、カラーフィルタ620と該カラーフィルタを保護する保護膜623が設けられる。画素部602に配置された発光素子から発せられる光は、該カラーフィルタ620を介して外部に放出され、表示パネルでは多色表示を行う。密閉空間622は、不活性な樹脂もしくは液体などで充填される。なお、多色表示を行う際には、発光層がRGBの各々の色を発するように設定するか、白色発光をする発光層を設けた画素を配置しカラーフィルタや色変換層を用いるように設定してもよい。   In the display panel in FIG. 5D, a transparent counter substrate 621 is provided using the sealant 606 as an adhesive layer, and a closed space 622 is formed by the substrate 601, the opposing substrate 621, and the sealant 606. The opposite substrate 621 is provided with a color filter 620 and a protective film 623 for protecting the color filter. Light emitted from a light-emitting element provided in the pixel portion 602 is emitted outside through the color filter 620, and a multi-color display is performed on a display panel. The closed space 622 is filled with an inert resin or a liquid. When performing multi-color display, the light emitting layer may be set to emit each color of RGB, or a pixel provided with a light emitting layer that emits white light may be arranged and a color filter or a color conversion layer may be used. May be set.

基板601上には、信号線駆動回路603及び走査線駆動回路604a、走査線駆動回路604bに信号を伝達するための入力端子部611が設けられ、該入力端子部611へはFPC612を介してビデオ信号等のデータ信号が伝達される。入力端子部611の断面は、図5(B)に示す通りであり、走査線もしくは信号線と同時に形成された配線からなる入力配線613とFPC612側に設けられた配線615とを、導電体616を分散させた樹脂617を用いて電気的に接続してある。なお、導電体616としては、球状の高分子化合物に金もしくは銀のメッキ処理を施したものを用いれば良い。   An input terminal portion 611 for transmitting a signal to the signal line driver circuit 603, the scan line driver circuit 604 a, and the scan line driver circuit 604 b is provided over the substrate 601, and the input terminal portion 611 is connected to the video terminal via the FPC 612. A data signal such as a signal is transmitted. A cross section of the input terminal portion 611 is as illustrated in FIG. 5B, and an input wiring 613 formed of a wiring formed at the same time as a scan line or a signal line and a wiring 615 provided on the FPC 612 side are connected to a conductor 616. Are electrically connected using a resin 617 in which is dispersed. Note that as the conductor 616, a material in which a spherical polymer compound is plated with gold or silver may be used.

本実施例では、発光素子を用いた発光パネルに本発明を適用した例を示したが、液晶表示素子を用いた液晶パネルに本発明を適用してもよい。   In this embodiment, an example in which the present invention is applied to a light-emitting panel using a light-emitting element is described. However, the present invention may be applied to a liquid-crystal panel using a liquid crystal display element.

本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。   This embodiment can be freely combined with the above-described embodiment modes and embodiments.

本発明が適用される電子機器として、ビデオカメラ、ディジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置(カーオーディオ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話等)、記録媒体を備えた画像再生装置などが挙げられる。それらの電子機器の具体例を図6に示す。   Examples of the electronic device to which the present invention is applied include a video camera, a digital camera, a goggle type display, a navigation system, a sound reproducing device (such as a car audio), a notebook personal computer, a game device, and a portable information terminal (a mobile computer, a mobile phone, etc.). ), An image reproducing apparatus provided with a recording medium, and the like. FIG. 6 shows specific examples of these electronic devices.

図6(A)は発光装置であり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。本発明は表示部2003に適用することができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。   FIG. 6A illustrates a light-emitting device, which includes a housing 2001, a support base 2002, a display portion 2003, a speaker portion 2004, a video input terminal 2005, and the like. The present invention can be applied to the display portion 2003. Since the light-emitting device is a self-luminous type, it does not require a backlight and can be a display portion thinner than a liquid crystal display. Note that the light-emitting device includes all display devices for displaying information, such as for personal computers, for receiving TV broadcasts, and for displaying advertisements.

図6(B)はディジタルスチルカメラであり、本体2101、表示部2102、受像部2103、操作キー2104、外部接続ポート2105、シャッター2106等を含む。本発明は、表示部2102に適用することができる。   FIG. 6B illustrates a digital still camera, which includes a main body 2101, a display portion 2102, an image receiving portion 2103, operation keys 2104, an external connection port 2105, a shutter 2106, and the like. The present invention can be applied to the display portion 2102.

図6(C)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。本発明は、表示部2203に適用することができる。   FIG. 6C illustrates a laptop personal computer, which includes a main body 2201, a housing 2202, a display portion 2203, a keyboard 2204, an external connection port 2205, a pointing mouse 2206, and the like. The present invention can be applied to the display portion 2203.

図6(D)はモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。本発明は、表示部2302に適用することができる。   FIG. 6D illustrates a mobile computer, which includes a main body 2301, a display portion 2302, a switch 2303, operation keys 2304, an infrared port 2305, and the like. The present invention can be applied to the display portion 2302.

図6(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体読込部2405、操作キー2406、スピーカー部2407等を含む。表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を表示するが、本発明は表示部A2403、表示部B2404に適用することができる。   FIG. 6E illustrates a portable image reproducing device (specifically, a DVD reproducing device) including a recording medium, which includes a main body 2401, a housing 2402, a display portion A 2403, a display portion B 2404, a recording medium reading portion 2405, An operation key 2406, a speaker unit 2407, and the like are included. The display portion A2403 mainly displays image information, and the display portion B2404 mainly displays character information. The present invention can be applied to the display portion A2403 and the display portion B2404.

図6(F)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体2501、表示部2502、アーム部2503を含む。本発明は、表示部2502に適用することができる。   FIG. 6F illustrates a goggle-type display (head-mounted display), which includes a main body 2501, a display portion 2502, and an arm portion 2503. The present invention can be applied to the display portion 2502.

図6(G)はビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609等、接眼部2610を含む。本発明は、表示部2602に適用することができる。   FIG. 6G illustrates a video camera, which includes a main body 2601, a display portion 2602, a housing 2603, an external connection port 2604, a remote control receiving portion 2605, an image receiving portion 2606, a battery 2607, a voice input portion 2608, operation keys 2609, and the like. An eye 2610 is included. The present invention can be applied to the display portion 2602.

図6(H)は携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。本発明は、表示部2703に適用することができる。なお、表示部2703は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。   FIG. 6H illustrates a mobile phone, which includes a main body 2701, a housing 2702, a display portion 2703, a sound input portion 2704, a sound output portion 2705, operation keys 2706, an external connection port 2707, an antenna 2708, and the like. The present invention can be applied to the display portion 2703. Note that the display portion 2703 displays white characters on a black background, so that current consumption of the mobile phone can be suppressed.

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また本実施例の電子機器には、上記の実施の形態、実施例と自由に組み合わせることができる。   As described above, the applicable range of the present invention is extremely wide, and the present invention can be used for electronic devices in all fields. The electronic device of this embodiment can be freely combined with any of the above-described embodiments and examples.

本発明の薄膜トランジスタの作製工程を説明する図。FIG. 4 illustrates a manufacturing process of a thin film transistor of the present invention. 本発明の薄膜トランジスタの作製工程を説明する図。FIG. 4 illustrates a manufacturing process of a thin film transistor of the present invention. 本発明の薄膜トランジスタの作製工程を説明する図。FIG. 4 illustrates a manufacturing process of a thin film transistor of the present invention. 本発明による表示パネルの画素構成を説明する図。FIG. 4 illustrates a pixel configuration of a display panel according to the present invention. 本発明による表示パネルの構成を説明する図。FIG. 4 illustrates a configuration of a display panel according to the present invention. 本発明による電子機器の構成を説明する図。FIG. 2 illustrates a configuration of an electronic device according to the present invention. 半導体膜をゲート絶縁膜を形成する前に素子分離する従来の薄膜トランジスタの作製工程を説明する図。6A to 6C illustrate a manufacturing process of a conventional thin film transistor in which a semiconductor film is separated before a gate insulating film is formed.

符号の説明Explanation of reference numerals

10 絶縁性基板
11 下地膜
12 半導体膜
13 トランジスタ作製領域
14 トランジスタ作製領域
15 ゲート絶縁膜
16 導電性膜
17 ゲート絶縁膜
18 ゲート電極
20 ガラス基板
21 第1無機絶縁体層
22 結晶性半導体膜
23 ゲート絶縁膜
24 第1の導電性膜
25 結晶性半導体膜
26 ゲート絶縁膜
27 第1の導電性膜
28 結晶性半導体膜
29 ゲート絶縁膜
30 第1の導電性膜
31 絶縁膜
32 サイドウォール
33 サイドウォール
34 第2の導電性膜
35a サイドウォール
35b サイドウォール
36 ゲート絶縁膜
37 第1の導電層
38 第2の導電層
39 ゲート絶縁膜
40 第1の導電層
41 ソースまたはドレイン
42 ゲート電極
43 チャネル領域
44 ソースまたはドレイン
45 ゲート電極
46 チャネル領域
47 配線
48 配線
49 配線
50 配線
51 絶縁膜
52 層間絶縁膜
53 バリア膜
54 絶縁層
55 絶縁層
56 絶縁層
57 絶縁層
500 基板
501 第1の電極
502 発光層
503 第2の電極
504 絶縁膜
505 保護膜
506 発光素子
507 配線
508 ソース線
509 ゲート線
510 電源線
511 容量素子
512 スイッチング用TFT
513 駆動用TFT
601 基板
602 画素部
603 信号線駆動回路
604a 走査線駆動回路
604b 走査線駆動回路
606 シール材
607 シーリング材
608 密閉空間
609 吸湿剤
610 カバー材
611 入力端子部
612 FPC
613 入力配線
615 配線
616 導電体
617 樹脂
620 カラーフィルタ
621 対向基板
622 密閉空間
623 保護膜
2001 筐体
2002 支持台
2003 表示部
2004 スピーカー部
2005 ビデオ入力端子
2101 本体
2102 表示部
2103 受像部
2104 操作キー
2105 外部接続ポート
2106 シャッター
2201 本体
2202 筐体
2203 表示部
2204 キーボード
2205 外部接続ポート
2206 ポインティングマウス
2301 本体
2302 表示部
2303 スイッチ
2304 操作キー
2305 赤外線ポート
2401 本体
2402 筐体
2403 表示部A
2404 表示部B
2405 記録媒体読込部
2406 操作キー
2407 スピーカー部
2501 本体
2502 表示部
2503 アーム部
2601 本体
2602 表示部
2603 筐体
2604 外部接続ポート
2605 リモコン受信部
2606 受像部
2607 バッテリー
2608 音声入力部
2609 操作キー
2701 本体
2702 筐体
2703 表示部
2704 音声入力部
2705 音声出力部
2706 操作キー
2707 外部接続ポート
2708 アンテナ
REFERENCE SIGNS LIST 10 insulating substrate 11 base film 12 semiconductor film 13 transistor fabrication region 14 transistor fabrication region 15 gate insulating film 16 conductive film 17 gate insulating film 18 gate electrode 20 glass substrate 21 first inorganic insulator layer 22 crystalline semiconductor film 23 gate Insulating film 24 first conductive film 25 crystalline semiconductor film 26 gate insulating film 27 first conductive film 28 crystalline semiconductor film 29 gate insulating film 30 first conductive film 31 insulating film 32 sidewall 33 sidewall 34 second conductive film 35a sidewall 35b sidewall 36 gate insulating film 37 first conductive layer 38 second conductive layer 39 gate insulating film 40 first conductive layer 41 source or drain 42 gate electrode 43 channel region 44 Source or drain 45 Gate electrode 46 Channel region 47 Wiring 48 Wiring 9 wiring 50 wiring 51 insulating film 52 interlayer insulating film 53 barrier film 54 insulating layer 55 insulating layer 56 insulating layer 57 insulating layer 500 substrate 501 first electrode 502 light emitting layer 503 second electrode 504 insulating film 505 protective film 506 light emitting element 507 Wiring 508 Source line 509 Gate line 510 Power supply line 511 Capacitance element 512 Switching TFT
513 Driving TFT
601 Substrate 602 Pixel unit 603 Signal line driving circuit 604a Scanning line driving circuit 604b Scanning line driving circuit 606 Sealing material 607 Sealing material 608 Sealed space 609 Hygroscopic agent 610 Cover material 611 Input terminal part 612 FPC
613 Input wiring 615 Wiring 616 Conductor 617 Resin 620 Color filter 621 Counter substrate 622 Sealed space 623 Protective film 2001 Housing 2002 Support base 2003 Display unit 2004 Speaker unit 2005 Video input terminal 2101 Main unit 2102 Display unit 2103 Image receiving unit 2104 Operation key 2105 External connection port 2106 Shutter 2201 Main body 2202 Housing 2203 Display 2204 Keyboard 2205 External connection port 2206 Pointing mouse 2301 Main body 2302 Display 2303 Switch 2304 Operation key 2305 Infrared port 2401 Main body 2402 Housing 2403 Display A
2404 Display B
2405 Recording medium reading unit 2406 Operation keys 2407 Speaker unit 2501 Main unit 2502 Display unit 2503 Arm unit 2601 Main unit 2602 Display unit 2603 Housing 2604 External connection port 2605 Remote control receiving unit 2606 Image receiving unit 2607 Battery 2608 Audio input unit 2609 Operation key 2701 Main unit 2702 Housing 2703 Display unit 2704 Audio input unit 2705 Audio output unit 2706 Operation keys 2707 External connection port 2708 Antenna

Claims (17)

絶縁基板上に、同一のフォトマスクを用いてパターニングされた島状の半導体膜及び島状のゲート絶縁膜と、前記島状の半導体膜の側面に形成された絶縁材料でなるサイドウォールと、前記島状のゲート絶縁膜上に形成されたゲート電極とを有し、前記ゲート電極は、前記サイドウォールを介して前記島状の半導体膜の側面と重なっていることを特徴とする薄膜トランジスタ。 On an insulating substrate, an island-shaped semiconductor film and an island-shaped gate insulating film patterned using the same photomask, a sidewall made of an insulating material formed on a side surface of the island-shaped semiconductor film, A gate electrode formed on an island-shaped gate insulating film, wherein the gate electrode overlaps a side surface of the island-shaped semiconductor film via the sidewall. 絶縁基板上に、同一のフォトマスクを用いてパターニングされた島状の半導体膜及び島状のゲート絶縁膜と、前記島状の半導体膜及び前記島状のゲート絶縁膜の側面に形成された絶縁材料でなるサイドウォールと、前記島状のゲート絶縁膜上に形成されたゲート電極とを有し、前記ゲート電極は、前記サイドウォールを介して前記島状の半導体膜の側面と重なっていることを特徴とする薄膜トランジスタ。 An island-shaped semiconductor film and an island-shaped gate insulating film patterned using the same photomask on an insulating substrate, and an insulating film formed on side surfaces of the island-shaped semiconductor film and the island-shaped gate insulating film. A sidewall made of a material, and a gate electrode formed on the island-shaped gate insulating film, wherein the gate electrode overlaps a side surface of the island-shaped semiconductor film via the sidewall. A thin film transistor characterized by the above-mentioned. 絶縁表面上に、同一のフォトマスクを用いてパターニングされた島状の半導体膜及び島状のゲート絶縁膜と、前記島状のゲート絶縁膜上に形成されたゲート電極とを有し、前記島状の半導体膜の側面は絶縁化され、前記ゲート電極は、前記絶縁化された島状の半導体膜の側面と重なっていることを特徴とする薄膜トランジスタ。 An island-shaped semiconductor film and an island-shaped gate insulating film patterned using the same photomask on an insulating surface, and a gate electrode formed on the island-shaped gate insulating film; A thin film transistor, wherein a side surface of the semiconductor film is insulated, and the gate electrode overlaps a side surface of the insulated island-shaped semiconductor film. 絶縁基板上に、同一のフォトマスクを用いてパターニングされた島状の半導体膜及び島状のゲート絶縁膜と、前記島状の半導体膜及び前記島状のゲート絶縁膜の側面と前記島状のゲート絶縁膜の上面の周辺部のみとを覆うようにパターニングされた絶縁膜と、前記島状のゲート絶縁膜上に形成されたゲート電極とを有し、前記ゲート電極は、前記島状の半導体膜及び前記島状のゲート絶縁膜の側面と前記島状のゲート絶縁膜の上面の周辺部のみとを覆うようにパターニングされた絶縁膜を介して、前記島状の半導体膜の側面と重なっていることを特徴とする薄膜トランジスタ。 On an insulating substrate, an island-shaped semiconductor film and an island-shaped gate insulating film patterned using the same photomask, side surfaces of the island-shaped semiconductor film and the island-shaped gate insulating film, and the island-shaped An insulating film patterned so as to cover only a peripheral portion of an upper surface of the gate insulating film; and a gate electrode formed on the island-shaped gate insulating film, wherein the gate electrode is formed of the island-shaped semiconductor. A film and a side surface of the island-shaped gate insulating film and an insulating film patterned so as to cover only a peripheral portion of an upper surface of the island-shaped gate insulating film, and overlap with the side surface of the island-shaped semiconductor film. A thin film transistor. 請求項1または請求項2において、
前記島状の半導体膜の側面を覆う部分における前記サイドウォールの当該側面に垂直な方向の実効的な厚さを、前記島状のゲート絶縁膜の実効的な厚さ以上とすることを特徴とする薄膜トランジスタ。
In claim 1 or claim 2,
An effective thickness of a portion covering the side surface of the island-shaped semiconductor film in a direction perpendicular to the side surface of the sidewall is equal to or more than an effective thickness of the island-shaped gate insulating film. Thin film transistor.
請求項3において、
前記島状の半導体膜の側面の絶縁化した部分の当該側面に垂直な方向の実効的な厚さを、前記島状のゲート絶縁膜の実効的な厚さ以上とすることを特徴とする薄膜トランジスタ。
In claim 3,
A thin film transistor, wherein the effective thickness of the insulated portion on the side surface of the island-shaped semiconductor film in the direction perpendicular to the side surface is equal to or more than the effective thickness of the island-shaped gate insulating film. .
請求項4において、
前記島状の半導体膜及び前記島状のゲート絶縁膜の側面と前記島状のゲート絶縁膜の上面の周辺部のみとを覆うようにパターニングされた絶縁膜の実効的な厚さを、前記島状のゲート絶縁膜の実効的な厚さ以上とすることを特徴とする薄膜トランジスタ。
In claim 4,
The effective thickness of the insulating film patterned so as to cover only the side surfaces of the island-shaped semiconductor film and the island-shaped gate insulating film and the peripheral portion of the upper surface of the island-shaped gate insulating film, A thin film transistor having a thickness greater than the effective thickness of the gate insulating film.
絶縁基板上に半導体膜を形成し、
前記半導体膜上に第1の絶縁膜を形成し、
前記半導体膜と前記第1の絶縁膜とを加熱処理し、
当該加熱処理の後、同一のフォトマスクを用いて前記半導体膜と前記第1の絶縁膜とを島状にパターニングして、島状の半導体膜と島状のゲート絶縁膜とを形成し、
前記島状のゲート絶縁膜上に第2の絶縁膜を形成し、
前記第2の絶縁膜を異方性エッチングして、前記島状の半導体膜の側面及び前記島状のゲート絶縁膜の側面を覆うサイドウォールを自己整合的に形成し、
前記サイドウォールを形成した後、前記島状のゲート絶縁膜上に導電性膜を形成し、
前記導電性膜をパターニングしてゲート電極を形成することを特徴とする薄膜トランジスタの作製方法。
Forming a semiconductor film on an insulating substrate,
Forming a first insulating film on the semiconductor film;
Heat-treating the semiconductor film and the first insulating film;
After the heat treatment, the semiconductor film and the first insulating film are patterned into an island shape using the same photomask to form an island-shaped semiconductor film and an island-shaped gate insulating film,
Forming a second insulating film on the island-shaped gate insulating film;
Anisotropically etching the second insulating film to form self-aligned sidewalls covering side surfaces of the island-shaped semiconductor film and side surfaces of the island-shaped gate insulating film;
After forming the sidewall, a conductive film is formed on the island-shaped gate insulating film,
A method for manufacturing a thin film transistor, comprising forming a gate electrode by patterning the conductive film.
絶縁基板上に半導体膜を形成し、
前記半導体膜上に絶縁膜を形成し、
前記半導体膜と前記絶縁膜とを加熱処理し、
当該加熱処理の後、同一のレジストマスクを用いて前記半導体膜と前記絶縁膜とを島状にパターニングして、島状の半導体膜と島状のゲート絶縁膜とを形成し、
前記レジストマスクを除去せずに、前記島状の半導体膜の側面に酸素または窒素を添加し前記半導体膜の側面を絶縁化させ、
その後、前記島状のゲート絶縁膜上に導電性膜を形成し、
前記導電性膜をパターニングしてゲート電極を形成することを特徴とする薄膜トランジスタの作製方法。
Forming a semiconductor film on an insulating substrate,
Forming an insulating film on the semiconductor film,
Heat-treating the semiconductor film and the insulating film,
After the heat treatment, the semiconductor film and the insulating film are patterned into an island shape using the same resist mask to form an island-shaped semiconductor film and an island-shaped gate insulating film,
Without removing the resist mask, oxygen or nitrogen is added to the side surface of the island-shaped semiconductor film to insulate the side surface of the semiconductor film,
Thereafter, a conductive film is formed on the island-shaped gate insulating film,
A method for manufacturing a thin film transistor, comprising forming a gate electrode by patterning the conductive film.
絶縁基板上に半導体膜を形成し、
前記半導体膜上に第1の絶縁膜を形成し、
前記半導体膜と前記第1の絶縁膜とを加熱処理し、
当該加熱処理の後、同一のフォトマスクを用いて前記半導体膜と前記第1の絶縁膜とを島状にパターニングして、島状の半導体膜と島状のゲート絶縁膜とを形成し、
前記島状のゲート絶縁膜上に第2の絶縁膜を形成し、
前記島状の半導体膜及び前記島状のゲート絶縁膜の端部と前記島状のゲート絶縁膜の上面の周辺部のみとを覆うように、前記第2の絶縁膜をパターニングし、
その後、前記島状のゲート絶縁膜上に導電性膜を形成し、
前記導電性膜をパターニングしてゲート電極を形成することを特徴とする薄膜トランジスタの作製方法。
Forming a semiconductor film on an insulating substrate,
Forming a first insulating film on the semiconductor film;
Heat-treating the semiconductor film and the first insulating film;
After the heat treatment, the semiconductor film and the first insulating film are patterned into an island shape using the same photomask to form an island-shaped semiconductor film and an island-shaped gate insulating film,
Forming a second insulating film on the island-shaped gate insulating film;
Patterning the second insulating film so as to cover only the end portions of the island-shaped semiconductor film and the island-shaped gate insulating film and the peripheral portion of the upper surface of the island-shaped gate insulating film;
Thereafter, a conductive film is formed on the island-shaped gate insulating film,
A method for manufacturing a thin film transistor, comprising forming a gate electrode by patterning the conductive film.
絶縁基板上に半導体膜を形成し、
前記半導体膜上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に第1の導電性膜を形成し、
前記半導体膜と前記第1の絶縁膜と前記第1の導電性膜とを加熱処理し、
当該加熱処理の後、同一のフォトマスクを用いて前記半導体膜と前記第1の絶縁膜と前記第1の導電性膜とを島状にパターニングして、島状の半導体膜と島状のゲート絶縁膜と島状の第1の導電性膜とを形成し、
前記島状の第1の導電性膜上に第2の絶縁膜を形成し、
前記第2の絶縁膜を異方性エッチングして、前記島状の半導体膜の側面、前記島状のゲート絶縁膜の側面及び前記島状の第1の導電性膜の側面を覆うサイドウォールを自己整合的に形成し、
前記サイドウォールを形成した後、前記島状の第1の導電性膜上に第2の導電性膜を形成し、
前記島状の第1の導電性膜及び前記第2の導電性膜をパターニングしてゲート電極を形成することを特徴とする薄膜トランジスタの作製方法。
Forming a semiconductor film on an insulating substrate,
Forming a first insulating film on the semiconductor film;
Forming a first conductive film on the first insulating film;
Heat-treating the semiconductor film, the first insulating film, and the first conductive film,
After the heat treatment, the semiconductor film, the first insulating film, and the first conductive film are patterned into an island shape using the same photomask, so that an island-shaped semiconductor film and an island-shaped gate are formed. Forming an insulating film and an island-shaped first conductive film;
Forming a second insulating film on the island-shaped first conductive film;
Anisotropically etching the second insulating film to form a sidewall covering the side surface of the island-shaped semiconductor film, the side surface of the island-shaped gate insulating film, and the side surface of the island-shaped first conductive film. Self-aligned,
After forming the sidewall, a second conductive film is formed on the island-shaped first conductive film,
A method for manufacturing a thin film transistor, wherein the island-shaped first conductive film and the second conductive film are patterned to form a gate electrode.
絶縁基板上に半導体膜を形成し、
前記半導体膜上に絶縁膜を形成し、
前記絶縁膜上に第1の導電性膜を形成し、
前記半導体膜と前記絶縁膜と前記第1の導電性膜とを加熱処理し、
当該加熱処理の後、同一のレジストマスクを用いて、前記半導体膜と前記絶縁膜と前記第1の導電性膜とを島状にパターニングして、島状の半導体膜と島状のゲート絶縁膜と島状の第1の導電性膜とを形成し、
前記レジストマスクを除去せずに、前記島状の半導体膜の側面に酸素または窒素を添加し前記半導体膜の側面を絶縁化させ、
その後、前記島状の第1の導電性膜上に第2の導電性膜を形成し、
前記島状の第1の導電性膜及び前記第2の導電性膜をパターニングしてゲート電極を形成することを特徴とする薄膜トランジスタの作製方法。
Forming a semiconductor film on an insulating substrate,
Forming an insulating film on the semiconductor film,
Forming a first conductive film on the insulating film;
Heat-treating the semiconductor film, the insulating film, and the first conductive film,
After the heat treatment, the semiconductor film, the insulating film, and the first conductive film are patterned into islands using the same resist mask, so that an island-shaped semiconductor film and an island-shaped gate insulating film are formed. And an island-shaped first conductive film,
Without removing the resist mask, oxygen or nitrogen is added to the side surface of the island-shaped semiconductor film to insulate the side surface of the semiconductor film,
After that, a second conductive film is formed on the island-shaped first conductive film,
A method for manufacturing a thin film transistor, wherein the island-shaped first conductive film and the second conductive film are patterned to form a gate electrode.
絶縁基板上に半導体膜を形成し、
前記半導体膜上に第1の絶縁膜を形成し、
前記絶縁膜上に第1の導電性膜を形成し、
前記半導体膜と前記第1の絶縁膜と前記第1の導電性膜とを加熱処理し、
当該加熱処理の後、同一のフォトマスクを用いて前記半導体膜と前記第1の絶縁膜と前記第1の導電性膜とを島状にパターニングして、島状の半導体膜と島状のゲート絶縁膜と島状の第1の導電性膜とを形成し、
前記島状の第1の導電性膜上に第2の絶縁膜を形成し、
前記島状の半導体膜、前記島状のゲート絶縁膜及び前記島状の第1の導電性膜の端部と前記島状の第1の導電性膜の上面の周辺部のみとを覆うように、前記第2の絶縁膜をパターニングし、
その後、前記島状のゲート絶縁膜上に第2の導電性膜を形成し、
前記第1の導電性膜及び前記第2の導電性膜をパターニングしてゲート電極を形成することを特徴とする薄膜トランジスタの作製方法。
Forming a semiconductor film on an insulating substrate,
Forming a first insulating film on the semiconductor film;
Forming a first conductive film on the insulating film;
Heat-treating the semiconductor film, the first insulating film, and the first conductive film,
After the heat treatment, the semiconductor film, the first insulating film, and the first conductive film are patterned into an island shape using the same photomask, so that an island-shaped semiconductor film and an island-shaped gate are formed. Forming an insulating film and an island-shaped first conductive film;
Forming a second insulating film on the island-shaped first conductive film;
The edge of the island-shaped semiconductor film, the island-shaped gate insulating film, the end of the island-shaped first conductive film, and only the peripheral portion of the upper surface of the island-shaped first conductive film are covered. Patterning the second insulating film,
After that, a second conductive film is formed on the island-shaped gate insulating film,
A method for manufacturing a thin film transistor, wherein a gate electrode is formed by patterning the first conductive film and the second conductive film.
請求項8、請求項10、請求項11、請求項13のいずれか一項において、
前記半導体膜と前記第1の絶縁膜の前記加熱処理は、600〜800℃で行うことを特徴とする薄膜トランジスタの作製方法。
In any one of claim 8, claim 10, claim 11, or claim 13,
The method for manufacturing a thin film transistor, wherein the heat treatment of the semiconductor film and the first insulating film is performed at 600 to 800 ° C.
請求項9または請求項12において、
前記半導体膜と前記絶縁膜の前記加熱処理は、600〜800℃で行うことを特徴とする薄膜トランジスタの作製方法。
In claim 9 or claim 12,
The method for manufacturing a thin film transistor, wherein the heat treatment of the semiconductor film and the insulating film is performed at 600 to 800 ° C.
請求項14または請求項15において、
前記絶縁基板の歪み点は、600℃以下であることを特徴とする薄膜トランジスタの作製方法。
In claim 14 or claim 15,
A method for manufacturing a thin film transistor, wherein a strain point of the insulating substrate is 600 ° C. or lower.
請求項8乃至請求項16のいずれか一項において、
前記ゲート電極は、前記島状の半導体膜の外へ引き回されていることを特徴とする薄膜トランジスタの作製方法。

In any one of claims 8 to 16,
The method for manufacturing a thin film transistor, wherein the gate electrode is led out of the island-shaped semiconductor film.

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