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JP2004327648A - Electronic component mounting method, mounting structure and package substrate - Google Patents

Electronic component mounting method, mounting structure and package substrate Download PDF

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JP2004327648A
JP2004327648A JP2003119233A JP2003119233A JP2004327648A JP 2004327648 A JP2004327648 A JP 2004327648A JP 2003119233 A JP2003119233 A JP 2003119233A JP 2003119233 A JP2003119233 A JP 2003119233A JP 2004327648 A JP2004327648 A JP 2004327648A
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electronic component
semiconductor chip
heat spreader
corner
package substrate
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Kenji Fukusono
健治 福園
Hideaki Yoshimura
英明 吉村
Yoko Toyabe
庸子 鳥谷部
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a packaging method and packaging structure of electronic components which can prevent the concentration of stress, for example, in the corners of an LSI mounted on a package substrate, and to provide the package substrate. <P>SOLUTION: The package substrate 5 comprises a printed wiring board 51, a semiconductor chip 52 which is a first electronic component mounted on the printed wiring board 51, a heat spreader 53 which is a second electronic component mounted on the semiconductor chip 52, and chamfered portions 61 formed in the corners of the heat spreader 53. The corners 62 of the semiconductor chip 52 are located outside the chamfered portions 61 of the heat spreader 53. Due to this structure, the corners 62 of the semiconductor chip 52 are not joined to the heat spreader 53. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は電子部品の実装方法、実装構造及びパッケージ基板に関する。
【０００２】
【従来の技術】
図１５に示すように、高発熱の半導体チップ１０に冷却用のヒートスプレッダ１１を接合する場合、ヒートスプレッダ１１を半導体チップ１０に直接接合するのが一般的である。
【０００３】
半導体チップ１０とヒートスプレッダ１１との接合材料１２は、コンパウンドや放熱接着剤（樹脂）などが用いられる。
【０００４】
特に、高発熱の半導体チップ１０にヒートスプレッダ１１を接合する場合は、固形分を多く含んだ熱伝導性の高い半田などの金属接合材料１２で金属接合される。
【０００５】
なお、図１５中の符号１３はプリント基板、１４は半田バンプ、１５はアンダーフィルである。
【０００６】
従来、半導体チップ１０にヒートスプレッダ１１を接合する場合には、図１６に示すように、半導体チップ１０の角部１０ａにヒートスプレッダ１１の角部１１ａを合わせた状態で、これらの角部１０ａ，１１ａを含めて半導体チップ１０及びヒートスプレッダ１１の接合面を全体的に接合していた。
【０００７】
【特許文献１】
特開平５−１５２３７３号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のように、高発熱の半導体チップ１０に直接ヒートスプレッダ１１を金属接合する場合には、半導体チップ１０の角部１０ａに応力が集中するという問題があった。
【０００９】
場合によっては、半導体チップ１０の角部１０ａにクラックが発生することがあった。
【００１０】
本発明は、このような問題に鑑みてなされたもので、例えば半導体チップにヒートスプレッダなどを金属接合する場合に、半導体チップの角部に応力が集中するのを防止できる電子部品の実装方法、実装構造及びパッケージ基板の提供を課題とする。
【００１１】
【課題を解決するための手段】
本発明は、前記課題を解決するため、以下の手段を採用した。
【００１２】
すなわち、本発明は、プリント基板に第１の電子部品を搭載し、前記第１の電子部品に第２の電子部品を搭載する電子部品の実装方法において、前記第１の電子部品に前記第２の電子部品を接合する際に、前記第１の電子部品の角部を前記第２の電子部品に接合しないことを特徴とする。
【００１３】
本発明によれば、第１の電子部品の角部が第２の電子部品に接合されないので、第１の電子部品の角部に応力が集中するのを防止できる。
【００１４】
また、本発明は、プリント基板と、前記プリント基板に搭載された第１の電子部品と、前記第１の電子部品に搭載された第２の電子部品とを備えた電子部品の実装構造において、前記第２の電子部品の角部に形成された面取り部分又は曲面部分を有し、前記第１の電子部品の角部が前記面取り部分又は前記曲面部分より外側に配置されていることを特徴とする電子部品の実装構造。
【００１５】
本発明によれば、第１の電子部品の角部が第２の電子部品の外側に配置されるため、第１の電子部品の角部が第２の電子部品に接合されることがない。従って、第１の電子部品の角部に応力が集中するのを防止できる。
【００１６】
ここで、前記第１の電子部品及び前記第２の電子部品の接合面を、互いに相似形とすることができる。例えば、両者の接合面を正方形にできる。
【００１７】
また、前記第１の電子部品及び前記第２の電子部品の接合面を略同一寸法にできる。
【００１８】
また、前記第２の電子部品の接合面を、前記第１の電子部品の接合面より大きくできる。
【００１９】
これらの場合も、第１の電子部品の角部を第２の電子部品の面取り部分又は曲面部分より外側に配置する。
【００２０】
前記第１の電子部品と前記第２の電子部品は金属接合によって接合できる。この場合、金属接合により第１電子部品に発生する応力が大きくなるが、第１の電子部品の角部に応力が集中するのを防止できる。
【００２１】
前記第１の電子部品は半導体チップを例示でき、前記第２の電子部品は前記第１の電子部品を冷却する冷却部品を例示できる。
【００２２】
また、前記半導体チップはＬＳＩを例示できる。
【００２３】
本発明は、パッケージ基板に好適である。
【００２４】
なお、以上述べた各構成要素は、本発明の趣旨を逸脱しない限り、互いに組み合わせることが可能である。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を添付した図１から図１４に基づいて説明する。
（第１実施形態）
図１は、本発明に係る第１実施形態のパッケージ基板５を示す。このパッケージ基板５は、プリント基板５１と、このプリント基板５１に搭載された第１の電子部品である半導体チップ５２と、この半導体チップ５２に搭載された第２の電子部品であるヒートスプレッダ５３とを備えている。
【００２６】
半導体チップ５２のヒートスプレッダ５３との接合面５４は、断面が四角形形成されている。本例では、接合面５４が正方形に形成されている。この半導体チップ５２は、その底部に設けられた半田バンプ５５によってプリント基板５１に接合されている。半導体チップ５２とプリント基板５１との間には、アンダーフィル５６が充填されている。
【００２７】
ヒートスプレッダ５３は、半導体チップ５２の冷却用部品であり、ＡｌＣ（アルミ＋カーボン）で形成されている。このヒートスプレッダ５３は、上側部分５７とこれより小さい下側部分５８とを有している。これらの上側部分５７と下側部分５８とは、段状に形成されている。
【００２８】
下側部分５８の半導体チップ５２との接合面５９は、その断面が半導体チップ５２の接合面５４と相似形に形成されている。すなわち、本例では、接合面５９が正方形に形成されている。また、本例では、これらの接合面５４，５９が同一寸法で形成されている。なお、上側部分５７もその断面が正方形である。
【００２９】
このヒートスプレッダ５３は、その接合面５９が金属接合材料６０によって半導体チップ５２の接合面５４に接合されている。本例では、上記の金属接合材料６０として、Ｓｎ−Ｐｂ（錫鉛系）共晶半田を使用している。
【００３０】
半導体チップ５２の接合面５４及びヒートスプレッダ５３の接合面５９は、互いに整合させて配置されている。すなわち、半導体チップ５２の側面とヒートスプレッダ５３の下が部分５８の側面は、全周に亘って面一になっている。
【００３１】
ヒートスプレッダ５３は、図２に示すように、その接合面５９の角部に面取り部分６１が形成されている。この面取り部分６１は、半導体チップ５２の角部６２に対応して配置されている。
【００３２】
このように、本発明のパッケージ基板５は、ヒートスプレッダ５３の角部に面取り部分６１が形成されている。そして、この面取り部分６１が、半導体チップ５２の角部６２に配置されている。
【００３３】
これにより、半導体チップ５２の角部６２は、ヒートスプレッダ５３の面取り部分６１より外側に配置され、ヒートスプレッダ５３に接合されない。従って、半導体チップ５２の角部６２に金属接合による応力が集中するのを防止できる。
【００３４】
ここで、半導体チップ５２の接合面５４の一辺を２０ｍｍ、ヒートスプレッダ５３の面取り部分６１の面取寸法Ｃ１をＣ１＝１．０ｍｍとし、半導体チップ５２の角部６２に発生する最大応力（主応力）を測定した。
【００３５】
その結果、半導体チップ５２の角部６２に発生する最大応力は１７７．３７ＭＰａであった。半導体チップ５２の破壊限界を１８７ＭＰａとすると、半導体チップ５２の角部６２にクラックが発生するおそれはない。従って、パッケージ基板５の信頼性が向上する。
【００３６】
なお、ヒートスプレッダ５３の面取り部分６１の面取り寸法Ｃ１は、各部の材質、形状、寸法、使用条件などに応じて適当な値を設定する。
（第２実施形態）
上記の第１実施形態では、ヒートスプレッダ５３の接合面５９の角部に面取り部分６１を設けたが、図３に示すように、面取り部分６１に代えて適宜な曲面形状を有する曲面部分６３を形成できる。本例では、曲面部分６３が、曲率半径Ｒを有する円弧状に形成されている。
【００３７】
この場合も、半導体チップ５２の角部６２がヒートスプレッダ５３の曲面部分６３よりも外側に配置され、ヒートスプレッダ５３に接合されない。
【００３８】
従って、半導体チップ５２の角部６２に金属接合による応力が集中するのを防止できる。
【００３９】
なお、本例では、曲面部分６３を曲率半径Ｒで円弧状に形成したが、これ以外の任意の曲面形状を有する曲面部分を形成できる。また、曲面部分６３の形状及び寸法は、各部の材質、形状、寸法、使用条件などに応じて適宜設定する。
（第３実施形態）
図４は、本発明に係る第３実施形態のパッケージ基板７を示す。このパッケージ基板７は、その面取り部分６１の面取寸法Ｃ２をＣ２＝２．０ｍｍとしたものである。これ以外の部分は、上記のパッケージ基板５（図１参照）と同一なので、その詳細な説明を省略する。
【００４０】
このパッケージ基板７は、半導体チップ５２の角部６２に発生する最大応力が１３１．８６ＭＰａであった。
【００４１】
この最大応力１３１．８６ＭＰａは、上記のパッケージ基板５における面取り部分６１の面取寸法Ｃ１が１．０ｍｍの場合の最大応力１７７．３７ＭＰａより、相当小さくなっている。
【００４２】
このように、面取り部分６１の面取寸法Ｃ１，Ｃ２が大きいほど、半導体チップ５２の角部６２に発生する最大応力が小さくなることが分かる。
【００４３】
ここで、図５に示すパッケージ基板８を用いて、半導体チップ５２の接合面５４とヒートスプレッダ５３の接合面５９の大きさが、半導体チップ５２の角部６２に発生する最大応力に与える影響を調べた。
【００４４】
このパッケージ基板８は、半導体チップ５２における接合面５４の一辺が１８ｍｍ、ヒートスプレッダ５３の接合面５９の一辺が２０ｍｍ、ヒートスプレッダ５３の面取り部分６１の面取寸法Ｃ３がＣ３＝２．０ｍｍである。
【００４５】
そして、図６に示すように、半導体チップ５３の角部６２の頂点が、ヒートスプレッダ５３の面取り部分６１の表面６１ａ上に配置されている。これ以外の部分は、上記のパッケージ基板５と同様である。
【００４６】
このパッケージ基板８は、半導体チップ５２の角部６２に発生する最大応力が１８７．８５ＭＰａであった。
【００４７】
このように、ヒートスプレッダ５３の接合面５９の大きさが、半導体チップ５２の接合面５４より大きい場合には、ヒートスプレッダ５３に面取り部分６１を設けても、半導体チップ５２の角部６２に応力が集中して、角部６２に発生する最大応力が破壊限界である１８７ＭＰａより大きくなるおそれがある。
【００４８】
これは、半導体チップ５２の角部６２が、ヒートスプレッダ５３に接合されるためである。
【００４９】
従って、ヒートスプレッダ５３の接合面５９が、半導体チップ５２の接合面５４より大きい場合には、図７に示すように、ヒートスプレッダ５３の面取り部分６１の面取り寸法Ｃ３を大きくする。
【００５０】
そして、半導体チップ５２の角部６２をヒートスプレッダ５３の面取り部分６１より外側に配置する。これによって、半導体チップ５２の角部６２に応力が集中するのを防止できる。
（第４実施形態）
図８は、本発明に係る第４実施形態のパッケージ基板９を示す。このパッケージ基板９は、半導体パッケージ５２及びヒートスプレッダ５３の接合面５４，５９が同一大きさの正方形に形成されている。
【００５１】
また、半導体チップ５２の角部６２及びヒートスプレッダ５３の角部９０は、略直角に形成されている。これらの角部６２，９０は、図９に示すように、整合させて配置されている。
【００５２】
更に、このパッケージ基板９は、半導体チップ５２の接合面５４の角部６２における所定の面積を有する被接合面９１を除いた部分が、金属接合材料６０によってヒートスプレッダ５３の接合面５９に接合されている。
【００５３】
すなわち、半導体チップ５２の角部６２の被接合面９１が、ヒートスプレッダ５３に接合されていない。これ以外の部分は、上記のパッケージ基板５と同様である。
【００５４】
このパッケージ基板９は、ヒートスプレッダ５３の角部９０に、上記のような面取り部分又は曲面部分が形成されておらず、しかも、半導体チップ５２及びヒートスプレッダ５３の角部６２，９０が整合して配置されているにも拘わらず、半導体チップ５２の角部６２に応力が集中するのを防止できる。
【００５５】
なお、ヒートスプレッダ５３の接合面５９が半導体チップ５２の接合面５４より大きい場合にも、半導体チップ５２の角部６２の被接合面９１をヒートスプレッダ５３に接合しないようにすることによって、半導体チップ５２の角部６２に応力が集中するのを防止できる。
【００５６】
また、上記の被接合面９１の面積は、各部の材質、形状、寸法、使用条件などに応じて適宜設定する。
（実験例）
上記の面取り部分６１（図２参照）が、半導体チップ５２の角部６２に発生する最大応力に与える影響を調べるため、以下の実験を行った。
【００５７】
図１０は、実験に用いた解析モデル１００を示す。図１０中の符号１０１は基板、１０２は半導体チップであるＬＳＩ、１０３はアンダーフィル、１０４は金属接合材料、１０５はヒートスプレッダ、６１はヒートスプレッダ１０５の接合面１０７の角部に形成された面取り部分である。
【００５８】
また、符号１０６はＬＳＩ１０２の接合面、１０７はヒートスプレッダ１０５の接合面、１０８はＬＳＩ１０２の角部、Ｃ４は面取り部分６１の面取り寸法である。
【００５９】
なお、ヒートスプレッダ１０５の材質はＡｌＣ（アルミニウム＋カーボン）、金属接合材料１０４はＳｎ−３７Ｐｂ半田材料である。
【００６０】
図１１は、上記の解析モデル１００の各部の寸法を示す。基板１０１は一辺の長さＬ１＝４７．５ｍｍの正方形で、その厚さが０．８ｍｍである。ＬＳＩ１０２の接合面１０６及びヒートスプレッダ１０５の接合面１０７は一辺の長さＬ２＝２０ｍｍの正方形で、その厚さが０．５５ｍｍである。
【００６１】
また、ＬＳＩ１０５の接合面１０６に設けられたＬＳＩ半田バンプは、直径が０．０９ｍｍで、その厚さ（高さ）が０．０７ｍｍである。アンダーフィル１０３は一辺の長さＬ２＝２０ｍｍの正方形で、厚さが０．１ｍｍである。
【００６２】
金属接合材料１０４は一辺の長さＬ２＝２０ｍｍの正方形で、厚さが０．０５ｍｍである。ヒートスプレッダ１０５は一辺の長さＬ２＝２０ｍｍの正方形で、厚さが３ｍｍである。なお、各部の寸法は実際の約１／４である。
【００６３】
図１２は、この解析モデル１００の各製造工程ＳＴＥＰ１からＳＴＥＰ７において出現する部品（図１１中の丸印参照）と、そのときの温度変化を示す。
【００６４】
ＳＴＥＰ１及び２では、基板１０１にＬＳＩ１０２を実装する。この時の温度変化は、２５℃−２２１℃−２５℃である。
【００６５】
ＳＴＥＰ３及び４では、アンダーフィル１０３の充填を行う。この時の温度変化は、２５℃−１５０℃−２５℃である。
【００６６】
また、ＳＴＥＰ５及び６では、ヒートスプレッダ１０５の実装を行う。この時の温度変化は、２５℃−１８３℃−２５℃である。
【００６７】
ＳＴＥＰ７では、各部に過度の温度変化を与えて温度加速試験を行った。この時の温度変化は、２５℃−マイナス４０℃である。
【００６８】
図１３は、ＬＳＩ１０２の接合面１０６の大きさ及びヒートスプレッダ１０５の面取り部分６１の大きさと、各ＳＴＥＰ１〜７でＬＳＩ１０２の角部１０８に発生する主応力（最大応力）を示す。
【００６９】
図１３から分かるように、ＬＳＩ１０２の一辺の長さＬ２＝２０ｍｍで、面取り部分６１の面取寸法Ｃ４が０の場合、ＳＴＥＰ７においてＬＳＩ１０２の角部１０８に発生する主応力が２２４．１７ＭＰａとなった。この場合、判定結果は不良である。
【００７０】
これに対して、ＬＳＩ１０２の一辺の長さＬ２＝が２０ｍｍで、面取り部分６１の面取寸法Ｃ３が１ｍｍ又はＣ＝２ｍｍの場合には、ＳＴＥＰ７において主応力が１７７．３７ＭＰａ又は１３１．８６ＭＰａとなった。これらの場合、判定結果は合格である。
【００７１】
また、ＬＳＩ１０２の一辺の長さＬ２が１８ｍｍで、面取り部分６１の面取寸法Ｃ４が０の場合は、ＳＴＥＰ７において主応力が１８７．８５ＭＰａであり、判定結果は不良である。
【００７２】
面取り部分６１の面取り寸法Ｃ４＝１ｍｍの場合と、面取り寸法Ｃ４＝２ｍｍの場合において、ＳＴＥＰ７で発生する主応力を比較すると、面取り部分６１の面取寸法Ｃと主応力とが略反比例することが分かる。
【００７３】
また、面取り部分６１が設けられていない場合には、ＬＳＩ１０２の大きさに拘わらず、角部１０８に発生する主応力が大きくなる。
【００７４】
図１４は、ＬＳＩ１０２の接合面１０６の一辺の長さＬ２と、ヒートスプレッダ１０５の面取り部分６１の面取り寸法Ｃ４と、ＬＳＩ１０２の角部１０８に発生する主応力との関係を示す。
【００７５】
図１４から分かるように、面取り寸法Ｃ４と主応力とは略反比例する。また、ＬＳＩ１０２の破壊限界が１８７ＭＰａの場合、面取り部分６１の面取り寸法Ｃ４は０．８ｍｍ以上とするのがよい。好ましくは、面取り寸法Ｃ４を１．０ｍｍ以上とする。
【００７６】
また、本発明は、以下の付記的事項を含むものである。
【００７７】
〔その他〕
本発明は、以下のように特定することができる。
（付記１）プリント基板に第１の電子部品を搭載し、前記第１の電子部品に第２の電子部品を搭載する電子部品の実装方法において、前記第１の電子部品に前記第２の電子部品を接合する際に、前記第１の電子部品の角部を前記第２の電子部品に接合しないことを特徴とする電子部品の実装方法。
（付記２）プリント基板と、前記プリント基板に搭載された第１の電子部品と、前記第１の電子部品に搭載された第２の電子部品とを備えた電子部品の実装構造において、前記第２の電子部品の角部に形成された面取り部分又は曲面部分を有し、前記第１の電子部品の角部が前記面取り部分又は前記曲面部分より外側に配置されていることを特徴とする電子部品の実装構造。
（付記３）前記第１の電子部品及び前記第２の電子部品の接合面が、互いに相似形であることを特徴とする付記２に記載の電子部品の実装構造。
（付記４）前記第１の電子部品及び前記第２の電子部品の接合面が略同一寸法であることを特徴とする付記２に記載の電子部品の実装構造。
（付記５）前記第２の電子部品の接合面が、前記第１の電子部品の接合面より大きいことを特徴とする付記３に記載の電子部品の実装構造。
（付記６）前記第１の電子部品と前記第２の電子部品は、金属接合されていることを特徴とする付記項２から５の何れかに記載の電子部品の実装構造。
（付記７）前記第１の電子部品は半導体チップであり、前記第２の電子部品は前記第１の電子部品を冷却する冷却部品であることを特徴とする付記２から６の何れかに記載の電子部品の実装構造。
（付記８）前記半導体チップはＬＳＩであることを特徴とする付記７に記載の電子部品の実装構造。
（付記９）付記１に記載の電子部品の実装方法によって製造されたことを特徴とするパッケージ基板。
（付記１０）付記２から８の何れかに記載の電子部品の実装構造を有することを特徴とするパッケージ基板。
【００７８】
【発明の効果】
本発明では、第１の電子部品の角部を第２の電子部品に接合しないので、第１の電子部品の角部に応力が集中するのを防止できる。
【００７９】
また、本発明では、第２の電子部品の角部に面取り部分又は曲面部分を設け、第１の電子部品の角部を第２の電子部品の面取り部分又は曲面部分より外側に配置したので、第１の電子部品の角部が第２の電子部品に接合されることがない。従って、第１の電子部品の角部に接合による応力が集中するのを防止できる。
【００８０】
また、本発明では、パッケージ基板に例えばＬＳＩなどの半導体チップを搭載し、この半導体チップに冷却部品を直接搭載する場合でも、半導体チップの角部に応力が集中するのを防止できるので、信頼性が向上する。
【図面の簡単な説明】
【図１】本発明に係る第１実施形態のパッケージ基板を示す図。
【図２】本発明に係る第１実施形態のヒートスプレッダに形成した面取り部分を示す斜視図。
【図３】本発明に係る第２実施形態のヒートスプレッダの角部に形成した曲面部分を示す斜視図。
【図４】本発明に係る第３実施形態のパッケージ基板を示す図。
【図５】本発明に係る第３実施形態の比較用のパッケージ基板を示す図。
【図６】本発明に係る第３実施形態の比較用のパッケージ基板における角部を示す図。
【図７】本発明に係る第３実施形態の別の実施例を示す図。
【図８】本発明に係る第４実施形態のパッケージ基板を示す図。
【図９】本発明に係る第４実施形態の半導体パッケージの被接合面を示す図。
【図１０】本発明に係る実験例の解析モデルを示す斜視図。
【図１１】本発明に係る実験例の解析モデルの各部の寸法を示す図。
【図１２】本発明に係る実験例の製造工程と各工程で出現する部品を示す図。
【図１３】本発明に係る実験例において面取り部分の面取り寸法と各工程でＬＳＩの角部に発生する最大応力との関係をを示す図。
【図１４】本発明に係る実験例の面取り寸法と最大応力との関係を示す図。
【図１５】従来例に係るパッケージ基板を示す図。
【図１６】従来例に係るパッケージ基板のＬＳＩ及びートスプレッダの角部の関係を示す斜視図。
【符号の説明】
５ パッケージ基板
７ パッケージ基板
８ パッケージ基板
９ パッケージ基板
１０ 半導体チップ
１０ａ 半導体チップの角部
１１ ヒートスプレッダ
１１ａ ヒートスプレッダの角部
１２ 接合材料
１３ プリント基板
１４ 半田バンプ
１５ アンダーフィル
５１ プリント基板
５２ 半導体チップ
５３ ヒートスプレッダ
５４ 半導体チップの接合面
５５ 半田バンプ
５６ アンダーフィル
５７ ヒートスプレッダの上側部分
５８ ヒートスプレッダの下側部分
５９ ヒートスプレッダの接合面
６０ 金属接合材料
６１ 面取り部分
６２ 半導体チップの角部
６３ 曲面部分
９０ ヒートスプレッダの角部
９１ 半導体チップの被接合面
１００ 解析モデル
１０１ 基板
１０２ ＬＳＩ
１０３ アンダーフィル
１０４ 金属接合材料
１０５ ヒートスプレッダ
１０６ ＬＳＩの接合面
１０７ ヒートスプレッダの接合面
１０８ ＬＳＩの角部
Ｃ１，Ｃ２，Ｃ３ 面取り部分の面取り寸法[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an electronic component mounting method, a mounting structure, and a package substrate.
[0002]
[Prior art]
As shown in FIG. 15, when the heat spreader 11 for cooling is bonded to the semiconductor chip 10 generating high heat, the heat spreader 11 is generally directly bonded to the semiconductor chip 10.
[0003]
As a bonding material 12 between the semiconductor chip 10 and the heat spreader 11, a compound, a heat radiation adhesive (resin), or the like is used.
[0004]
In particular, when the heat spreader 11 is bonded to the semiconductor chip 10 that generates a large amount of heat, the heat spreader 11 is metal-bonded with a metal bonding material 12 containing a large amount of solids and having high thermal conductivity.
[0005]
Reference numeral 13 in FIG. 15 denotes a printed circuit board, 14 denotes a solder bump, and 15 denotes an underfill.
[0006]
Conventionally, when the heat spreader 11 is joined to the semiconductor chip 10, as shown in FIG. 16, the corners 10 a and 11 a of the heat spreader 11 are aligned with the corners 10 a of the semiconductor chip 10. The bonding surfaces of the semiconductor chip 10 and the heat spreader 11 were entirely bonded.
[0007]
[Patent Document 1]
JP-A-5-152373
[Problems to be solved by the invention]
However, when the heat spreader 11 is directly metal-bonded to the high-heat-generating semiconductor chip 10 as in the related art, there is a problem that stress concentrates on the corner 10a of the semiconductor chip 10.
[0009]
In some cases, cracks may occur at the corners 10a of the semiconductor chip 10.
[0010]
The present invention has been made in view of such a problem, and, for example, when a heat spreader or the like is metal-joined to a semiconductor chip, a mounting method and a mounting method of an electronic component capable of preventing stress from being concentrated on a corner of the semiconductor chip. It is an object to provide a structure and a package substrate.
[0011]
[Means for Solving the Problems]
The present invention employs the following means in order to solve the above problems.
[0012]
That is, the present invention provides an electronic component mounting method in which a first electronic component is mounted on a printed circuit board and a second electronic component is mounted on the first electronic component, wherein the second electronic component is mounted on the first electronic component. When joining the electronic components, the corners of the first electronic component are not joined to the second electronic component.
[0013]
According to the present invention, since the corner of the first electronic component is not joined to the second electronic component, it is possible to prevent stress from being concentrated on the corner of the first electronic component.
[0014]
Further, the present invention provides a mounting structure of an electronic component including a printed board, a first electronic component mounted on the printed board, and a second electronic component mounted on the first electronic component. It has a chamfered portion or a curved portion formed at a corner of the second electronic component, and the corner of the first electronic component is arranged outside the chamfered portion or the curved portion. Electronic component mounting structure.
[0015]
According to the present invention, since the corners of the first electronic component are arranged outside the second electronic component, the corners of the first electronic component are not joined to the second electronic component. Therefore, it is possible to prevent stress from being concentrated on the corners of the first electronic component.
[0016]
Here, the joining surfaces of the first electronic component and the second electronic component can be similar to each other. For example, the joining surface of both can be square.
[0017]
In addition, the joining surfaces of the first electronic component and the second electronic component can have substantially the same dimensions.
[0018]
Further, the bonding surface of the second electronic component can be larger than the bonding surface of the first electronic component.
[0019]
Also in these cases, the corners of the first electronic component are arranged outside the chamfered or curved portions of the second electronic component.
[0020]
The first electronic component and the second electronic component can be joined by metal joining. In this case, although the stress generated in the first electronic component due to the metal bonding increases, it is possible to prevent the stress from being concentrated on the corners of the first electronic component.
[0021]
The first electronic component can be a semiconductor chip, and the second electronic component can be a cooling component for cooling the first electronic component.
[0022]
The semiconductor chip can be exemplified by an LSI.
[0023]
The present invention is suitable for a package substrate.
[0024]
The components described above can be combined with each other without departing from the spirit of the present invention.
[0025]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to FIGS.
(1st Embodiment)
FIG. 1 shows a package substrate 5 according to a first embodiment of the present invention. The package substrate 5 includes a printed board 51, a semiconductor chip 52 as a first electronic component mounted on the printed board 51, and a heat spreader 53 as a second electronic component mounted on the semiconductor chip 52. Have.
[0026]
The joining surface 54 of the semiconductor chip 52 with the heat spreader 53 has a rectangular cross section. In this example, the joining surface 54 is formed in a square. The semiconductor chip 52 is joined to the printed board 51 by solder bumps 55 provided on the bottom. An underfill 56 is filled between the semiconductor chip 52 and the printed board 51.
[0027]
The heat spreader 53 is a component for cooling the semiconductor chip 52 and is made of AlC (aluminum + carbon). The heat spreader 53 has an upper portion 57 and a smaller lower portion 58. The upper part 57 and the lower part 58 are formed in a step shape.
[0028]
The joint surface 59 of the lower portion 58 with the semiconductor chip 52 has a cross section similar to the joint surface 54 of the semiconductor chip 52. That is, in this example, the bonding surface 59 is formed in a square. Further, in the present example, these joining surfaces 54 and 59 are formed with the same dimensions. The upper section 57 also has a square cross section.
[0029]
The joining surface 59 of the heat spreader 53 is joined to the joining surface 54 of the semiconductor chip 52 by a metal joining material 60. In this example, Sn-Pb (tin-lead) eutectic solder is used as the metal bonding material 60.
[0030]
The bonding surface 54 of the semiconductor chip 52 and the bonding surface 59 of the heat spreader 53 are arranged in alignment with each other. That is, the side surface of the portion 58 under the heat spreader 53 and the side surface of the semiconductor chip 52 are flush over the entire circumference.
[0031]
As shown in FIG. 2, the heat spreader 53 has a chamfered portion 61 at a corner of the joint surface 59. The chamfered portion 61 is arranged corresponding to the corner 62 of the semiconductor chip 52.
[0032]
Thus, in the package substrate 5 of the present invention, the chamfered portion 61 is formed at the corner of the heat spreader 53. The chamfered portion 61 is arranged at a corner 62 of the semiconductor chip 52.
[0033]
Thus, the corner 62 of the semiconductor chip 52 is disposed outside the chamfered portion 61 of the heat spreader 53 and is not joined to the heat spreader 53. Therefore, it is possible to prevent stress due to metal bonding from concentrating on the corner 62 of the semiconductor chip 52.
[0034]
Here, one side of the bonding surface 54 of the semiconductor chip 52 is set to 20 mm, the chamfer dimension C1 of the chamfered portion 61 of the heat spreader 53 is set to C1 = 1.0 mm, and the maximum stress (main stress) generated in the corner 62 of the semiconductor chip 52 is set. Was measured.
[0035]
As a result, the maximum stress generated at the corner 62 of the semiconductor chip 52 was 177.37 MPa. If the destruction limit of the semiconductor chip 52 is set to 187 MPa, there is no possibility that a crack is generated at the corner 62 of the semiconductor chip 52. Therefore, the reliability of the package substrate 5 is improved.
[0036]
The chamfer dimension C1 of the chamfered portion 61 of the heat spreader 53 is set to an appropriate value according to the material, shape, size, use conditions, and the like of each part.
(2nd Embodiment)
In the first embodiment, the chamfered portion 61 is provided at the corner of the joining surface 59 of the heat spreader 53. However, as shown in FIG. 3, a curved portion 63 having an appropriate curved shape is formed instead of the chamfered portion 61. it can. In this example, the curved surface portion 63 is formed in an arc shape having a radius of curvature R.
[0037]
Also in this case, the corner portion 62 of the semiconductor chip 52 is arranged outside the curved surface portion 63 of the heat spreader 53 and is not joined to the heat spreader 53.
[0038]
Therefore, it is possible to prevent stress due to metal bonding from concentrating on the corner 62 of the semiconductor chip 52.
[0039]
In the present example, the curved surface portion 63 is formed in an arc shape with a radius of curvature R, but a curved surface portion having any other curved surface shape can be formed. The shape and size of the curved surface portion 63 are appropriately set according to the material, shape, size, use conditions, and the like of each portion.
(Third embodiment)
FIG. 4 shows a package substrate 7 according to a third embodiment of the present invention. In this package substrate 7, the chamfer dimension C2 of the chamfered portion 61 is C2 = 2.0 mm. The other parts are the same as those of the above-described package substrate 5 (see FIG. 1), and thus detailed description thereof will be omitted.
[0040]
In this package substrate 7, the maximum stress generated at the corner 62 of the semiconductor chip 52 was 131.86 MPa.
[0041]
This maximum stress 131.86 MPa is considerably smaller than the maximum stress 177.37 MPa when the chamfer dimension C1 of the chamfered portion 61 in the package substrate 5 is 1.0 mm.
[0042]
Thus, it can be seen that the larger the chamfer dimensions C1 and C2 of the chamfered portion 61, the smaller the maximum stress generated at the corner 62 of the semiconductor chip 52.
[0043]
Here, using the package substrate 8 shown in FIG. 5, the effect of the size of the bonding surface 54 of the semiconductor chip 52 and the bonding surface 59 of the heat spreader 53 on the maximum stress generated at the corner 62 of the semiconductor chip 52 is examined. Was.
[0044]
In this package substrate 8, one side of the bonding surface 54 of the semiconductor chip 52 is 18 mm, one side of the bonding surface 59 of the heat spreader 53 is 20 mm, and the chamfer dimension C3 of the chamfered portion 61 of the heat spreader 53 is C3 = 2.0 mm.
[0045]
Then, as shown in FIG. 6, the apex of the corner 62 of the semiconductor chip 53 is disposed on the surface 61 a of the chamfered portion 61 of the heat spreader 53. Other parts are the same as those of the package substrate 5 described above.
[0046]
In this package substrate 8, the maximum stress generated at the corner 62 of the semiconductor chip 52 was 187.85 MPa.
[0047]
As described above, when the size of the bonding surface 59 of the heat spreader 53 is larger than the bonding surface 54 of the semiconductor chip 52, even if the chamfered portion 61 is provided on the heat spreader 53, stress concentrates on the corner 62 of the semiconductor chip 52. As a result, there is a possibility that the maximum stress generated in the corner portion 62 becomes larger than the breaking limit of 187 MPa.
[0048]
This is because the corners 62 of the semiconductor chip 52 are joined to the heat spreader 53.
[0049]
Therefore, when the joining surface 59 of the heat spreader 53 is larger than the joining surface 54 of the semiconductor chip 52, as shown in FIG. 7, the chamfer dimension C3 of the chamfered portion 61 of the heat spreader 53 is increased.
[0050]
Then, the corner portion 62 of the semiconductor chip 52 is disposed outside the chamfered portion 61 of the heat spreader 53. As a result, it is possible to prevent stress from being concentrated on the corners 62 of the semiconductor chip 52.
(Fourth embodiment)
FIG. 8 shows a package substrate 9 according to a fourth embodiment of the present invention. In the package substrate 9, bonding surfaces 54 and 59 of the semiconductor package 52 and the heat spreader 53 are formed in a square having the same size.
[0051]
The corner 62 of the semiconductor chip 52 and the corner 90 of the heat spreader 53 are formed substantially at right angles. These corners 62 and 90 are arranged in alignment as shown in FIG.
[0052]
Further, in the package substrate 9, a portion of the corner 62 of the bonding surface 54 of the semiconductor chip 52 except for a surface to be bonded 91 having a predetermined area is bonded to the bonding surface 59 of the heat spreader 53 by the metal bonding material 60. I have.
[0053]
That is, the joining surface 91 of the corner portion 62 of the semiconductor chip 52 is not joined to the heat spreader 53. Other parts are the same as those of the package substrate 5 described above.
[0054]
The package substrate 9 does not have the chamfered portion or the curved portion as described above at the corner 90 of the heat spreader 53, and the semiconductor chip 52 and the corners 62 and 90 of the heat spreader 53 are arranged in alignment. Despite this, stress can be prevented from being concentrated on the corners 62 of the semiconductor chip 52.
[0055]
Even when the bonding surface 59 of the heat spreader 53 is larger than the bonding surface 54 of the semiconductor chip 52, the bonding surface 91 of the corner 62 of the semiconductor chip 52 is not bonded to the heat spreader 53 so that Concentration of stress on the corners 62 can be prevented.
[0056]
The area of the surface 91 to be joined is appropriately set according to the material, shape, dimensions, use conditions, and the like of each part.
(Experimental example)
The following experiment was conducted to examine the effect of the chamfered portion 61 (see FIG. 2) on the maximum stress generated at the corner 62 of the semiconductor chip 52.
[0057]
FIG. 10 shows an analysis model 100 used in the experiment. In FIG. 10, reference numeral 101 denotes a substrate, 102 denotes an LSI which is a semiconductor chip, 103 denotes an underfill, 104 denotes a metal bonding material, 105 denotes a heat spreader, and 61 denotes a chamfered portion formed at a corner of a bonding surface 107 of the heat spreader 105. is there.
[0058]
Reference numeral 106 denotes a bonding surface of the LSI 102, 107 denotes a bonding surface of the heat spreader 105, 108 denotes a corner of the LSI 102, and C4 denotes a chamfer dimension of the chamfered portion 61.
[0059]
The material of the heat spreader 105 is AlC (aluminum + carbon), and the metal bonding material 104 is a Sn-37Pb solder material.
[0060]
FIG. 11 shows the dimensions of each part of the analysis model 100 described above. The substrate 101 is a square with a side length L1 of 47.5 mm and a thickness of 0.8 mm. The joining surface 106 of the LSI 102 and the joining surface 107 of the heat spreader 105 are squares each having a side length L2 of 20 mm and a thickness of 0.55 mm.
[0061]
The LSI solder bump provided on the bonding surface 106 of the LSI 105 has a diameter of 0.09 mm and a thickness (height) of 0.07 mm. The underfill 103 is a square having a side length L2 = 20 mm and a thickness of 0.1 mm.
[0062]
The metal bonding material 104 is a square having a side length L2 of 20 mm and a thickness of 0.05 mm. The heat spreader 105 is a square having a side length L2 of 20 mm and a thickness of 3 mm. The size of each part is about 1/4 of the actual size.
[0063]
FIG. 12 shows parts (see the circles in FIG. 11) appearing in each of the manufacturing steps STEP1 to STEP7 of the analysis model 100 and the temperature change at that time.
[0064]
In STEPs 1 and 2, the LSI 102 is mounted on the substrate 101. The temperature change at this time is 25 ° C.-221 ° C.-25 ° C.
[0065]
In STEPs 3 and 4, the underfill 103 is filled. The temperature change at this time is 25 ° C-150 ° C-25 ° C.
[0066]
In STEPs 5 and 6, the heat spreader 105 is mounted. The temperature change at this time is 25 ° C-183 ° C-25 ° C.
[0067]
In STEP 7, an excessive temperature change was applied to each part to perform a temperature acceleration test. The temperature change at this time is from 25 ° C to minus 40 ° C.
[0068]
FIG. 13 shows the size of the bonding surface 106 of the LSI 102, the size of the chamfered portion 61 of the heat spreader 105, and the main stress (maximum stress) generated at the corner 108 of the LSI 102 in each of STEPS 1 to 7.
[0069]
As can be seen from FIG. 13, when the length L2 of one side of the LSI 102 is 20 mm and the chamfer dimension C4 of the chamfered portion 61 is 0, the main stress generated in the corner 108 of the LSI 102 in Step 7 is 224.17 MPa. . In this case, the determination result is bad.
[0070]
On the other hand, when the length L2 of one side of the LSI 102 is 20 mm and the chamfer dimension C3 of the chamfered portion 61 is 1 mm or C = 2 mm, the main stress becomes 177.37 MPa or 131.86 MPa in STEP7. Was. In these cases, the determination result is a pass.
[0071]
Further, when the length L2 of one side of the LSI 102 is 18 mm and the chamfer dimension C4 of the chamfered portion 61 is 0, the main stress in Step 7 is 187.85 MPa, and the determination result is poor.
[0072]
When the principal stress generated in STEP 7 is compared between the case where the chamfer dimension C4 of the chamfer portion 61 is 1 mm and the case where the chamfer dimension C4 is 2 mm, the chamfer dimension C of the chamfer portion 61 and the main stress are substantially inversely proportional. I understand.
[0073]
When the chamfered portion 61 is not provided, the main stress generated in the corner 108 increases irrespective of the size of the LSI 102.
[0074]
FIG. 14 shows the relationship between the length L2 of one side of the bonding surface 106 of the LSI 102, the chamfer dimension C4 of the chamfered portion 61 of the heat spreader 105, and the main stress generated at the corner 108 of the LSI 102.
[0075]
As can be seen from FIG. 14, the chamfer dimension C4 is substantially inversely proportional to the main stress. When the destruction limit of the LSI 102 is 187 MPa, the chamfer dimension C4 of the chamfered portion 61 is preferably set to 0.8 mm or more. Preferably, the chamfer dimension C4 is 1.0 mm or more.
[0076]
Further, the present invention includes the following additional matters.
[0077]
[Others]
The present invention can be specified as follows.
(Supplementary Note 1) In the electronic component mounting method in which a first electronic component is mounted on a printed circuit board and a second electronic component is mounted on the first electronic component, the second electronic component may be mounted on the first electronic component. A method for mounting an electronic component, comprising: not joining a corner of the first electronic component to the second electronic component when the components are joined.
(Supplementary Note 2) In the electronic component mounting structure including a printed board, a first electronic component mounted on the printed board, and a second electronic component mounted on the first electronic component, An electronic component having a chamfered portion or a curved portion formed at a corner of the second electronic component, wherein the corner of the first electronic component is disposed outside the chamfered portion or the curved portion. Component mounting structure.
(Supplementary note 3) The electronic component mounting structure according to Supplementary note 2, wherein a joining surface of the first electronic component and the second electronic component has a similar shape to each other.
(Supplementary Note 4) The electronic component mounting structure according to Supplementary Note 2, wherein a joining surface of the first electronic component and the second electronic component has substantially the same size.
(Supplementary note 5) The electronic component mounting structure according to supplementary note 3, wherein a joining surface of the second electronic component is larger than a joining surface of the first electronic component.
(Supplementary note 6) The electronic component mounting structure according to any one of supplementary items 2 to 5, wherein the first electronic component and the second electronic component are metal-bonded.
(Supplementary note 7) The supplementary note 2 to 6, wherein the first electronic component is a semiconductor chip, and the second electronic component is a cooling component for cooling the first electronic component. Electronic component mounting structure.
(Supplementary note 8) The electronic component mounting structure according to supplementary note 7, wherein the semiconductor chip is an LSI.
(Supplementary Note 9) A package substrate manufactured by the electronic component mounting method according to Supplementary Note 1.
(Supplementary Note 10) A package substrate having the electronic component mounting structure according to any one of Supplementary Notes 2 to 8.
[0078]
【The invention's effect】
In the present invention, since the corner of the first electronic component is not joined to the second electronic component, it is possible to prevent stress from being concentrated on the corner of the first electronic component.
[0079]
Further, in the present invention, a chamfered portion or a curved portion is provided at a corner of the second electronic component, and the corner of the first electronic component is arranged outside the chamfered portion or the curved portion of the second electronic component. The corners of the first electronic component are not joined to the second electronic component. Therefore, it is possible to prevent stress due to bonding from concentrating on the corners of the first electronic component.
[0080]
In addition, according to the present invention, even when a semiconductor chip such as an LSI is mounted on a package substrate and a cooling component is directly mounted on the semiconductor chip, stress can be prevented from being concentrated on a corner of the semiconductor chip. Is improved.
[Brief description of the drawings]
FIG. 1 is a view showing a package substrate according to a first embodiment of the present invention.
FIG. 2 is a perspective view showing a chamfered portion formed on the heat spreader according to the first embodiment of the present invention.
FIG. 3 is a perspective view showing a curved portion formed at a corner of a heat spreader according to a second embodiment of the present invention.
FIG. 4 is a view showing a package substrate according to a third embodiment of the present invention.
FIG. 5 is a diagram illustrating a comparative package substrate according to a third embodiment of the present invention.
FIG. 6 is a view showing a corner of a comparative package substrate according to a third embodiment of the present invention.
FIG. 7 is a view showing another example of the third embodiment according to the present invention.
FIG. 8 is a view showing a package substrate according to a fourth embodiment of the present invention.
FIG. 9 is a view showing a joined surface of a semiconductor package according to a fourth embodiment of the present invention.
FIG. 10 is a perspective view showing an analysis model of an experimental example according to the present invention.
FIG. 11 is a diagram showing dimensions of each part of an analysis model of an experimental example according to the present invention.
FIG. 12 is a view showing a manufacturing process of an experimental example according to the present invention and parts appearing in each process.
FIG. 13 is a diagram showing a relationship between a chamfered dimension of a chamfered portion and a maximum stress generated in a corner of an LSI in each step in an experimental example according to the present invention.
FIG. 14 is a diagram showing a relationship between a chamfer dimension and a maximum stress in an experimental example according to the present invention.
FIG. 15 is a view showing a package substrate according to a conventional example.
FIG. 16 is a perspective view showing the relationship between the corners of an LSI and a toe spreader of a package substrate according to a conventional example.
[Explanation of symbols]
Reference Signs List 5 package substrate 7 package substrate 8 package substrate 9 package substrate 10 semiconductor chip 10a semiconductor chip corner 11 heat spreader 11a heat spreader corner 12 bonding material 13 printed board 14 solder bump 15 underfill 51 printed board 52 semiconductor chip 53 heat spreader 54 semiconductor Chip bonding surface 55 Solder bump 56 Underfill 57 Upper portion of heat spreader 58 Lower portion of heat spreader 59 Heat spreader bonding surface 60 Metal bonding material 61 Chamfered portion 62 Semiconductor chip corner 63 Curved surface 90 Heat spreader corner 91 Semiconductor chip Surface to be bonded 100 Analysis model 101 Substrate 102 LSI
103 Underfill 104 Metal bonding material 105 Heat spreader 106 LSI bonding surface 107 Heat spreader bonding surface 108 Corners C1, C2, C3 of LSI Chamfer dimensions of chamfered portion

Claims (5)

プリント基板に第１の電子部品を搭載し、
前記第１の電子部品に第２の電子部品を搭載する電子部品の実装方法において、
前記第１の電子部品に前記第２の電子部品を接合する際に、前記第１の電子部品の角部を前記第２の電子部品に接合しないことを特徴とする電子部品の実装方法。Mounting the first electronic component on the printed circuit board,
In the electronic component mounting method for mounting a second electronic component on the first electronic component,
When bonding the second electronic component to the first electronic component, a corner of the first electronic component is not bonded to the second electronic component. プリント基板と、
前記プリント基板に搭載された第１の電子部品と、
前記第１の電子部品に搭載された第２の電子部品とを備えた電子部品の実装構造において、
前記第２の電子部品の角部に形成された面取り部分又は曲面部分を有し、
前記第１の電子部品の角部が前記面取り部分又は前記曲面部分より外側に配置されていることを特徴とする電子部品の実装構造。A printed circuit board,
A first electronic component mounted on the printed circuit board;
In a mounting structure of an electronic component including a second electronic component mounted on the first electronic component,
A chamfered portion or a curved portion formed at a corner of the second electronic component,
A mounting structure for an electronic component, wherein a corner of the first electronic component is arranged outside the chamfered portion or the curved portion. 前記第１の電子部品は半導体チップであり、前記第２の電子部品は前記第１の電子部品を冷却する冷却部品であることを特徴とする請求項２に記載の電子部品の実装構造。3. The electronic component mounting structure according to claim 2, wherein the first electronic component is a semiconductor chip, and the second electronic component is a cooling component for cooling the first electronic component. 前記半導体チップはＬＳＩであることを特徴とする請求項３に記載の電子部品の実装構造。The electronic component mounting structure according to claim 3, wherein the semiconductor chip is an LSI. 請求項２から４の何れかに記載の電子部品の実装構造を有することを特徴とするパッケージ基板。A package substrate having the electronic component mounting structure according to claim 2.
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Cited By (3)

* Cited by examiner, † Cited by third party
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US7813135B2 (en) 2007-05-25 2010-10-12 Kabushiki Kaisha Toyota Jidoshokki Semiconductor device
JP2013187494A (en) * 2012-03-09 2013-09-19 Hitachi Ltd Semiconductor device
JP2019129228A (en) * 2018-01-24 2019-08-01 トヨタ自動車株式会社 Semiconductor device and method for manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7813135B2 (en) 2007-05-25 2010-10-12 Kabushiki Kaisha Toyota Jidoshokki Semiconductor device
JP2013187494A (en) * 2012-03-09 2013-09-19 Hitachi Ltd Semiconductor device
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