【０００１】
【発明の属する技術分野】
本発明は半導体デバイスの製造工程において、半導体ウェハの裏面加工に用いる支持基板に関するものである。
【０００２】
【従来の技術】
半導体チップ、特に高出力の半導体装置に使われる半導体チップでは発熱が大きいため、熱を効率的に放熱させる必要がある。そのため、半導体ウェハをできるだけ薄く形成し、さらに裏面に放熱用の金属層を設けたいわゆるＰＨＳ（Ｐｌａｔｅｄ Ｈｅａｔ Ｓｉｎｋ）構造が採用されることが多い。
【０００３】
さらに、高周波領域で用いられるＧａＡｓ−ＭＥＳＦＥＴ、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ；高電子移動度トランジスタ）、ＨＢＴ（Ｈｅｔｅｒｏ Ｊｕｎｃｔｉｏｎ ＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ；ヘテロ接合バイポーラトランジスタ）などの高速半導体素子において、このＰＨＳ構造が採用される場合が多い。その理由としては、半導体ウェハの表面から裏面に到達するバイアホールを設け、このバイアホールを経由して、半導体ウェハ表面のソース電極を半導体ウェハ裏面に設けた放熱用の金属層に電気的に接続することによって、接地配線のインダクタンスを低減することができるからである。
【０００４】
このように、半導体ウェハの表面に形成されたデバイスで発生した熱を効率よく裏面へ伝達し放熱の効果を高めること、高速動作する高周波デバイスにおいて接地電位を安定化させて高周波特性を向上させること、などを目的として、半導体ウェハの裏面を研削、研磨して薄層化することが行われている。
【０００５】
薄層化の方法としては、ウェハの厚みが１００μｍ以上の領域では、バックグラインド用テープ（保護テープ）でウェハを支持して裏面を研削する方法が一般的であった。しかしながら、高集積化に伴い、ディスクリート半導体や化合物半導体では、ウェハ厚みを１００μｍ以下まで、場合によっては３０μｍ程度まで薄層化する必要が生じている。その上、ウェハサイズの大型化に伴って、反りの増大、厚み精度の減少、工程での割れ増大による歩留まり低下などの問題が生ずるようになってきた。
【０００６】
そこで、半導体ウェハを剛性の高い支持基板に接着して裏面を研削、研磨することによって、上述の問題を解決することが試みられている。例えば、特許文献１には、半導体を形成したＧａＡｓウェハを支持板に貼り付けた後、裏面より薄層化する技術が示され、特許文献２には、ガラス製の保持基板に保持した半導体基板の裏面を機械研削および化学エッチングによって、半導体基板の厚さを２５μｍまで薄層化する内容が示されている。
【０００７】
また、裏面研削を行った後に、ウェハ支持基板に貼り付けたウェハ主面側の半導体デバイスのパターンを観察しながら、マスクアライメントを行い裏面の対応した位置にフォトリソグラフィーによって、バイアホールを形成することも多い。このような場合には、ガラス、石英、サファイアなどの可視光を透過させる透明体のウェハ支持基板が用いられてきた。例えば、特許文献３には、石英基板やサファイア基板を用いることが示され、特許文献４には、サファイア基板を用い、その面方位を特定することによって、マスクアライメントの精度を高める方法が示されている。
【０００８】
半導体ウェハをウェハ支持基板に固定する方法としては、ワックスや両面テープなどが用いられる。特許文献１、２では、ワックスを用いてウェハをウェハ支持基板に保持する方法が示され、特許文献３では、ＵＶ照射により粘着性が低下する両面ＵＶテープを用いてウェハをウェハ支持基板に保持する方法が示されている。
【０００９】
また、薄層化した後の半導体ウェハは非常に薄く破損しやすい。特に、ワックスを用いて保持する場合は、ワックスを溶解する液に浸してワックスを溶解させ、その後で半導体ウェハを剥離させるが、ワックスの除去が不完全だと、ウェハ支持基板と半導体ウェハとの接着力を完全になくすことができないので、剥離させるときに破損してしまうことがある。そこで、ワックスの除去の効果を上げるため、特許文献４では、ウェハ支持基板の面内に多数の貫通穴を設ける例が示されている。
【００１０】
このようにサファイアや石英ガラスなどからなるウェハ支持基板に貫通穴を設けることが望ましいが、その方法としては、ダイヤモンド固定砥石を高速回転させて研削液を供給しながら削る方法、タングステンカーバイトなどで作製した加工穴と同形状のピンを超音波で振動させながらコランダム系の砥粒を供給しつつ削る方法、炭酸ガス、エキシマ、ＹＡＧなどのレーザでのパルス研削による方法などが知られている。
【００１１】
また、透明体のウェハ支持基板としては、機械的強度が大きく熱伝導性がよいことから、石英ガラスよりもサファイアの方が適している。これらの特性に加えて、サファイアは、石英ガラス用理も耐薬品性に優れているので、繰り返して再利用ができ、コスト削減が可能となるという利点もある。
【００１２】
【特許文献１】
特開平２―２２８４１号公報（第２頁［課題を解決するための手段］）
【特許文献２】
特開平７−２２１０５１号公報（段落番号００２５〜００２６）
【特許文献３】
特開平１０―２７０５３７号公報（請求項１）
【特許文献４】
特開平２００２−１８４８４５号公報
【００１３】
【発明が解決しようとする課題】
上述のように、サファイア製のウェハ支持基板は耐薬品性に優れているため、繰り返して使用できる。しかしながら、実際に半導体ウェハの裏面の加工工程で、バイアホールに金蒸着を行ったときに、ウェハ支持基板に同時に付着した金を除去するために、フッ酸などの酸処理を繰り返して行うと、ウェハ支持基板の貫通穴の内壁や外周側面の形状が徐々に変形することがわかってきた。さらに、使用中に破損したものを調査すると、その多くが貫通穴や外周側面に破壊源を有していることが明らかとなった。
【００１４】
この原因について、本発明者は鋭意検討の結果、ウェハ支持基板として耐薬品性に優れたサファイアを用いていても、貫通穴の内壁や外周側面が粗いときは、酸と反応しやすいことと、その部分に存在するマイクロクラックが破壊源となって割れを発生させる問題があることがわかった。
【００１５】
したがって、本発明の目的は、これらの問題を解決して、繰り返し使用できる回数を増やし、ランニングコストを低減することができるウェハ支持基板を提供することにある。
【００１６】
【課題を解決するための手段】
上述の目的に鑑み、本発明のウェハ支持基板は、半導体製造工程における化合物半導体ウェハの裏面加工の際にウェハを支持する基板であり、材質はサファイアからなる。そして、基板の面内に複数の貫通穴を有し、貫通穴の内壁の中心線平均粗さ（Ｒａ）を０．３μｍ以下の鏡面仕上げとしているので、貫通穴の内壁部分の耐薬品性が向上し、繰り返して使用する際の酸エッチングにも十分耐え得るようになる。そして、貫通穴の内壁のマイクロクラックが減少するため、この部分を起点とする割れの発生も少なくなる。
【００１７】
また、基板の外周側面の中心線平均粗さ（Ｒａ）を０．３μｍ以下の鏡面仕上げとすれば、基板の外周側面部分の耐薬品性が向上し、繰り返して使用する際の酸エッチングにも十分耐え得るようになる。そして、基板の外周側面のマイクロクラックが減少するため、この部分を起点とする割れの発生も少なくなる。
【００１８】
貫通穴の内壁や基板の外周側面の中心線平均粗さ（Ｒａ）を０．３μｍ以下の鏡面仕上げとすることによって、耐薬品性が向上する理由としては、反応に関与する単位当たりの表面積が減少して、表面エネルギーが減少するため、反応が進みにくくなるものと考えられる。
【００１９】
そして、上記に加えて、貫通穴の内壁および／または基板の外周側面の、加工変質層の厚さを４０μｍ以下とすることにより、耐薬品性をさらに向上させることができる。この加工変質層は、通常貫通穴の内壁や基板の外周側面を研削加工したときに形成されるものであり、通常は５０μｍ以上の深さを有する。そして、
その部分は結晶性が悪く、エネルギー状態が高くなっているため、酸によるエッチングを受けやすい。
【００２０】
したがって、この加工変質層の厚さを４０μｍ以下とすれば、酸エッチングによる形状変化を抑えることができるとともに、繰り返して使用する中で酸エッチングを受けにくい箇所のみ残る。そのため、貫通穴の内壁および／または基板の外周側面を元の形状に保ったまま、酸エッチングに対する耐性を高めることができ、ウェハ支持基板として、長期にわたって繰り返して用いることができる。
【００２１】
なお、加工変質層の厚さの評価は、レーザラマン分光法により測定することができる。また、貫通穴の内壁の加工変質層の厚さについては、同条件によって作製した試料を破壊し、測定を行うことによって、厚さを推定することができる。
【００２２】
また、貫通穴の内壁および／または基板の外周側面の、鏡面仕上げについては、バフ研磨やウェットエッチングによって仕上げることができる。バフ研磨のように砥粒による切りこみの深さが浅い研削加工を行うことによって、新たな加工変質層の生成を最低限に抑えて、すでに存在する加工変質層を除去することができる。さらに、用いる砥粒の粒径と仕上げ時間を調整することによって、自由に研磨状態を調整することが可能である。
【００２３】
なお従来、バフ研磨とは、砥粒が付着した不織布や研磨パッドを回転させるなどして、表層部を緩やかに研磨する方法を指すが、本明細書においては、貫通穴に砥粒が付着した毛糸などの繊維を挿入して、その内壁を研磨する方法についても、バフ研磨と見なすものとする。
【００２４】
また、ウェットエッチングは新たな加工変質層を全く生成させることがないばかりか、すでに存在する加工変質層を非常に効率的に除去することができる。なお、サファイアのウェハ支持基板をウェットエッチングするためのエッチング液としては、熱リン酸や熱ＨＣｌ−Ｈ２、水酸化カルシウムが好適に用いられ、中でもエッチングレートが速い熱リン酸を用いることが好ましい。
【００２５】
【発明の実施の形態】
以下に本発明の実施形態について図を用いて説明する。図１は本発明のウェハ支持基板である。図１（ａ）は平面図、図１（ｂ）は貫通穴を通る断面図を示す。
【００２６】
ウェハ支持基板１の外形は、ハンドリングなどを考慮してウェハ支持基板１は半導体ウェハ２より多少大きな外径である方が好ましい。例えば４インチφ（直径約１００ｍｍ）の半導体ウェハを用いる場合、ウェハ支持基板１は直径１０５ｍｍとすればよい。
【００２７】
また、ウェハ支持基板１の厚みは、０．５ｍｍ〜３ｍｍの範囲内とするのがよく、この範囲より大きくしても、得られる効果は変わらずコストのみ上昇するという問題があり、この範囲よりも小さいと、ウェハ支持基板１の強度が低くなるために、半導体ウェハの裏面加工時に十分に圧力をかけた加工を行うことができないという問題があるからである。
【００２８】
ウェハ支持基板１の半導体ウェハを支持する主面１ｃは、鏡面に仕上げられ、中心線平均粗さは、Ｒａ０．０５μｍ〜０．３μｍである。主面１ｃを鏡面に仕上げるのは、半導体ウェハの貼付精度を向上させるためである。また、主面１ｃの反対側の面は、後述するマスクアライニング時に、ウェハ支持基板１を透して半導体ウェハが目視確認できる程度に、鏡面仕上げとしておくことが望ましい。
【００２９】
ウェハ支持基板１の面内には、複数の貫通穴１ａが設けられている。この貫通穴１ａは、半導体ウェハをウェハ支持基板１から剥離させるときに、ワックスを溶かすための溶剤を浸透させることができる。さらに、ウェハ支持基板１に半導体ウェハを貼り合わせる際に、面の間に生じた気泡をこの貫通穴１ａから抜くこともできる。
【００３０】
貫通穴１ａの形状については、特に限定はなく、円形もしくは四角形が用いられるが、加工をしやすいことから、円形が望ましい。また、貫通穴１ａの寸法は直径０．３ｍｍ〜１ｍｍ（円形時）、０．３ｍｍ角〜１ｍｍ角（四角形時）が望ましい。この範囲よりも大きいと、貫通穴１ａ部で半導体ウェハがたわんでしまう恐れがあり、この範囲よりも小さいとワックスを溶かすための溶液の浸透が悪くなる恐れがある。
【００３１】
そして、貫通穴１ａの存在密度は、ワックスを溶解する溶剤の浸透性と気泡の除去の効率を向上させるため、できるだけ緻密にすることが望ましく、例えば、４インチφの場合で、５００個〜１５００個の貫通穴１ａが設けられる。
【００３２】
また、本発明においては、この貫通穴１ａの内壁１ｄは、鏡面仕上げされており、中心線平均粗さ（Ｒａ）は０．３μｍ以下であることが必要である。このように仕上げることにより、貫通穴１ａの内壁１ｄの耐薬品性が向上し、繰り返して使用する際の酸エッチングにも十分耐え得るようになるからである。そして、この部分からマイクロクラックが減少するため、この部分を起点とする割れの発生も少なくなる。
【００３３】
そして、ウェハ支持基板１の外周側面１ｂも、鏡面仕上げとし、中心線平均粗さ（Ｒａ）を０．３μｍ以下とすることが望ましい。貫通穴１ａの内壁１ｄに加えて、外周側面１ｂについても、耐薬品性が向上し、繰り返して使用する際の酸エッチングにも十分耐え得るようになるからである。そして、ウェハ支持基板１の外周側面１ｂの部分からマイクロクラックが減少するため、この部分を起点とする割れの発生も少なくなる。
【００３４】
なお、貫通穴１ａの内壁１ｄと、ウェハ支持基板１の外周側面１ｂの、中心線平均粗さ（Ｒａ）については、特に貫通穴１ａが円形の形状のときは、内壁１ｄは曲面であり測定が難しいため、同条件でテストピースを作製し、破壊して測定を行う。
【００３５】
また、貫通穴１ａの内壁１ｄと、ウェハ支持基板１の外周側面１ｂについては、加工変質層の厚さが４０μｍ以下であることが望ましい。この加工変質層は、繰り返して使用する際に、酸エッチングを受けやすいため、形状変化の原因となるが、厚さを４０μｍ以下に抑えることによって、形状変化量を少なく抑えることができる。そして、繰り返して使用する中で、酸エッチングを受けにくい部分のみが残るので、長期にわたって繰り返して用いることができる。
【００３６】
加工変質層の厚さは、５μｍ以下とすれば、酸エッチング時にほとんど形状変化がなくなることから、より望ましい。
【００３７】
この加工変質層は結晶性が悪いので、レーザラマン分光により評価を行えば、サファイアに該当する部分のピークの半価幅が大きくなるため、検出が可能である。さらに、顕微レーザラマン分光を用いて、加工断面における加工変質層の存在状態を評価すれば、加工変質層の厚さを求めることができる。
【００３８】
また、図２に示すように、ウェハ支持基板１に使用するサファイアの結晶方位については、主面１ｃが、Ｒ面±２°以内であり、かつ主面内にＣ軸投影方向±２°以内の位置に表示部１ｅとＡ軸方向±２°以内の位置に表示部１ｆのどちらか少なくとも１つを有するように加工することが望ましい。もしくは主面１ｃがＡ面±５°以内かＣ面±５°以内のどちらかとなるように加工することが望ましい。
【００３９】
その理由としては、半導体ウェハのデバイス回路設計によっては、半導体ウェハの主面と裏面をパターンの位置合わせを高精度に行うことが必要となる場合があり、上述のように面方位を合わせておけば、ウェハ支持基板１に貼り付けた半導体デバイスのパターンを、複屈折の光学特性を有するサファイアを通して観察しながら、位置ずれを低く抑えて、半導体ウェハの主面と裏面で０．５μｍ以下の精度を有する位置合わせが可能となるからである。
【００４０】
次に、本発明の、サファイア製のウェハ支持基板の作製方法について説明する。
【００４１】
まず、材料となる単結晶サファイアは、ＥＦＧ法、チョクラルスキー法、水熱法などで製造することができる。得られた単結晶サファイアはダイアモンドホイールで研削する方法やダイヤモンド砥粒を供給しながらバンドやワイヤーで加工する方法を用いて所望の基板形状にする。
【００４２】
そして、得られたサファイア製のウェハ支持基板１に複数の貫通穴１ａを加工する。加工方法としては、ダイヤモンド固定砥石を高速回転させて研削液を供給しながら削る方法やタングステンカーバイトなどで作製した加工穴同形状のピンを超音波の振動でコランダム系の砥粒を供給しながら削る方法、炭酸ガス、エキシマ、ＹＡＧなどのレーザでのパルス研削などで加工することができる。その中でも、超音波加工を用いることが加工コストを低減することができるため、望ましい。
【００４３】
この状態におけるウェハ支持基板１に設けられた貫通穴１ａの内壁１ｄおよび外周側面１ｂは、いずれも研削加工がされており、その表面には通常の研削加工の場合で、５０μｍ以上の加工変質層を有し、さらに研削加工によって生じたマイクロクラックが存在した状態である。この後、貫通穴１ａの内壁１ｄと外周側面１ｂに対して、鏡面仕上げを行って、加工変質層やマイクロクラックを除去する。この鏡面仕上げの方法として、バフ研磨かウェットエッチングを行うことが望ましい。
【００４４】
バフ研磨を用いた場合、ウェットエッチングに比べると、加工変質層およびマイクロクラックを除去する効果は小さいが、短時間で必要な状態に鏡面仕上げを行うことができる。
【００４５】
なお、バフ研磨を用いる場合、ダイヤモンド砥粒は０．５〜２０μｍの小粒径のものを用いて切り込み量を少なくし、加工変質層の生成を最低限に抑えて緩やかに研磨を行う必要がある。さらに、貫通穴１ａは、通常、直径１ｍｍ以下であるため、このような部位にバフ研磨を行うためには、毛糸などの繊維に砥粒を付着させたものを貫通穴１ａに挿入し緩やかに研磨加工すればよい。
【００４６】
貫通穴１ａの内壁１ｄと外周側面１ｂの粗さについては、バフ研磨前の研削状態によっても変わるが、バフ研磨に用いる砥粒の粒径や研磨の時間を制御すればよく、あらかじめ先行試験を行うことによって最適な条件を選択すればよい。
【００４７】
また、ウェットエッチングを用いた場合、ウェハ支持基板１をエッチャントに全面浸漬することによって、貫通穴１ａの内壁１ｄと外周側面１ｂの、加工変質層およびマイクロクラックを全て同時に除去し、鏡面仕上げにすることができる。
【００４８】
ウェットエッチングに用いるエッチャントとしては、溶融ボラックス、熱リン酸、熱リン酸−硫酸、溶融酸化バナジウム、溶融フッ化鉛、熱フッ化硫黄、熱フッ化炭化水素、熱ＨＣｌ−Ｈ２、熱水素、水酸化カリウムなどを用いることができるが、エッチングレートが速いことから熱リン酸を用いるのが好ましい。
【００４９】
なお、貫通穴１ａの内壁１ｄと外周側面１ｂの粗さについては、ウェットエッチング前の研削状態によっても変わるが、エッチャントの濃度やウェットエッチングの時間、エッチャントの攪拌状態などを調節することによって、制御することができる。
【００５０】
例えば、エッチャントとして熱リン酸を用いた場合、濃度５０〜９０重量％の範囲で、ウェットエッチングの時間を３０分〜１２０分とし、あらかじめ先行試験を行うことによって最適な条件を選択すればよい。
【００５１】
貫通穴１ａの内壁１ｄと外周側面１ｂに鏡面仕上げを行った後、ウェハ支持基板１の主面１ｃを鏡面仕上げし、中心線平均粗さ（Ｒａ）を０．０５μｍ〜０．３μｍとする。さらに、化合物半導体ウェハの裏面加工を行って薄層化するときに、平行度を２０μｍ以下の厚み精度にするためには、主面１ｃの中心線平均粗さ（Ｒａ）は５０Å以下とすることが望ましい。
【００５２】
サファイア製のウェハ支持基板１の主面１ｃを鏡面加工するための方法は、粒径５μｍ以下のダイヤモンド砥粒でラップ研磨を行うことによって、中心線平均粗さ（Ｒａ）を０．０５μｍ〜０．３μｍとすることができる。さらに必要に応じて、球状コロイダルシリカ粒子などのアルカリ媒体を分散させた研磨液を用いた化学研磨加工を行うことによって、Ｒａ５０Å以下とすることができる。
【００５３】
以上のような手法によって製造されたウェハ支持基板１の稜部（基板外周もしくは貫通穴）はなだらかな形状ができており、Ｃ０．０５ｍｍ以上の面取り形状が形成されるため、欠け防止の役割を果たす。
【００５４】
本発明のサファイア製のウェハ支持基板１を化合物半導体の裏面研磨工程で用いる方法について、図３を参照しながら説明する。
【００５５】
まず、図３（ａ）に示すようなデバイス回路を形成した半導体ウェハ２、例えばガリウム砒素、ガリウムリンなどの化合物単結晶やシリコンなどの元素系半導体からなる半導体ウェハ２の回路形成面２ａをロジン系ワックスあるいはポリイミド系の感光液レジストなどの接着液３を用いて、ヒーター４上で必要に応じてワックスを溶かすために加熱されたウェハ支持基板１に接着することにより図３（ｂ）の接合体を得る。
【００５６】
このとき、ウェハ支持基板１の貫通穴１ａは、半導体ウェハ２をウェハ支持基板１に貼り付けたときに、接着液３中にできる気泡を除去し、半導体ウェハ２をウェハ支持基板１に平滑に貼り付ける効果を有する。
【００５７】
その後、図３（ｃ）のように接着された半導体ウェハ２の裏面２ｂを研削機または研磨機の定盤５に取り付けられた研削砥石または研磨布などの研削体６により研削または研磨加工を行い、厚みが３０〜２００μｍの所定の厚さとなるように薄層化する。
【００５８】
次に、図３（ｄ）に示すように薄層化した半導体ウェハ２の裏面２ｂにレジスト８を塗布して、サファイア製のウェハ支持基板１の下部より可視光７を照射して半導体ウェハ２の回路形成面２ａのパターンをモニターし、バイアホール２ｃを設ける部分をマスクアライニング（位置合わせ）して、所定の位置で半導体ウェハ２の裏面２ｂに露光・現像を行い、バイアホール２ｃとなる部分のレジストを除去する。
【００５９】
その後、薬品を用いたウェットエッチングやプラズマを用いたドライエッチングなどで半導体ウェハ２にバイアホール２ｃを形成し、レジスト８を除去する。そして、図３（ｅ）に示すように、全面にカレントフィルム９の金やチタン合金などを蒸着あるいはスパッタなどで形成した上にＰＨＳのパターンレジスト１０を塗布する。
【００６０】
次に、図３（ｆ）に示すように、金属のメッキ処理を行い、ＰＨＳの金属メッキ層１１を設ける。金属メッキ層としては、金や銅などが用いられる。その後パターンレジスト１０やカレントフィルム９を除去する。これによりＰＨＳ付きのデバイスチップができる。
【００６１】
半導体ウェハ２を剥離させる方法としては、図３（ｈ）に示すように、アルカリ、有機溶剤などの溶液１２をウェハ支持基板１に設けた貫通穴１ａに流し、ワックスあるいはレジストなどの接着液３を溶かしてＰＨＳ加工を行った半導体ウェハ２を剥離する。
【００６２】
また半導体ウェハ２を剥離させる方法としては、上述の方法のほかに、ヒーター４で加熱されたプレート上にＰＨＳ加工を行った半導体ウェハ２を接着したサファイア製のウェハ支持基板１を置き、ワックスあるいはレジストなどの接着液３を溶解させて半導体ウェハ２を剥離してもよい。
【００６３】
最後に、図３（ｉ）のようにＰＨＳ加工を行ったチップ１３を分割する。
【００６４】
半導体ウェハ２の裏面加工に使用したウェハ支持基板１は、耐薬品性に優れたサファイア製であるため、加工中に付着した金などの金属を、フッ酸などの酸によってエッチングして、再使用することができる。
【００６５】
そして、本発明のウェハ支持基板１は、貫通穴１ａの内壁１ｄや、外周側面１ｂが、鏡面仕上げされており、中心線平均粗さ（Ｒａ）が０．３μｍ以下となっているため、繰り返して酸エッチングを行っても、酸と反応することがなく、繰り返し使用できる回数が増えるので、ランニングコストを低減することができる。また、マイクロクラックが減少するため、この部分を起点とする割れの発生も少なくなり、高い耐久性を有するようになる。
【００６６】
なお、本発明の実施形態は上述の例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることはもちろんである。
【００６７】
例えば、上述の説明では、ウェハ支持基板１の貫通穴１ａの内壁１ｄや、外周側面１ｂの鏡面仕上げの方法として、ウェットエッチングかバフ研磨のいずれかを用いて行う例を示したが、これに限るものではなく、これらを組み合わせることも可能である。特に、バフ研磨は短時間で必要な表面粗さの状態に仕上げを行うことができ、ウェットエッチングは、バフ研磨に比べると研磨速度は遅いが、加工変質層を発生させずに除去することができるという効果を有している。したがって、先にバフ研磨によって短時間で必要な表面粗さに仕上げた後に、ウェットエッチングによって加工変質層を除去すれば、それぞれの加工方法によって相乗効果が生み出され、短時間で表面粗さを小さく、加工変質層を少なく仕上げることが可能となる。
【００６８】
【実施例】
以下、本発明の実施例を示す。次に示す方法により、図１に示すサファイア製のウェハ支持基板１を作製した。ＥＦＧ法で引き上げられた単結晶サファイア材から、ダイアモンドホイールで外径サイズ１２５ｍｍφの基板形状加工を行った。
【００６９】
次に、タングステンカーバイトで作製した加工穴同形状のピンを超音波の振動でコランダム系の砥粒を供給しながら削り、０．５ｍｍφの貫通穴加工を行った。このとき、ウェハ支持基板１の貫通穴１ａの内壁１ｄおよび外周側面１ｂの表面粗さ（Ｒａ）は０．８μｍであった。また、レーザラマン分光法により加工変質層の厚みを評価したところ、５０μｍであった。
【００７０】
その後、８０％の熱リン酸に３０分間浸漬し、全面ウェットエッチングを行ったときの上記箇所の表面粗さ（Ｒａ）は０．１μｍであり、加工変質層の厚みは１０μｍであった。
【００７１】
また、ウェットエッチングの代わりに粒径１５μｍのダイヤモンド砥粒を用いて、１０分間、同箇所をバフ研磨した試料の表面粗さ（Ｒａ）を測定したところ、０．０８μｍであり、加工変質層の厚みは１８μｍであった。なお、貫通穴に対しては、砥粒を付着した毛糸を挿入してバフ研磨を行った。
【００７２】
最後に、ウェハ支持基板１の主面１ｃを、粒径５μｍのダイヤモンド砥粒でラップ加工を行った後、球状コロイダルシリカ粒子のアルカリ媒体を分散させた研磨液を用いた化学研磨加工を行うことによって中心線平均粗さ（Ｒａ）２Åに鏡面加工した。
【００７３】
なお、非破壊で測定することのできない加工変質層の厚みや、貫通穴１ａの内壁１ｄの部分の表面粗さについては、同一条件で作製を行った試料を破壊して断面を評価することによって求めた。
【００７４】
次に、図３に示すような方法により、このウェハ支持基板１を４インチφのデバイスが形成されたガリウム砒素のデバイス形成面側にワックスを用いて貼り付けて、１００μｍまで薄層化した。その後、ＰＨＳ付きのデバイスチップを形成した後に、薬液を用いて、剥離した。
【００７５】
剥離後、ウェハ支持基板１に付着した金を、フッ酸を用いて除去し、蒸留水によって洗浄を行った。このような工程を繰り返して再使用を行い、繰り返して使用できる回数を調べた。
【００７６】
なお、繰り返し使用回数の判定は、フッ酸による貫通穴もしくは外周側面の形状の変化量が、基準値を超えないかどうかを確認することによって行った。
【００７７】
さらに、ウェットエッチング、バフ研磨の時間を変えることによって、表面粗さと加工変質層の厚みを変えた試料、およびバフ研磨後にウェットエッチングを行った試料も作製した。これらの試料は、上記と全く同様にして評価を行った。
【００７８】
そして、比較のため、貫通穴の内壁や外周側面のウェットエッチングやバフ研磨を行わなず、研削面のままとした従来の方法による試料も作製し、上記と全く同様にして評価を行った。これらの結果を表１に示す。
【００７９】
【表１】
【００８０】
評価結果より、繰り返し使用回数が１３８回以上を良好（○）、１３１〜１３７回を許容範囲内（△）、１３０回以下を不可（×）として判定を行った。
【００８１】
その結果、本発明の範囲内である、貫通穴の内壁が鏡面仕上げされて、Ｒａが０．３μｍ以下である試料Ｎｏ．１〜４、６〜１３、１５，１７，１９、２０については、すべて良好か、もしくは許容範囲内の結果となった。しかしながら、本発明の範囲外である、試料Ｎｏ．５、１４、１６，１８、および従来例の試料Ｎｏ．２１については、不可の結果となった。
【００８２】
さらに、本発明の範囲外の試料のうち、貫通穴の内壁を研削加工のままとした３種類の試料Ｎｏ．１６、１８、２１については、そのうち２つが評価中に割れが発生したため、評価を中止した。
【００８３】
このように、本発明のウェハ支持基板は、従来のものよりも酸に対して反応せず繰り返し使用回数を約１割以上増加させることができ、使用中にウェハ支持基板が割れないので、ウェハ支持基板を高寿命化することができることがわかった。
【００８４】
【発明の効果】
以上の通り、本発明によれば、サファイア製のウェハ支持基板において、基板の面内に設けた複数の貫通穴の内壁や外周側面の中心線平均粗さ（Ｒａ）を０．３μｍ以下の鏡面仕上げとすることによって、酸洗浄に対する耐性を付与することができ、かつ割れにくくなるため、ウェハ支持基板の繰り返し使用回数を増加させることができ、ランニングコストを低減できる。
【図面の簡単な説明】
【図１】本発明のウェハ支持基板であり、（ａ）は平面図、（ｂ）は貫通穴を通る断面図である。
【図２】
本発明のウェハ支持基板の他の実施形態を示す図である。
【図３】
（ａ）〜（ｉ）は半導体製造工程を示す図である。
【符号の説明】
１：ウェハ支持基板
１ａ：貫通穴
１ｂ：外周側面
１ｃ：主面
１ｄ：内壁
１ｅ、１ｆ：表示部
２：半導体ウェハ
２ａ：回路形成面
２ｂ：裏面
２ｃ：バイアホール
３：接着液
４：ヒーター
５：定盤
６：研削体
７：可視光
８：レジスト
９：カレントフィルム
１０：パターンレジスト
１１：金属メッキ層
１２：溶液
１３：チップ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a support substrate used for processing a back surface of a semiconductor wafer in a semiconductor device manufacturing process.
[0002]
[Prior art]
2. Description of the Related Art A semiconductor chip, particularly a semiconductor chip used for a high-power semiconductor device, generates a large amount of heat, and thus it is necessary to efficiently dissipate the heat. Therefore, a so-called PHS (Plated Heat Sink) structure in which a semiconductor wafer is formed as thin as possible and a metal layer for heat dissipation is provided on the back surface is often adopted.
[0003]
Further, the PHS structure is used in a high-speed semiconductor device such as a GaAs-MESFET, a HEMT (High Electron Mobility Transistor), or an HBT (Hetero Junction Bipolar Transistor) used in a high frequency region. Often. The reason is that a via hole reaching the back surface from the front surface of the semiconductor wafer is provided, and the source electrode on the front surface of the semiconductor wafer is electrically connected to the metal layer for heat dissipation provided on the back surface of the semiconductor wafer via the via hole. By doing so, the inductance of the ground wiring can be reduced.
[0004]
As described above, the heat generated by the device formed on the front surface of the semiconductor wafer is efficiently transmitted to the back surface to enhance the heat radiation effect, and the high-frequency device that operates at high speed stabilizes the ground potential to improve the high-frequency characteristics. For the purpose of, for example, the back surface of a semiconductor wafer has been ground and polished to make it thinner.
[0005]
As a method of thinning, in a region where the thickness of the wafer is 100 μm or more, a method of supporting the wafer with a back-grinding tape (protective tape) and grinding the back surface is common. However, with the increase in integration, it has been necessary to reduce the thickness of a discrete semiconductor or a compound semiconductor to 100 μm or less, and in some cases, to about 30 μm. In addition, with the increase in wafer size, problems such as an increase in warpage, a decrease in thickness accuracy, and a decrease in yield due to an increase in cracks in a process have come to occur.
[0006]
Therefore, an attempt has been made to solve the above-mentioned problem by bonding a semiconductor wafer to a highly rigid support substrate and grinding and polishing the back surface. For example, Patent Literature 1 discloses a technique in which a GaAs wafer on which a semiconductor is formed is attached to a support plate and then thinned from the back surface. Patent Literature 2 discloses a semiconductor substrate held on a glass holding substrate. Is disclosed in which the thickness of the semiconductor substrate is reduced to 25 μm by mechanical grinding and chemical etching on the back surface of the semiconductor substrate.
[0007]
After grinding the back surface, mask alignment is performed while observing the pattern of the semiconductor device on the main surface of the wafer attached to the wafer support substrate, and a via hole is formed by photolithography at a corresponding position on the back surface. There are many. In such a case, a transparent wafer supporting substrate such as glass, quartz, or sapphire that transmits visible light has been used. For example, Patent Document 3 discloses the use of a quartz substrate or a sapphire substrate, and Patent Document 4 discloses a method of using a sapphire substrate and specifying the plane orientation thereof to improve the accuracy of mask alignment. ing.
[0008]
As a method of fixing the semiconductor wafer to the wafer support substrate, wax, double-sided tape, or the like is used. Patent Documents 1 and 2 show a method of holding a wafer on a wafer support substrate using wax. Patent Document 3 shows a method of holding a wafer on a wafer support substrate using a double-sided UV tape whose adhesiveness is reduced by UV irradiation. How to do is shown.
[0009]
Further, the semiconductor wafer after the thinning is very thin and easily broken. In particular, in the case of holding using a wax, the semiconductor wafer is separated by immersing in a liquid for dissolving the wax, and then the semiconductor wafer is peeled off. Since the adhesive force cannot be completely eliminated, the adhesive may be broken when peeled off. Therefore, in order to enhance the effect of removing the wax, Patent Document 4 discloses an example in which a large number of through holes are provided in the plane of the wafer supporting substrate.
[0010]
It is desirable to provide a through hole in the wafer support substrate made of sapphire, quartz glass, etc., as described above. There are known a method in which a pin having the same shape as the formed processing hole is vibrated by ultrasonic waves while cutting while supplying corundum abrasive grains, and a method in which pulse grinding is performed using a laser such as carbon dioxide gas, excimer, or YAG.
[0011]
Sapphire is more suitable than quartz glass for the transparent wafer support substrate because of its high mechanical strength and good thermal conductivity. In addition to these properties, sapphire also has the advantage of being able to be reused repeatedly and reducing costs since quartz glass is also excellent in chemical resistance.
[0012]
[Patent Document 1]
JP-A-2-22841 (Page 2 [Means for Solving the Problems])
[Patent Document 2]
JP-A-7-221051 (paragraph numbers 0025 to 0026)
[Patent Document 3]
Japanese Patent Application Laid-Open No. H10-27037 (Claim 1)
[Patent Document 4]
JP-A-2002-184845
[0013]
[Problems to be solved by the invention]
As described above, the sapphire wafer support substrate has excellent chemical resistance and can be used repeatedly. However, in the processing step of the back surface of the semiconductor wafer, when gold deposition is performed on the via hole, in order to remove the gold adhered to the wafer support substrate at the same time, if the acid treatment such as hydrofluoric acid is repeatedly performed, It has been found that the shape of the inner wall and the outer peripheral side surface of the through hole of the wafer supporting substrate is gradually deformed. In addition, inspection of the devices that were damaged during use revealed that many of them had breakage sources in the through holes and outer peripheral side surfaces.
[0014]
Regarding this cause, the present inventors have conducted intensive studies and found that even when sapphire excellent in chemical resistance is used as the wafer support substrate, when the inner wall or outer peripheral side surface of the through hole is rough, it is easy to react with acid, It has been found that there is a problem that the microcracks existing in that portion become a source of fracture and cause cracks.
[0015]
Accordingly, it is an object of the present invention to solve these problems, to provide a wafer support substrate capable of increasing the number of times that it can be used repeatedly and reducing running costs.
[0016]
[Means for Solving the Problems]
In view of the above-mentioned object, the wafer support substrate of the present invention is a substrate that supports a compound semiconductor wafer in processing a back surface of the compound semiconductor wafer in a semiconductor manufacturing process, and is made of sapphire. Further, since the substrate has a plurality of through holes in the surface thereof and the center wall average roughness (Ra) of the inner wall of the through hole is a mirror finish of 0.3 μm or less, the chemical resistance of the inner wall portion of the through hole is reduced. This improves the resistance to acid etching when used repeatedly. Then, since microcracks on the inner wall of the through hole are reduced, the occurrence of cracks starting from this portion is also reduced.
[0017]
If the center line average roughness (Ra) of the outer peripheral side surface of the substrate is made to be a mirror finish of 0.3 μm or less, chemical resistance of the outer peripheral side surface portion of the substrate is improved, and acid etching when repeatedly used is also possible. You will be able to withstand enough. Then, since microcracks on the outer peripheral side surface of the substrate are reduced, the occurrence of cracks starting from this portion is also reduced.
[0018]
The reason why the chemical resistance is improved by making the center line average roughness (Ra) of the inner wall of the through hole or the outer peripheral side surface of the substrate 0.3 μm or less is that the surface area per unit involved in the reaction is improved. It is considered that the reaction is difficult to proceed because the surface energy is decreased due to the decrease.
[0019]
In addition to the above, chemical resistance can be further improved by setting the thickness of the work-affected layer on the inner wall of the through hole and / or the outer peripheral side surface of the substrate to 40 μm or less. This work-affected layer is usually formed when the inner wall of the through hole or the outer peripheral side surface of the substrate is ground, and usually has a depth of 50 μm or more. And
Since that part has poor crystallinity and a high energy state, it is easily etched by acid.
[0020]
Therefore, when the thickness of the work-affected layer is set to 40 μm or less, a change in shape due to acid etching can be suppressed, and only a portion which is hardly subjected to acid etching during repeated use remains. Therefore, the resistance to acid etching can be increased while maintaining the inner wall of the through hole and / or the outer peripheral side surface of the substrate in the original shape, and can be repeatedly used as a wafer support substrate for a long time.
[0021]
The thickness of the affected layer can be measured by laser Raman spectroscopy. Further, the thickness of the work-affected layer on the inner wall of the through hole can be estimated by destroying a sample manufactured under the same conditions and performing measurement.
[0022]
The mirror finish of the inner wall of the through hole and / or the outer peripheral side surface of the substrate can be finished by buffing or wet etching. By performing the grinding process in which the depth of the cut by the abrasive grains is shallow as in the buffing, the generation of a new affected layer can be minimized, and the existing affected layer can be removed. Further, the polishing state can be freely adjusted by adjusting the particle size of the abrasive grains used and the finishing time.
[0023]
Conventionally, buffing refers to a method of gently polishing a surface layer portion by rotating a nonwoven fabric or a polishing pad to which abrasive grains are attached, but in the present specification, abrasive grains are attached to through holes. A method of inserting fibers such as wool and polishing the inner wall thereof is also regarded as buffing.
[0024]
In addition, wet etching not only does not generate any new work-affected layer, but can also remove the existing work-affected layer very efficiently. As an etching solution for wet-etching the sapphire wafer support substrate, hot phosphoric acid or hot HCl-H 2 Calcium hydroxide is preferably used, and among them, hot phosphoric acid having a high etching rate is preferably used.
[0025]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows a wafer support substrate of the present invention. FIG. 1A is a plan view, and FIG. 1B is a cross-sectional view passing through a through hole.
[0026]
It is preferable that the outer shape of the wafer support substrate 1 has a slightly larger outer diameter than the semiconductor wafer 2 in consideration of handling and the like. For example, when using a 4-inch φ (approximately 100 mm diameter) semiconductor wafer, the wafer support substrate 1 may have a diameter of 105 mm.
[0027]
The thickness of the wafer supporting substrate 1 is preferably in the range of 0.5 mm to 3 mm. Even if the thickness is larger than this range, there is a problem that the obtained effect does not change and only the cost increases. If it is too small, the strength of the wafer support substrate 1 will be low, so that there is a problem that it is not possible to perform processing with sufficient pressure applied when processing the back surface of the semiconductor wafer.
[0028]
The main surface 1c of the wafer support substrate 1 supporting the semiconductor wafer is finished to a mirror surface, and the center line average roughness is Ra 0.05 μm to 0.3 μm. The reason why the main surface 1c is mirror-finished is to improve the bonding accuracy of the semiconductor wafer. The surface opposite to the main surface 1c is desirably mirror-finished so that the semiconductor wafer can be visually confirmed through the wafer support substrate 1 during mask alignment described later.
[0029]
A plurality of through holes 1a are provided in the plane of the wafer support substrate 1. When the semiconductor wafer is separated from the wafer support substrate 1, a solvent for dissolving the wax can be penetrated into the through hole 1 a. Further, when the semiconductor wafer is bonded to the wafer support substrate 1, air bubbles generated between the surfaces can be removed from the through hole 1a.
[0030]
There is no particular limitation on the shape of the through hole 1a, and a circular or square shape is used, but a circular shape is desirable because processing is easy. Further, the dimensions of the through-hole 1a are desirably 0.3 mm to 1 mm in diameter (when circular) and 0.3 mm to 1 mm square (when square). If it is larger than this range, the semiconductor wafer may be bent at the through hole 1a, and if it is smaller than this range, the penetration of the solution for dissolving the wax may be deteriorated.
[0031]
The density of the through-holes 1a is desirably as dense as possible in order to improve the permeability of the solvent for dissolving the wax and the efficiency of removing air bubbles. There are provided through holes 1a.
[0032]
In the present invention, the inner wall 1d of the through hole 1a is required to be mirror-finished, and the center line average roughness (Ra) needs to be 0.3 μm or less. By finishing in this way, the chemical resistance of the inner wall 1d of the through hole 1a is improved, and the inner wall 1d can sufficiently withstand acid etching when used repeatedly. Since microcracks are reduced from this portion, the occurrence of cracks starting from this portion is also reduced.
[0033]
It is desirable that the outer peripheral side surface 1b of the wafer supporting substrate 1 is also mirror-finished and the center line average roughness (Ra) is 0.3 μm or less. This is because, in addition to the inner wall 1d of the through hole 1a, the outer peripheral side surface 1b also has improved chemical resistance and can sufficiently withstand acid etching when repeatedly used. Since microcracks are reduced from the outer peripheral side surface 1b of the wafer supporting substrate 1, the occurrence of cracks starting from this portion is also reduced.
[0034]
In addition, regarding the center line average roughness (Ra) of the inner wall 1d of the through hole 1a and the outer peripheral side surface 1b of the wafer support substrate 1, especially when the through hole 1a has a circular shape, the inner wall 1d is a curved surface and is measured. Therefore, a test piece is prepared under the same conditions, destroyed, and measured.
[0035]
It is desirable that the thickness of the affected layer be 40 μm or less for the inner wall 1 d of the through hole 1 a and the outer peripheral side surface 1 b of the wafer support substrate 1. This damaged layer is susceptible to acid etching when used repeatedly, which causes a change in shape. However, by suppressing the thickness to 40 μm or less, the amount of change in shape can be reduced. Then, only the portion that is hardly subjected to acid etching remains during repeated use, so that it can be used repeatedly for a long time.
[0036]
It is more preferable that the thickness of the work-affected layer is 5 μm or less, since almost no change in shape occurs during acid etching.
[0037]
Since this processed deteriorated layer has poor crystallinity, if the evaluation is performed by laser Raman spectroscopy, the half-value width of the peak corresponding to sapphire becomes large, so that detection is possible. Further, by using microscopic laser Raman spectroscopy, the thickness of the affected layer can be determined by evaluating the existence state of the affected layer in the processed cross section.
[0038]
As shown in FIG. 2, the crystal orientation of sapphire used for the wafer support substrate 1 is such that the main surface 1c is within ± 2 ° of the R plane and within ± 2 ° of the C-axis projection direction within the main surface. Is desirably processed so as to include at least one of the display unit 1e at a position within ± 2 ° and the display unit 1f at a position within ± 2 ° in the A axis direction. Alternatively, it is desirable to process the main surface 1c so that it is either within A ± 5 ° or C ± 5 °.
[0039]
The reason is that, depending on the device circuit design of the semiconductor wafer, it may be necessary to perform pattern alignment with high precision between the main surface and the back surface of the semiconductor wafer. For example, while observing the pattern of the semiconductor device attached to the wafer support substrate 1 through sapphire having birefringent optical characteristics, the positional deviation is suppressed to a low level, and the accuracy of the main surface and the back surface of the semiconductor wafer is 0.5 μm or less. This is because the alignment with
[0040]
Next, a method for manufacturing a sapphire wafer support substrate according to the present invention will be described.
[0041]
First, single crystal sapphire as a material can be manufactured by an EFG method, a Czochralski method, a hydrothermal method, or the like. The obtained single crystal sapphire is formed into a desired substrate shape by a method of grinding with a diamond wheel or a method of processing with a band or a wire while supplying diamond abrasive grains.
[0042]
Then, a plurality of through holes 1a are formed in the obtained sapphire wafer support substrate 1. As a processing method, a diamond fixed whetstone is rotated at a high speed and a grinding liquid is supplied while grinding is performed, or a pin having the same shape as a processing hole made with tungsten carbide or the like is supplied while supplying corundum abrasive grains by ultrasonic vibration. It can be processed by a shaving method, pulse grinding with a laser such as carbon dioxide, excimer, or YAG. Among them, the use of ultrasonic processing is preferable because the processing cost can be reduced.
[0043]
In this state, the inner wall 1d and the outer peripheral side surface 1b of the through hole 1a provided in the wafer support substrate 1 are both ground, and the surface thereof is subjected to normal grinding, and the surface of the processed deteriorated layer having a size of 50 μm or more is obtained. And a state in which microcracks generated by grinding exist. Thereafter, the inner wall 1d and the outer peripheral side surface 1b of the through-hole 1a are mirror-finished to remove a damaged layer and microcracks. It is desirable to perform buff polishing or wet etching as a method of the mirror finish.
[0044]
When buff polishing is used, the effect of removing the affected layer and microcracks is small compared to wet etching, but mirror finishing can be performed in a required state in a short time.
[0045]
When buff polishing is used, it is necessary to use a diamond abrasive having a small particle size of 0.5 to 20 μm to reduce the cut amount and to perform gentle polishing while minimizing the generation of a damaged layer. is there. Furthermore, since the through-hole 1a is usually 1 mm or less in diameter, in order to buff such a portion, a material such as wool with abrasive particles attached thereto is inserted into the through-hole 1a and gently inserted. What is necessary is just to grind.
[0046]
The roughness of the inner wall 1d and the outer peripheral side surface 1b of the through hole 1a varies depending on the grinding state before buffing, but it is sufficient to control the particle size of the abrasive used for buffing and the polishing time. The optimum conditions may be selected by performing the above.
[0047]
When wet etching is used, the entire surface of the inner wall 1d and the outer peripheral side surface 1b of the through-hole 1a is immersed in the etchant, thereby simultaneously removing all of the work-affected layers and microcracks to achieve a mirror finish. be able to.
[0048]
As an etchant used for wet etching, molten borax, hot phosphoric acid, hot phosphoric acid-sulfuric acid, hot vanadium oxide, hot lead fluoride, hot sulfur fluoride, hot fluorohydrocarbon, hot HCl-H 2 , Hot hydrogen, potassium hydroxide, or the like can be used, but hot phosphoric acid is preferably used because the etching rate is high.
[0049]
Note that the roughness of the inner wall 1d and the outer peripheral side surface 1b of the through hole 1a varies depending on the grinding state before wet etching, but is controlled by adjusting the concentration of the etchant, the time of the wet etching, the stirring state of the etchant, and the like. can do.
[0050]
For example, when hot phosphoric acid is used as an etchant, the optimal conditions may be selected by conducting a preliminary test in advance with a wet etching time of 30 minutes to 120 minutes in a concentration range of 50 to 90% by weight.
[0051]
After the inner wall 1d and the outer peripheral side surface 1b of the through hole 1a are mirror-finished, the main surface 1c of the wafer support substrate 1 is mirror-finished, and the center line average roughness (Ra) is set to 0.05 μm to 0.3 μm. Further, when the back surface of the compound semiconductor wafer is processed to be thinned, the center line average roughness (Ra) of the main surface 1c should be 50 ° or less in order to make the parallelism a thickness accuracy of 20 μm or less. Is desirable.
[0052]
A method for mirror-finishing the main surface 1c of the sapphire wafer support substrate 1 is as follows. The center line average roughness (Ra) is 0.05 μm to 0 μm by performing lap polishing with diamond abrasive grains having a particle size of 5 μm or less. .3 μm. Further, if necessary, Ra50 ° or less can be obtained by performing chemical polishing using a polishing liquid in which an alkaline medium such as spherical colloidal silica particles is dispersed.
[0053]
The ridge portion (substrate outer periphery or through hole) of the wafer supporting substrate 1 manufactured by the above-described method has a gentle shape, and a chamfered shape of C0.05 mm or more is formed. Fulfill.
[0054]
A method of using the sapphire wafer support substrate 1 of the present invention in a compound semiconductor back surface polishing step will be described with reference to FIG.
[0055]
First, the circuit forming surface 2a of the semiconductor wafer 2 on which a device circuit as shown in FIG. 3A is formed, for example, a semiconductor wafer 2 made of a compound single crystal such as gallium arsenide or gallium phosphide or an elemental semiconductor such as silicon is attached to a rosin. 3B is bonded to a heated wafer supporting substrate 1 on a heater 4 using a bonding liquid 3 such as a system-based wax or a polyimide-based photosensitive solution resist, if necessary, to melt the wax. Get the body.
[0056]
At this time, the through hole 1a of the wafer support substrate 1 removes bubbles formed in the adhesive liquid 3 when the semiconductor wafer 2 is attached to the wafer support substrate 1, and smoothes the semiconductor wafer 2 on the wafer support substrate 1. Has the effect of sticking.
[0057]
Thereafter, the back surface 2b of the semiconductor wafer 2 bonded as shown in FIG. 3C is ground or polished by a grinding body 6 such as a grinding wheel or a polishing cloth attached to a surface plate 5 of a grinder or a polisher. The thickness is reduced to a predetermined thickness of 30 to 200 μm.
[0058]
Next, as shown in FIG. 3D, a resist 8 is applied to the back surface 2b of the thinned semiconductor wafer 2, and visible light 7 is irradiated from below the sapphire wafer support substrate 1 to irradiate the semiconductor wafer 2 The pattern of the circuit forming surface 2a is monitored, the portion where the via hole 2c is provided is mask-aligned (aligned), and the back surface 2b of the semiconductor wafer 2 is exposed and developed at a predetermined position to form the via hole 2c. A portion of the resist is removed.
[0059]
Thereafter, via holes 2c are formed in the semiconductor wafer 2 by wet etching using chemicals or dry etching using plasma, and the resist 8 is removed. Then, as shown in FIG. 3E, a gold or titanium alloy of the current film 9 is formed on the entire surface by vapor deposition or sputtering, and a PHS pattern resist 10 is applied.
[0060]
Next, as shown in FIG. 3F, a metal plating process is performed to provide a metal plating layer 11 of PHS. As the metal plating layer, gold, copper, or the like is used. After that, the pattern resist 10 and the current film 9 are removed. As a result, a device chip with a PHS is formed.
[0061]
As a method for peeling the semiconductor wafer 2, as shown in FIG. 3 (h), a solution 12 such as an alkali or an organic solvent is passed through a through hole 1a provided in the wafer supporting substrate 1, and an adhesive solution 3 such as wax or resist is applied. Is melted, and the semiconductor wafer 2 subjected to the PHS processing is peeled off.
[0062]
As a method of peeling the semiconductor wafer 2, in addition to the above-described method, a wafer support substrate 1 made of sapphire to which the semiconductor wafer 2 subjected to the PHS processing is adhered is placed on a plate heated by the heater 4 and wax or The semiconductor wafer 2 may be peeled off by dissolving the adhesive liquid 3 such as a resist.
[0063]
Finally, the chip 13 subjected to the PHS processing is divided as shown in FIG.
[0064]
Since the wafer supporting substrate 1 used for processing the back surface of the semiconductor wafer 2 is made of sapphire having excellent chemical resistance, a metal such as gold adhered during the processing is etched with an acid such as hydrofluoric acid and reused. can do.
[0065]
In the wafer support substrate 1 of the present invention, the inner wall 1d of the through hole 1a and the outer peripheral side surface 1b are mirror-finished, and the center line average roughness (Ra) is 0.3 μm or less. Even if the acid etching is performed, it does not react with the acid, and the number of times that it can be used repeatedly increases, so that the running cost can be reduced. Further, since microcracks are reduced, the occurrence of cracks originating from this portion is also reduced, resulting in high durability.
[0066]
It should be noted that the embodiments of the present invention are not limited to the above-described examples, and it is needless to say that various changes can be made without departing from the gist of the present invention.
[0067]
For example, in the above description, as an example of a method of mirror finishing the inner wall 1d of the through hole 1a of the wafer support substrate 1 and the outer peripheral side surface 1b, either wet etching or buff polishing is used. The present invention is not limited thereto, and it is possible to combine them. In particular, buff polishing can finish in the required surface roughness state in a short time, and wet etching has a lower polishing rate than buff polishing, but it can be removed without generating a damaged layer. It has the effect of being able to. Therefore, after finishing the required surface roughness in a short time by buffing first and then removing the affected layer by wet etching, a synergistic effect is produced by each processing method, and the surface roughness is reduced in a short time. In addition, it is possible to finish with a small number of affected layers.
[0068]
【Example】
Hereinafter, examples of the present invention will be described. The sapphire wafer support substrate 1 shown in FIG. 1 was manufactured by the following method. From a single crystal sapphire material pulled up by the EFG method, a substrate having an outer diameter of 125 mmφ was processed by a diamond wheel.
[0069]
Next, a pin having the same shape as the processing hole made of tungsten carbide was shaved while supplying corundum-type abrasive grains by ultrasonic vibration, and a through-hole processing of 0.5 mmφ was performed. At this time, the surface roughness (Ra) of the inner wall 1d and the outer peripheral side surface 1b of the through hole 1a of the wafer support substrate 1 was 0.8 μm. When the thickness of the affected layer was evaluated by laser Raman spectroscopy, it was 50 μm.
[0070]
Thereafter, the surface was immersed in 80% hot phosphoric acid for 30 minutes to perform wet etching on the entire surface, and the surface roughness (Ra) of the above portion was 0.1 μm, and the thickness of the affected layer was 10 μm.
[0071]
Further, the surface roughness (Ra) of a sample obtained by buffing the same portion for 10 minutes using diamond abrasive grains having a particle size of 15 μm instead of wet etching was 0.08 μm, and it was 0.08 μm. The thickness was 18 μm. In addition, the buffing was performed by inserting wool with abrasive grains into the through holes.
[0072]
Lastly, after lapping the main surface 1c of the wafer supporting substrate 1 with diamond abrasive grains having a particle size of 5 μm, performing chemical polishing using a polishing liquid in which an alkaline medium of spherical colloidal silica particles is dispersed. To a center line average roughness (Ra) of 2 °.
[0073]
The thickness of the deteriorated layer, which cannot be measured nondestructively, and the surface roughness of the inner wall 1d of the through hole 1a are determined by destructing a sample manufactured under the same conditions and evaluating the cross section. I asked.
[0074]
Next, using a method as shown in FIG. 3, the wafer support substrate 1 was attached to the device forming surface side of gallium arsenide on which a 4-inch φ device was formed, using wax, and was thinned to 100 μm. Then, after forming the device chip with PHS, it peeled off using a chemical solution.
[0075]
After the peeling, the gold adhered to the wafer support substrate 1 was removed using hydrofluoric acid, and washed with distilled water. Such a process was repeated and reused, and the number of times that it could be used repeatedly was examined.
[0076]
The determination of the number of times of repeated use was performed by confirming whether or not the amount of change in the shape of the through hole or the outer peripheral side surface due to hydrofluoric acid did not exceed a reference value.
[0077]
Further, a sample in which the surface roughness and the thickness of the affected layer were changed by changing the time of wet etching and buffing, and a sample in which wet etching was performed after buffing were also prepared. These samples were evaluated exactly as described above.
[0078]
For comparison, a sample was prepared by a conventional method in which the inner wall and the outer peripheral side surface of the through hole were not subjected to wet etching or buff polishing, and the ground surface was maintained, and evaluation was performed in the same manner as described above. Table 1 shows the results.
[0079]
[Table 1]
[0080]
From the evaluation results, judgment was made that the repeated use count was 138 or more as good (（), 131 to 137 times were within the allowable range (△), and 130 or less was not possible (×).
[0081]
As a result, the inner wall of the through-hole, which is within the scope of the present invention, is mirror-finished and has a Ra of 0.3 μm or less. With respect to 1 to 4, 6 to 13, 15, 17, 19, and 20, all were good or within the allowable range. However, sample nos. 5, 14, 16, 18 and the sample No. For No. 21, the result was unacceptable.
[0082]
Further, among the samples out of the scope of the present invention, three types of sample Nos. In which the inner wall of the through-hole was left as ground. With respect to 16, 18, and 21, two of them cracked during the evaluation, so the evaluation was stopped.
[0083]
As described above, the wafer supporting substrate of the present invention can increase the number of times of repeated use by about 10% or more without reacting to acid as compared with the conventional one, and the wafer supporting substrate does not break during use. It was found that the life of the supporting substrate can be extended.
[0084]
【The invention's effect】
As described above, according to the present invention, in the sapphire wafer support substrate, the center line average roughness (Ra) of the inner wall and the outer peripheral side surface of the plurality of through holes provided in the surface of the substrate is 0.3 μm or less. By finishing, it is possible to impart resistance to acid washing and to make it hard to be broken, so that the number of repeated use of the wafer supporting substrate can be increased and running cost can be reduced.
[Brief description of the drawings]
FIG. 1 is a wafer supporting substrate of the present invention, wherein (a) is a plan view and (b) is a cross-sectional view passing through a through hole.
FIG. 2
FIG. 4 is a view showing another embodiment of the wafer support substrate of the present invention.
FIG. 3
(A)-(i) is a figure which shows a semiconductor manufacturing process.
[Explanation of symbols]
1: wafer support substrate
1a: Through hole
1b: outer peripheral side surface
1c: Main surface
1d: inner wall
1e, 1f: display unit
2: Semiconductor wafer
2a: Circuit formation surface
2b: back side
2c: Via hole
3: Adhesive liquid
4: heater
5: Surface plate
6: Grinding body
7: visible light
8: Resist
9: Current film
10: Pattern resist
11: metal plating layer
12: Solution
13: Chip
