【０００１】
【発明の属する技術分野】
本発明は、単結晶半導体基板上、絶縁体上あるいは金属基板上等に形成される半導体薄膜の製造方法、薄膜トランジスタ、及びこれにより形成したロジック回路、メモリ回路、液晶表示装置あるいは有機エレクトロルミネッセンス（ＥＬ）表示装置の表示画素または表示装置駆動回路の構成素子として利用される薄膜トランジスタ及びこれらを用いて製造した電気光学装置及び電子機器に関する。
【０００２】
【従来の技術】
従来、多結晶シリコン（ｐｏｌｙ−Ｓｉ）等の半導体薄膜は薄膜トランジスタ（ＴＦＴ）や太陽電池に広く利用されている。とりわけｐｏｌｙ−ＳｉＴＦＴは、キャリア移動度がアモルファスシリコンＴＦＴより高い上、ガラス基板のような透明の絶縁基板上に作製できるという特徴を生かして、液晶表示装置、液晶プロジェクターや有機ＥＬ表示装置用のスイッチング素子、或いは液晶や有機ＥＬ駆動用ドライバの回路素子として広く用いられている。
【０００３】
ｐｏｌｙ−ＳｉＴＦＴの製造プロセスの中でも、最高温度が概ね６００℃以下の温度環境下において比較的安価な耐熱性ガラス基板上にＴＦＴを製造するプロセスは一般に低温プロセスと呼ばれている。低温プロセスでは発振時間が極短時間のパルスレーザを用いてシリコン膜の結晶化を行うパルスレーザ結晶化技術が広く使われている。パルスレーザ結晶化とは、基板上のシリコン薄膜に高出力のパルスレーザ光を照射することによって瞬時にシリコン薄膜を溶融させ、これが凝固する過程で結晶化する性質を利用する技術である。最近ではガラス基板上のアモルファスシリコン膜にエキシマレーザビームを繰り返し照射しながらスキャンすることによって大面積のｐｏｌｙ−Ｓｉ膜を作製する技術が広く使われるようになった。また、ゲート絶縁層としてはプラズマＣＶＤを用いた成膜方法により二酸化珪素（ＳｉＯ２）膜が大面積基板上に成膜可能となった。これらの技術によって、現在では一辺が数十センチほどもある大型のガラス基板上にｐｏｌｙ−ＳｉＴＦＴが作製可能となっている。
【０００４】
しかし、この低温プロセスで問題となるのは能動層となる半導体層（ｐｏｌｙ−Ｓｉ膜）内部に高い密度で捕獲準位が発生し、これがＴＦＴにおけるキャリアの移動度の低下、閾値電圧の増大を招くことである。更に、これら移動度、閾値の値が素子間、基板間及びロット間でバラつくという問題もある。
【０００５】
ＴＦＴの場合、ゲート電極に電圧を印加するとＭＯＳキャパシタ容量によって決まるキャリアが半導体層側に誘起される。しかし、半導体層側に捕獲準位があると、誘起されたキャリアがこれら捕獲準位に捕獲されて伝導に寄与できない。結果として、より高いゲート電圧を印加し、捕獲準位密度よりも多くのキャリアを誘起してやらないとドレイン電流が得られないことになる。これがＴＦＴの閾値電圧を高くしている原因である。
【０００６】
現状では捕獲準位を積極的に制御する有効な手段がないため、ＴＦＴの移動度が低い、閾値電圧が高い、ＴＦＴ特性のバラツキが大きいという結果を招き、これが現在の製造プロセスで問題となっている。現状の低温ｐｏｌｙ−ＳｉＴＦＴの閾値電圧は概ね３〜４Ｖ程度である。例えば、この閾値電圧を１Ｖ程度に下げることができればＴＦＴで作製した回路の駆動電圧を現在の３分の１以下に下げることができる。回路の消費電力は駆動電圧の２乗に比例するので、駆動電圧を３分の１以下に下げることができれば回路の消費電力を１０分の１程度にまで飛躍的に下げることが可能となる。また、ＴＦＴのキャリアの移動度が増加すれば回路の動作速度も向上すると共に、ｐチャンネルの移動度をｎチャンネルと同等まで引き上げることができ、回路設計も容易になる。それにより、例えば携帯情報機器向けのディスプレイに適した超低消費電力の液晶ディスプレイが実現可能となる。
【０００７】
上述した捕獲準位に関してより詳細に述べる。単結晶シリコンを能動層として用いた場合、結晶中の捕獲準位密度は１０１５（ｃｍ−３）以下という極めて低い値となるが、レーザ結晶化により形成したｐｏｌｙ−Ｓｉ膜の場合、膜中には１０１７〜１０１８（ｃｍ−３）の高い密度で捕獲準位が存在する。ｐｏｌｙ−Ｓｉ膜の場合、半導体層内に結晶粒界や結晶欠陥をはじめとする構造的乱れが多く存在し、これらが半導体のバンドギャップ中に準位を形成するため、これが捕獲準位として働く。
【０００８】
この問題を解決せんとして、例えば、特許文献１には、プラズマＣＶＤ法により作製したｐｏｌｙ−Ｓｉ膜を高温・高圧の水蒸気に曝すことにより、ｐｏｌｙ−Ｓｉ膜中の捕獲準位を低減させる技術の提案がある。
【０００９】
【特許文献１】
特開２００１−２３７１９０号公報
【発明が解決しようとする課題】
しかしながら、ｐｏｌｙ−Ｓｉ膜中に存在する捕獲準位はダングリングボンドに限られず、歪やねじれ、ウイークボンドと多種多様な欠陥構造が関与しており、上述の高圧水蒸気熱処理でこれら多様な欠陥を全般的に改善することは難しい。
【００１０】
また、ＴＦＴのしきい値電圧には、ｐｏｌｙ−Ｓｉ膜中の欠陥のみならず、ゲート絶縁膜とｐｏｌｙ−Ｓｉの界面に存在する捕獲準位（界面準位）密度も関係する。
【００１１】
このような理由から、従来技術によってＴＦＴのしきい値電圧を１Ｖ程度にまで低減することは依然として困難である。
【００１２】
よって、本発明は、低温プロセスで形成した薄膜半導体層、及びこの薄膜半導体とシリコン酸化膜との界面における捕獲準位密度を同時に低減せしめ、ｐｏｌｙ−ＳｉＴＦＴ及び回路の特性向上を実現し得る高品質な薄膜半導体及び薄膜トランジスタを提供することを目的とする。
【００１３】
また、本発明は、低温プロセスで形成した半導体層及びＳｉＯ２／Ｓｉ界面の捕獲準位密度を同時に低減せしめ、ｐｏｌｙ−ＳｉＴＦＴ及び回路の特性向上を実現し得る高品質な薄膜半導体及び薄膜トランジスタの製造方法を提供することを目的とする。
【００１４】
また、本発明は、これ等の薄膜トランジスタを使用して消費電力を低減した電気光学装置及び電子機器を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するため本発明の薄膜半導体及び薄膜トランジスタの製造方法は、基板上の半導体層に光照射を行い半導体層の結晶化を行う工程と、しかる後に該半導体層に酸素プラズマ処理を行い、更に次工程にて圧力付与下における水分を含有した熱処理を行う工程を少なくとも有している。そして、上記酸素プラズマ処理時の基板温度を３００℃〜４００℃の範囲において行う。
【００１６】
かかる構成とすることによって、薄膜半導体中、及びこの薄膜半導体とゲート絶縁膜との間界面における捕獲準位密度を減じてキャリアの移動度を高め、低しきい値電圧とすることが可能となる。
【００１７】
ここで、「結晶化」とは、光照射を行う前の半導体層が非晶質、結晶質のいずれの状態にあるかにかかわらず、光照射により誘起される構造変化により結晶を形成することを指す。「酸素プラズマ処理」とは、少なくとも酸素ガスを含むガス雰囲気中での放電によりプラズマを発生させた状態に、被処理物を曝す処理をいう。「高圧水蒸気熱処理」とは少なくとも大気圧より高い圧力にある水蒸気雰囲気で被処理物を加熱しながら曝す処理をいう。
【００１８】
好ましくは、上記酸素プラズマ処理の処理時間を５分間以上行うことを特徴とする。
【００１９】
更に、上記熱処理時の加熱温度を２００℃〜３００℃の範囲にて行う。
【００２０】
更に、上記熱処理の圧力を０．５ＭＰａ〜１．３ＭＰａの範囲にて行う。
【００２１】
更に、上記熱処理の処理時間を１時間〜３時間の範囲にて行う。
【００２２】
また、本発明の薄膜トランジスタの製造方法は、上記製造方法にて作製した薄膜半導体をトランジスタの能動層として用いる。
【００２３】
更に、上記製造方法においてゲート絶縁膜を成膜した後、上記熱処理を施すことを特徴とする。
【００２４】
また、本発明薄膜トランジスタの製造方法は、薄膜トランジスタの製造方法において、上記製造方法にて製作した該薄膜半導体の上部にゲート絶縁膜を成膜し、更にその上部にゲート電極を形成した後に不純物イオン注入を行い、ソース・ドレイン領域を形成した後に、再び該熱処理を行う。
【００２５】
更に、上記薄膜トランジスタの製造方法において、ソース・ドレイン電極を形成した後に、再び該熱処理を行うことを特徴とする。
【００２６】
本発明の電気光学装置は、上記製造方法により作製した薄膜トランジスタを表示画素又は周辺駆動回路の駆動素子として備える。これにより薄膜トランジスタのバラツキが小さいので表示ムラのない電気光学装置を提供しうる。また、低い電源電圧でも十分な回路スピードで周辺回路を駆動できるので電気光学装置モジュールの消費電力を極めて低くすることが可能となる。
【００２７】
本発明の電子機器は上記電気光学装置を備える。これにより低消費電力の表示装置等を得ることが可能となる。これを携帯用情報機器の表示装置等として用いると、電池を長持ちさせることが可能となって具合がよい。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態の一例を図面を参照して説明する。図１及び図２は、半導体装置（ＴＦＴ）の各製造工程におけるｐｏｌｙ−Ｓｉ ＴＦＴの断面構造を示している。
【００２９】
（１．半導体薄膜の形成）
まず、図１（ａ）に示すように、基板１０１の上に下地保護膜１０２を形成しその上に半導体薄膜１０３を形成する。
【００３０】
本発明を適応し得る基板１０１としては金属等の導電性物質、シリコン・カーバイト（ＳｉＣ）やアルミナ（Ａｌ２Ｏ３）や窒化アルミニウム（ＡｌＮ）等のセラミック材料、溶融石英やガラス等の透明または不透明絶縁性物質、シリコンウェーハ等の半導体物質、並びにそれを加工したＬＳＩ基板等が可能である。半導体膜は基板上に直接又は下地保護膜や下部電極等を介して堆積する。また、シリコンウェーハなどの単結晶基板はこれをそのまま能動層となる半導体層１０３として使用する。
【００３１】
下地保護膜１０２としては酸化硅素膜（ＳｉＯＸ ：０＜ｘ≦２）や窒化硅素膜（Ｓｉ３Ｎｘ ：０＜ｘ≦４）等の絶縁性物質が挙げられる。ＴＦＴなどの薄膜半導体装置を通常のガラス基板上に作成する場合の様に、半導体膜への不純物制御が重要であるとき、ガラス基板中に含まれているナトリウム（Ｎａ）等の可動イオンが半導体膜中に混入しない様に下地保護膜を形成した後に半導体膜を堆積するのが好ましい。各種セラミック材料を基板として用いる場合にも同様のことが言える。下地保護膜はセラミック中に添加されている焼結助材原料などの不純物が半導体部に拡散及び混入するのを防止する。金属材料などの導電性材料を基板として用い、且つ半導体膜が金属基板と電気的に絶縁されていなければならない場合には、絶縁性を確保する為に当然下地保護膜は必要不可欠である。更に半導体基板やＬＳＩ素子上に半導体膜を形成する時にはトランジスタ間や配線間の層間絶縁膜が同時に下地保護膜でもある。
【００３２】
下地保護膜は、まず基板を純水やアルコールなどの有機溶剤で洗浄した後、基板上に常圧化学気相堆積法（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等のＣＶＤ法或いはスパッタ法等で形成する。 下地保護膜として酸化硅素膜を用いる場合、常圧化学気相堆積法では基板温度を２５０℃程度から４５０℃程度としてモノシラン（ＳｉＨ４）や酸素を原料として堆積し得る。プラズマ化学気相堆積法やスパッタ法では基板温度は室温から４００℃程度である。下地保護膜の膜厚は基板からの不純物元素の拡散と混入を防ぐのに十分な厚さが必要で、その値は最小で１００ｎｍ程度以上である。ロット間や基板間のばらつきを考慮すると２００ｎｍ程度以上が好ましく、３００ｎｍ程度あれば保護膜としての機能を十分に果たし得る。下地保護膜がＩＣ素子間やこれらを結ぶ配線等の層間絶縁膜を兼ねる場合には、通常４００ｎｍから６００ｎｍ程度の膜厚となる。絶縁膜が余りにも厚くなると絶縁膜のストレスに起因するクラックが生ずる。その為最大膜厚は２μｍ程度が好ましい。生産性を考慮する必要が強い場合、絶縁膜厚は１μｍ程度が上限である。
【００３３】
次に、半導体薄膜１０３について説明する。本発明が適用される半導体膜としてはシリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等の四族単体の半導体膜の他に、シリコン・ゲルマニウム（ＳｉｘＧｅ１−ｘ ：０＜ｘ＜１）やシリコン・カーバイド（ＳｉｘＣ１−ｘ ：０＜ｘ＜１）やゲルマニウム・カーバイド（ＧｅｘＣ１−ｘ ：０＜ｘ＜１）等の四族元素複合体の半導体膜、ガリウム・ヒ素（ＧａＡｓ）やインジウム・アンチモン（ＩｎＳｂ）等の三族元素と五族元素との複合体化合物半導体膜、またはカドミウム・セレン（ＣｄＳｅ）等の二族元素と六族元素との複合体化合物半導体膜等がある。或いはシリコン・ゲルマニウム・ガリウム・ヒ素（Ｓｉｘ Ｇｅｙ Ｇａｚ Ａｓｚ ：ｘ＋ｙ＋ｚ＝１）と云った更なる複合化合物半導体膜やこれらの半導体膜にリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などのドナー元素を添加したＮ型半導体膜、或いはホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等のアクセプター元素を添加したＰ型半導体膜に対しても本発明は適応可能である。これら半導体膜はＡＰＣＶＤ法やＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法、或いはスパッタ法等や蒸着法等のＰＶＤ法で形成する。半導体膜としてシリコン膜を用いる場合、ＬＰＣＶＤ法では基板温度を４００℃程度から７００℃程度としてジシラン（Ｓｉ２Ｈ６）などを原料として堆積し得る。ＰＥＣＶＤ法ではモノシラン（ＳｉＨ４）などを原料として基板温度が１００℃程度から５００℃程度で堆積可能である。スパッタ法を用いる時には基板温度は室温から４００℃程度である。この様に堆積された半導体膜の初期状態（ａｓ−ｄｅｐｏｓｉｔｅｄ状態）は非晶質や混晶質、微結晶質、或いは多結晶質等様々な状態があるが、本願発明にあっては初期状態はいずれの状態であっても構わない。尚本願明細書中では非晶質の結晶化のみならず、多結晶質や微結晶質の再結晶化をも含めて総て結晶化と呼ぶ。半導体膜の膜厚はそれをＴＦＴに用いる時には２０ｎｍ程度から１００ｎｍ程度が適している。
【００３４】
（２．半導体薄膜のレーザ結晶化）
図１（ｂ）に示すように、基板上１０１に下地絶縁膜１０２と半導体膜１０３を形成した後、この半導体膜をレーザ照射によって結晶化する。通常、 ＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法で堆積させたシリコン膜表面は自然酸化膜で覆われていることが多い。従って、レーザ光１０４を照射する前にこの自然酸化膜を除去する必要がある。このためには弗酸溶液に浸してウエットエッチングする方法や、フッ素を含んだプラズマ中でのドライエッチング等がある。
【００３５】
次に、半導体膜のついた基板をレーザ照射チャンバーにセットする。レーザ照射チャンバーは一部分が石英の窓によってできており、チャンバーを真空に排気した後この石英窓からレーザ光１０４を照射する。ここで、レーザ光１０４について説明する。レーザ光１０４は半導体薄膜１０３表面で強く吸収され、その直下の絶縁膜１０２や基板１０１にはほとんど吸収されないことが望まれる。従って、このレーザ光１０４としては紫外域またはその近傍の波長を持つエキシマレーザ、アルゴンイオンレーザ、ＹＡＧレーザ高調波等が好ましい。また、半導体薄膜１０３を高温に加熱すると同時に基板１０１へのダメージを防ぐためには大出力でしかも極短時間のパルス発振であることが必要となる。従って、上記レーザ光の中でも特にキセノン・クロライド（ＸｅＣｌ）レーザ（波長３０８ｎｍ）やクリプトンフロライド（ＫｒＦ）レーザ（波長２４８ｎｍ）等のエキシマレーザが最も適している。
【００３６】
次に、これらのレーザ光の照射方法について図３を参照して説明する。レーザパルスの強度半値幅は１０ｎｓ程度から５００ｎｓ程度の極短時間である。レーザ照射は基板３０２を室温（２５℃）程度から４００℃程度の間とし、背景真空度が１０−４Ｔｏｒｒ程度から１０−９Ｔｏｒｒ程度の真空中にて行う。レーザ照射の一回の照射面積は対角５ｍｍ□程度から６０ｍｍ□程度の正方形または線状である。
【００３７】
レーザ照射の一回の照射で、例えば０．４ｍｍ×３００ｍｍの面積が結晶化できる線状ビーム３０３を用いた場合について説明する。１カ所に１発のレーザ照射をおこなった後、基板とレーザとの位置を相対的にビーム短軸方向３０５にわずかにずらす。この後、再び１発のレーザ照射を行う。このショットアンドスキャンをレーザ光短軸方向に連続的に数１００Ｈｚで繰り返していくことによって大面積の基板３０２にも対応できる。具体的には、各照射毎に照射領域を１％程度から９９％程度ずらして行く。通常、半導体膜を基板全体で均一に結晶化させるには少なくとも５回程度以上のレーザ照射が望まれるので、照射毎のビームの重なり量は８０％程度以上が求められる。高い結晶性の多結晶膜を確実に得るには同一点が１０回程度から３０回程度の照射が行われる様に重なり量を９０％程度から９７％程度へと調整するのが好ましい。ラインビーム３０３を用いることによって１方向のスキャニングで広い面積の結晶化ができるので、正方形ビームに比べてスループットを高められるというメリットが得られる。同図には線状レーザ３０３によって結晶化された半導体膜が３０１として示され、結晶化前の半導体膜が３０６として示されている。また、同図のグラフにはレーザ照射方向におけるエネルギ密度分布３０８が示されており、線状レーザ３０３のパルス照射走査によってエネルギが均一に照射されることが示されている。
【００３８】
（３．半導体薄膜のプラズマ処理及び高圧水蒸気熱処理）
次に、図１（ｃ）に示すように、ｐｏｌｙ−Ｓｉ膜に対して酸素プラズマ１０７による酸素プラズマ処理を施し、同（ｄ）に示すように、高圧水蒸気１０８による高圧水蒸気熱処理を施す。ここで、「高圧水蒸気熱処理」とは、高圧下における水蒸気による熱処理をいい、より好ましくは、圧力が付与された下において、水分を含有しての熱処理を行うことを言う。先に述べたように、レーザ結晶化直後のｐｏｌｙ−Ｓｉ膜中には１０１８（ｃｍ−３）程度の高い密度で捕獲準位が存在する。これを電気的に不活性化するために、ｐｏｌｙ−Ｓｉ膜にプラズマ処理及び高圧水蒸気熱処理を行う。酸素プラズマ、高圧水蒸気熱処理それぞれにレーザ結晶化ｐｏｌｙ−Ｓｉ膜中の捕獲準位低減に効果がある。
【００３９】
図４に酸素プラズマ処理時間に対する電気伝導度の関係を調査した結果を示す。この実験に用いた基板は、先に述べたレーザ結晶化後のｐｏｌｙ−Ｓｉ膜中に不純物イオン注入を行うことにより、酸素プラズマ処理及び高圧水蒸気熱処理の効果をシート抵抗測定器で測定した電気伝導度から比較できるようにしたものである。酸素プラズマ処理の基板温度は３５０℃、酸素ガス流量１４００ｓｃｃｍ、チャンバー内圧力は１ｔｏｒｒで３００Ｗのパワーでプラズマ放電をおこなった。処理時間が長くなるにつれ電気伝導度が増加していることがわかる。これは本発明の特徴である酸素プラズマ処理によって、ｐｏｌｙ−Ｓｉ膜中の捕獲準位として働くダングリングボンドや結晶粒界に存在する欠陥が終端されていることを示している。処理時間は電気伝導度が０．０１Ｓ／ｃｍを越える５分以上行えば十分であることがわかる。
【００４０】
図５に酸素プラズマ処理の基板温度に対する電気伝導度の関係を調査した結果を示す。この実験に用いた基板は図４の実験と同じものを使用している。酸素プラズマ処理のガス流量は１４００ｓｃｃｍ、チャンバー内圧力は１ｔｏｒｒで３００Ｗのパワーでプラズマ放電を行い、処理時間は１０分で実験を行った。電気伝導度のピークは基板温度が約３５０℃のときに約１．５Ｓ／ｃｍであり、基板温度は３００℃〜４００℃の範囲内であれば、電気伝導度が０．０１Ｓ／ｃｍを越え所要の電気伝導度特性が得られることがわかる。
【００４１】
次に、上記酸素プラズマ処理を１０分間おこなった基板に対し高圧水蒸気熱処理をおこなった結果を図６に示す。この実験は高圧水蒸気熱処理の加熱温度と電気伝導度の関係を調査したものであり、チャンバー内圧力は１．３ＭＰａ、処理時間は３時間である。１５０℃〜３００℃の範囲で実験をおこなった結果、加熱温度が２００℃以上であれば酸素プラズマ処理のみをおこなった場合より非常に高い電気伝導度が得られることがわかった。これは２００℃以上の高温により反応速度が上昇し、酸素プラズマ処理で準安定状態となった深い準位から浅い準位までの広い範囲の準位を更に低減できたものと思われる。
【００４２】
ここで、重要なことは酸素プラズマ処理及び高圧水蒸気熱処理の両処理を適当な条件で施すことによって最も効率的に捕獲準位密度低減が可能であるという点である。とりわけ本発明の捕獲準位終端のための上記処理ではドナータイプの捕獲準位が効率的に低減されるため、後述のようにｐ型ＴＦＴの性能向上が著しいことが特徴である。
【００４３】
図７に上記酸素プラズマ処理を１０分間おこなった基板に対し、高圧水蒸気熱処理の加熱温度を３００℃、処理時間を３時間で固定し、圧力依存性について調査した結果を示す。図６より０．５ＭＰａ〜１．３ＭＰａの範囲で高圧水蒸気熱処理を行うと高い電気伝導度が得られることがわかる。これも図７の結果と同様に、高圧条件下によって反応速度が上昇し、酸素プラズマ処理では完全に安定化できなかった深い準位から浅い準位までの広い範囲の準位を更に低減できたものである。しかし、圧力が高ければ高いほど良いと言うものではなく、１．７ＭＰａになると逆に電気伝導度が減少している。これは高圧により反応速度が高すぎてｐｏｌｙ−Ｓｉ膜の結晶粒界を余分に酸化してしまったためである。ようするに捕獲準位を終端する反応より、Ｓｉと反応して酸化層になる反応のほうが多くなってしまうのである。その結果、膜厚が減少するとともに、上記酸素プラズマの効果が働く結晶粒界部分が酸化膜となり電気伝導度が低下したと予想できる。
【００４４】
図８には上記酸素プラズマ処理を１０分間おこなった基板に対し、高圧水蒸気熱処理の加熱温度を３００℃、圧力０．９ＭＰａで固定し、処理時間依存性について調査した結果を示す。図８より処理時間は１〜３時間の範囲で高い電気伝導度が得られることがわかる。これも上記の温度及び圧力条件の実験結果と同様に酸素プラズマ処理では低減できなかった深い準位から浅い準位までの広い範囲の準位を更に低減できたものと思われる。しかし、処理時間が３時間を越えると、図７の実験結果と同様に、反応が進みすぎて酸化膜となる割合が高くなり、その結果電気伝導度が低減する。
【００４５】
本発明の特徴として、以上のように適切な条件で酸素プラズマと高圧水蒸気熱処理を行うことによりｐｏｌｙ−Ｓｉ膜中の欠陥を十分に低減せしめ、高品質な薄膜半導体を得ることができる。
【００４６】
（４．素子分離工程）
次に、図１（ｅ）に示すように、ＴＦＴ素子同士を電気的に絶縁するためにｐｏｌｙ−Ｓｉ膜１０６をエッチングする。例えば、ｐｏｌｙ−Ｓｉ膜１０６上にフォトリソグラフィーにより素子領域のフォトレジストのマスクパターンを形成した後、ウエットまたはドライエッチングによりｐｏｌｙ−Ｓｉ膜１０６をエッチングする。ウエットエッチングとしてはフッ酸と硝酸を１：１の割合で混合した混酸でエッチングする方法がある。一方、ドライエッチングではＣＦ４とＯ２混合ガスを用いたリモートプラズマ放電を用いる方法がある。Ｓｉのエッチングは主にフッ素ラジカルにより進行するが、酸素が混合されているのでエッチング中にフォトレジストも同時にエッチングされ、レジストパターンは徐々に端から細くなっていく。このためｐｏｌｙ−Ｓｉ膜の端面は斜めにエッチングされ、いわゆるテーパーエッチングが実現する。これはゲート絶縁膜形成においてステップカバレッジが悪い場合にｐｏｌｙ−Ｓｉ層端面においてゲート絶縁膜厚が極端に薄くなるのを防止する効果があり、ＴＦＴ製造上重要なエッチング方法となる。
【００４７】
（５．ゲート絶縁膜形成）
次に、図１（ｅ）に示すように、島状に整形されたｐｏｌｙ−Ｓｉ膜１０６の上にゲート絶縁膜１０９を形成する。工程としては真空チャンバー中で基板を室温程度に調温し、背景真空度が１０−６（ｔｏｒｒ）台になるまで真空排気する。この状態で真空チャンバー内に酸素ガスとシランガス（ＳｉＨ４）を流す。放電を安定させるためにＨｅガスで希釈する方法も有効である。一般的には酸素ガス流量はシランガス流量の５倍以上とする。この状態でプラズマ放電を行い、ＳｉＯ２膜１０９形成を行う。
【００４８】
そして、図２（ｆ）に示すように、ゲート絶縁膜成膜後に上記高圧水蒸気熱処理を再び行うのも効果的である。処理条件としては、先に述べたような範囲の温度、圧力、時間で処理を行う。本発明の特徴である高圧水蒸気熱処理によって、ゲート絶縁膜中の欠陥や界面欠陥密度の低減が可能となり、結果としてリーク電流の低減、閾値電圧の低減が可能となる。これら２回の捕獲準位終端処理によりｐｏｌｙ−Ｓｉ及びゲート絶縁膜両方の改質がおこなわれるため、ＴＦＴの性能を飛躍的に改善することが可能となる。
【００４９】
（６．以降の工程）
図２（ｇ）に示すように、引き続いてゲート電極１１１となる薄膜をＰＶＤ法或いはＣＶＤ法などで堆積する。この材質は電気抵抗が低く、３５０℃程度の熱工程に対して安定であることが望まれ、例えば、タンタル、タングステン、クロム等の高融点金属がふさわしい。また、イオン・ドーピングによってソース、ドレインを形成する場合、水素のチャネリングを防止するためにこのゲート電極の膜厚がおよそ７００ｎｍ程度必要になる。上記高融点金属の中で７００ｎｍもの膜厚で成膜しても膜ストレスによるクラックが生じない材料となると、タンタルが最もふさわしい。
【００５０】
ゲート電極となる薄膜を堆積後パターニングを行い、引き続いて半導体膜に不純物イオン注入を行ってソース・ドレイン領域１１２を形成する。この時ゲート電極１１１がイオン注入のマスクとなっているので、チャンネルはゲート電極下のみに形成される自己整合構造となる。不純物イオン注入は質量非分離型イオン注入装置を用いて注入不純物元素の水素化物と水素を注入するイオン・ドーピング法と、質量分離型イオン注入装置を用いて所望の不純物元素のみを注入するイオン打ち込み法の二種類が適応され得る。イオン・ドーピング法の原料ガスとしては水素中に希釈された濃度０．１％程度から１０％程度のホスフィン（ＰＨ３）やジボラン（Ｂ２Ｈ６）等の注入不純物元素の水素化物を用いる。イオン打ち込み法では所望の不純物元素のみを注入した後に引き続いて水素イオン（プロトンや水素分子イオン）を注入する。前述の如くＳｉＯ２／Ｓｉ界面やゲート絶縁膜を安定に保つ為には、イオン・ドーピング法にしろイオン打ち込み法にしろイオン注入時の基板温度は３５０℃以下であることが好ましい。
【００５１】
一方注入不純物の活性化を３５０℃以下の低温にて常に安定的に行うには（本願ではこれを低温活性化と称する）、イオン注入時の基板温度は２００℃以上であることが望ましい。トランジスタのしきい値電圧を調整する為にチャンネル・ドープ行うとか、或いはＬＤＤ構造を作成するといった様に低濃度に注入された不純物イオンを低温で確実に活性化するには、イオン注入時の基板温度は２５０℃以上であることが必要となる。この様に基板温度が高い状態でイオン注入を行うと、半導体膜のイオン注入に伴う結晶壊破の際に再結晶化も同時に生じ、結果としてイオン注入部の非晶質化を防ぐことが出来る。即ちイオン注入された領域は注入後も依然として結晶質として残り、その後の活性化温度が３５０℃程度以下と低温であっても注入イオンの活性化が可能になる。ＣＭＯＳ ＴＦＴを作成するときはポリイミド樹脂等の適当なマスク材を用いてＮＭＯＳ又はＰＭＯＳの一方を交互にマスクで覆い、上述の方法にてそれぞれのイオン注入を行う。
【００５２】
そして、図２（ｈ）に示すように、上記高圧水蒸気熱処理を行い、イオン注入時に結晶構造に発生した欠陥の終端や、上記熱処理による不純物活性化をより効果的に行い、活性化率を向上させることができる。その結果、ｎ、ｐチャネル移動度の向上が期待できる。
【００５３】
次に、図２（ｉ）に示すように、層間絶縁膜１１４を形成し、ソース・ドレイン上にコンタクトホールを開孔し、ソース・ドレイン取り出し電極１１５と配線をＰＶＤ法やＣＶＤ法などで形成して薄膜トランジスタが完成する。
【００５４】
最後に、図２（ｊ）に示すように、上記ソース・ドレイン電極まで完成した薄膜トランジスタに対して高圧水蒸気熱処理を行う。イオン注入後の工程によってゲート絶縁膜が受けたダメージの回復や、ソース・ドレイン電極形成時に発生するプラズマダメージに起因する膜中の捕獲準位密度の安定化ができる。それによって、基板間やロット間におけるＴＦＴ特性のバラツキが減少されるとともに、特性の向上が可能となる。
【００５５】
（実施例１）
本発明のより詳細な実施例を図１及び図２に沿って説明する。図１の（ａ）〜（ｄ）では本発明によって得られる薄膜半導体の作製方法について説明し、図１の（ｅ）〜図２（ｊ）では上記薄膜半導体を用いた薄膜トランジスタの作製方法について説明する。
【００５６】
本発明で用いられる基板及び下地保護膜に関しては前述の説明に準ずるが、ここでは基板の一例として３００ｍｍ×３００ｍｍの正方形状汎用無アルカリガラス１０１を用いる。
【００５７】
まず、図１（ａ）に示すように、基板１０１上に絶縁性物質である下地保護膜１０２を形成する。ここでは基板温度を１５０゜ＣとしてＥＣＲ−ＰＥＣＶＤ法にて２００ｎｍ程度の膜厚を有する酸化硅素膜を堆積する。次に、後に薄膜トランジスタの能動層となる真性シリコン膜等の半導体膜１０３を堆積する。半導体膜の厚みは５０ｎｍ程度で有る。本例では高真空型ＬＰＣＶＤ装置を用いて、原料ガスで有るジシラン（Ｓｉ２Ｈ６）を２００ＳＣＣＭ流し、４２５℃の堆積温度で非晶質シリコン膜１０３を堆積する。まず高真空型ＬＰＣＶＤ装置の反応室を２５０℃とした状態で反応室の内部に複数枚（例えば、１７枚）の基板を表側を下向きとして配置する。こうした後にターボ分子ポンプの運転を開始する。ターボ分子ポンプが定常回転に達した後、反応室内の温度を約１時間掛けて２５０℃から４２５℃の堆積温度に迄上昇させる。昇温開始後の最初の１０分間は反応室にガスを全く導入せず真空中で昇温を行い、しかる後純度が９９．９９９９％以上の窒素ガスを３００ＳＣＣＭ流し続ける。この時の反応室内における平衡圧力は、３．０×１０−３Ｔｏｒｒである。堆積温度に到達した後、原料ガスであるジシラン（Ｓｉ２Ｈ６）を２００ＳＣＣＭ流すと共に、純度が９９．９９９９％以上の希釈用ヘリウム（Ｈｅ）を１０００ＳＣＣＭ流す。堆積開始直後の反応室内圧力は凡そ０．８５Ｔｏｒｒである。堆積の進行と共に反応室内の圧力は徐々に上昇し、堆積終了直前の圧力は凡そ１．２５Ｔｏｒｒとなる。このように堆積したシリコン膜１０３は基板の周辺部約７ｍｍを除いた２８６ｍｍ角の領域内に於いて、その膜厚変動は±５％以内である。
【００５８】
次に、図１（ｂ）に示すように、レーザ結晶化を行うのであるが、これに先立って非晶質シリコン膜を弗酸溶液に浸し、半導体膜１０３上の自然酸化膜をエッチングする。一般的にシリコン膜が露出した表面は非常に不安定で、シリコン薄膜を保持している雰囲気物質と容易に反応を起こす。従って、レーザ照射を行う前処理では単に自然酸化膜を除去するだけでなく、露出したシリコン膜表面を安定化させる必要がある。このためには、弗酸溶液による処理が望ましい。弗酸は純水との混合比が１：３０になるようにする。この弗酸溶液中に約２０から３０秒浸した後、すぐに純水洗浄を１０から２０分行う。この後スピンナーで純水を取り除く。これによって、シリコン膜表面は水素原子でターミネートされた安定化表面になる。
【００５９】
次に、レーザ光の照射を行う。本例ではキセノン・クロライド（ＸｅＣｌ）のエキシマレーザ（波長：３０８ｎｍ）を照射する。レーザパルスの強度半値幅（時間に対する半値幅）は２５ｎｓである。一回のレーザ照射面積は長さ１５０ｍｍ×幅４００μｍのライン状で、照射面でのエネルギー密度は４１０ｍＪ／ｃｍ２である。このレーザ光を幅方向に９８．７５％ずつ重ねつつ（つまり、照射するごとに５μｍずつ）相対的にずらしながら照射を繰り返す（図３参照）。これを一往復行うことによって一辺３００ｍｍの基板全体のアモルファスシリコンを結晶化する。結晶化によるラフネスの発生を最小限に抑えるために、ラインビームの幅方向にはエッジ領域３０８が前後にそれぞれ１００μｍ（すなわち、弱いエネルギー密度の領域）があり、ａ−Ｓｉ膜には４１０ｍＪ／ｃｍ２のエネルギー密度のレーザ照射が施される前に、これより低いエネルギーでのレーザ照射がおこなわれる。このように段階的に照射エネルギーを増加させることによって、表面ラフネスを抑制しながら結晶化をおこなった。
【００６０】
次に、図１（ｃ）に示すように、基板を酸素プラズマ処理チャンバーへセットする。プラズマ処理チャンバーでは基板温度は３５０℃とし、酸素ガスを１４００ｓｃｃｍ流し１ｔｏｒｒの圧力で３００Ｗのパワーでプラズマ放電をおこなった。酸素プラズマ処理時間は１０分とした。
【００６１】
次に、図１（ｄ）に示すように、基板を高圧水蒸気熱処理チャンバーにセットし、チャンバー内に所望の水を導入する。高圧に耐えるようにチャンバーを完全にロック、密閉した状態で、加熱炉に挿入していく。処理中の圧力はあらかじめチャンバー内に導入した水の量と熱処理温度によって一義的に決まる。本例では２００℃で１．３ＭＰａの圧力条件で３時間の熱処理をおこなった。その結果、ｐｏｌｙ−ｓｉ膜中の深い準位から浅い準位までの広い範囲のキャリア捕獲準位が低減された高品質な薄膜半導体を得ることができる。上記薄膜半導体を例えば薄膜トランジスタ等に応用することにより、高移動度、低しきい値電圧の薄膜トランジスタが作製できる。
【００６２】
（実施例２）
実施例１記載の薄膜半導体を用いた薄膜トランジスタの作製方法について述べる。
【００６３】
図１（ｅ）に示すように、実施例１にて作製したＳｉ膜１０６上にフォトリソグラフィーによりフォトレジストパターンを形成し、ＣＦ４とＯ２混合ガスを用いたリモートプラズマ放電によるドライエッチングをおこなった。島状にパターニングされたＳｉ膜１０６上にゲート絶縁膜１０９を形成するために基板を絶縁膜形成チャンバーへセットする。チャンバー内を１０−６（Ｔｏｒｒ）台の真空度に排気した後、シランガスと酸素ガスを流量比１：６で導入し、チャンバー圧力を２×１０− ３（Ｔｏｒｒ）に調節する。チャンバー内のガス圧力が安定したらＥＣＲ放電を開始し、絶縁膜の成膜を開始する。投入したマイクロ波パワーは１．１ｋＷで、マイクロ波は磁力線に平行に導入窓から導入した。導入窓から１４ｃｍの位置にＥＣＲポイントがある。成膜は１０ｎｍ／ｍｉｎの成膜速度でおこなった。これにより、ゲート絶縁膜を１２０ｎｍ形成した。
【００６４】
図２（ｇ）に示すように、引き続いてゲート電極１１１として膜厚が６００ｎｍのタンタル薄膜をスパッタ法により形成する。ゲート電極となる薄膜を堆積後パターニングを行い、引き続いて半導体膜１０６に不純物イオン注入を行ってソース・ドレイン領域１１２及びチャンネル領域を形成する。この時ゲート電極１１１がイオン注入のマスクとなっているため、チャンネルはゲート電極下のみに形成される自己整合構造となる。イオン・ドーピング法の原料ガスとしては水素中に希釈された濃度０．１％程度から１０％程度のホスフィン（ＰＨ３）やジボラン（Ｂ２Ｈ６）等の注入不純物元素の水素化物を用いる。本例ではＮＭＯＳ形成を目指し、イオン・ドーピング装置を用いて、水素中に希釈された濃度５％のホスフィン（ＰＨ３）を加速電圧１００ｋｅＶで注入する。ＰＨ３ ＋やＨ２ ＋イオンを含むの全イオン注入量量は１×１０１６ｃｍ−２である。
【００６５】
次に、図２（ｉ）に示すように、層間絶縁膜１１４をＰＥＣＶＤ法を用いて形成した。原料ガスはＴＥＯＳ（テトラエトキシシラン）、Ｎ２Ｏ及びＡｒガスを用いて圧力１．５Ｔｏｒｒ、１ｋＷのパワーで放電を行い、８００ｎｍの層間絶縁膜を形成した。次に、ソース・ドレイン上にコンタクトホールを開孔し、アルミニウムでソース・ドレイン取り出し電極１１５と配線をＰＶＤ法やＣＶＤ法などで形成して薄膜トランジスタが完成する。
【００６６】
図９は、このようにして作製したＴＦＴの伝達特性を示している。比較のため、ｐｏｌｙ−Ｓｉの捕獲準位低減処理として高圧水蒸気熱処理のみを施したＴＦＴも同時に作製した。ｐｏｌｙ−Ｓｉ膜に対して酸素プラズマ処理及び高圧水蒸気熱処理を施したＴＦＴはｎチャネル移動度が３６６ｃｍ２Ｖ−１ｓ−１しきい値電圧が１．５５Ｖ、ｐチャネル移動度は３３４ｃｍ２Ｖ−１ｓ−１で、しきい値電圧が１．３２Ｖと良好な結果を示し、特にｐチャネル移動度がｎチャネル移動度と同等まで引き上げることができた。
【００６７】
一方、ｐｏｌｙ−Ｓｉ膜に対して高圧水蒸気熱処理のみを施したＴＦＴはｎチャネル移動度が３１３ｃｍ２Ｖ−１ｓ−１、しきい値電圧が３Ｖ、ｐチャネル移動度が１４６ｃｍ２Ｖ−１ｓ−１、しきい値電圧が２．２２Ｖとなった。以上の結果から、ｐｏｌｙ−Ｓｉに対して本発明の条件で酸素プラズマ処理及び高圧水蒸気熱処理を行うことにより、移動度の増加やしきい値電圧の低減、特にｐチャネルの移動度を劇的に増加することが可能となった。
【００６８】
従来の技術では、高品質なｐｏｌｙ−Ｓｉ膜及びＳｉＯ２／Ｓｉ界面を低温で形成する有効なプロセスが明確でなかった。しかし、以上述べて来た様に本発明の薄膜半導体及び薄膜トランジスタの製造方法を用いることによって極めて高品質なｐｏｌｙ−Ｓｉ及びＳｉＯ２／Ｓｉ界面形成が可能となる。結果として高移動度、低しきい値電圧でなお且つバラツキの極めて少ない薄膜トランジスタの製造が可能となり、超低消費電力回路の実現が可能となる。
【００６９】
（実施例３）
実施例２の工程において、図２（ｆ）に示すように、ゲート絶縁膜成膜後に上記高圧水蒸気熱処理を行う。処理条件は、温度条件は２００℃〜３００℃、圧力条件は０．５ＭＰａ〜１．３ＭＰａ、処理時間は１〜３時間の範囲で処理を行う。
【００７０】
こうして製作された薄膜トランジスタは本発明の特徴である高圧水蒸気熱処理によって、ゲート絶縁膜中の欠陥や界面欠陥密度の低減が可能となり、結果としてリーク電流の低減、閾値電圧の低減が可能となる。そして、ゲート絶縁膜質の改善により絶縁耐圧が向上するとともに、ゲートリーク電流も抑制できる。また、ｐｏｌｙ−ｓｉ膜に対して行った上記高圧水蒸気熱処理で終端しきれなかった捕獲準位に対しても効果がある。これら２回の捕獲準位終端処理によりｐｏｌｙ−Ｓｉ及びゲート絶縁膜両方の改質がおこなわれるため、ＴＦＴの性能を飛躍的に改善することが可能となる。
【００７１】
（実施例４）
実施例２の工程において、図２（ｈ）に示すように、ソース・ドレイン領域形成後に上記高圧水蒸気熱処理を行う。処理条件は実施例３と同等の範囲にて行うものとする。それより、イオン注入時に結晶構造に発生した欠陥の終端や、上記熱処理による不純物活性化をより効果的に行い、活性化率を向上させることができる。その結果、ｎ、ｐチャネル移動度の向上が期待できるとともに、ゲート絶縁膜とｐｏｌｙ−ｓｉとの界面の欠陥も同時に低減できるため、リーク電流やしきい値電圧の低減が可能となる。
【００７２】
（実施例５）
実施例２の工程において、図２（ｊ）に示すように、ソース・ドレイン電極まで完成した薄膜トランジスタに対して上記高圧水蒸気熱処理を行う。処理条件は実施例３と同等の範囲にて行うものとする。ＴＦＴ完成後に上記高圧水蒸気熱処理を行うことにより、イオン注入後の工程によってゲート絶縁膜が受けたダメージの回復や、ソース・ドレイン電極形成時に発生するプラズマダメージに起因する膜中の捕獲準位密度の安定化ができる。また、ソース・ドレイン電極とｐｏｌｙ−ｓｉ膜とのコンタクト抵抗の低減も可能となる。また、ｐｏｌｙ−ｓｉ膜とゲート絶縁膜の界面の欠陥も低減できる。それによって、基板間やロット間におけるＴＦＴ特性のバラツキが減少されるとともに、特性の向上が可能となる。
【００７３】
（実施例６）
本発明の製造方法により得られた薄膜トランジスタは電気光学装置を備える各種の電子機器に適用可能である。
【００７４】
図１０に電気光学装置を適用可能な電子機器の例を挙げる。同図（ａ）は携帯電話への適用例であり、携帯電話２３０は、アンテナ部２３１、音声出力部２３２、音声入力部２３３、操作部２３４、及び本発明の電気光学装置１０を備えている。ここで、「電気光学装置」とは、電気的作用によって発光するあるいは外部からの光の状態を変化させる電気光学素子を備えた装置一般をいい、自ら光を発するものと外部からの光の通過を制御するもの双方を含む。例えば、電気光学素子として、液晶素子、電気泳動素子、ＥＬ（エレクトロルミネッセンス）素子、電界の印加により発生した電子を発光板に当てて発光させる電子放出素子などが挙げられる。このように本発明の電気光学装置１０を携帯電話２３０の表示部として利用可能である。同図（ｂ）はビデオカメラへの適用例であり、ビデオカメラ２４０は、受像部２４１、操作部２４２、及び本発明の電気光学装置１０を備えている。このように本発明の電気光学装置は、ファインダや表示部として利用可能である。このほかにも携帯型パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型プロジェクター、フロント型プロジェクターへの適用が可能である。このように本発明の電気光学装置は画像表示源として利用可能である。
【００７５】
上記例に限らず本発明の電気光学装置１０は、アクティブマトリクス型の電気光学装置を適用可能なあらゆる電子機器に適用可能である。
【００７６】
例えば、この他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなどにも活用することができる。
【００７７】
上述したように、従来の技術では、高品質なｐｏｌｙ−Ｓｉ膜及びＳｉＯ２／Ｓｉ界面を低温で形成する有効なプロセスが明確でなかった。しかし、以上説明したように本発明の薄膜トランジスタの製造方法を用いることによって極めて高品質なｐｏｌｙ−Ｓｉ及びＳｉＯ２／Ｓｉ界面形成が可能となる。結果として高移動度、低しきい値電圧でなお且つバラツキの極めて少ない薄膜トランジスタの製造が可能となり、超低消費電力回路の実現が可能となる。
【図面の簡単な説明】
【図１】本発明の薄膜トランジスタの製造方法を示した工程断面図である。
【図２】本発明の薄膜トランジスタの製造方法を示した工程断面図である。
【図３】レーザ結晶化時のレーザビーム照射方法を示す図である。
【図４】酸素プラズマ処理時間と電気伝導度の関係を示すグラフである。
【図５】酸素プラズマ処理の基板温度と電気伝導度の関係を示すグラフである。
【図６】高圧水蒸気熱処理における電気伝導度の温度依存性を示すグラフである。
【図７】高圧水蒸気熱処理における電気伝導度の圧力依存性を示すグラフである。
【図８】高圧水蒸気熱処理における電気伝導度の時間依存性を示すグラフである。
【図９】本発明の薄膜トランジスタの製造方法を適用して作成したＴＦＴの伝達特性を示すグラフである。
【図１０】本発明の製造方法により得られた薄膜トランジスタを使用する電気光学装置を備える各種の電子機器の例を説明する説明図である。
【符号の説明】
１０…本発明の電気光学装置、１０１…基板、１０２…下地絶縁膜、１０３…アモルファスシリコン膜、１０４…レーザ光、１０５…レーザスキャン方向、１０６…ｐｏｌｙ−Ｓｉ膜、１０７…酸素プラズマ、１０８…高圧水蒸気、１０９…ゲート絶縁膜、１１０…高圧水蒸気、１１１…ゲート電極、１１２…ソース・ドレイン領域、１１３…高圧水蒸気、１１４…層間絶縁膜、１１５…ソース・ドレイン電極、１１６…高圧水蒸気 ２３０…携帯電話、２３１…アンテナ部、２３２…音声出力部、２３３…音声入力部、２３４…操作部、２４０…ビデオカメラ、２４１…受像部、２４２…操作部３０２…基板、３０５…ビーム短軸方向、３０８…エッジ領域、[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor thin film formed on a single crystal semiconductor substrate, an insulator, a metal substrate, or the like, a thin film transistor, and a logic circuit, a memory circuit, a liquid crystal display device, or an organic electroluminescence (EL) formed thereby. The present invention relates to a thin film transistor used as a display pixel of a display device or a constituent element of a display device driving circuit, and an electro-optical device and an electronic device manufactured using the thin film transistor.
[0002]
[Prior art]
Conventionally, semiconductor thin films such as polycrystalline silicon (poly-Si) have been widely used for thin film transistors (TFTs) and solar cells. In particular, poly-Si TFTs have a higher carrier mobility than amorphous silicon TFTs and can be manufactured on a transparent insulating substrate such as a glass substrate, so that switching for liquid crystal display devices, liquid crystal projectors and organic EL display devices can be achieved. It is widely used as an element or a circuit element of a driver for driving a liquid crystal or an organic EL.
[0003]
Among poly-Si TFT manufacturing processes, a process of manufacturing a TFT on a relatively inexpensive heat-resistant glass substrate in a temperature environment having a maximum temperature of approximately 600 ° C. or less is generally called a low-temperature process. In a low-temperature process, a pulse laser crystallization technique of crystallizing a silicon film using a pulse laser having an extremely short oscillation time is widely used. Pulse laser crystallization is a technique that utilizes the property of instantaneously melting a silicon thin film by irradiating a high-power pulsed laser beam to the silicon thin film on a substrate and crystallizing the solidified thin film in the process of solidification. Recently, a technique of forming a large-area poly-Si film by scanning while repeatedly irradiating an amorphous silicon film on a glass substrate with an excimer laser beam has been widely used. As a gate insulating layer, silicon dioxide (SiO 2) is formed by a film forming method using plasma CVD.2) A film can be formed on a large area substrate. With these techniques, a poly-Si TFT can now be manufactured on a large glass substrate having a side of about several tens of centimeters.
[0004]
However, a problem with this low-temperature process is that trap levels are generated at a high density inside the semiconductor layer (poly-Si film) serving as an active layer, which causes a decrease in carrier mobility and an increase in threshold voltage in the TFT. It is to invite. Further, there is a problem that the values of the mobility and the threshold value vary among elements, between substrates, and between lots.
[0005]
In the case of a TFT, when a voltage is applied to the gate electrode, carriers determined by the capacitance of the MOS capacitor are induced on the semiconductor layer side. However, if there are trap levels on the semiconductor layer side, the induced carriers are trapped by these trap levels and cannot contribute to conduction. As a result, a drain current cannot be obtained unless a higher gate voltage is applied to induce more carriers than the trap level density. This is the reason for increasing the threshold voltage of the TFT.
[0006]
At present, there is no effective means for actively controlling the trap level, which results in low mobility of TFT, high threshold voltage, and large variation in TFT characteristics, which is a problem in the current manufacturing process. ing. The threshold voltage of the current low-temperature poly-Si TFT is about 3 to 4 V. For example, if this threshold voltage can be reduced to about 1 V, the drive voltage of a circuit made of a TFT can be reduced to one third or less of the current level. Since the power consumption of the circuit is proportional to the square of the driving voltage, if the driving voltage can be reduced to one third or less, the power consumption of the circuit can be drastically reduced to about one tenth. In addition, when the mobility of the TFT carrier increases, the operation speed of the circuit can be improved, and the mobility of the p-channel can be increased to the same level as that of the n-channel. Thereby, for example, an ultra-low power consumption liquid crystal display suitable for a display for a portable information device can be realized.
[0007]
The above-described trap level will be described in more detail. When single crystal silicon is used as the active layer, the trap level density in the crystal is 10Fifteen(Cm-3)), Which is extremely low, but in the case of a poly-Si film formed by laser crystallization, 1017-1018(Cm-3There are trap levels at high densities. In the case of a poly-Si film, there are many structural disturbances such as crystal grain boundaries and crystal defects in the semiconductor layer, and these form levels in the band gap of the semiconductor, which serve as trap levels. .
[0008]
In order to solve this problem, for example, Patent Document 1 discloses a technique for reducing a trap level in a poly-Si film by exposing a poly-Si film formed by a plasma CVD method to high-temperature and high-pressure steam. There are suggestions.
[0009]
[Patent Document 1]
JP 2001-237190 A
[Problems to be solved by the invention]
However, the trap levels existing in the poly-Si film are not limited to dangling bonds, but involve various kinds of defect structures such as strain, torsion, weak bonds, etc. It is difficult to improve overall.
[0010]
In addition, the threshold voltage of a TFT is related not only to defects in the poly-Si film but also to the density of trap states (interface states) existing at the interface between the gate insulating film and poly-Si.
[0011]
For these reasons, it is still difficult to reduce the threshold voltage of a TFT to about 1 V by the conventional technique.
[0012]
Therefore, the present invention provides a thin film semiconductor layer formed by a low-temperature process, and a trap state density at the interface between the thin film semiconductor and the silicon oxide film, which is simultaneously reduced, thereby realizing an improvement in the characteristics of the poly-Si TFT and the circuit. It is an object to provide a thin film semiconductor and a thin film transistor.
[0013]
In addition, the present invention provides a semiconductor layer and a SiO layer formed by a low-temperature process.2It is an object of the present invention to provide a high-quality thin-film semiconductor and a method of manufacturing a thin-film transistor capable of simultaneously reducing the trap level density at the / Si interface and improving the characteristics of a poly-Si TFT and a circuit.
[0014]
Another object of the present invention is to provide an electro-optical device and an electronic apparatus in which power consumption is reduced by using such a thin film transistor.
[0015]
[Means for Solving the Problems]
In order to achieve the above object, a method for manufacturing a thin film semiconductor and a thin film transistor according to the present invention includes a step of irradiating a semiconductor layer on a substrate with light to crystallize the semiconductor layer, and then performing an oxygen plasma treatment on the semiconductor layer, Further, the method further includes at least a step of performing a heat treatment containing water under pressure application in the next step. Then, the oxygen plasma treatment is performed at a substrate temperature of 300 ° C. to 400 ° C.
[0016]
With such a structure, the trap state density in the thin film semiconductor and at the interface between the thin film semiconductor and the gate insulating film can be reduced, so that the mobility of carriers can be increased and the threshold voltage can be reduced. .
[0017]
Here, “crystallization” means that a crystal is formed by a structural change induced by light irradiation regardless of whether the semiconductor layer before light irradiation is in an amorphous state or a crystalline state. Point to. “Oxygen plasma treatment” refers to a treatment in which an object is exposed to a state in which plasma is generated by discharge in a gas atmosphere containing at least oxygen gas. The term "high-pressure steam heat treatment" refers to a process of exposing an object to be processed while heating it in a steam atmosphere at a pressure higher than at least atmospheric pressure.
[0018]
Preferably, the treatment time of the oxygen plasma treatment is performed for 5 minutes or more.
[0019]
Further, the heating temperature at the time of the heat treatment is set in a range of 200 ° C to 300 ° C.
[0020]
Further, the pressure of the heat treatment is performed in a range of 0.5 MPa to 1.3 MPa.
[0021]
Further, the heat treatment time is set in the range of 1 hour to 3 hours.
[0022]
In the method for manufacturing a thin film transistor according to the present invention, the thin film semiconductor manufactured by the above manufacturing method is used as an active layer of the transistor.
[0023]
Further, the heat treatment is performed after forming the gate insulating film in the above-described manufacturing method.
[0024]
Further, in the method of manufacturing a thin film transistor according to the present invention, in the method of manufacturing a thin film transistor, a gate insulating film is formed on the thin film semiconductor manufactured by the above manufacturing method, and a gate electrode is formed thereon, and then impurity ion implantation is performed. After forming the source / drain regions, the heat treatment is performed again.
[0025]
Further, in the above method for manufacturing a thin film transistor, the heat treatment is performed again after forming the source / drain electrodes.
[0026]
The electro-optical device of the present invention includes the thin film transistor manufactured by the above manufacturing method as a driving element of a display pixel or a peripheral driving circuit. Accordingly, an electro-optical device with no display unevenness can be provided because variation in thin film transistors is small. Further, since the peripheral circuits can be driven at a sufficient circuit speed even with a low power supply voltage, the power consumption of the electro-optical device module can be extremely reduced.
[0027]
Electronic equipment of the present invention includes the above-described electro-optical device. Thus, a display device or the like with low power consumption can be obtained. When this is used as a display device or the like of a portable information device, it is possible to extend the life of the battery, which is favorable.
[0028]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an example of an embodiment of the present invention will be described with reference to the drawings. 1 and 2 show a cross-sectional structure of a poly-Si TFT in each manufacturing process of a semiconductor device (TFT).
[0029]
(1. Formation of semiconductor thin film)
First, as shown in FIG. 1A, a base protective film 102 is formed on a substrate 101, and a semiconductor thin film 103 is formed thereon.
[0030]
As the substrate 101 to which the present invention can be applied, a conductive substance such as a metal, silicon carbide (SiC), alumina (Al2O3), Aluminum nitride (AlN), and other ceramic materials; transparent or opaque insulating materials such as fused quartz and glass; semiconductor materials such as silicon wafers; and LSI substrates processed from such materials. The semiconductor film is deposited directly on the substrate or via a lower protective film, a lower electrode, and the like. In addition, a single crystal substrate such as a silicon wafer is used as it is as a semiconductor layer 103 serving as an active layer.
[0031]
A silicon oxide film (SiO 2)X : 0 <x ≦ 2) or a silicon nitride film (Si3Nx : 0 <x ≦ 4). When it is important to control impurities in a semiconductor film, such as when a thin-film semiconductor device such as a TFT is formed on a normal glass substrate, mobile ions such as sodium (Na) contained in the glass substrate are used in the semiconductor substrate. It is preferable to deposit a semiconductor film after forming a base protective film so as not to be mixed in the film. The same is true when various ceramic materials are used as the substrate. The undercoat protective film prevents impurities such as a sintering aid material added to the ceramic from diffusing and mixing into the semiconductor portion. In the case where a conductive material such as a metal material is used as the substrate and the semiconductor film must be electrically insulated from the metal substrate, a base protective film is indispensable to ensure insulation. Further, when a semiconductor film is formed on a semiconductor substrate or an LSI element, an interlayer insulating film between transistors and between wirings is also a base protective film.
[0032]
The undercoat protective film is formed by first cleaning the substrate with an organic solvent such as pure water or alcohol, and then depositing the substrate on the substrate under atmospheric pressure chemical vapor deposition (APCVD), low pressure chemical vapor deposition (LPCVD), or plasma chemical vapor deposition. It is formed by a CVD method such as a phase deposition method (PECVD method) or a sputtering method. In the case where a silicon oxide film is used as an underlayer protective film, the atmospheric pressure chemical vapor deposition method uses a monosilane (SiH4) Or oxygen as a raw material. In the plasma chemical vapor deposition method and the sputtering method, the substrate temperature is from room temperature to about 400 ° C. The thickness of the base protective film must be sufficient to prevent diffusion and mixing of the impurity element from the substrate, and the value is at least about 100 nm or more. Considering the variation between lots and substrates, it is preferably about 200 nm or more, and if it is about 300 nm, it can sufficiently function as a protective film. When the underlying protective film also serves as an interlayer insulating film between IC elements and wiring connecting them, the thickness is usually about 400 nm to 600 nm. If the insulating film is too thick, cracks occur due to the stress of the insulating film. Therefore, the maximum thickness is preferably about 2 μm. When it is strongly necessary to consider productivity, the upper limit of the insulating film thickness is about 1 μm.
[0033]
Next, the semiconductor thin film 103 will be described. As a semiconductor film to which the present invention is applied, in addition to a semiconductor film of a group 4 element such as silicon (Si) and germanium (Ge), silicon germanium (Si)xGe1-x : 0 <x <1) or silicon carbide (SixC1-x : 0 <x <1) or germanium carbide (GexC1-x : A semiconductor film of a group 4 element complex such as 0 <x <1), a compound semiconductor film of a group 3 element such as gallium arsenide (GaAs) or indium antimony (InSb) and a group 5 element, or cadmium. -There is a composite compound semiconductor film of a group II element such as selenium (CdSe) and a group VI element. Alternatively, silicon, germanium, gallium, arsenic (Six Gey Gaz Asz : X + y + z = 1), an N-type semiconductor film in which a donor element such as phosphorus (P), arsenic (As), antimony (Sb) is added to these compound semiconductor films, or boron (B). The present invention is also applicable to a P-type semiconductor film to which an acceptor element such as), aluminum (Al), gallium (Ga), and indium (In) is added. These semiconductor films are formed by a CVD method such as an APCVD method, an LPCVD method, or a PECVD method, or a PVD method such as a sputtering method or an evaporation method. When a silicon film is used as a semiconductor film, the substrate temperature is set to about 400 ° C. to about 700 ° C. in the LPCVD method, and disilane (Si2H6) Can be deposited as a raw material. In the PECVD method, monosilane (SiH4) Can be deposited at a substrate temperature of about 100 ° C. to about 500 ° C. When using the sputtering method, the substrate temperature is from room temperature to about 400 ° C. The initial state (as-deposited state) of the semiconductor film thus deposited includes various states such as amorphous, mixed crystal, microcrystalline, and polycrystalline. In the present invention, the initial state is as follows. May be in any state. In the specification of the present application, not only amorphous crystallization but also polycrystalline or microcrystalline recrystallization is referred to as crystallization. When the semiconductor film is used for a TFT, the thickness is suitably about 20 nm to about 100 nm.
[0034]
(2. Laser crystallization of semiconductor thin film)
As shown in FIG. 1B, after a base insulating film 102 and a semiconductor film 103 are formed on a substrate 101, the semiconductor film is crystallized by laser irradiation. Usually, the surface of a silicon film deposited by a CVD method such as an LPCVD method or a PECVD method is often covered with a natural oxide film. Therefore, it is necessary to remove the natural oxide film before irradiating the laser beam 104. For this purpose, there are a method of immersing in a hydrofluoric acid solution for wet etching, a method of dry etching in a plasma containing fluorine, and the like.
[0035]
Next, the substrate provided with the semiconductor film is set in a laser irradiation chamber. A part of the laser irradiation chamber is made of a quartz window, and the chamber is evacuated to vacuum, and then the laser light 104 is irradiated from the quartz window. Here, the laser beam 104 will be described. It is desired that the laser light 104 be strongly absorbed by the surface of the semiconductor thin film 103 and hardly absorbed by the insulating film 102 and the substrate 101 immediately below. Therefore, the laser beam 104 is preferably an excimer laser, an argon ion laser, a YAG laser harmonic, or the like having a wavelength in or near the ultraviolet region. In addition, in order to heat the semiconductor thin film 103 to a high temperature and prevent damage to the substrate 101 at the same time, it is necessary to have a large output and a pulse oscillation for an extremely short time. Therefore, among the above laser beams, an excimer laser such as a xenon chloride (XeCl) laser (wavelength 308 nm) or a krypton fluoride (KrF) laser (wavelength 248 nm) is most suitable.
[0036]
Next, a method for irradiating these laser beams will be described with reference to FIG. The half width of the laser pulse intensity is very short, about 10 ns to about 500 ns. Laser irradiation is performed on the substrate 302 at room temperature (about 25 ° C.) to about 400 ° C. with a background vacuum of 10 ° C.-4Torr to 10-9This is performed in a vacuum of about Torr. One irradiation area of the laser irradiation is a square or a line having a diagonal of about 5 mm □ to about 60 mm □.
[0037]
A case will be described in which a linear beam 303 that can crystallize an area of, for example, 0.4 mm × 300 mm in one laser irradiation is used. After one laser irradiation to one place, the position of the substrate and the laser is slightly shifted relatively to the beam short axis direction 305. Thereafter, one laser irradiation is performed again. By repeating this shot and scan continuously at several hundred Hz in the short axis direction of the laser beam, it is possible to cope with a substrate 302 having a large area. Specifically, the irradiation area is shifted from about 1% to about 99% for each irradiation. Usually, at least about five times of laser irradiation is desired to uniformly crystallize the semiconductor film over the entire substrate. Therefore, the beam overlap amount for each irradiation needs to be about 80% or more. In order to reliably obtain a polycrystalline film having high crystallinity, it is preferable to adjust the overlap amount from about 90% to about 97% so that the same point is irradiated about 10 to 30 times. By using the line beam 303, crystallization of a large area can be performed by scanning in one direction, so that there is an advantage that the throughput can be increased as compared with a square beam. In the figure, a semiconductor film crystallized by the linear laser 303 is shown as 301, and a semiconductor film before crystallization is shown as 306. In addition, the graph of FIG. 7 shows an energy density distribution 308 in the laser irradiation direction, and shows that the energy is uniformly irradiated by the pulse irradiation scanning of the linear laser 303.
[0038]
(3. Plasma treatment of semiconductor thin film and high pressure steam heat treatment)
Next, as shown in FIG. 1C, the poly-Si film is subjected to oxygen plasma treatment using oxygen plasma 107, and as shown in FIG. 1D, subjected to high-pressure steam heat treatment using high-pressure steam. Here, the “high-pressure steam heat treatment” refers to a heat treatment using steam under high pressure, and more preferably refers to performing a heat treatment containing moisture under pressure. As described above, the poly-Si film immediately after laser crystallization has 1018(Cm-3) Capture levels exist at a high density. In order to electrically inactivate the poly-Si film, plasma treatment and high-pressure steam heat treatment are performed on the poly-Si film. Each of the oxygen plasma and the high-pressure steam heat treatment is effective in reducing the trap level in the laser-crystallized poly-Si film.
[0039]
FIG. 4 shows the result of investigation of the relationship between the electrical conductivity and the oxygen plasma processing time. The substrate used in this experiment was subjected to impurity ion implantation into the poly-Si film after the laser crystallization described above, so that the effects of oxygen plasma treatment and high-pressure steam heat treatment were measured with a sheet resistance measuring device. It is made to be able to compare from the degree. Plasma discharge was performed at a substrate temperature of 350 ° C., an oxygen gas flow rate of 1400 sccm, a chamber internal pressure of 1 torr, and a power of 300 W in the oxygen plasma treatment. It can be seen that the electrical conductivity increases as the processing time increases. This indicates that the oxygen plasma treatment, which is a feature of the present invention, terminates dangling bonds acting as trap levels in the poly-Si film and defects existing in crystal grain boundaries. It can be seen that a treatment time of 5 minutes or more in which the electric conductivity exceeds 0.01 S / cm is sufficient.
[0040]
FIG. 5 shows the results of an investigation on the relationship between the electrical conductivity and the substrate temperature in the oxygen plasma treatment. The same substrate as used in the experiment of FIG. 4 was used for this experiment. The plasma discharge was performed at a gas flow rate of 1400 sccm in the oxygen plasma treatment, a chamber pressure of 1 torr and a power of 300 W, and the treatment time was 10 minutes. The peak of the electric conductivity is about 1.5 S / cm when the substrate temperature is about 350 ° C., and when the substrate temperature is in the range of 300 ° C. to 400 ° C., the electric conductivity exceeds 0.01 S / cm. It can be seen that the required electrical conductivity characteristics can be obtained.
[0041]
Next, FIG. 6 shows the result of performing high-pressure steam heat treatment on the substrate subjected to the oxygen plasma treatment for 10 minutes. In this experiment, the relationship between the heating temperature and the electric conductivity of the high-pressure steam heat treatment was investigated. The pressure in the chamber was 1.3 MPa, and the treatment time was 3 hours. As a result of conducting an experiment in the range of 150 ° C. to 300 ° C., it was found that when the heating temperature was 200 ° C. or higher, a much higher electric conductivity was obtained than when only the oxygen plasma treatment was performed. This is considered to be due to the fact that the reaction speed was increased by the high temperature of 200 ° C. or higher, and the level in a wide range from a deep level to a shallow level which became metastable by the oxygen plasma treatment could be further reduced.
[0042]
What is important here is that the trap level density can be reduced most efficiently by performing both the oxygen plasma treatment and the high-pressure steam heat treatment under appropriate conditions. In particular, in the above-described processing for terminating the trap level of the present invention, the trap level of the donor type is efficiently reduced, so that the characteristic of the p-type TFT is markedly improved as described later.
[0043]
FIG. 7 shows the results of an investigation on the pressure dependence of the substrate subjected to the oxygen plasma treatment for 10 minutes, with the heating temperature of the high-pressure steam heat treatment fixed at 300 ° C. and the treatment time fixed at 3 hours. FIG. 6 shows that high electric conductivity can be obtained by performing high-pressure steam heat treatment in the range of 0.5 MPa to 1.3 MPa. Similarly to the results in FIG. 7, the reaction rate increased under high-pressure conditions, and a wide range of levels from deep to shallow, which could not be completely stabilized by oxygen plasma treatment, could be further reduced. Things. However, the higher the pressure is, the better it is not. When the pressure becomes 1.7 MPa, the electric conductivity decreases. This is because the reaction speed was too high due to the high pressure, and the crystal grain boundaries of the poly-Si film were excessively oxidized. Thus, the number of reactions that react with Si to form an oxide layer increases more than the reaction that terminates the trap level. As a result, it can be expected that the film thickness is reduced, and the crystal grain boundary where the effect of the oxygen plasma acts becomes an oxide film, and the electric conductivity is reduced.
[0044]
FIG. 8 shows the results obtained by investigating the processing time dependency of the substrate subjected to the oxygen plasma treatment for 10 minutes while the heating temperature of the high-pressure steam heat treatment was fixed at 300 ° C. and the pressure was 0.9 MPa. From FIG. 8, it can be seen that high electric conductivity can be obtained when the treatment time is in the range of 1 to 3 hours. It is considered that, similarly to the above experimental results under the temperature and pressure conditions, a wide range of levels from a deep level to a shallow level, which could not be reduced by the oxygen plasma treatment, could be further reduced. However, if the processing time exceeds 3 hours, the reaction proceeds too much to increase the ratio of forming an oxide film as in the experimental results of FIG. 7, and as a result, the electrical conductivity decreases.
[0045]
As a feature of the present invention, by performing oxygen plasma and high-pressure steam heat treatment under appropriate conditions as described above, defects in the poly-Si film can be sufficiently reduced, and a high-quality thin film semiconductor can be obtained.
[0046]
(4. Element isolation process)
Next, as shown in FIG. 1E, the poly-Si film 106 is etched to electrically insulate the TFT elements from each other. For example, after forming a photoresist mask pattern in an element region on the poly-Si film 106 by photolithography, the poly-Si film 106 is etched by wet or dry etching. As wet etching, there is a method of etching with a mixed acid in which hydrofluoric acid and nitric acid are mixed at a ratio of 1: 1. On the other hand, in dry etching, CF4And O2There is a method using remote plasma discharge using a mixed gas. The etching of Si proceeds mainly by fluorine radicals, but since oxygen is mixed, the photoresist is simultaneously etched during the etching, and the resist pattern gradually narrows from the end. For this reason, the end surface of the poly-Si film is etched obliquely, and so-called taper etching is realized. This has the effect of preventing the gate insulating film from becoming extremely thin at the end surface of the poly-Si layer when step coverage is poor in forming the gate insulating film, and is an important etching method in TFT manufacturing.
[0047]
(5. Gate insulating film formation)
Next, as shown in FIG. 1E, a gate insulating film 109 is formed on the poly-Si film 106 shaped like an island. In the process, the temperature of the substrate was adjusted to about room temperature in a vacuum chamber, and the background vacuum was 10-6(Torr) Vacuum evacuation until the stage is reached. In this state, oxygen gas and silane gas (SiH4Pour). A method of diluting with He gas to stabilize discharge is also effective. Generally, the flow rate of the oxygen gas is at least five times the flow rate of the silane gas. Plasma discharge is performed in this state, and SiO2The film 109 is formed.
[0048]
Then, as shown in FIG. 2F, it is also effective to perform the high-pressure steam heat treatment again after the formation of the gate insulating film. As the processing conditions, the processing is performed at the temperature, pressure, and time within the ranges described above. By the high-pressure steam heat treatment which is a feature of the present invention, the density of defects and interface defects in the gate insulating film can be reduced, and as a result, the leakage current and the threshold voltage can be reduced. Since the poly-Si and the gate insulating film are both modified by these two trap level termination processes, the performance of the TFT can be significantly improved.
[0049]
(6. subsequent steps)
As shown in FIG. 2G, subsequently, a thin film to be the gate electrode 111 is deposited by a PVD method, a CVD method, or the like. This material is desired to have a low electric resistance and to be stable to a heat process at about 350 ° C., for example, a high melting point metal such as tantalum, tungsten, and chromium is suitable. When the source and the drain are formed by ion doping, the gate electrode needs to have a thickness of about 700 nm in order to prevent channeling of hydrogen. Tantalum is most suitable as a material which does not cause cracks due to film stress even when formed into a film having a thickness of 700 nm among the refractory metals.
[0050]
After depositing a thin film serving as a gate electrode, patterning is performed, and then impurity ion implantation is performed on the semiconductor film to form source / drain regions 112. At this time, since the gate electrode 111 serves as a mask for ion implantation, the channel has a self-aligned structure formed only under the gate electrode. Impurity ion implantation is an ion doping method in which hydride and hydrogen of an impurity element are implanted using a mass non-separable ion implanter, and an ion implantation method in which only a desired impurity element is implanted using a mass separable ion implanter. Two types of law can be applied. As a source gas for the ion doping method, phosphine (PH) having a concentration of about 0.1% to about 10% diluted in hydrogen is used.3) And diborane (B2H6) And the like are used. In the ion implantation method, only a desired impurity element is implanted, and then hydrogen ions (protons or hydrogen molecule ions) are implanted. As described above, SiO2In order to keep the / Si interface and the gate insulating film stable, it is preferable that the substrate temperature at the time of ion implantation be 350 ° C. or lower regardless of the ion doping method or the ion implantation method.
[0051]
On the other hand, in order to constantly and stably activate the implanted impurities at a low temperature of 350 ° C. or less (this is referred to as low-temperature activation in this application), it is desirable that the substrate temperature at the time of ion implantation be 200 ° C. or more. In order to reliably activate low-concentration impurity ions at a low temperature, for example, by performing channel doping to adjust the threshold voltage of a transistor or forming an LDD structure, the substrate at the time of ion implantation is required. The temperature needs to be 250 ° C. or higher. When ion implantation is performed in such a state where the substrate temperature is high, recrystallization occurs at the same time as crystal breakage accompanying the ion implantation of the semiconductor film, and as a result, it is possible to prevent the ion implantation portion from becoming amorphous. . That is, the ion-implanted region still remains crystalline after the implantation, and the activated ions can be activated even if the subsequent activation temperature is as low as about 350 ° C. or less. When fabricating a CMOS TFT, one of an NMOS and a PMOS is alternately covered with a mask using an appropriate mask material such as a polyimide resin, and the respective ions are implanted by the above-described method.
[0052]
Then, as shown in FIG. 2H, the high-pressure steam heat treatment is performed to terminate defects generated in the crystal structure at the time of ion implantation and to more effectively activate impurities by the heat treatment to improve the activation rate. Can be done. As a result, improvement in n and p channel mobility can be expected.
[0053]
Next, as shown in FIG. 2I, an interlayer insulating film 114 is formed, a contact hole is formed on the source / drain, and a source / drain extraction electrode 115 and a wiring are formed by a PVD method, a CVD method, or the like. Thus, a thin film transistor is completed.
[0054]
Finally, as shown in FIG. 2 (j), high-pressure steam heat treatment is performed on the thin film transistor completed up to the source / drain electrodes. It is possible to recover the damage to the gate insulating film due to the process after the ion implantation and to stabilize the trap level density in the film due to the plasma damage generated when the source / drain electrodes are formed. As a result, variations in TFT characteristics between substrates and lots are reduced, and characteristics can be improved.
[0055]
(Example 1)
A more detailed embodiment of the present invention will be described with reference to FIGS. 1A to 1D illustrate a method for manufacturing a thin film semiconductor obtained by the present invention, and FIGS. 1E to 2J illustrate a method for manufacturing a thin film transistor using the thin film semiconductor. I do.
[0056]
The substrate and the underlayer protective film used in the present invention follow the above description, but here, a 300 mm × 300 mm square general-purpose non-alkali glass 101 is used as an example of the substrate.
[0057]
First, as shown in FIG. 1A, a base protective film 102, which is an insulating material, is formed on a substrate 101. Here, a silicon oxide film having a thickness of about 200 nm is deposited by ECR-PECVD at a substrate temperature of 150 ° C. Next, a semiconductor film 103 such as an intrinsic silicon film to be an active layer of a thin film transistor later is deposited. The thickness of the semiconductor film is about 50 nm. In this example, a high-vacuum type LPCVD apparatus is used, and disilane (Si2H6) Is flowed at 200 SCCM, and an amorphous silicon film 103 is deposited at a deposition temperature of 425 ° C. First, a plurality of (for example, 17) substrates are arranged with the front side facing down inside the reaction chamber in a state where the reaction chamber of the high vacuum LPCVD apparatus is set at 250 ° C. After this, the operation of the turbo-molecular pump is started. After the turbo-molecular pump has reached steady rotation, the temperature in the reaction chamber is raised from 250 ° C. to a deposition temperature of 425 ° C. over about one hour. During the first 10 minutes after the start of the temperature rise, the temperature is raised in a vacuum without introducing any gas into the reaction chamber. Thereafter, nitrogen gas having a purity of 99.9999% or more is continuously supplied at 300 SCCM. The equilibrium pressure in the reaction chamber at this time was 3.0 × 10-3Torr. After reaching the deposition temperature, disilane (Si2H6) At 200 SCCM and helium (He) for dilution having a purity of 99.9999% or more at 1000 SCCM. The pressure in the reaction chamber immediately after the start of the deposition is about 0.85 Torr. As the deposition proceeds, the pressure in the reaction chamber gradually increases, and the pressure immediately before the end of the deposition becomes approximately 1.25 Torr. The silicon film 103 thus deposited has a thickness variation within ± 5% within a 286 mm square region excluding a peripheral portion of about 7 mm of the substrate.
[0058]
Next, as shown in FIG. 1B, laser crystallization is performed. Prior to this, the amorphous silicon film is immersed in a hydrofluoric acid solution and the natural oxide film on the semiconductor film 103 is etched. In general, the surface where the silicon film is exposed is very unstable, and easily reacts with the atmospheric substance holding the silicon thin film. Therefore, it is necessary to not only remove the natural oxide film but also to stabilize the exposed surface of the silicon film in the pretreatment for laser irradiation. For this purpose, treatment with a hydrofluoric acid solution is desirable. The mixing ratio of hydrofluoric acid with pure water is adjusted to 1:30. Immediately after immersion in this hydrofluoric acid solution for about 20 to 30 seconds, pure water washing is performed for 10 to 20 minutes. Thereafter, pure water is removed with a spinner. As a result, the silicon film surface becomes a stabilized surface terminated with hydrogen atoms.
[0059]
Next, laser light irradiation is performed. In this embodiment, an excimer laser (wavelength: 308 nm) of xenon chloride (XeCl) is applied. The half width of the laser pulse intensity (half width with respect to time) is 25 ns. One laser irradiation area is a line shape of 150 mm length × 400 μm width, and the energy density on the irradiation surface is 410 mJ / cm.2It is. The irradiation is repeated while the laser light is superimposed 98.75% in the width direction (that is, 5 μm for each irradiation) and relatively shifted (see FIG. 3). By performing this one round trip, the amorphous silicon on the entire substrate having a side of 300 mm is crystallized. In order to minimize the occurrence of roughness due to crystallization, the edge region 308 is 100 μm before and after each in the width direction of the line beam (that is, a region with a low energy density), and the a-Si film is 410 mJ / cm.2Before the laser irradiation of the energy density is performed, laser irradiation with lower energy is performed. By increasing the irradiation energy stepwise, crystallization was performed while suppressing the surface roughness.
[0060]
Next, as shown in FIG. 1C, the substrate is set in an oxygen plasma processing chamber. In the plasma processing chamber, the substrate temperature was 350 ° C., oxygen gas was flowed at 1,400 sccm, and plasma discharge was performed at a pressure of 1 torr and a power of 300 W. The oxygen plasma treatment time was 10 minutes.
[0061]
Next, as shown in FIG. 1D, the substrate is set in a high-pressure steam heat treatment chamber, and desired water is introduced into the chamber. With the chamber completely locked and sealed to withstand high pressure, insert it into the heating furnace. The pressure during the treatment is uniquely determined by the amount of water previously introduced into the chamber and the heat treatment temperature. In this example, heat treatment was performed at 200 ° C. under a pressure of 1.3 MPa for 3 hours. As a result, a high-quality thin film semiconductor in which carrier trap levels in a wide range from a deep level to a shallow level in the poly-si film are reduced can be obtained. By applying the above thin film semiconductor to, for example, a thin film transistor or the like, a thin film transistor with high mobility and low threshold voltage can be manufactured.
[0062]
(Example 2)
A method for manufacturing a thin film transistor using the thin film semiconductor described in Embodiment 1 will be described.
[0063]
As shown in FIG. 1E, a photoresist pattern is formed on the Si film 106 produced in Example 1 by photolithography, and CF is formed.4And O2Dry etching by remote plasma discharge using a mixed gas was performed. The substrate is set in an insulating film forming chamber in order to form a gate insulating film 109 on the Si film 106 patterned in an island shape. 10 in the chamber-6(Torr), the chamber was evacuated to a vacuum degree, silane gas and oxygen gas were introduced at a flow ratio of 1: 6, and the chamber pressure was set to 2 × 10− 3(Torr). When the gas pressure in the chamber is stabilized, the ECR discharge is started, and the formation of the insulating film is started. The applied microwave power was 1.1 kW, and the microwaves were introduced from the introduction window in parallel with the lines of magnetic force. There is an ECR point at a position 14 cm from the introduction window. The film was formed at a film formation rate of 10 nm / min. Thus, a gate insulating film having a thickness of 120 nm was formed.
[0064]
As shown in FIG. 2G, subsequently, a tantalum thin film having a thickness of 600 nm is formed as the gate electrode 111 by a sputtering method. After depositing a thin film to be a gate electrode, patterning is performed, and then impurity ions are implanted into the semiconductor film 106 to form a source / drain region 112 and a channel region. At this time, since the gate electrode 111 serves as a mask for ion implantation, the channel has a self-aligned structure formed only under the gate electrode. As a source gas for the ion doping method, phosphine (PH) having a concentration of about 0.1% to about 10% diluted in hydrogen is used.3) And diborane (B2H6) And the like are used. In this example, a 5% concentration phosphine (PH) diluted in hydrogen is used by using an ion doping apparatus with the aim of forming an NMOS.3) Is injected at an acceleration voltage of 100 keV. PH3 +And H2 +Total ion implantation amount including ions is 1 × 1016cm-2It is.
[0065]
Next, as shown in FIG. 2I, an interlayer insulating film 114 was formed by using a PECVD method. The source gas is TEOS (tetraethoxysilane), N2Electric discharge was performed using O and Ar gas at a pressure of 1.5 Torr and a power of 1 kW to form an 800 nm interlayer insulating film. Next, a contact hole is formed on the source / drain, and a source / drain extraction electrode 115 and a wiring are formed of aluminum by a PVD method, a CVD method, or the like, thereby completing a thin film transistor.
[0066]
FIG. 9 shows the transfer characteristics of the TFT thus manufactured. For comparison, a TFT subjected to only high-pressure steam heat treatment as poly-Si trap level reduction processing was also manufactured at the same time. The TFT obtained by subjecting the poly-Si film to the oxygen plasma treatment and the high-pressure steam heat treatment has an n-channel mobility of 366 cm.2V-1s-1Threshold voltage 1.55V, p-channel mobility 334 cm2V-1s-1, The threshold voltage was 1.32 V, which was a good result. In particular, the p-channel mobility was able to be raised to the same level as the n-channel mobility.
[0067]
On the other hand, the TFT in which only the high-pressure steam heat treatment is performed on the poly-Si film has an n-channel mobility of 313 cm.2V-1s-1, Threshold voltage 3 V, p-channel mobility 146 cm2V-1s-1, And the threshold voltage became 2.22V. From the above results, by performing oxygen plasma treatment and high-pressure steam heat treatment on poly-Si under the conditions of the present invention, the mobility is increased and the threshold voltage is reduced, particularly the mobility of the p-channel is dramatically reduced. It became possible to increase.
[0068]
In the prior art, a high quality poly-Si film and SiO2An effective process for forming the / Si interface at a low temperature was not clear. However, as described above, by using the method for manufacturing a thin film semiconductor and a thin film transistor of the present invention, extremely high quality poly-Si and SiO2/ Si interface can be formed. As a result, it is possible to manufacture a thin film transistor having a high mobility, a low threshold voltage and an extremely small variation, thereby realizing an ultra-low power consumption circuit.
[0069]
(Example 3)
In the process of the second embodiment, as shown in FIG. 2F, the high-pressure steam heat treatment is performed after the gate insulating film is formed. The processing conditions are a temperature condition of 200 ° C. to 300 ° C., a pressure condition of 0.5 MPa to 1.3 MPa, and a processing time of 1 to 3 hours.
[0070]
The thin film transistor manufactured in this manner can reduce the density of defects in the gate insulating film and the density of interface defects by high-pressure steam heat treatment, which is a feature of the present invention. As a result, it is possible to reduce the leak current and the threshold voltage. The improvement in the quality of the gate insulating film improves the withstand voltage and also suppresses the gate leak current. Further, the present invention is also effective for a trap level that cannot be completely terminated by the high-pressure steam heat treatment performed on the poly-si film. Since the poly-Si and the gate insulating film are both modified by these two trap level termination processes, the performance of the TFT can be significantly improved.
[0071]
(Example 4)
In the process of the second embodiment, as shown in FIG. 2H, the high-pressure steam heat treatment is performed after the formation of the source / drain regions. The processing conditions are set in the same range as in the third embodiment. Thus, the termination of defects generated in the crystal structure at the time of ion implantation and the impurity activation by the heat treatment can be more effectively performed, and the activation rate can be improved. As a result, improvement in n and p channel mobility can be expected, and defects at the interface between the gate insulating film and poly-si can be reduced at the same time, so that a leak current and a threshold voltage can be reduced.
[0072]
(Example 5)
In the process of the second embodiment, as shown in FIG. 2 (j), the high-pressure steam heat treatment is performed on the thin film transistor completed up to the source / drain electrodes. The processing conditions are set in the same range as in the third embodiment. By performing the high-pressure steam heat treatment after the completion of the TFT, the damage to the gate insulating film caused by the process after the ion implantation is recovered, and the trap level density in the film due to the plasma damage generated at the time of forming the source / drain electrodes is reduced. Can be stabilized. Also, the contact resistance between the source / drain electrodes and the poly-si film can be reduced. Further, defects at the interface between the poly-si film and the gate insulating film can be reduced. As a result, variations in TFT characteristics between substrates and lots are reduced, and characteristics can be improved.
[0073]
(Example 6)
The thin film transistor obtained by the manufacturing method of the present invention is applicable to various electronic devices including an electro-optical device.
[0074]
FIG. 10 shows an example of electronic equipment to which the electro-optical device can be applied. FIG. 9A shows an example of application to a mobile phone. A mobile phone 230 includes an antenna unit 231, an audio output unit 232, an audio input unit 233, an operation unit 234, and the electro-optical device 10 of the present invention. . Here, the “electro-optical device” generally means a device having an electro-optical element that emits light by an electric action or changes the state of external light, and that emits light by itself and the passage of external light. That control both. For example, examples of the electro-optical element include a liquid crystal element, an electrophoretic element, an EL (electroluminescence) element, and an electron-emitting element that emits light by applying electrons generated by application of an electric field to a light-emitting plate. Thus, the electro-optical device 10 of the present invention can be used as a display unit of the mobile phone 230. FIG. 8B shows an example of application to a video camera. The video camera 240 includes an image receiving unit 241, an operation unit 242, and the electro-optical device 10 of the present invention. As described above, the electro-optical device according to the invention can be used as a finder or a display unit. In addition, the present invention can be applied to portable personal computers, head mounted displays, rear projectors, and front projectors. As described above, the electro-optical device of the present invention can be used as an image display source.
[0075]
The electro-optical device 10 of the present invention is not limited to the above example, and can be applied to any electronic device to which an active matrix type electro-optical device can be applied.
[0076]
For example, in addition to the above, the present invention can be applied to a fax device with a display function, a finder of a digital camera, a portable TV, a DSP device, a PDA, an electronic organizer, an electronic bulletin board, and a display for advertising.
[0077]
As described above, in the conventional technique, a high-quality poly-Si film and SiO2An effective process for forming the / Si interface at a low temperature was not clear. However, as described above, extremely high quality poly-Si and SiO2/ Si interface can be formed. As a result, it is possible to manufacture a thin film transistor having a high mobility, a low threshold voltage and an extremely small variation, thereby realizing an ultra-low power consumption circuit.
[Brief description of the drawings]
FIG. 1 is a process sectional view illustrating a method for manufacturing a thin film transistor of the present invention.
FIG. 2 is a process sectional view illustrating a method for manufacturing a thin film transistor of the present invention.
FIG. 3 is a diagram showing a laser beam irradiation method during laser crystallization.
FIG. 4 is a graph showing a relationship between oxygen plasma processing time and electric conductivity.
FIG. 5 is a graph showing the relationship between the substrate temperature and the electric conductivity in the oxygen plasma treatment.
FIG. 6 is a graph showing temperature dependence of electric conductivity in high-pressure steam heat treatment.
FIG. 7 is a graph showing pressure dependency of electric conductivity in high-pressure steam heat treatment.
FIG. 8 is a graph showing the time dependence of electric conductivity in high-pressure steam heat treatment.
FIG. 9 is a graph showing transfer characteristics of a TFT manufactured by applying the method for manufacturing a thin film transistor of the present invention.
FIG. 10 is an explanatory diagram illustrating examples of various electronic apparatuses including an electro-optical device using a thin film transistor obtained by the manufacturing method of the present invention.
[Explanation of symbols]
10 electro-optical device of the present invention, 101 substrate, 102 base insulating film, 103 amorphous silicon film, 104 laser light, 105 laser scanning direction, 106 poly-Si film, 107 oxygen plasma, 108 High-pressure steam, 109 gate insulating film, 110 high-pressure steam, 111 gate electrode, 112 source-drain region, 113 high-pressure steam, 114 interlayer insulating film, 115 source-drain electrode, 116 high-pressure steam 230 Cellular phone, 231, antenna section, 232, audio output section, 233, audio input section, 234, operation section, 240, video camera, 241, image receiving section, 242, operation section 302, substrate, 305, short beam direction of beam, 308 ... edge area,
