【０００１】
【発明の属する技術分野】
この発明は、ディジタルコンポジット映像信号から同期信号を分離するディジタル型同期信号分離回路（以下、同期信号分離回路と称す）に関するものである。
【０００２】
【従来の技術】
近年、テレビジョン受像機においてディジタル化が進んでいる。映像信号のディジタル化処理が盛んになるのに伴い、それに必要な同期信号分離回路のディジタル処理についても提案されている。
従来の同期信号分離回路は、同期信号を基準としてシンクチップ位置信号とペデスタル位置信号を発生し、それらの位置信号に対応する映像信号のレベルをそれぞれシンクチップレベルとペデスタルレベルとして検出し、その中間値（例えば両者の平均レベル）をスライスレベルとして用いるものがある（特許文献１参照）。
また、シンクチップレベルを検出する方法として、コンポジット映像信号の１水平周期における最小値を取り込むミニマム検出器を使用しているものもある（特許文献２参照）。
【０００３】
【特許文献１】
特開平８−１９５８９３号公報（第３−４頁、第１図、第４図）
【特許文献２】
特開平８−２７５０２６号公報（第３頁、第１図）
【０００４】
【発明が解決しようとする課題】
上記のような従来の同期信号分離回路では、同期信号分離回路により得られた同期信号を基準としてシンクチップ位置信号とペデスタル位置信号を得ているので、位置の正確性が必要とされるペデスタル位置信号がノイズにより誤った位置に出力された場合には正しいペデスタルレベルが得られず、従って正しい中間スライスレベルが得られなくなることがあった。その結果、水平同期信号のみならず垂直同期信号も正しいものが得られず、画面が大きく乱れることがあった。
そのため、弱電界信号、ゴースト付信号、非標準信号（ＶＴＲの特殊再生）などに対して、同期信号分離回路が誤動作を起こしやすいという問題点があった。
【０００５】
この発明は、上述のような課題を解消するためになされたもので、ノイズなどの影響を受けにくい、確実に同期信号の分離ができる同期信号分離回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る同期分離回路は、前記ディジタル輝度信号とスライスレベルとを比較して同期信号を分離・出力する同期信号分離手段と、前記同期信号からペデスタルレベル検出パルスを発生するタイミングパルス発生手段と、前記ディジタル輝度信号から前記ペデスタルレベル検出パルスに基づきペデスタルレベルを検出するペデスタルレベル検出手段と、ディジタル輝度信号の最小値をシンクチップレベルとして検出するミニマムレベル検出手段と、前記ペデスタルレベルと前記シンクチップレベルとの中間値を中間スライスレベルとして生成し前期同期信号分離手段のスライスレベルとして出力する中間スライスレベル生成手段と、前記ペデスタルレベルと前記シンクチップレベルとの差を同期信号振幅値として求め、その値が適正範囲内にあるか否かを示す適正範囲判定信号を前記中間スライスレベル生成手段に出力する同期信号振幅値異常検出手段とを備え、前記適正範囲判定信号が不適正を示す場合、前記中間スライスレベル生成手段が出力を更新せず、直前の中間スライスレベルを保持・出力するようにしたことを特徴とする。
【０００７】
また、前記同期信号振幅値異常検出手段の適正範囲判定信号出力が適正範囲を示す場合に前記同期信号分離手段のスライスレベルとして前記中間スライスレベル生成手段の出力を選択し、適正範囲を示さない場合に標準的なスライスレベルとしての固定値（以下、規定値と称す）を選択するスライスレベル選択手段を備えたものである。
【０００８】
また、前記同期信号の有無を判定する同期信号検出信号を出力する同期信号検出手段を備え、前記スライスレベル選択手段が、前記同期信号検出信号が同期信号無を示す場合または前記同期信号振幅値異常検出手段の出力が適正範囲を示さない場合に規定値を選択することを特徴とする。
【０００９】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１であるディジタル同期信号分離回路の構成を示すブロック図である。同図において、例えば、図２（ａ）に示すディジタルコンポジット映像信号（以下、複合映像信号と称す）は、色信号成分を除去するためのローパスフィルタ１（以下、ＬＰＦ１と称す）により図２（ｂ）に示すようにカラーバースト信号等が除去され、ディジタル輝度信号（以下、輝度信号と称す）として同期信号分離回路２に入力される。同期信号分離回路２において、前記輝度信号と中間スライスレベル生成器３から出力されるスライスレベルが比較され、図２（ｃ）に示すようにコンポジット同期信号（以下、同期信号と称す）が出力される。なお、図２（ｃ）は前記同期信号の水平同期信号部分を示している。
【００１０】
以下、中間スライスレベル生成器３による中間スライスレベルの生成について詳細に説明する。図３は中間スライスレベル生成動作の説明図であり、図２に示す輝度信号の水平ブランキング期間に着目したものである。同期信号分離回路２において図３（ａ）に示す輝度信号とスライスレベルとを比較することにより図３（ｂ）に示す同期信号が分離される。なお、図３（ｂ）は水平同期信号と称される。
【００１１】
シンクチップレベルが１水平周期データの最小値であることに注目して、タイミングパルス発生器４により例えば図３（ｃ）に示す前記水平同期信号の先端から映像部分の手前までの幅を持つミニマムレベル検出パルスを生成し、このミニマムレベル検出パルス期間内の前記輝度信号のミニマム値をミニマムレベル検出器５により検出しシンクチップレベルとして出力する。
【００１２】
なお、映像表示期間の輝度信号の最小値はペデスタルレベル以下になることはないので、前記ミニマムレベル検出パルスは必ずしも必要ではない。
【００１３】
ペデスタルレベルは水平同期信号の後端から映像部分の間の約４．７μｓｅｃの平坦部の信号レベルであるので、図３（ｄ）に示すように前記タイミングパルス発生器４により前記水平同期信号の後端の立ち上がりエッジから例えば３μｓｅｃ後の位置にペデスタル検出パルスを発生させ、このペデスタル検出パルス位置の前記輝度信号レベルをペデスタルレベル検出器６により検出しペデスタルレベルとして出力する。
【００１４】
前記中間スライスレベル生成器３において、例えば前記シンクチップレベルと前記ペデスタルレベルとを加算して２分の１することによりそれらの中間値が求められ、中間スライスレベルとして出力される。
【００１５】
また、前記シンクチップレベルと前記ペデスタルレベルとが同期信号振幅値異常検出回路７の減算回路８に入力され、それらの差として同期信号振幅値がウィンドウコンパレータ９に出力される。ウィンドウコンパレータ９には同期信号振幅値の適正範囲を示す上限値Ｓｍａｘと下限値Ｓｍｉｎが閾値として入力されており、前記減算回路８により得られた同期信号振幅値が適正範囲内であるか否かが検出され、その検出結果を示す適正範囲判定信号が中間スライスレベル生成器３に出力される。中間スライスレベル生成器３においては、前記適正範囲判定信号が適正範囲内を示す場合には中間スライスレベルの更新が行われ、新たな中間スライスレベルが出力される。他方、適正範囲外を示す場合にはスライスレベルの更新が行われず、直前のスライスレベルが保持され出力される。
【００１６】
そのため、例えば図４（ａ）に示すように水平ブランキング期間に生じたノイズなどにより図４（ｂ）に示すように水平同期信号が誤検出された場合、前記ペデスタル検出パルスが水平同期信号の後端の立ち上がりエッジから３μｓｅｃ後の位置に設定されるならば、その位置が図４（ｃ）に示すように映像部分に位置することがある。この場合、検出されたペデスタルレベルが異常に高いレベルになってしまい、スライスレベルも異常に高いレベルになる。
【００１７】
また、図５（ａ）に垂直ブランキング期間の輝度信号を、図５（ｂ）に等価パルス期間と垂直同期パルス期間の切替り部分を示す。図５（ｂ）に示すようにペデスタルレベルの幅が約４．７μｓｅｃであるので、垂直同期パルスに期間生じたノイズなどにより図５（ｃ）に示すように垂直同期パルスが誤検出された場合、前記ペデスタル検出パルスが例えば図５（ｄ）に示すように同期信号の後端の立ち上がりエッジから３μｓｅｃ後の位置に設定されていると、シンクチップレベルと同じレベルをペデスタルレベルとして誤って検出することがある。この場合、検出されたペデスタルレベルが異常に低いペデスタルレベルになってしまい、また、スライスレベルもシンクチップレベルになってしまう。なお、このような異常に低いペデスタルレベルの検出はＶＴＲの特殊再生において特に生じ易い。
【００１８】
以上のように、ペデスタルレベル検出異常を同期信号振幅値の異常として検出する同期信号振幅値異常検出回路７で検出し、異常なスライスレベルに更新されることを防止している。そのため、異常なスライスレベルによる同期信号の分離を防止することができ、弱電界信号、ゴースト付信号、ＶＴＲ特殊再生信号のようなノイズを含む信号に対しても安定した同期分離動作が実現できる。
【００１９】
実施の形態２．
図６はこの発明の実施の形態２であるディジタル同期信号分離回路の構成を示すブロック図である。同図において、ＬＰＦ１、同期信号分離回路２、中間スライスレベル生成器３、タイミングパルス発生器４、ミニマムレベル検出器５、ペデスタルレベル検出器６、同期信号振幅値異常検出回路７の動作は図１の動作とほぼ同様であるので、説明を一部省略する。
【００２０】
中間スライスレベル生成器３は、ミニマムレベル検出器５から出力されるシンクチップレベルとペデスタルレベル検出器６から出力されるペデスタルレベルとの中間値を求め、切替回路１０に出力する。切替回路１０には、前記中間スライスレベル生成器３の出力と規定値（標準的なスライスレベルとしての固定値）が入力されている。
【００２１】
同期信号振幅値異常検出回路７の適正範囲判定信号はＯＲ回路１１を経由して切替回路１０の制御信号として入力される。前記適正範囲判定信号が適正範囲内を示す場合、切替回路１０は中間スライスレベル生成器３の出力を選択して同期信号分離回路２にスライスレベルとして出力する。他方、適正範囲外を示す場合、規定値を選択してスライスレベルとして出力する。
【００２２】
また、同期信号分離回路２から出力される同期信号は同期信号検出回路１２に入力され、その位置や幅から同期信号が正しく得られているか否かを示す同期信号検出信号が出力される。この同期信号検出信号はＯＲ回路１１を経由して切替回路１０の制御信号として入力される。前記同期信号検出信号が同期信号が正しく得られたことを示す場合、切替回路１０は中間スライスレベル生成器３の出力を選択し、同期信号分離回路２にスライスレベルとして出力する。他方、同期信号が正しく得られなかった場合、規定値を選択してスライスレベルとして出力する。
【００２３】
以上のように、同期信号振幅値が適正範囲内にあった場合および同期信号が正しく得られた場合にはペデスタルレベルとシンクチップレベルの中間値をスライスレベルとして使用し、他方、同期信号振幅値が適正範囲外の場合、または、同期信号が正しく得られなかった場合には、標準的な規定値をスライスレベルとして使用するため、ノイズに強い同期信号分離回路を実現できる。
【００２４】
また、電源立ち上げ時や信号切替時のような同期信号が正しく得られない初期状態においてもスライスレベルとして標準的な規定値により同期信号を分離するので、同期信号分離動作の安定化が実現できる。
【００２５】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００２６】
同期信号振幅値が適正範囲内にない場合、ペデスタルレベルが誤検出されたと判定し、その誤検出されたペデスタルレベルにより生成されるスライスレベルによる同期信号の分離を防止するようにしたので、弱電界信号、ゴースト付信号、ＶＴＲ特殊再生信号のようなノイズを含む信号に対しても安定した同期分離動作が実現できる。
【００２７】
また、同期信号振幅値が適正範囲外の場合、または、同期信号が正しく得られなかった場合には、標準的な規定値をスライスレベルとして使用するようにしたので、電源立ち上げ時や信号切替時のような同期信号が正しく得られない初期状態においても同期信号分離動作の安定したノイズに強い同期信号分離回路が実現できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の構成を示すブロック図である。
【図２】同期信号の分離動作を説明する図である。
【図３】中間スライスレベル生成動作を説明する図である。
【図４】水平同期期間におけるノイズによる異常な中間スライスレベルの生成を説明する図である。
【図５】垂直同期期間におけるノイズによる異常な中間スライスレベルの生成を説明する図である。
【図６】この発明の実施の形態２の構成を示すブロック図である。
【符号の説明】
１ ローパスフィルタ（ＬＰＦ）、 ２ 同期信号分離回路、 ３ 中間スライスレベル生成器、 ４ タイミングパルス発生器、 ５ ミニマムレベル検出器、 ６ ペデスタルレベル検出器、 ７ 同期信号振幅値異常検出回路、 ８減算回路、 ９ ウィンドウコンパレータ、 １０ 切替回路、 １１ ＯＲ回路、 １２ 同期信号検出回路。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a digital synchronization signal separation circuit for separating a synchronization signal from a digital composite video signal (hereinafter, referred to as a synchronization signal separation circuit).
[0002]
[Prior art]
In recent years, digitalization has been advanced in television receivers. 2. Description of the Related Art As digitization of video signals has become popular, digital processing of a synchronization signal separation circuit necessary for the digitalization has been proposed.
The conventional sync signal separation circuit generates a sync tip position signal and a pedestal position signal based on the sync signal, detects the level of the video signal corresponding to those position signals as the sync tip level and the pedestal level, respectively, There is one that uses a value (for example, an average level of both) as a slice level (see Patent Document 1).
Further, as a method for detecting a sync chip level, there is a method using a minimum detector that captures a minimum value in one horizontal cycle of a composite video signal (see Patent Document 2).
[0003]
[Patent Document 1]
Japanese Patent Application Laid-Open No. 8-195893 (pages 3-4, FIG. 1, FIG. 4)
[Patent Document 2]
JP-A-8-275026 (page 3, FIG. 1)
[0004]
[Problems to be solved by the invention]
In the conventional synchronization signal separation circuit as described above, since the sync tip position signal and the pedestal position signal are obtained based on the synchronization signal obtained by the synchronization signal separation circuit, the pedestal position where position accuracy is required When a signal is output at an incorrect position due to noise, a correct pedestal level cannot be obtained, and thus a correct intermediate slice level may not be obtained. As a result, not only the horizontal synchronizing signal but also the vertical synchronizing signal cannot be obtained correctly, and the screen may be greatly disturbed.
For this reason, there has been a problem that the synchronization signal separating circuit easily malfunctions with respect to a weak electric field signal, a signal with ghost, a non-standard signal (special reproduction of a VTR), and the like.
[0005]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and has as its object to provide a synchronization signal separation circuit that is not easily affected by noise or the like and that can reliably separate a synchronization signal.
[0006]
[Means for Solving the Problems]
The synchronization separation circuit according to the present invention includes: a synchronization signal separation unit that compares the digital luminance signal with a slice level to separate and output a synchronization signal; and a timing pulse generation unit that generates a pedestal level detection pulse from the synchronization signal. Pedestal level detection means for detecting a pedestal level from the digital luminance signal based on the pedestal level detection pulse, minimum level detection means for detecting the minimum value of the digital luminance signal as a sync tip level, and the pedestal level and the sync tip An intermediate slice level generating means for generating an intermediate value of the level as an intermediate slice level and outputting it as a slice level of the synchronization signal separating means, and determining a difference between the pedestal level and the sync chip level as a synchronization signal amplitude value, Value is within the appropriate range And a synchronizing signal amplitude value abnormality detecting means for outputting a proper range determination signal indicating whether the intermediate slice level is within the intermediate slice level generating means. The means holds and outputs the immediately preceding intermediate slice level without updating the output.
[0007]
When the output of the intermediate slice level generating means is selected as the slice level of the synchronizing signal separating means when the proper range determination signal output of the synchronizing signal amplitude value abnormality detecting means indicates the proper range, and the proper range is not indicated. Is provided with slice level selecting means for selecting a fixed value (hereinafter, referred to as a specified value) as a standard slice level.
[0008]
A synchronization signal detection unit that outputs a synchronization signal detection signal for determining the presence or absence of the synchronization signal; wherein the slice level selection unit determines whether the synchronization signal detection signal indicates no synchronization signal or the synchronization signal amplitude value abnormality. When the output of the detecting means does not indicate an appropriate range, a specified value is selected.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1 FIG.
FIG. 1 is a block diagram showing a configuration of a digital synchronization signal separation circuit according to Embodiment 1 of the present invention. In FIG. 2, for example, a digital composite video signal (hereinafter, referred to as a composite video signal) shown in FIG. 2A is obtained by a low-pass filter 1 (hereinafter, referred to as LPF1) for removing a color signal component. As shown in b), the color burst signal and the like are removed, and the digital burst signal is input to the synchronization signal separation circuit 2 as a digital luminance signal (hereinafter, referred to as a luminance signal). In the synchronizing signal separating circuit 2, the luminance signal is compared with the slice level output from the intermediate slice level generator 3, and a composite synchronizing signal (hereinafter referred to as a synchronizing signal) is output as shown in FIG. You. FIG. 2C shows a horizontal synchronizing signal portion of the synchronizing signal.
[0010]
Hereinafter, generation of the intermediate slice level by the intermediate slice level generator 3 will be described in detail. FIG. 3 is an explanatory diagram of the intermediate slice level generation operation, focusing on the horizontal blanking period of the luminance signal shown in FIG. The sync signal shown in FIG. 3B is separated by comparing the luminance signal shown in FIG. 3A with the slice level in the sync signal separating circuit 2. FIG. 3B is called a horizontal synchronization signal.
[0011]
Paying attention to the fact that the sync tip level is the minimum value of one horizontal period data, the timing pulse generator 4 has a minimum having a width from the leading end of the horizontal synchronizing signal shown in FIG. A level detection pulse is generated, and the minimum value of the luminance signal within the minimum level detection pulse period is detected by the minimum level detector 5 and output as a sync chip level.
[0012]
Since the minimum value of the luminance signal during the video display period does not become lower than the pedestal level, the minimum level detection pulse is not always necessary.
[0013]
Since the pedestal level is a signal level of a flat portion of about 4.7 μsec between the rear end of the horizontal synchronizing signal and the video portion, the timing pulse generator 4 generates the pedestal level as shown in FIG. For example, a pedestal detection pulse is generated at a position 3 μsec after the rising edge of the rear end, and the luminance signal level at the pedestal detection pulse position is detected by a pedestal level detector 6 and output as a pedestal level.
[0014]
In the intermediate slice level generator 3, for example, by adding the sync tip level and the pedestal level and halving the intermediate value, an intermediate value is obtained and output as an intermediate slice level.
[0015]
The sync chip level and the pedestal level are input to a subtraction circuit 8 of a synchronization signal amplitude abnormality detection circuit 7, and a synchronization signal amplitude value is output to a window comparator 9 as a difference therebetween. An upper limit value Smax and a lower limit value Smin indicating a proper range of the synchronization signal amplitude value are input to the window comparator 9 as threshold values, and whether the synchronization signal amplitude value obtained by the subtraction circuit 8 is within the proper range is determined. Is detected, and an appropriate range determination signal indicating the detection result is output to the intermediate slice level generator 3. The intermediate slice level generator 3 updates the intermediate slice level when the appropriate range determination signal indicates that it is within the appropriate range, and outputs a new intermediate slice level. On the other hand, when the value is out of the appropriate range, the slice level is not updated, and the immediately preceding slice level is held and output.
[0016]
Therefore, for example, when the horizontal synchronizing signal is erroneously detected as shown in FIG. 4B due to noise or the like generated during the horizontal blanking period as shown in FIG. If the position is set to a position 3 μsec after the rising edge of the rear end, the position may be located in the video portion as shown in FIG. In this case, the detected pedestal level becomes abnormally high, and the slice level also becomes abnormally high.
[0017]
FIG. 5A shows a luminance signal during a vertical blanking period, and FIG. 5B shows a switching portion between an equivalent pulse period and a vertical synchronization pulse period. Since the width of the pedestal level is about 4.7 μsec as shown in FIG. 5B, when the vertical sync pulse is erroneously detected as shown in FIG. If the pedestal detection pulse is set at a position 3 μsec after the rising edge of the rear end of the synchronization signal as shown in FIG. 5D, the same level as the sync tip level is erroneously detected as the pedestal level. Sometimes. In this case, the detected pedestal level becomes an abnormally low pedestal level, and the slice level also becomes the sync tip level. Note that detection of such an abnormally low pedestal level is particularly likely to occur in special reproduction of a VTR.
[0018]
As described above, the abnormal pedestal level detection is detected by the synchronous signal amplitude value abnormality detection circuit 7 that detects the abnormal pedestal level as an abnormality of the synchronous signal amplitude value, and the abnormal slice level is prevented from being updated. Therefore, it is possible to prevent the synchronization signal from being separated due to an abnormal slice level, and to realize a stable synchronization separation operation even for a signal including noise such as a weak electric field signal, a signal with ghost, and a VTR special reproduction signal.
[0019]
Embodiment 2 FIG.
FIG. 6 is a block diagram showing a configuration of a digital synchronization signal separation circuit according to the second embodiment of the present invention. 1, the operation of the LPF 1, the synchronization signal separation circuit 2, the intermediate slice level generator 3, the timing pulse generator 4, the minimum level detector 5, the pedestal level detector 6, and the synchronization signal amplitude value abnormality detection circuit 7 is shown in FIG. The operation is substantially the same as that described above, and a description thereof will be partially omitted.
[0020]
The intermediate slice level generator 3 calculates an intermediate value between the sync tip level output from the minimum level detector 5 and the pedestal level output from the pedestal level detector 6, and outputs the intermediate value to the switching circuit 10. The output of the intermediate slice level generator 3 and a specified value (a fixed value as a standard slice level) are input to the switching circuit 10.
[0021]
The appropriate range determination signal of the synchronization signal amplitude value abnormality detection circuit 7 is input as a control signal of the switching circuit 10 via the OR circuit 11. When the appropriate range determination signal indicates that the signal is within the appropriate range, the switching circuit 10 selects the output of the intermediate slice level generator 3 and outputs it to the synchronization signal separating circuit 2 as the slice level. On the other hand, when the value is out of the appropriate range, a specified value is selected and output as a slice level.
[0022]
The synchronization signal output from the synchronization signal separation circuit 2 is input to the synchronization signal detection circuit 12, and a synchronization signal detection signal indicating whether or not the synchronization signal is correctly obtained based on the position and width is output. This synchronization signal detection signal is input as a control signal of the switching circuit 10 via the OR circuit 11. When the synchronization signal detection signal indicates that the synchronization signal has been correctly obtained, the switching circuit 10 selects the output of the intermediate slice level generator 3 and outputs it to the synchronization signal separation circuit 2 as a slice level. On the other hand, if the synchronization signal is not correctly obtained, a specified value is selected and output as a slice level.
[0023]
As described above, when the sync signal amplitude value is within the proper range and when the sync signal is obtained correctly, the intermediate value between the pedestal level and the sync tip level is used as the slice level. Is out of the proper range, or when the synchronization signal is not correctly obtained, a standard specified value is used as the slice level, so that a synchronization signal separation circuit that is resistant to noise can be realized.
[0024]
Further, even in an initial state in which a synchronization signal cannot be obtained correctly, such as when the power is turned on or when a signal is switched, the synchronization signal is separated by a standard prescribed value as a slice level, so that the synchronization signal separation operation can be stabilized. .
[0025]
【The invention's effect】
Since the present invention is configured as described above, it has the following effects.
[0026]
When the sync signal amplitude value is not within the proper range, it is determined that the pedestal level is erroneously detected, and separation of the sync signal by a slice level generated by the erroneously detected pedestal level is prevented. A stable sync separation operation can be realized even for a signal including noise such as a signal, a signal with ghost, and a VTR special reproduction signal.
[0027]
Also, when the sync signal amplitude value is out of the appropriate range, or when the sync signal is not obtained correctly, the standard specified value is used as the slice level. Even in an initial state where a synchronization signal cannot be obtained correctly as in the case of time, it is possible to realize a synchronization signal separation circuit that is stable in the synchronization signal separation operation and resistant to noise.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a first embodiment of the present invention.
FIG. 2 is a diagram for explaining a synchronizing signal separating operation.
FIG. 3 is a diagram illustrating an intermediate slice level generation operation.
FIG. 4 is a diagram illustrating generation of an abnormal intermediate slice level due to noise during a horizontal synchronization period.
FIG. 5 is a diagram illustrating generation of an abnormal intermediate slice level due to noise during a vertical synchronization period.
FIG. 6 is a block diagram showing a configuration of a second embodiment of the present invention.
[Explanation of symbols]
Reference Signs List 1 low-pass filter (LPF), 2 synchronization signal separation circuit, 3 intermediate slice level generator, 4 timing pulse generator, 5 minimum level detector, 6 pedestal level detector, 7 synchronization signal amplitude value abnormality detection circuit, 8 subtraction circuit , 9 window comparator, 10 switching circuit, 11 OR circuit, 12 synchronization signal detection circuit.
