JP2004274719A - プリドライブ回路、容量性負荷駆動回路及びプラズマディスプレイ装置 - Google Patents

Abstract

【課題】 ハイレベルとローレベルの出力電圧のタイミングのずれを低減したプリドライブ回路の実現。
【解決手段】 入力電圧端子33,34に入力された入力電圧IN1,IN2を増幅する入力増幅回路41,44と、入力増幅回路の出力する信号レベルをシフトするハイレベルシフト回路42,45と、ハイレベルシフト回路の出力するシフト信号を増幅する出力増幅回路43,46とを有する駆動系を複数備え、各駆動系は、同一の構成を有する。
【選択図】 図４

Description

本発明は、プリドライブ回路、及びそれを使用した容量性負荷駆動回路及びプラズマディスプレイ装置に関し、特に維持放電（サステイン放電）を行う駆動信号のタイミングの改良に関する。

平面ディスプレイとしてプラズマディスプレイ装置が実用化されており、高輝度の薄型ディスプレイとして期待されている。図１は、従来の３電極型のＡＣ駆動方式のプラズマディスプレイ装置の全体構成を示す図である。図示のように、プラズマディスプレイ装置は、隣接して配置した複数のＸ電極（Ｘ１，Ｘ２，Ｘ３，…，Ｘｎ）及びＹ電極（Ｙ１，Ｙ２，Ｙ３，…，Ｙｎ）と、それに交差する方向に配置した複数のアドレス電極（Ａ１，Ａ２，Ａ３，…，Ａｍ）と、交差部分に配置した蛍光体とを有する２枚の基板間に放電ガスを封入したプラズマディスプレイパネル（ＰＤＰ）１と、アドレス電極にアドレスパルスなどを印加するアドレスドライバ２と、Ｘ電極に維持放電（サステイン）パルスなどを印加するＸ共通ドライバ３と、Ｙ電極に順次走査パルスなどを印加する走査ドライバ４と、Ｙ電極に印加する維持放電（サステイン）パルスなどを走査ドライバ４に供給するＹ共通ドライバ５と、各部の制御を行う制御回路６とを備え、制御回路６は、更にフレームメモリを含む表示データ制御部７と、走査ドライバ制御部９と共通ドライバ制御部１０で構成される駆動制御回路８とを有する。Ｘ共通ドライバ３とＹ共通ドライバ５には、サステインパルスを出力するサステイン回路が設けられており、サステイン回路はサステイン出力素子を有する。プラズマディスプレイ装置については広く知られているので、ここでは装置全体に関するこれ以上の詳しい説明は省略し、本発明に関係するＸ共通ドライバ３とＹ共通ドライバ５についてのみ更に説明する。プラズマディスプレイ装置のＸ共通ドライバ、走査ドライバ及びＹ共通ドライバについては、例えば、特開２００１−２８２１８１号公報及び特開２００２−３５１３８８号公報などに開示されている。また、特開平８−３３５８６３号公報は、このようなドライバで使用されるパワートランジスタ駆動回路及びそれを１チップ化したＩＣを開示している。

図２は、特開平８−３３５８６３号公報に開示されたパワートランジスタ駆動回路の概略構成をブロック図で表した図であり、破線で示すように全体がＩＣ１１に設けられている。プラズマディスプレイ装置では、図２のパワートランジスタ駆動ＩＣを、サステイン出力素子をドライブするためのプリドライブ回路として使用する。図２に示すパワートランジスタ駆動ＩＣ１１では、ハイレベル入力電圧ＨＩＮを入力回路２１で増幅し、ハイレベルシフト回路２２によってハイレベル基準電圧Ｖｒを基準とした電圧に変換し、更に出力増幅回路２３を介してハイレベル出力電圧ＨＯとして出力している。また、ローレベル入力電圧ＬＩＮを入力増幅回路２４で増幅し、遅延回路２５を介して出力増幅回路２６へ入力して増幅した後ローレベル出力電圧ＬＯとして出力している。参照番号１２と１３はハイレベル入力電圧ＨＩＮとローレベル入力電圧ＬＩＮの入力端子を、参照番号１６と１９はハイレベル出力電圧ＨＯとローレベル出力電圧ＬＯの出力端子を、参照番号１５はハイレベル電源電圧Ｖｃの供給端子を、参照番号１７はハイレベル基準電圧Ｖｒの供給端子を、参照番号１８はローレベル電源電圧Ｖｄの供給端子を、参照番号２０はグランド端子を示す。

図２のパワートランジスタ駆動ＩＣにおいて、遅延回路２５は、ハイレベル入力電圧ＨＩＮとハイレベル出力電圧ＨＯの立ち上がり時刻の差分ｔｄＬＨ（ＨＯ）と、ローレベル入力電圧ＬＩＮとローレベル出力電圧ＬＯの立ち上り時刻の差分ｔｄＬＨ（ＬＯ）が等しくなるように調整する働きをしている。更に、遅延回路２５は、ハイレベル入力電圧ＨＩＮとハイレベル出力電圧ＨＯの立ち下がり時刻の差分ｔｄＨＬ（ＨＯ）と、ローレベル入力電圧ＬＩＮとローレベル出力電圧ＬＯの立ち下り時刻の差分ｔｄＨＬ（ＬＯ）が等しくなるように調整する働きもしている。しかしながら、遅延回路２５によってｔｄＬＨ（ＨＯ）とｔｄＬＨ（ＬＯ）を完全に一致させることはできず、ある程度の差が生じるのが避けられない。同様に、ｔｄＨＬ（ＨＯ）とｔｄＨＬ（ＬＯ）を完全に一致させることはできず、ある程度の差が生じるのが避けられない。

図２のパワートランジスタ駆動ＩＣをプラズマディスプレイ装置のプリドライブ回路として使用する場合、その出力端子１６，１９には、パワーＭＯＳＦＥＴやＩＧＢＴ(Insulated Gate Bipolar Transistor)などのサステイン出力素子が接続される。プラズマディスプレイ装置（ＰＤＰ装置）では、サステイン出力素子をオン・オフすることによってサステインパルスを生成し、プラズマディスプレイパネル（ＰＤＰ）のＸ電極とＹ電極に供給している。

図３は、ＰＤＰ装置におけるサステイン回路の一例を示しており、図２のパワートランジスタ駆動ＩＣをサステイン出力素子のプリドライブ回路１１Ａ，１１Ｂに使用する。図３において、ＣＵとＣＤはサステイン出力素子を示し、この出力素子をオン・オフさせることによって、容量性負荷に相当するＰＤＰへサステインパルスを供給している。図３において、入力信号ＣＵＩはプリドライブ回路１１Ａのハイレベル入力電圧として入力され、ハイレベル出力電圧として出力素子ＣＵへ供給される。また、入力信号ＣＤＩはプリドライブ回路１１Ａのローレベル入力電圧として入力され、ローレベル出力電圧として出力素子ＣＤへ供給される。

出力素子ＣＵがオンすると電源電圧Ｖｓが、ダイオードＤ１と出力素子ＣＵを介してＰＤＰへ供給される（この時、出力素子ＣＤはオフ）。また、出力素子ＣＤがオンすると、この出力素子ＣＤを介してＰＤＰへグランド（ＧＮＤ）電圧が供給される（この時、出力素子ＣＵはオフ）。なお、出力素子ＣＵを駆動するプリドライブ回路１１Ａの電源電圧（容量Ｃ１に蓄えられるハイレベル電源電圧）は、電源ＶｅからダイオードＤ２を介して、容量Ｃ１に充電される。また、出力素子ＣＤを駆動するプリドライブ回路１１Ａの電源電圧（容量Ｃ２に蓄えられるローレベル電源電圧）は、電源Ｖｅから直接容量Ｃ２に充電される。図３に示した回路では、出力素子ＣＵ，ＣＤを交互にオン・オフすることによって、ＰＤＰへサステインパルスを供給する。

図３のＬＵとＬＤは電力回収出力素子であり、このＬＵ、ＬＤをオン・オフすることによって、ＣＵ、ＣＤの電力を低減する働きをしている。図３において、入力信号ＬＵＩはプリドライブ回路のハイレベル入力電圧として入力され、ハイレベル出力電圧として出力素子ＬＵに供給される。また、入力信号ＬＤＩはプリドライブ回路のローレベル入力電圧として入力され、ローレベル出力電圧として出力素子ＬＤに供給される。

出力素子ＬＵがオンすると、電源電圧ＶｓとＧＮＤの間に直列に接続された容量Ｃ５とＣ６の中点電圧Ｖｐが、出力素子ＬＵ、ダイオードＤ４、コイルＬ１を介してＰＤＰに供給される（この時、出力素子ＬＤはオフ）。また、出力素子ＬＤがオンすると、コイルＬ２、ダイオードＤ５、出力素子ＬＤを介してＰＤＰに上記の中点電圧Ｖｐが供給される（この時、出力素子ＬＵはオフ）。なお、出力素子ＬＵを駆動するプリドライブ回路の電源電圧（容量Ｃ３に蓄えられているハイレベル電源電圧）は、電源ＶｅからダイオードＤ３を介して、容量Ｃ３に充電される。また、出力素子ＬＤを駆動するプリドライブ回路の電源電圧（容量Ｃ４に蓄えられているローレベル電源電圧）は、電源Ｖｅから直接容量Ｃ４に充電される。図３に示した回路では、上記出力素子ＬＵをサステイン出力素子ＣＵがオンする直前にオンさせ、上記出力素子ＬＤをサステイン出力素子ＣＤがオンする直前にオンさせることによって、ＣＵ、ＣＤで生じる電力損失を低減する働きをしている。

なお、図３に示した回路において、スイッチＳＷ１は、プラズマディスプレイ装置のリセット期間にオンし、リセット電圧Ｖｗを出力素子ＣＵを介してＰＤＰに供給する働きをしている。

特開２００１−２８２１８１号公報 特開２００２−３５１３８８号公報 特開平８−３３５８６３号公報

図２のパワートランジスタ駆動用ＩＣを使用したプリドライブ回路では、遅延回路２５によって、ハイレベル入力電圧ＨＩＮとハイレベル出力電圧ＨＯの立ち上がり時刻の差分ｔｄＬＨ（ＨＯ）、及び上記ローレベル入力電圧ＬＩＮとローレベル出力電圧ＬＯの立ち上がり時刻の差分ｔｄＬＨ（ＬＯ）との違いを調整している。しかしながら、プリドライブ回路におけるハイレベルシフト回路と、その回路での遅延時間に相当する時間遅延させる遅延回路とは、異なった回路であり、素子のばらつきや温度特性を含めた遅延特性を完全に一致させることはできない。この結果、上記ｔｄＬＨ（ＨＯ）とｔｄＬＨ（ＬＯ）に差が生じるのが避けられない。

ｔｄＬＨ（ＨＯ）とｔｄＬＨ（ＬＯ）に差があるプリドライブ回路を、図３に示したプラズマディスプレイ装置のサステイン回路に適用した場合、出力素子ＣＵとＣＤのオン・オフのタイミングが、設計値とずれる可能性がある。このようなタイミングのずれが生じた場合、出力素子が同時にオンし、ＣＵからＣＤに貫通電流が流れ、過電流による素子破壊に至る可能性がある。

また、同様に、電力回収出力素子ＬＵ、ＬＤのオンするタイミングが設計値とずれる可能性もある。このタイミングのずれにより、立ち上がり時の電力回収電流（Ｌ１に流れる電流）と立ち下り時の電力回収電流（Ｌ２に流れる電流）がアンバランスになり、容量Ｃ５とＣ６の中点電圧Ｖｐの値が中間電圧からずれ、電力回収動作が正常に行われず、消費電力が増加する可能性がある。

さらに、絶対値が等しい正負の電圧のサステインパルスを使用して駆動素子の耐圧を低下させることが行われているが、制御信号はグランドを基準電圧とする信号であり、上記のプリドライブ回路から負電圧の駆動信号を出力するには、プリドライブ回路のローレベル基準電圧を負サステイン電圧とすると共に、レベルシフト回路を設けて入力電圧信号を負サステイン電圧を基準電圧とする信号に変換する必要がある。レベルシフト回路と上記のプリドライブ回路は別の回路であるため、上記と同様の問題を生じる。

近年、プラズマディスプレイ装置は、輝度向上を図るため、サステイン周期を短くして１フレーム内のサステインパルス数を増加することが望まれているが、サステイン周期が短くなると、上記の問題がより一層重要になる。

本発明は、ハイレベルとローレベルの出力電圧のタイミングのずれを低減したプリドライブ回路を実現し、それを使用した容量性負荷駆動回路及びプラズマディスプレイ装置における素子破壊や消費電力の増加を防止することを目的とする。

上記目的を実現するため、本発明のプリドライブ回路は、入力増幅回路とハイレベルシフト回路と出力増幅回路とを有する同一構成の駆動系を複数備えることを特徴とする。

図２の遅延回路２５はハイレベルシフト回路２２に比べて回路構成が簡単であり、回路規模を小さくできる。ローレベル電圧の駆動系は、増幅した入力電圧信号をハイレベルにシフトする必要はないので、従来のプリドライブ回路（パワートランジスタ駆動用ＩＣ）では、回路規模を小さくするために、遅延回路を使用していた。しかし、本発明者は、この構成では上記のような問題を生じることを発見した。

本発明のプリドライブ回路を使用すれば、同一構成の駆動系が複数設けられており、遅延回路の替わりにハイレベルシフト回路を使用してハイレベル電圧の駆動系とローレベル電圧の駆動系を同一の構成にできるので、タイミングのずれを生じない。従って、このプリドライブ回路を用いたＩＣを使用すれば、出力素子ＣＵとＣＤを駆動するゲートパルスの立ち上がりのタイミング及びゲートパルスの立ち下がりのタイミングを所望の状態に正確に設定することができる。従って、ＣＵとＣＤが同時にオンすることにより生じる過電流による破壊を防止できる。

また、本発明のプリドライブ回路を使用すれば、出力素子ＬＵとＬＤを駆動するゲートパルスの立ち上がりのタイミング及びゲートパルスの立ち下がりのタイミングを所望の状態に正確に設定することができる。従って、サステインパルスの立ち上がり時の電力回収（Ｌ１に流れる電流）と、サステインパルスの立ち下がり時の電力回収（Ｌ２に流れる電流）のアンバランスによる容量Ｃ５とＣ６の中間電圧Ｖｐの変化を低減することができる。これによって、電力回収動作の異常による消費電力増加を防止することができる。

レベルシフト回路は、そこに供給する基準電源電圧に応じて入力電圧をシフトさせる。従って、ローレベル電圧の駆動系を構成するレベルシフト回路には、それに応じた基準電源電圧を供給する。図２及び図３の例では、ローレベル電圧の駆動系の基準電源電圧はグランド（ＧＮＤ）であるが、後述するハイレベル出力電圧とローレベル出力電圧を絶対値が等しく正負逆の極性にする構成の場合、本発明のプリドライブ回路を使用して、一方の駆動系に正の基準電源電圧を、他方の駆動系に負の基準電源電圧を供給することも可能である。

複数の駆動系は、同一の半導体チップ上に形成すること、すなわちＩＣ化することが望ましい。これにより２つの駆動系の回路特性の同一性が一層高くなる。

複数の駆動系の入力増幅回路の駆動電源を供給する入力増幅回路用電源電圧端子と、複数の駆動系の出力増幅回路の駆動電源を供給する出力増幅回路用電源電圧端子は別々に設けることが望ましい。

複数の駆動系のそれぞれの入力電圧端子と入力増幅回路の間に、シュミットトリガ回路などの波形処理回路を設けてもよい。その場合、波形処理回路に別の電源電圧を供給する必要があり、波形処理回路用電源端子を設けるか、入力増幅回路用電源電圧端子に供給される電圧を変換して波形処理回路用電源電圧を生成する定電圧回路を設ける。

駆動系の個数は、２つ又は４つであることが望ましい。

２つの駆動系を有するプリドライブ回路（用ＩＣ）を使用してプラズマディスプレイ装置のサステイン回路のような容量性負荷駆動回路を構成する場合には、２つの駆動系を有するプリドライブ回路と、一方の駆動系の出力増幅回路の出力に接続された第１のスイッチ素子（ＣＵ）と、他方の駆動系の出力増幅回路の出力に接続された第２のスイッチ素子（ＣＤ）とを設け、第１のスイッチ素子を介して容量性負荷にハイレベル電圧を供給し、第２のスイッチ素子を介して容量性負荷にローレベル電圧を供給する。この容量性負荷駆動回路に電力回収回路を設ける場合には、更に２つの駆動系を有する第２のプリドライブ回路を設け、第２のプリドライブ回路の一方の駆動系の出力増幅回路の出力に接続された第３のスイッチ素子（ＬＵ）と、他方の駆動系の出力増幅回路の出力に接続された第４のスイッチ素子（ＬＤ）とを設け、第３のスイッチ素子と第１のコイルを介して容量性負荷にハイレベル電圧を供給し、第４のスイッチ素子と第２のコイルを介して容量性負荷にローレベル電圧を供給する。

４つの駆動系を有するプリドライブ回路を使用して電力回収回路を有する容量性負荷駆動回路を構成する場合には、４つの出力増幅回路の出力に第１から第４のスイッチ素子をそれぞれ接続する。

なお、タイミングを一層正確に調整するために、プリドライブ回路の前段又は後段に、信号の入出力時間を調整する遅延時間調整回路を設けることが望ましい。遅延時間調整回路は、例えば、複数の抵抗値から使用する抵抗値を選択する可変抵抗と容量の組合せで実現される。選択できる抵抗値の個数が同じ場合、選択できる抵抗値の範囲が小さいほど抵抗値を細かく調整できる。本発明によれば、従来例に比べてタイミングのずれの範囲を小さくできるので、より細かな調整が可能である。

第３のスイッチ素子の容量性負荷に接続されない端子に、ハイレベル電圧とローレベル電圧の中間電圧以外の電圧を供給してもよい。

ハイレベル電圧とローレベル電圧は任意に設定可能であり、例えば、ハイレベル電圧を電源電圧、ローレベル電圧をグランド電圧とするか、ハイレベル電圧は正の電圧とし、ローレベル電圧はハイレベル電圧と同じ絶対値で負の電圧とする。

ローレベル出力電圧が負電圧の場合、プリドライブ回路の複数の入力電圧端子の前段に、グランド電圧を基準とした入力信号を、ローレベル電圧を基準とした信号にレベル変換する入力レベルシフト回路を設ける。

さらに、上記の入力レベルシフト回路や波形処理回路を設ける場合には、これらの回路をプリドライブ回路内に設けることが望ましい。これにより、これらの回路をプリドライブ回路と別に設けた場合に生じる出力電圧のタイミングのずれを低減することが可能になる。

なお、入力レベルシフト回路や波形処理回路をプリドライブ回路内に設ける場合にも、上記の構成を適用することが望ましい。例えば、各回路の電源端子を別にすることが望ましく、入力レベルシフト回路や波形処理回路を有するプリドライブ回路は、１パッケージ内に形成するか、特に同一の半導体チップ上に形成すること、すなわちＩＣ化することが望ましい。

また、波形処理回路に積分回路を設けてノイズを除去できるようにすることが望ましい。

さらに、対となる２個の駆動素子の駆動信号を出力する対の２つの駆動系の一方の出力がアクティブ状態の時には、他方の出力を強制的にノンアクティブ状態に維持する同時オン防止回路を設けることが望ましい。

本発明によれば、プリドライブ回路のハイレベル側とローレベル側の間で生じる入出力遅延時間の差を低減することができる。また、このプリドライブ回路を用いた容量性負荷駆動回路をプラズマディスプレイ装置に適用することにより、入出力遅延時間の差によって生じる素子破壊や消費電力の増加を防止できる。

図４は、本発明の第１実施例のプリドライブ回路の構成を示す図である。図４に示すように、第１入力増幅回路４１と第２入力増幅回路４４、第１ハイレベルシフト回路４２と第２ハイレベルシフト回路４５、第１出力増幅回路４３と第２出力増幅回路４６は、それぞれ同一の回路で構成されている。この結果、第１入力電圧ＩＮ１と第１出力電圧ＯＵＴ１の立ち上がり時刻の差ｔｄＬＨ１と、第２入力電圧ＩＮ２と第２出力電圧ＯＵＴ２の立ち上がり時刻の差ｔｄＬＨ２の差分（ｔｄＬＨ１−ｔｄＬＨ２）を、図２に示した従来のパワートランジスタ駆動用ＩＣ（プリドライブ回路）より小さくすることができる。また、同様に、ＩＮ１とＯＵＴ１の立ち下がり時刻の差ｔｄＨＬ１と、ＩＮ２とＯＵＴ２の立ち下がり時刻の差ｔｄＨＬ２の差分（ｔｄＨＬ１−ｔｄＨＬ２）を、図２に示した従来のプリドライブ回路より小さくすることができる。

このプリドライブ回路を、破線で示したパッケージ内に、特にＩＣ（集積回路）１１内に形成することにより、回路内の素子のばらつきを減らすことができ、上記差分（ｔｄＬＨ１−ｔｄＬＨ２）及び（ｔｄＨＬ１−ｔｄＨＬ２）をより小さくできる。

図５は、本発明のプリドライブ回路による効果、すなわちタイミングのずれの低減を説明する図である。図５の（Ａ）と（Ｂ）は、製造した回路をサンプリングして求めた入出力遅延時間（入力電圧の立ち上がり時刻と出力電圧の立ち上がり時刻の差）の分布の例を示している。図５の（Ａ）に示すように、従来はハイレベル電圧の駆動系はハイレベルシフト回路を有し、ローレベル電圧の駆動系は遅延回路を有し、２つの回路は異なる構成であるので、入出力遅延時間は異なる値を中心にばらつくことになる。従って、２つの駆動系の入出力遅延時間の差は中心値の差を中心にしてばらつき、絶対値が大きくなる。これに対して、本発明によれば、ハイレベル電圧とローレベル電圧の２つの駆動系は同一の構成を有するので、図５の（Ｂ）に示すように同じ値を中心にしてばらつくことになるので、２つの駆動系の入出力遅延時間の差はゼロを中心にばらつくことになり、絶対値は従来例に比べて小さくなる。

更に、プリドライブ回路の２つの駆動系を同一パッケージ又はＩＣ内に形成した場合、同一構成の２つの駆動系の入出力遅延時間は類似の傾向を示すと考えられるので、２つの駆動系の入出力遅延時間の差は図５の（Ｃ）に示すように一層小さくなる。このように、本発明によれば、２つの駆動系の入出力遅延時間の差を非常に小さくできる。

また、図２に示した従来のプリドライブ回路では、第１及び第２の入力増幅回路２１，２４の電源電圧として、ローレベル電源電圧を利用していた。この結果、例えば入力電圧ＨＩＮに対して出力電圧ＨＯを出力するハイレベル電圧の駆動系のみを利用する場合でも、ローレベル電源電圧を入力する必要があった。これに対して、図４に示した第１実施例のプリドライブ回路では、独立した入力増幅回路用電源電圧入力端子ＶＩ１３２を設けて入力増幅回路４１，４２の電源電圧を供給している。この結果、例えば、ハイレベル電圧の駆動系のみを利用する場合には、第２の出力増幅回路４６の電源電圧を供給する必要がなく、入力部と出力部を独立に設計できる。

図６は、第１実施例のプリドライブ回路の入力増幅回路とハイレベルシフト回路の具体的構成を示す図である。入力電圧ＩＮは抵抗Ｒ２を介してトランジスタＴｒ１のゲートに印加される。トランジスタＴｒ１のドレインは抵抗Ｒ３を介してハイレベル電源電圧ＯＶに接続され、入力電圧に応じてＴｒ１と抵抗Ｒ３の接続点に電圧信号を生じる。この電圧信号は、ハイレベル電源電圧ＯＶと抵抗Ｒ４を介してハイレベル基準電源ＲＶに接続されたトランジスタＴｒ２のゲートに印加される。これによりＴｒ２と抵抗Ｒ４の接続点には、ハイレベル基準電源ＲＶを基準に変化する電圧が発生し、この電圧が出力増幅回路４７に供給される。なお、ハイレベルシフト回路は広く使用されており、そのいずれも使用でき、例えば前述の特開平８−３３５８６３号公報に開示されたハイレベルシフト回路も使用可能である。

図７は、本発明の第２実施例のプラズマディスプレイ装置のサステイン回路の構成を示す。図示のように、第２実施例のサステイン回路は、図３の従来のサステイン回路と類似の構成を有するが、出力素子ＣＵ、ＣＤ、ＬＵ、ＬＤを駆動するプリドライブ回路を第１実施例のプリドライブ回路を使用して実現した点が異なる。

図７に示すように、サステイン回路のプリドライブ回路として、図４のプリドライブ回路を使用することにより、出力素子ＣＵ、ＣＤに供給するゲートパルスの立ち上がり時刻と立下り時刻をより正確に設定できる。この結果、出力素子ＣＵ、ＣＤが同時にオンになって貫通電流により出力素子ＣＵ、ＣＤが破壊される可能性を低減できる。また、出力素子ＬＵ、ＬＤに供給するゲートパルスの立ち上がり時刻と立ち下り時刻をより正確に設定できる。この結果、出力素子ＬＵ、ＬＤのオンするタイミングを正確に設定でき、コイルＬ１を介して流れる電力回収電流と、コイルＬ２を介して流れる電力回収電流の値を適切に設定することができる。これにより、出力素子ＬＵ、ＬＤのオンするタイミングのずれによって生じる消費電力の増加を抑えることができる。

図８は、本発明の第３実施例のプラズマディスプレイ装置のサステイン回路の構成を示す。図示のように、第３実施例のサステイン回路は、第２実施例のサステイン回路において、各入力電圧信号ＣＵＩ、ＣＤＩ、ＬＵＩ、ＬＤＩの入力部に入出力遅延時間調整回路４７〜５０を設けた点が異なる。入出力遅延時間調整回路４７〜５０は、プリドライブ回路の入出力遅延時間のばらつきを吸収し、ＣＵＩとＶＧ１、ＣＤＩとＶＧ２、ＬＵＩとＶＧ３、ＬＤＩとＶＧ４との立ち上がり時刻又は立ち下がり時刻の差を小さくする働きをしている。

入出力遅延時間調整回路は、例えば、図９に示すような可変抵抗ＶＲと容量Ｃによる遅延回路で実現できる。入出力遅延時間調整回路の構成は、特開２００１−２８２１８１号公報に開示されているので、ここでは詳しい説明を省略する。

また、第３実施例で使用するプリドライブ回路では、第１入力増幅回路４１と第２入力増幅回路４４の閾値電圧は、電源電圧の中間の電圧ＶＩ１／２に略等しく設定されている。これにより、入出力遅延時間調整回路４７〜５０を設けることにより生じるパルス幅の変化を低減できる。

第３実施例の回路では、図４に示した第１実施例のプリドライブ回路を使用することにより、入出力遅延時間調整回路で調整する前の入出力遅延時間のばらつきを低減することができる。この結果、入出力遅延時間調整回路の調整範囲を小さくすることができる。例えば、入出力遅延時間調整回路として図９のような遅延回路を使用した場合、抵抗の可変範囲を小さくすることができる。従って、可変抵抗ＶＲの抵抗の値をトリミングして抵抗値を変化させて遅延時間を変化させる場合、単位トリミング量によって設定できる遅延時間の最小調整量をより小さくできる。よって、より高精度な遅延時間の設定が可能となる。

また、入出力遅延時間調整回路の調整範囲を小さくすることによって、部品ばらつきによって、規格外となる不良品の数を減らすことができ、生産性の向上が図れる。

図１０は、本発明の第４実施例のプラズマディスプレイ装置のサステイン回路の構成を示す。図示のように、第４実施例のサステイン回路は、第３実施例のサステイン回路において、リセット電圧源を出力素子ＣＤの基準電圧側に接続する点が異なる。図１０に示すように、出力素子ＣＤの基準電圧側（ＰＤＰに接続されない側）を、スイッチＳＷ２を介して電圧Ｖｗ’の電圧源に、スイッチＳＷ３を介してＧＮＤに接続する。容量Ｃ６のＣ５に接続されない側の端子は、容量Ｃ８を介して出力素子ＣＵの電源側に接続する。当然スイッチＳＷ１は除去する。ＰＤＰにリセット電圧Ｖｗを印加する場合には、出力素子ＣＵをオンして、スイッチＳＷ３をオフした上で、スイッチＳＷ２をオンする。これにより容量Ｃ８の端子の電圧がＧＮＤからＶｗ’に変化し、出力素子ＣＵの電源側の電圧にＶｗ’が重畳されてリセット電圧Ｖｓ＋Ｖｗ’（＝Ｖｗ）になる。このリセット電圧Ｖｓ＋Ｖｗ’が出力素子ＣＵを介してＰＤＰに印加される。この時、出力素子ＣＤの両端にはリセット電圧Ｖｓ＋Ｖｗ’とＶｗ’が印加されるので、出力素子ＣＤに印加される電圧はＶｓであり、比較的耐圧の小さい出力素子ＣＤを使用できるという利点がある。

ＶｓにＶｗ’を重畳してリセット電圧Ｖｓ＋Ｖｗ’を生成する構成については、特開２００２−３５１３８８号公報に詳細が開示されている。

更に説明すれば、第４実施例のサステイン回路の特徴は、プリドライブ回路として図７の第１実施例の回路を使用した場合に比べて、電圧Ｖｗ’を出力素子ＣＤの基準電圧側に印加できる点である。図３に示した従来のプリドライブ回路では、出力素子ＣＤの基準電圧側はＧＮＤであり、プリドライブ回路のローサイド基準電圧もＧＮＤに接続されていた。また、従来のプリドライブ回路をＩＣを用いて構成した場合、ＩＣ内部で入力部のＧＮＤと接続されていたり、ＩＣ内のサブストレート（基板）に接続されていた。このため、図３に示した従来のプリドライブ回路では、ローサイド基準電圧をＧＮＤより高くすることができなかった。よって、電圧Ｖｗ’を出力素子ＣＤの基準電圧側に重畳することができなかった。

これに対して、図４に示した第１実施例のプリドライブ回路における出力基準電圧端子ＲＶ２は、ＩＣ内でＧＮＤには接続されていない。また、ＩＣのサブストレートにも接続されていない。このため、出力基準電圧端子に電圧Ｖｗ’を重畳することが可能になる。

通常、リセット電圧Ｖｗはサステイン回路の電源電圧Ｖｓより高い。よって、図８に示したサステイン回路では、リセット電圧Ｖｗを出力素子ＣＵの電源側からＰＤＰに供給していたため、出力素子ＣＤにはリセット電圧に対応した電圧定格の高い素子を用いる必要があった。これに対して、図１０の第４実施例のサステイン回路では、電圧Ｖｗ’を出力素子ＣＤの基準電圧側から供給するため、出力素子ＣＤにかかる電圧を小さくできる。よって、出力素子ＣＤとして電圧定格が低く、チップサイズが小さい低コストの素子を使用できる。

また、図１０の回路では、図３において使用した容量Ｃ７、抵抗Ｒ１、ダイオードＤ６を削除している。図４に示した第１実施例のプリドライブ回路を用いることにより、電力回収出力素子ＬＤを駆動するゲートパルスを、ＬＤの基準電圧（電圧Ｖｐ）を基準としたパルスにレベルシフトできる。このため、容量Ｃ７、抵抗Ｒ１、ダイオードＤ６の削除が可能になる。図２に示した従来のプリドライブ回路を用いた場合、ローサイド基準電圧端子はＩＣ内でＧＮＤに接続されているため、容量Ｃ７、抵抗Ｒ１、ダイオードＤ６からなるレベルシフト回路が必要となる。図４に示した第１実施例のプリドライブ回路を用いることにより、このようなレベルシフト回路を削除できる効果がある。

図１１は、本発明の第５実施例のプラズマディスプレイ装置のサステイン回路の構成を示す。第５実施例のサステイン回路は、第１実施例のプリドライブ回路を使用したサステイン回路の別の例である。第５実施例のサステイン回路では、サステイン回路の電源電圧として、電圧Ｖｓ／２と−Ｖｓ／２の２電圧を利用する。図１１の回路において、ＣＵをオンすることによりＶｓ／２をＰＤＰに供給し、ＣＤをオンすることにより−Ｖｓ／２をＰＤＰに供給する。この際、ＣＤの基準電圧は、−Ｖｓ／２となる。図１１の回路では、プリドライブ回路の入力端子に供給する信号を、電圧−Ｖｓ／２を基準とした信号に変換するため、入力レベルシフト回路５１−５４を使用している。また、図１１の回路では、図１０で使用した容量Ｃ５とＣ６を削除し、電力回収用電圧Ｖｐ２として、ＧＮＤ電圧を利用している。サステイン動作時には、スイッチＳＷ５がオンとなり、電圧ＶｐはＧＮＤ電圧となる。また、リセット期間には、スイッチＳＷ５がオフとなり、スイッチＳＷ１、ＳＷ４がオンとなる。この結果、ＣＵを介してＰＤＰにリセット電圧Ｖｗが供給されるのと同時に、ＬＤの基準電圧端子に電圧Ｖｗ２が供給される。スイッチＳＷ４、ＳＷ５を使用して、電圧Ｖｗ２をＬＤの基準電圧端子に供給することにより、出力素子ＬＤにかかる電圧を低減することができ、ＬＤに電圧定格が低い（チップサイズが小さい低コストの）素子を利用することができる。このスイッチＳＷ４、ＳＷ５を使用して、ＬＤの電圧定格を低くする構成については、特願２００２−１４１８４５号に開示されている。

図１１に示した第５実施例の回路では、プリドライブ回路として図４に示した回路を用いている。従来のプリドライブ回路では、ローレベル基準電圧が、入力側の基準電圧と接続されているため、ＬＤの基準電圧を入力側の基準電圧より高くすることができない。これに対して、図４に示したプリドライブ回路を適用することにより、ＬＤの基準電圧を入力側の基準電圧−Ｖｓ／２より高くすることができる。

なお、入力レベルシフト回路は、第１実施例のプリドライブ回路と一緒にＩＣ内に形成してもよい。

図１１に示したように、サステイン電圧として、Ｖｓ／２と−Ｖｓ／２を使用したサステイン回路では、電力回収用の容量Ｃ５とＣ６を削除できる。また、スイッチＳＷ４とＳＷ５を使用することにより、ＬＤに電圧定格の小さい素子を使用できる。

図１２は、入力レベルシフト回路の構成例を示す図である。図示のように、この回路は、トランジスタＴｒ３を抵抗Ｒ５とＲ６を介して入力電源電圧５Ｖと−Ｖｓ／２の間に接続した回路である。入力レベルシフト回路については広く知られているので、ここでは詳しい説明を省略する。

図１３は、本発明の第６実施例のプラズマディスプレイ装置のサステイン回路の構成を示す。第６実施例のサステイン回路は、第５実施例のサステイン回路において、リセット電圧源を出力素子ＣＤの基準電圧側に接続する点が異なる。リセット電圧源を出力素子ＣＤの基準電圧側に接続する構成の利点は、第４実施例で説明した通りである。

図１４は、本発明の第７実施例のプリドライブ回路の構成を示す図である。第７実施例のプリドライブ回路は、４つの駆動系を有し、４入力及び４出力を有する点が特徴である。各駆動系は同一の回路構成で、第１実施例のプリドライブ回路の各駆動系と同じ構成を有する。従って、図５の（Ａ）から（Ｃ）で説明した原理により、各回路における入出力遅延時間（立ち上がり時刻の差、立ち下がり時刻の差）の差分を小さくすることができる。

図１５は、本発明の第８実施例のプラズマディスプレイ装置のサステイン回路の構成を示す。図示のように、第８実施例のサステイン回路は、図３の従来のサステイン回路において、出力素子ＣＵ、ＣＤ、ＬＵ、ＬＤを駆動するプリドライブ回路に第７実施例のプリドライブ回路を使用して実現した点が異なる。第７実施例のプリドライブ回路を使用することにより、出力素子ＣＵ、ＣＤ、ＬＵ、ＬＤを１個のプリドライブ回路で駆動することができる。従って、出力素子ＣＵとＣＤのオン・オフのタイミングのずれによる破壊や、出力素子ＬＵとＬＤのオンタイミングのずれによる電力回収動作の異常を防止することができる。特に、４駆動系をＩＣに内蔵した場合には、ＬＵとＣＵ、ＬＤとＣＤのオンするタイミングの差をより高精度に調整することができる。従って、電力回収動作をより高精度に行うことができる。また、図１５には示していないが、図１０のように入力端子の前段に入出力遅延時間調整回路４７−５０を設ける場合、調整範囲をより小さくして入出力遅延時間のより高精度な設定が可能となる。

図１６は、本発明の第９実施例のプリドライブ回路の構成を示す図である。第９実施例のプリドライブ回路は、図４の第１実施例のプリドライブ回路において、入力端子の直後にシュミットトリガ回路８４と８５を設けた点が異なる。シュミットトリガ回路８４と８５の電源電圧は、入力増幅回路４１及び４４と異なる電圧が必要となる場合もあり、第９実施例ではプリドライブ回路内に定電圧回路８３を設け、この定電圧回路８３によって入力増幅回路４１及び４４の電源電圧ＶＩ１からシュミットトリガ回路８４と８５の電源電圧を生成している。シュミットトリガ回路８４と８５の電源電圧は、別途電圧入力端子を設けて入力してもよいが、図１６に示したようにプリドライブ回路内に定電圧回路８３を内蔵することによって、入力端子を省略できる効果がある。また、定電圧回路８３を内蔵したプリドライブ回路をＩＣ内に形成することにより、回路規模も小さくできる。また、電源電圧が入力増幅回路４１及び４４と異なるシュミットトリガ回路以外の波形処理回路などを用いる場合でも、定電圧回路をプリドライブ回路内に設けることにより、入力端子の省略や回路規模の縮小を図ることができる。

図１６のように、シュミットトリガ回路をプリドライブ回路内に設けることにより、入力電圧にノイズが含まれている場合でも、ノイズを除去することができ、出力端子に接続される出力素子を適切に駆動することができる効果がある。

図１７は、本発明の第１０実施例のプリドライブ回路の構成を示す図である。第１０実施例のプリドライブ回路は、ローレベル基準電圧が負電圧である場合に使用するプリドライブ回路である。図示のように、第１０実施例のプリドライブ回路は、第１及び第２入力増幅回路１３１、１３２、第１及び第２ローレベルシフト回路１３３、１３４、第１及び第２波形処理回路１３５、１３６、第１及び第２ハイレベルシフト回路１３７、１３８、及び第１及び第２出力増幅回路１３９、１４０が設けられており、同一構成の駆動系を２系統有する。言い換えれば、図４の第１実施例のプリドライブ回路における各駆動系において、入力増幅回路とハイレベルシフト回路の間に、ローレベルシフト回路と波形処理回路を設けたことを特徴とする。

第１及び第２ローレベルシフト回路１３３、１３４は、第１及び第２入力増幅回路１３１、１３２のそれぞれの出力信号を負基準電圧を基準とした信号へシフトする。第１及び第２波形処理回路１３５、１３６は、負電圧基準電圧ＣＯＭ入力する負基準電圧入力端子１１５と負電圧基準電圧ＣＯＭを基準に生成された負電源電圧Ｖｃを入力する負電源電圧入力端子１１６とに接続され、第１及び第２ローレベルシフト回路１３３、１３４の各出力信号を処理する。

第１０実施例のプリドライブ回路は、第１実施例の構成に加えてローレベルシフト回路と波形処理回路も有するので、図５の（Ａ）から（Ｃ）で説明したように、ローレベルシフト回路と波形処理回路を別に設けた場合に比べて、２つの駆動系の入出力遅延時間の差を小さくできる。

図１８は、第１０実施例の第１入力増幅回路１３１、第１ローレベルシフト回路１３３及び第１波形処理回路１３５の具体的な構成を示す図であり、第２入力増幅回路１３２、第２ローレベルシフト回路１３４及び第２波形処理回路１３６も同様の構成を有する。図示のように、第１入力増幅回路１３１はトランジスタＴｒ１０、Ｔｒ１１、抵抗Ｒ１０〜Ｒ１４で構成されたカレントミラー回路であり、入力信号ＩＮから抵抗Ｒ１０を介して得られるＴｒ１０のベース電圧と、電源電圧ＶＩを抵抗Ｒ１３とＲ１４によって分圧することにより得られる電圧Ｖｒｅｆとの差電圧に応じて、トランジスタＴｒ１１のコレクタ端子に電圧Ｖ１１を発生させる。

第１ローレベルシフト回路１３３は、トランジスタＴｒ１２と、抵抗Ｒ１５〜Ｒ１７で構成され、第１入力増幅回路１３１から出力される電圧Ｖ１１が抵抗Ｒ１５を介してトランジスタＴｒ１２のベース端子に供給され、トランジスタＴｒ１２のコレクタ電流が電圧Ｖ１１に応じて変化し、抵抗Ｒ１７の両端に発生する電圧（Ｖ１７−ＶＣＯＭ）を変化させる。

第１波形処理回路１３５は、容量Ｃ１７とシュミットトリガ回路Ｓ１で構成される。トランジスタＴｒ１２の出力インピーダンス及び抵抗Ｒ１７の合成抵抗と、容量Ｃ１７により積分回路が形成される。この積分回路により、抵抗Ｒ１７の両端に発生するノイズ成分を低減できる。また、シュミットトリガ回路Ｓ１により、抵抗Ｒ１７の両端の電圧の立ち上がり時における閾値と、抵抗Ｒ１７の両端の電圧が低下する時における閾値との間にヒステリシスを持たせることができる。この結果、抵抗Ｒ１７の両端に生じるノイズによる誤動作の発生を低減できる。

図１９は、本発明の第１１実施例のＰＤＰ装置のサステイン回路の構成を示す図であり、サステイン電圧がＶｓ／２と−Ｖｓ／２であるサステイン回路を第１０実施例のプリドライブ回路で実現したものである。図示のように、図１１に示した第５実施例のサステイン回路において、入出力遅延時間調整回路４７−５０と入力レベルシフト回路５１−５４を除き、第１０実施例のプリドライブ回路を使用している。第５実施例のサステイン回路に比べて、レベルシフト回路がＩＣ内に設けられているので、入出力遅延時間の差を一層小さくできる。他の点については、入出力遅延時間調整回路を設けていない点以外は第５実施例のサステイン回路とほぼ同じであるので、これ以上の説明を省略する。

図２０は、本発明の第１２実施例のＰＤＰ装置のサステイン回路の構成を示す図であり、第１１実施例のサステイン回路において、入出力遅延時間調整回路４７−５０を設けた構成を有する。ここで、入力増幅回路１３１と１３２の閾値電圧は、例えば、図１８において抵抗Ｒ１３とＲ１４の抵抗値を等しくすることなどにより、入力増幅回路の電源電圧ＶＩの略１／２に設定されている。これにより、入出力遅延時間調整回路４７−５０で生じるパルス幅の変化を低減できる。この原理については、特願２００３−１０６８３９号に詳しく記載されている。

図２１は、本発明の第１３実施例のＰＤＰ装置のサステイン回路の構成を示す図である。第１３実施例のサステイン回路は、第１２実施例のサステイン回路において、ＳＷ１を除き、リセット用電圧Ｖｗを、スイッチＳＷ２を介して第２のスイッチ素子ＣＤのソース端子に重畳している点が異なる。ＳＷ２がオンの時には、ＳＷ６はオフしている。この動作については、図１３の第６実施例とほぼ同じであるので、これ以上の説明は省略する。

図２２は、本発明の第１４実施例のＰＤＰ装置のサステイン回路の構成を示す図である。第１４実施例のサステイン回路は、第１３実施例のサステイン回路において、ＳＷ４とＳＷ５を付加した点が異なる。この構成で、第５及び第６実施例と同様に、リセット期間において、ＬＤのソース端子に電圧Ｖｗ２を印加している。ＳＷ４がオンする期間、ＳＷ５はオフさせる。この結果、リセット期間において、ＬＤのドレインとソース間にかかる電圧を小さくでき、ＬＤに電圧定格の小さな素子を利用できる。

図２３は、本発明の第１５実施例のプリドライブ回路の構成を示す図である。第１５実施例のプリドライブ回路は、図１７に示した第１０実施例のプリドライブ回路が２入力、２出力であるのに対して、４入力、４出力である点が異なる。この構成により、４系統の入出力遅延時間の差を小さくできる。

図２４は、本発明の第１６実施例のＰＤＰ装置のサステイン回路の構成を示す図であり、サステイン電圧がＶｓ／２と−Ｖｓ／２であるサステイン回路を第１５実施例のプリドライブ回路で実現したものである。第１６実施例のサステイン回路では、素子ＣＵ、ＣＤ、ＬＵ、ＬＤのゲートに供給するパルスを同一ＩＣ内に構成された回路により形成することができるので、４系統の入出力遅延時間のばらつきを小さくできる。他の点は第１１実施例と同じであるので、説明を省略する。また、第１５実施例のプリドライブ回路は、第１２−１４実施例にも同様に適用可能である。

図２５は、本発明の第１７実施例のプリドライブ回路の構成を示す図である。第１７実施例のプリドライブ回路は、図１７に示した第１０実施例のプリドライブ回路において、同時オン防止回路１９０を設けた点が異なる。同時オン防止回路１９０は、論理回路で実現され、第１及び第２波形処理回路１３５、１３６の出力を受け、出力電圧ＯＵＴ１とＯＵＴ２が同時にアクティブ状態にならないように処理して、出力を第１及び第２ハイレベルシフト回路１３７、１３８に出力する。

図２６は、同時オン防止回路１９０の動作を説明する図である。図の左側に示すように、入力電圧信号ＩＮ１とＩＮ２が同時にアクティブにならない場合には、すなわち、一方がオン状態からオフ状態に変化した後、他方がオフ状態からオン状態に変化する場合には、そのまま信号を出力する。図の右側に示すように、入力電圧信号ＩＮ１とＩＮ２が同時にアクティブになる場合には、すなわち、一方がオン状態からオフ状態に変化する前に、他方がオフ状態からオン状態に変化する場合には、一方がオン状態からオフ状態に変化した後他方がオフ状態からオン状態に変化するようにする。

同時オン防止回路１９０を設けることにより、ノイズなどにより、ＣＵとＣＤ又はＬＵとＬＤが同時にオンするような入力電圧信号ＩＮ１とＩＮ２が入力されたり、プリドライブ回路内部の動作がそのような状態が生じた場合でも、ＣＵとＣＤ又はＬＵとＬＤが同時にオンすることを確実に防止できる。これにより、電力の増加や破壊などを防止して信頼性を向上させることが可能になる。

（付記１） 入力電圧端子に入力された入力電圧を増幅する入力増幅回路と、
前記入力増幅回路の出力する信号レベルをシフトするハイレベルシフト回路と、
前記ハイレベルシフト回路の出力するシフト信号を増幅する出力増幅回路とを有する駆動系を複数備え、
各駆動系は、同一の構成を有することを特徴とするプリドライブ回路。（１）
（付記２） 前記複数の駆動系の前記入力増幅回路の駆動電源を供給する入力増幅回路用電源電圧端子と、前記複数の駆動系の前記出力増幅回路の駆動電源を供給する出力増幅回路用電源電圧端子とが別々に設けられている付記１に記載のプリドライブ回路。（２）
（付記３） 前記複数の駆動系のそれぞれの前記入力電圧端子と前記入力増幅回路の間に設けられた波形処理回路を備える付記２に記載のプリドライブ回路。（３）
（付記４） 前記波形処理回路用電源端子を備え、前記波形処理回路は前記波形処理回路用電源端子から電源電圧が供給される付記３に記載のプリドライブ回路。

（付記５） 前記入力増幅回路用電源電圧端子に供給される電圧を変換して波形処理回路用電源電圧を生成し、前記波形処理回路用電源電圧として供給する定電圧回路を備える付記３に記載のプリドライブ回路。

（付記６） 各駆動系は、前記入力増幅回路の出力信号のレベルを、負基準電圧を基準とした信号にシフトするローレベルシフト回路を有し、
前記ハイレベルシフト回路は、前記ローレベルシフト回路の出力信号をシフトする付記１に記載のプリドライブ回路。（４）
（付記７） 各駆動系は、前記ローレベルシフト回路の出力信号の波形処理を行う波形処理回路を有し、
前記ハイレベルシフト回路は、前記波形処理回路の出力信号をシフトし、
前記波形処理回路は、前記負基準電圧を入力する負基準電圧入力端子と、前記負基準電圧に対する所定の電圧である負電源電圧を入力する負電源電圧入力端子とに接続される付記６に記載のプリドライブ回路。（５）
（付記８） 前記複数の駆動系の前記入力増幅回路の駆動電源を供給する入力増幅回路用電源電圧端子と、前記複数の駆動系の前記出力増幅回路の駆動電源を供給する出力増幅回路用電源電圧端子と、前記負電源電圧入力端子が別々に設けられている付記７に記載のプリドライブ回路。（６）
（付記９） 前記波形処理回路は、シュミットトリガ回路である付記３又は７に記載のプリドライブ回路。

（付記１０） 前記波形処理回路は、ノイズを除去する積分回路を有する付記７に記載のプリドライブ回路。

（付記１１） 前記入力増幅回路の閾値電圧は、当該入力増幅回路の電源電圧の略中間である付記１から１０のいずれかに記載のプリドライブ回路。

（付記１２） 前記複数の駆動系は、１パッケージ内に設けられる付記１から１１のいずれかに記載のプリドライブ回路。（７）
（付記１３） 前記複数の駆動系は、同一の半導体チップ上に形成されたＩＣ内に設けられる付記１から１１のいずれかに記載のプリドライブ回路。（８）
（付記１４） ２つの前記駆動系を有する付記１から５のいずれかに記載のプリドライブ回路。（９）
（付記１５） ４つの前記駆動系を有する付記１から５のいずれかに記載のプリドライブ回路。（１０）
（付記１６） ２つの前記駆動系を有する付記７から１０のいずれかに記載のプリドライブ回路。（１１）
（付記１７） ４つの前記駆動系を有する付記７から１０のいずれかに記載のプリドライブ回路。（１２）
（付記１８） 前記複数の駆動系は２系統ずつ対になっており、
対の２つの駆動系の一方の出力がアクティブ状態の時には、他方の出力を強制的にノンアクティブ状態に維持する同時オン防止回路を有する付記１３から１６のいずれかに記載のプリドライブ回路。

（付記１９） 付記１４に記載のプリドライブ回路と、
前記複数の駆動系の一方の駆動系の前記出力増幅回路の出力に接続された第１のスイッチ素子と、
前記複数の駆動系の他方の駆動系の前記出力増幅回路の出力に接続された第２のスイッチ素子とを備え、
前記第１のスイッチ素子を介して容量性負荷にハイレベル電圧を供給し、
前記第２のスイッチ素子を介して前記容量性負荷にローレベル電圧を供給することを特徴とする容量性負荷駆動回路。（１３）
（付記２０） 付記１４に記載のプリドライブ回路であって、第１と第２の２個のプリドライブ回路と、
前記第１のプリドライブ回路の前記複数の駆動系の一方の駆動系の前記出力増幅回路の出力に接続された第１のスイッチ素子と、
前記第１のプリドライブ回路の前記複数の駆動系の他方の駆動系の前記出力増幅回路の出力に接続された第２のスイッチ素子と、
前記第２のプリドライブ回路の前記複数の駆動系の一方の駆動系の前記出力増幅回路の出力に接続された第３のスイッチ素子と、
前記第２のプリドライブ回路の前記複数の駆動系の他方の駆動系の前記出力増幅回路の出力に接続された第４のスイッチ素子とを備え、
前記第１のスイッチ素子を介して容量性負荷にハイレベル電圧を供給し、
前記第２のスイッチ素子を介して前記容量性負荷にローレベル電圧を供給し、
前記第３のスイッチ素子と、該第３のスイッチ素子と直列に接続された第１のコイルを介して前記容量性負荷にハイレベル電圧を供給し、
前記第４のスイッチ素子と、該第４のスイッチ素子と直列に接続された第２のコイルを介して前記容量性負荷にローレベル電圧を供給することを特徴とする容量性負荷駆動回路。（１４）
（付記２１） 付記１５に記載のプリドライブ回路と、
前記プリドライブ回路の前記複数の駆動系の第１の駆動系の前記出力増幅回路の出力に接続された第１のスイッチ素子と、
前記プリドライブ回路の前記複数の駆動系の第２の駆動系の前記出力増幅回路の出力に接続された第２のスイッチ素子と、
前記プリドライブ回路の前記複数の駆動系の第３の駆動系の前記出力増幅回路の出力に接続された第３のスイッチ素子と、
前記プリドライブ回路の前記複数の駆動系の第４の駆動系の前記出力増幅回路の出力に接続された第４のスイッチ素子とを備え、
前記第１のスイッチ素子を介して容量性負荷にハイレベル電圧を供給し、
前記第２のスイッチ素子を介して前記容量性負荷にローレベル電圧を供給し、
前記第３のスイッチ素子と、該第３のスイッチ素子と直列に接続された第１のコイルを介して前記容量性負荷にハイレベル電圧を供給し、
前記第４のスイッチ素子と、該第４のスイッチ素子と直列に接続された第２のコイルを介して前記容量性負荷にローレベル電圧を供給することを特徴とする容量性負荷駆動回路。（１５）
（付記２２） 付記１６に記載のプリドライブ回路と、
前記複数の駆動系の一方の駆動系の前記出力増幅回路の出力に接続された第１のスイッチ素子と、
前記複数の駆動系の他方の駆動系の前記出力増幅回路の出力に接続された第２のスイッチ素子とを備え、
前記第１のスイッチ素子を介して容量性負荷にハイレベル電圧を供給し、
前記第２のスイッチ素子を介して前記容量性負荷にローレベル電圧を供給することを特徴とする容量性負荷駆動回路。（１６）
（付記２３） 付記１６に記載のプリドライブ回路であって、第１と第２の２個のプリドライブ回路と、
前記第１のプリドライブ回路の前記複数の駆動系の一方の駆動系の前記出力増幅回路の出力に接続された第１のスイッチ素子と、
前記第１のプリドライブ回路の前記複数の駆動系の他方の駆動系の前記出力増幅回路の出力に接続された第２のスイッチ素子と、
前記第２のプリドライブ回路の前記複数の駆動系の一方の駆動系の前記出力増幅回路の出力に接続された第３のスイッチ素子と、
前記第２のプリドライブ回路の前記複数の駆動系の他方の駆動系の前記出力増幅回路の出力に接続された第４のスイッチ素子とを備え、
前記第１のスイッチ素子を介して容量性負荷にハイレベル電圧を供給し、
前記第２のスイッチ素子を介して前記容量性負荷にローレベル電圧を供給し、
前記第３のスイッチ素子と、該第３のスイッチ素子と直列に接続された第１のコイルを介して前記容量性負荷にハイレベル電圧を供給し、
前記第４のスイッチ素子と、該第４のスイッチ素子と直列に接続された第２のコイルを介して前記容量性負荷にローレベル電圧を供給することを特徴とする容量性負荷駆動回路。（１７）
（付記２４） 付記１７に記載のプリドライブ回路と、
前記プリドライブ回路の前記複数の駆動系の第１の駆動系の前記出力増幅回路の出力に接続された第１のスイッチ素子と、
前記プリドライブ回路の前記複数の駆動系の第２の駆動系の前記出力増幅回路の出力に接続された第２のスイッチ素子と、
前記プリドライブ回路の前記複数の駆動系の第３の駆動系の前記出力増幅回路の出力に接続された第３のスイッチ素子と、
前記プリドライブ回路の前記複数の駆動系の第４の駆動系の前記出力増幅回路の出力に接続された第４のスイッチ素子とを備え、
前記第１のスイッチ素子を介して容量性負荷にハイレベル電圧を供給し、
前記第２のスイッチ素子を介して前記容量性負荷にローレベル電圧を供給し、
前記第３のスイッチ素子と、該第３のスイッチ素子と直列に接続された第１のコイルを介して前記容量性負荷にハイレベル電圧を供給し、
前記第４のスイッチ素子と、該第４のスイッチ素子と直列に接続された第２のコイルを介して前記容量性負荷にローレベル電圧を供給することを特徴とする容量性負荷駆動回路。（１８）
（付記２５） 前記プリドライブ回路の前段又は後段に、信号の入出力時間を調整する遅延時間調整回路を備える付記１９から２４のいずれかに記載の容量性負荷駆動回路。（１９）
（付記２６） 前記第３のスイッチ素子の前記容量性負荷に接続される端子と異なる端子に、基準電圧とは異なる電圧を印加する付記１９から２４のいずれかに記載の容量性負荷駆動回路。

（付記２７） 前記第３のスイッチ素子の前記容量性負荷に接続される端子と異なる端子に、前記ハイレベル電圧と前記ローレベル電圧の中間電圧以外の電圧を供給する付記１９から２４のいずれかに記載の容量性負荷駆動回路。

（付記２８） 前記ハイレベル電圧は電源電圧であり、前記ローレベル電圧はグランド電圧である付記１９から２４のいずれかに記載の容量性負荷駆動回路。

（付記２９） 前記ハイレベル電圧は正の電圧であり、前記ローレベル電圧は前記ハイレベル電圧と同じ絶対値で負の電圧である付記１９から２４のいずれかに記載の容量性負荷駆動回路。

（付記３０） 前記プリドライブ回路の複数の入力電圧端子の前段に、グランド電圧を基準とした入力信号を、前記ローレベル電圧を基準とした信号にレベル変換する入力レベルシフト回路を備える付記１９から２１のいずれかに記載の容量性負荷駆動回路。

（付記３１） 前記負基準電圧は、前記第２の出力素子に供給するローレベル電圧と同一である付記２２から２４のいずれかに記載の容量性負荷駆動回路。

（付記３２） 前記負基準電圧は、前記第２の出力素子に供給するローレベル電圧と異なる付記２２から２４のいずれかに記載の容量性負荷駆動回路。

（付記３３） 複数のＸ電極と、
該複数のＸ電極に隣接して交互に配置され、前記複数のＸ電極との間で放電を発生させる複数のＹ電極と、
前記複数のＸ電極に放電電圧を印加するＸ電極駆動回路と、
前記複数のＹ電極に放電電圧を印加するＹ電極駆動回路とを備えたプラズマディスプレイ装置において、
前記Ｘ電極駆動回路と前記Ｙ電極駆動回路の少なくとも一方は、付記１９から３２のいずれかに記載の容量性負荷駆動回路であることを特徴とするプラズマディスプレイ装置。（２０）
（付記３４） 当該プラズマディスプレイ装置は、表示セルを略同一の状態にするためにリセットパルスを出力し、
前記容量性負荷駆動回路は、前記リセットパルス印加時に、前記第２の出力素子の端子に印加するローレベル電圧を上昇させる付記３３に記載のプラズマディスプレイ装置。

本発明によれば、プリドライブ回路のハイレベル側とローレベル側の間で生じる入出力遅延時間の差を低減することができる。また、このプリドライブ回路を用いた容量性負荷駆動回路をプラズマディスプレイ装置に適用することにより、入出力遅延時間の差によって生じる素子破壊や消費電力の増加を防止できる。これにより、低消費電力で高信頼性のプラズマディスプレイ装置が実現できる。

プラズマディスプレイ装置の全体構成を示す図である。 従来のプリドライブ回路（パワートランジスタ駆動用ＩＣ）を示す図である。 従来のプラズマディスプレイ装置のサステイン回路の構成を示す図である。 本発明の第１実施例のプリドライブ回路の構成を示す図である。 従来例と本発明の入出力遅延時間及びその差の分布を説明する図である。 第１実施例のプリドライブ回路のハイレベルシフト回路の具体的構成を示す図である。 本発明の第２実施例のサステイン回路の構成を示す図である。 本発明の第３実施例のサステイン回路の構成を示す図である。 入出力遅延時間調整回路の例を示す図である。 本発明の第４実施例のサステイン回路の構成を示す図である。 本発明の第５実施例のサステイン回路の構成を示す図である。 入力レベルシフト回路の構成例を示す図である。 本発明の第６実施例のサステイン回路の構成を示す図である。 本発明の第７実施例のプリドライブ回路の構成を示す図である。 本発明の第８実施例のサステイン回路の構成を示す図である。 本発明の第９実施例のプリドライブ回路の構成を示す図である。 本発明の第１０実施例のプリドライブ回路の構成を示す図である。 第１０実施例のプリドライブ回路の一部の具体的な回路構成を示す図である。 本発明の第１１実施例のサステイン回路の構成を示す図である。 本発明の第１２実施例のサステイン回路の構成を示す図である。 本発明の第１３実施例のサステイン回路の構成を示す図である。 本発明の第１４実施例のサステイン回路の構成を示す図である。 本発明の第１５実施例のプリドライブ回路の構成を示す図である。 本発明の第１６実施例のサステイン回路の構成を示す図である。 本発明の第１７実施例のプリドライブ回路の構成を示す図である。 第１７実施例のプリドライブ回路の同時オン防止回路の機能を説明する図である。

符号の説明

１…プラズマディスプレイパネル
２…アドレスドライバ
３…Ｘ共通ドライバ
４…走査ドライバ
５…Ｙ共通ドライバ
８…駆動制御回路
３１…プリドライブ回路（ＩＣ）
４１，４４…入力増幅回路
４２，４５…ハイレベルシフト回路
４３，４６…出力増幅回路

Claims (13)

1. 入力電圧端子に入力された入力電圧を増幅する入力増幅回路と、
   前記入力増幅回路の出力する信号レベルをシフトするハイレベルシフト回路と、
   前記ハイレベルシフト回路の出力するシフト信号を増幅する出力増幅回路とを有する駆動系を複数備え、
   各駆動系は、同一の構成を有することを特徴とするプリドライブ回路。
2. 前記複数の駆動系の前記入力増幅回路の駆動電源を供給する入力増幅回路用電源電圧端子と、前記複数の駆動系の前記出力増幅回路の駆動電源を供給する出力増幅回路用電源電圧端子とが別々に設けられている請求項１に記載のプリドライブ回路。
3. 前記複数の駆動系のそれぞれの前記入力電圧端子と前記入力増幅回路の間に設けられた波形処理回路を備える請求項２に記載のプリドライブ回路。
4. 各駆動系は、前記入力増幅回路の出力信号のレベルを、負基準電圧を基準とした信号にシフトするローレベルシフト回路を有し、
   前記ハイレベルシフト回路は、前記ローレベルシフト回路の出力信号をシフトする請求項１に記載のプリドライブ回路。
5. 各駆動系は、前記ローレベルシフト回路の出力信号の波形処理を行う波形処理回路を有し、
   前記ハイレベルシフト回路は、前記波形処理回路の出力信号をシフトし、
   前記波形処理回路は、前記負基準電圧を入力する負基準電圧入力端子と、前記負基準電圧に対する所定の電圧である負電源電圧を入力する負電源電圧入力端子とに接続される請求項４に記載のプリドライブ回路。
6. 前記複数の駆動系の前記入力増幅回路の駆動電源を供給する入力増幅回路用電源電圧端子と、前記複数の駆動系の前記出力増幅回路の駆動電源を供給する出力増幅回路用電源電圧端子と、前記負電源電圧入力端子が別々に設けられている請求項５に記載のプリドライブ回路。
7. ２つの前記駆動系を有する請求項１から３のいずれかに記載のプリドライブ回路。
8. ４つの前記駆動系を有する請求項１から３のいずれかに記載のプリドライブ回路。
9. 前記複数の駆動系は２系統ずつ対になっており、
   対の２つの駆動系の一方の出力がアクティブ状態の時には、他方の出力を強制的にノンアクティブ状態に維持する同時オン防止回路を有する請求項７又は８に記載のプリドライブ回路。
10. 請求項７に記載のプリドライブ回路と、
    前記複数の駆動系の一方の駆動系の前記出力増幅回路の出力に接続された第１のスイッチ素子と、
    前記複数の駆動系の他方の駆動系の前記出力増幅回路の出力に接続された第２のスイッチ素子とを備え、
    前記第１のスイッチ素子を介して容量性負荷にハイレベル電圧を供給し、
    前記第２のスイッチ素子を介して前記容量性負荷にローレベル電圧を供給することを特徴とする容量性負荷駆動回路。
11. 請求項７に記載のプリドライブ回路であって、第１と第２の２個のプリドライブ回路と、
    前記第１のプリドライブ回路の前記複数の駆動系の一方の駆動系の前記出力増幅回路の出力に接続された第１のスイッチ素子と、
    前記第１のプリドライブ回路の前記複数の駆動系の他方の駆動系の前記出力増幅回路の出力に接続された第２のスイッチ素子と、
    前記第２のプリドライブ回路の前記複数の駆動系の一方の駆動系の前記出力増幅回路の出力に接続された第３のスイッチ素子と、
    前記第２のプリドライブ回路の前記複数の駆動系の他方の駆動系の前記出力増幅回路の出力に接続された第４のスイッチ素子とを備え、
    前記第１のスイッチ素子を介して容量性負荷にハイレベル電圧を供給し、
    前記第２のスイッチ素子を介して前記容量性負荷にローレベル電圧を供給し、
    前記第３のスイッチ素子と、該第３のスイッチ素子と直列に接続された第１のコイルを介して前記容量性負荷にハイレベル電圧を供給し、
    前記第４のスイッチ素子と、該第４のスイッチ素子と直列に接続された第２のコイルを介して前記容量性負荷にローレベル電圧を供給することを特徴とする容量性負荷駆動回路。
12. 請求項８に記載のプリドライブ回路と、
    前記プリドライブ回路の前記複数の駆動系の第１の駆動系の前記出力増幅回路の出力に接続された第１のスイッチ素子と、
    前記プリドライブ回路の前記複数の駆動系の第２の駆動系の前記出力増幅回路の出力に接続された第２のスイッチ素子と、
    前記プリドライブ回路の前記複数の駆動系の第３の駆動系の前記出力増幅回路の出力に接続された第３のスイッチ素子と、
    前記プリドライブ回路の前記複数の駆動系の第４の駆動系の前記出力増幅回路の出力に接続された第４のスイッチ素子とを備え、
    前記第１のスイッチ素子を介して容量性負荷にハイレベル電圧を供給し、
    前記第２のスイッチ素子を介して前記容量性負荷にローレベル電圧を供給し、
    前記第３のスイッチ素子と、該第３のスイッチ素子と直列に接続された第１のコイルを介して前記容量性負荷にハイレベル電圧を供給し、
    前記第４のスイッチ素子と、該第４のスイッチ素子と直列に接続された第２のコイルを介して前記容量性負荷にローレベル電圧を供給することを特徴とする容量性負荷駆動回路。
13. 複数のＸ電極と、
    該複数のＸ電極に隣接して交互に配置され、前記複数のＸ電極との間で放電を発生させる複数のＹ電極と、
    前記複数のＸ電極に放電電圧を印加するＸ電極駆動回路と、
    前記複数のＹ電極に放電電圧を印加するＹ電極駆動回路とを備えたプラズマディスプレイ装置において、
    前記Ｘ電極駆動回路と前記Ｙ電極駆動回路の少なくとも一方は、請求項１０から１２のいずれかに記載の容量性負荷駆動回路であることを特徴とするプラズマディスプレイ装置。

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