JP2004273920A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004273920A JP2004273920A JP2003065072A JP2003065072A JP2004273920A JP 2004273920 A JP2004273920 A JP 2004273920A JP 2003065072 A JP2003065072 A JP 2003065072A JP 2003065072 A JP2003065072 A JP 2003065072A JP 2004273920 A JP2004273920 A JP 2004273920A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- wiring
- insulating film
- semiconductor device
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】容量素子における膜剥がれ不良や電気的特性の不良（劣化）が抑制され、信頼性が向上された半導体装置を提供する。
【解決手段】基板１上には、容量絶縁膜６ｂを下部電極６ａおよび上部電極６ｃで挟んで形成された容量素子６、複数本のプラグ１１，１１ａ，１１ｂ，１１ｃ，１８ａ，１８ｂ，１８ｃ、および複数本の配線１２，１９ａ，１９ｂが設けられている。容量素子６は、基板１上に設けられた第ｎ層目の層間絶縁膜８によって覆われている。各配線１２，１９ａ，１９ｂのうち、容量素子６の上方で下部電極６ａまたは上部電極６ｃに電気的に接続された電極用配線１９ａ，１９ｂは、層間絶縁膜８の上に設けられた第ｎ＋１層目の層間絶縁膜１５内に設けられている。
【選択図】 図４
【解決手段】基板１上には、容量絶縁膜６ｂを下部電極６ａおよび上部電極６ｃで挟んで形成された容量素子６、複数本のプラグ１１，１１ａ，１１ｂ，１１ｃ，１８ａ，１８ｂ，１８ｃ、および複数本の配線１２，１９ａ，１９ｂが設けられている。容量素子６は、基板１上に設けられた第ｎ層目の層間絶縁膜８によって覆われている。各配線１２，１９ａ，１９ｂのうち、容量素子６の上方で下部電極６ａまたは上部電極６ｃに電気的に接続された電極用配線１９ａ，１９ｂは、層間絶縁膜８の上に設けられた第ｎ＋１層目の層間絶縁膜１５内に設けられている。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の配線構造に係り、特に容量素子とその下部電極および上部電極に電気的に接続される配線との接触性の改善を図った半導体装置に関する。
【０００２】
【従来の技術】
半導体装置内に設けられた容量素子（キャパシタ）の上部電極および下部電極は、一般的にはそれら各電極の上方で配線やプラグなどに電気的に接続される（例えば特許文献１，２参照）。以下、半導体装置内の容量素子付近の配線構造を、図１４〜図１７を参照しつつ、その製造工程の順番に沿って具体例を挙げて簡潔に説明する。
【０００３】
先ず、図１４（ａ），（ｂ）に示すように、基板１０１上に設けられた第ｎ−１層目（ｎは２以上の整数）の層間絶縁膜１０２の上に拡散防止膜１０３を設ける。層間絶縁膜１０２の内部には、第ｎ−１層目の配線１０４およびバリアメタル膜１０５が形成されている。続けて、拡散防止膜１０３の上に容量素子１０６を設ける。具体的には、拡散防止膜１０３上に、下側から順番に容量素子１０６の下部電極となるチタンナイトライド層（膜）１０６ａ、容量素子１０６の容量絶縁膜となるシリコンナイトライド層（膜）１０６ｂ、そして上部電極となるチタンナイトライド層（膜）１０６ｃを形成する。これにより、拡散防止膜１０３上に平面型の容量素子１０６が形成される。続けて、チタンナイトライド層１０６ｃの上にシリコンナイトライド層（膜）１０７を形成する。シリコンナイトライド層１０７は、容量素子１０６上にヴィアホールを加工する際のストッパー層（膜）として機能する。なお、図１４（ａ）は、図１４（ｂ）中一点鎖線Ｘ−Ｘに沿って示す断面図である。
【０００４】
次に、図１５に示すように、容量素子１０６を覆うように、拡散防止膜１０３の上に第ｎ層目の層間絶縁膜１０８を設ける。続けて、層間絶縁膜１０８の表面（上面）を、例えばＣＭＰ法により平坦化する。
【０００５】
次に、図１６に示すように、層間絶縁膜１０８の内部に、ヴィアホール１０９および配線溝１１０を形成する。続けて、ヴィアホール１０９および配線溝１１０の内側に、配線材料としての銅（Ｃｕ）、およびバリアメタル膜１０５の形成材料を埋め込んだ後、層間絶縁膜１０７の表面（上面）にＣＭＰ法を施す。これにより、容量素子１０５の下部電極１０５ａおよび上部電極１０５ｃや、第ｎ−１層目の配線１０４と電気的に接続される第ｎ層目の配線１１１、ヴィアプラグ（コンタクトプラグ）１１２、およびバリアメタル膜１０５を形成する。
【０００６】
【特許文献１】
特開２００１−２７４３２８号公報
【０００７】
【特許文献２】
特開２００１−２７４３４０号公報
【０００８】
【発明が解決しようとする課題】
図１６に示すように、配線１１１のうち、例えば容量素子１０５の上に形成される配線１１１ａ，１１１ｂを、上部電極１０６ｃあるいは下部電極１０６ａの外側に張り出すように大きく形成する。この場合、配線溝１１０が規定以上の深さに形成されると、図１７（ａ）に示すように、配線１１１ａ，１１１ｂの下面が容量素子１０６のいずれかの層（膜）と平面的に接触するおそれがある。配線１１１ａ，１１１ｂと容量素子１０６とが平面的（全面的）に接触すると、配線１１１ａ，１１１ｂと容量素子１０６のいずれかの層（膜）との接触界面において膜ストレスが発生して、膜剥がれ不良が発生し易くなる。
【０００９】
また、本来、同じ極性の電極に電気的に接続されているヴィアプラグ１１２同士を電気的に接続する配線１１１ａが、異なる極性の電極に電気的に接触するおそれがある。すなわち、容量素子１０６の上部電極１０６ｃのみに電気的に接続される配線１１１ａが、容量素子１０６の下部電極１０６ａとも電気的に接触するおそれがある。配線１１１ａが下部電極１０６ａと電気的に接触すると、下部電極１０６ａと上部電極１０６ｃとの間におけるショートなど、容量素子１０６の電気的特性不良（キャパシタ特性劣化不良）が発生する。なお、図１７（ａ）は、図１７（ｂ）中一点鎖線Ｙ−Ｙに沿って示す断面図である。
【００１０】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、容量素子とその下部電極および上部電極に電気的に接続される配線との接触性の改善が図られて、容量素子における膜剥がれ不良や電気的特性の不良（劣化）が抑制され、信頼性が向上された半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
前記課題を解決するために、本発明の一態様に係る半導体装置は、基板上に設けられ、容量絶縁膜を下部電極および上部電極で挟んで形成された容量素子と、この容量素子を覆って前記基板上に設けられた第ｎ層目の層間絶縁膜と、前記基板上に設けられた複数本のプラグおよび複数本の配線とを具備してなり、前記各配線のうち前記容量素子の上方で前記下部電極または前記上部電極に電気的に接続された配線は、前記第ｎ層目の層間絶縁膜の上に設けられた第ｎ＋１層目以上の層間絶縁膜内に設けられていることを特徴とするものである。
【００１２】
この半導体装置においては、基板上に設けられ、容量絶縁膜を下部電極および上部電極で挟んで形成された容量素子と、この容量素子を覆って基板上に設けられた第ｎ層目の層間絶縁膜と、基板上に設けられた複数本のプラグおよび複数本の配線とを具備している。そして、各配線のうち容量素子の上方で下部電極または上部電極に電気的に接続された配線は、第ｎ層目の層間絶縁膜の上に設けられた第ｎ＋１層目以上の層間絶縁膜内に設けられている。
【００１３】
また、前記課題を解決するために、本発明の別の態様に係る半導体装置は、基板上に設けられ、容量絶縁膜を下部電極および上部電極で挟んで形成された容量素子と、この容量素子を覆って前記基板上に設けられた第ｎ層目の層間絶縁膜と、前記基板上に設けられた複数本のプラグおよび複数本の配線とを具備してなり、前記各配線のうち前記第ｎ層目の層間絶縁膜内で前記下部電極または前記上部電極に電気的に接続された配線は、前記容量素子の上方で前記各電極のそれぞれの縁部に重ならない孤立した島形状に形成されていることを特徴とするものである。
【００１４】
この半導体装置においては、基板上に設けられ、容量絶縁膜を下部電極および上部電極で挟んで形成された容量素子と、この容量素子を覆って基板上に設けられた第ｎ層目の層間絶縁膜と、基板上に設けられた複数本のプラグおよび複数本の配線とを具備している。そして、各配線のうち第ｎ層目の層間絶縁膜内で下部電極または上部電極に電気的に接続された配線は、容量素子の上方で各電極のそれぞれの縁部に重ならない孤立した島形状に形成されている。
【００１５】
これらの構成によれば、容量素子の上方でその下部電極または上部電極に接続された配線が、下部電極、上部電極、および容量絶縁膜のそれぞれの上面と全面的に接触するおそれは殆ど無い。したがって、容量素子の下部電極または上部電極に接続された配線が容量素子のいずれかの層に全面的に接触し、その接触界面において膜ストレスが発生するおそれは殆ど無い。この結果、容量素子の膜剥がれ不良などが発生するおそれは殆ど無い。ひいては、そのような膜剥がれ不良に起因する、容量素子の電気的特性不良（キャパシタ特性劣化不良）が発生するおそれは殆ど無い。また、互いに極性の異なる電極に接続された配線同士が電気的に接触するおそれも殆ど無い。さらには、一方の電極に接続されている配線が他方の電極に電気的に接触するおそれも殆ど無い。したがって、下部電極と上部電極とが電気的に接続されて短絡するおそれは殆ど無い。この結果、容量素子における電気的特性不良が発生するおそれも殆ど無い。
【００１６】
このように、本発明に係る半導体装置は、容量素子とその下部電極または上部電極に電気的に接続される配線との接触性の改善が図られている。これにより、本発明に係る半導体装置は、容量素子における膜剥がれ不良や電気的特性の不良（劣化）が抑制され、信頼性が向上されている。
【００１７】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１８】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図４を参照しつつ説明する。図１および図２は、本実施形態に係る半導体装置の製造工程を示す工程断面図である。図３は、本実施形態に係る半導体装置の製造工程を示す工程断面図および平面図である。図４は、本実施形態に係る半導体装置およびその製造工程を示す工程断面図である。
【００１９】
本実施形態では、基板上に設けられる複数本の配線のうち、容量素子の上方で容量素子の下部電極または上部電極に電気的に接続される電極用配線を、容量素子が設けられる第ｎ層目の層間絶縁膜の上に設けられた第ｎ＋１層目の層間絶縁膜内に設ける。以下、本実施形態の半導体装置およびその製造方法を、製造工程の順番に沿ってまとめて説明する。
【００２０】
先ず、図１に示すように、図示しない各種電子回路を構成する能動領域などが形成された半導体基板（シリコン基板）１上に、例えばＣＶＤ法によりｄ−ＴＥＯＳからなる第ｎ−１層目（ｎは２以上の整数）の層間絶縁膜２を設ける。続けて、層間絶縁膜２の内部に複数本の第ｎ−１層目の配線（下層配線）３およびバリアメタル膜４を埋め込み形成する。各下層配線３は、例えばＣｕにより形成される。また、バリアメタル膜４は、例えばＴａＮやＴｉＮなどにより形成される。続けて、下層配線３などが形成された層間絶縁膜２の表面（上面）上に、例えばＣＶＤ法によりＳｉＮからなる拡散防止膜５を設ける。
【００２１】
続けて、拡散防止膜５上に平面型の容量素子（キャパシタ素子）６を設ける。具体的には、先ず、下地配線３の上方から外れた位置において、拡散防止膜５の表面の一部を覆って、容量素子６の下部電極となるチタンナイトライド膜６ａを成膜する。続けて、チタンナイトライド膜６ａの表面を全面的に覆って、容量素子６の容量絶縁膜（キャパシタ絶縁膜）となるシリコンナイトライド膜６ｂを成膜する。続けて、シリコンナイトライド膜６ｂの表面の一部を覆って、容量素子６の上部電極となるチタンナイトライド膜６ｃを成膜する。これら各膜６ａ，６ｂ，６ｃは、例えばスパッタリング法により成膜される。
【００２２】
この後、スパッタリング法により、チタンナイトライド膜６ｃの表面を全面的に覆って、チタンナイトライド膜６ｃを保護するための保護絶縁膜７となるシリコンナイトライド膜７を成膜する。このシリコンナイトライド膜７は、後述するヴィアホール９ａ，９ｂを形成する際のストッパー膜として機能する。
【００２３】
次に、図２に示すように、保護絶縁膜７が設けられた容量素子６を覆って、拡散防止膜５の表面上に、ＣＶＤ法によりｄ−ＴＥＯＳからなる第ｎ層目の層間絶縁膜８を設ける。続けて、この層間絶縁膜８の表面を、例えばＣＭＰ法により平坦化する。
【００２４】
次に、リソグラフィ技術およびエッチング技術を用いて、図３（ａ），（ｂ）に示すように、複数本の第ｎ層目のヴィアプラグ（コンタクトプラグ）１１，１１ａ，１１ｂ，１１ｃを形成するためのヴィアホール（コンタクトホール）９，９ａ，９ｂ，９ｃを、層間絶縁膜８内の所定の箇所に複数個形成する。同様に、複数本の第ｎ層目の配線１２を形成するための配線用凹部（配線用溝）１０を、層間絶縁膜８内の所定の箇所に複数個形成する。なお、図３（ａ）は、図３（ｂ）中一点鎖線Ａ−Ａに沿って示す断面図である。
【００２５】
配線用凹部１０は、２本の下層配線３の上方にそれぞれ１個ずつ形成される。一方の配線用凹部１０は、ヴィアホール９と一体に層間絶縁膜８および拡散防止膜５を貫通して形成される。また、他方の配線用凹部１０は、ヴィアホール９を伴わずに単体の配線用凹部として形成される。各ヴィアホール９ａ，９ｂは、ともに容量素子６の上部電極６ｃの上方で保護絶縁膜７を貫通して形成される。また、ヴィアホール９ｃは、容量素子６の下部電極６ａのうち上部電極６ｃが重なっていない領域（部分）の上方で、容量絶縁膜６ｂを貫通して形成される。これら各ヴィアホール９ａ，９ｂ，９ｃは、すべて配線用凹部１０を伴わずに単体のヴィアホールとして形成される。
【００２６】
図３（ａ），（ｂ）に示すように、各ヴィアホール９ａ，９ｂは、たとえオーバーエッチング現象などにより規定の寸法より大径に形成された場合でも、上部電極６ｃの縁部を露出しない位置、大きさ、および形状に形成される。すなわち、各ヴィアホール９ａ，９ｂは、上部電極６ｃの縁部から外れた位置において、上部電極６ｃの縁部と重なったり、交差したり、あるいは上部電極６ｃの縁部を跨いだりしない大きさおよび形状に形成される。
【００２７】
具体的には、各ヴィアホール９ａ，９ｂは、上部電極６ｃの縁部から離れた位置において、各ヴィアホール９ａ，９ｂの内部に形成される各ヴィアプラグ１１ａ，１１ｂの径が、それぞれ約１μｍ以下になる大きさに形成される。これにより、たとえ各ヴィアホール９ａ，９ｂがオーバーエッチング現象により規定の寸法より大径に形成された場合でも、各ヴィアホール９ａ，９ｂが上部電極６ｃの上方から外れて上部電極６ｃの外側に広がるおそれは殆ど無い。すなわち、各ヴィアホール９ａ，９ｂが容量絶縁膜６ｂや下部電極６ａの上方に広がるおそれは殆ど無い。したがって、たとえ各ヴィアホール９ａ，９ｂがオーバーエッチング現象により規定の寸法よりも深く形成された場合でも、容量絶縁膜６ｂや下部電極６ａが露出されるおそれは殆ど無い。
【００２８】
同様に、ヴィアホール９ｃは、たとえオーバーエッチング現象により規定の寸法より大径に形成された場合でも、下部電極６ａおよび上部電極６ｃのそれぞれの縁部を露出しない位置、大きさ、および形状に形成される。すなわち、ヴィアホール９ｃは、下部電極６ａおよび上部電極６ｃの各縁部から外れた位置において、各電極６ａ，６ｃの各縁部と重なったり、交差したり、あるいは各電極６ａ，６ｃの各縁部を跨いだりしない大きさおよび形状に形成される。
【００２９】
具体的には、ヴィアホール９ｃは、上部電極６ｃおよび下部電極６ａの各縁部から離れた位置において、ヴィアホール９ｃの内部に形成されるヴィアプラグ１１ｃの径が、約１μｍ以下になる大きさに形成される。これにより、たとえヴィアホール９ｃがオーバーエッチング現象により規定の寸法より大径に形成された場合でも、ヴィアホール９ｃが下部電極６ａの上部電極６ｃが重なっていない領域の上方から外れるおそれは殆ど無い。すなわち、ヴィアホール９ｃが、下部電極６ａの外側や上部電極６ｃの上方に広がるおそれは殆ど無い。したがって、たとえヴィアホール９ｃがオーバーエッチング現象により規定の寸法より大径に形成された場合でも、上部電極６ｃが露出されるおそれは殆ど無い。
【００３０】
続けて、層間絶縁膜８の表面上、ならびに各ヴィアホール９，９ａ，９ｂ，９ｃおよび各配線用凹部１０のそれぞれの内側に、ＣＶＤ法によりバリアメタル膜１３を成膜する。このバリアメタル膜１３も、バリアメタル膜４と同様に、例えばＴａＮやＴｉＮなどにより形成される。続けて、各ヴィアホール９，９ａ，９ｂ，９ｃおよび各配線用凹部１０のそれぞれの内側を埋めるように、ＣＶＤ法によりバリアメタル膜１３の表面上にＣｕ膜を成膜する。このＣｕ膜は、各ヴィアプラグ１１，１１ａ，１１ｂ，１１ｃおよび各配線１２の形成材料となる。続けて、ＣＭＰ法により層間絶縁膜８の表面上のバリアメタル膜１３およびＣｕ膜を研磨して除去する。これにより、各ヴィアホール９，９ａ，９ｂ，９ｃおよび各配線用凹部１０のそれぞれの内側にバリアメタル膜１３およびＣｕ膜を埋め込む。この結果、４本の第ｎ層目のヴィアプラグ１１，１１ａ，１１ｂ，１１ｃ、および２本の第ｎ層目の配線１２が、バリアメタル膜１３とともに形成される。
【００３１】
図３（ａ）に示すように、一方の配線１２は、ヴィアプラグ１１と一体のいわゆるデュアルダマシン構造に形成される。このデュアルダマシン配線１２は、ヴィアプラグ１１およびバリアメタル膜１３を介して、一方の下層配線３に電気的に接続される。また、他方の配線１２は、ヴィアプラグ１１を伴わず、下層配線３に電気的に接続されない単体の配線として形成される。電極用プラグとしての３本のヴィアプラグ１１ａ，１１ｂ，１１ｃは、すべて配線１２を伴わずに単体のヴィアプラグとして形成される。各電極用プラグ１１ａ，１１ｂは、バリアメタル膜１３を介して容量素子６の上部電極６ｃに電気的に接続される。また、電極用プラグ１１ｃは、バリアメタル膜１３を介して容量素子６の下部電極６ａに電気的に接続される。
【００３２】
各電極用プラグ１１ａ，１１ｂは、前述した各ヴィアホール９ａ，９ｂ内において、それぞれ径が約１μｍ以下の孤立した島形状に形成される。すなわち、各電極用プラグ１１ａ，１１ｂは、上部電極６ｃの縁部から離れた位置において、上部電極６ｃよりも十分小さく、かつ、上部電極６ｃの縁部と重なったり、交差したり、あるいは上部電極６ｃの縁部を跨いだりしない大きさおよび形状に形成される。そのような位置、大きさ、および形状に形成された単独の各電極用プラグ１１ａ，１１ｂは、孤立ヴィアプラグあるいは島状ヴィアプラグとも称することができる。
【００３３】
各電極用プラグ１１ａ，１１ｂを、前述した孤立した島形状に形成することにより、各電極用プラグ１１ａ，１１ｂと上部電極６ｃとを、例えば互いに全面的に接触し合っている上部電極膜６ｃと保護絶縁膜７とは異なる状態で接触させることができる。上部電極膜６ｃと保護絶縁膜７との接触状態を、例えば面状（平面状）の接触状態と称するとする。これに対して、各電極用プラグ１１ａ，１１ｂと上部電極６ｃとの接触面積は、上部電極膜６ｃと保護絶縁膜７との接触面積に比べて十分に小さい。このような各電極用プラグ１１ａ，１１ｂと上部電極６ｃとの接触状態は、上部電極膜６ｃと保護絶縁膜７との面状の接触状態に対して、例えば点状の接触状態と称することができる。
【００３４】
各電極用プラグ１１ａ，１１ｂを上部電極６ｃに実質的に点状で接触させることにより、各電極用プラグ１１ａ，１１ｂと保護絶縁膜７および上部電極６ｃとの、それぞれの接触界面における膜ストレスを抑制することができる。この結果、上部電極６ｃおよび保護絶縁膜７における膜剥がれを生じ難くすることができる。ひいては、容量素子６およびその付近における膜剥がれ不良に起因する、容量素子６の電気的特性不良（キャパシタ特性劣化不良）が発生するおそれを殆ど無くすことができる。
【００３５】
また、各ヴィアホール９ａ，９ｂが、例えばオーバーエッチング現象により規定の寸法より大径に形成されて、各電極用プラグ１１ａ，１１ｂが規定の寸法より大径に形成されたとする。あるいは、各ヴィアホール９ａ，９ｂがオーバーエッチング現象により規定の寸法より深く形成されて、各電極用プラグ１１ａ，１１ｂが規定の寸法より長く形成されたとする。ところが、前述したように、各電極用プラグ１１ａ，１１ｂは、上部電極６ｃの上方で、かつ、上部電極６ｃと下部電極６ａとが重なり合っていない領域（部分）から離れた位置において、孤立した島形状に形成される。これにより、各電極用プラグ１１ａ，１１ｂが規定の寸法より大径に、あるいは長く形成された場合でも、各電極用プラグ１１ａ，１１ｂが容量絶縁膜６ｂや下部電極６ａに達するおそれは殆ど無い。
【００３６】
特に、上部電極６ｃに電気的に接続された各電極用プラグ１１ａ，１１ｂが、上部電極６ｃとは極性の異なる下部電極６ａに電気的に接続されるおそれを殆ど無くすことができる。すなわち、上部電極６ｃと下部電極６ａとが、各電極用プラグ１１ａ，１１ｂを介して電気的に接続されて短絡（ショート）するおそれなどを殆ど無くすことができる。この結果、容量素子６の電気的特性不良（キャパシタ特性劣化不良）が発生するおそれを殆ど無くすことができる。
【００３７】
また、電極用プラグ１１ｃは、前述したヴィアホール９ｃ内において、その径が約１μｍ以下の孤立した島形状に形成される。すなわち、電極用プラグ１１ｃは、上部電極６ｃおよび下部電極６ａのそれぞれの縁部から離れた位置において、下部電極６ａの上部電極６ｃが重なっていない領域（部分）よりも十分小さく、かつ、各電極６ａ，６ｃの各縁部と重なったり、交差したり、あるいは各電極６ａ，６ｃの各縁部を跨いだりしない大きさおよび形状に形成される。そのような位置、大きさ、および形状に形成された単独の電極用プラグ１１ｃも、孤立ヴィアプラグあるいは島状ヴィアプラグと称することができる。
【００３８】
電極用プラグ１１ｃを、各電極用プラグ１１ａ，１１ｂと同様の孤立した島形状に形成することにより、電極用プラグ１１ｃを下部電極６ａに実質的に点状で接触させることができる。これにより、電極用プラグ１１ｃと容量絶縁膜６ｂおよび下部電極６ａとの、それぞれの接触界面における膜ストレスを抑制することができる。この結果、下部電極６ａおよび容量絶縁膜６ｂにおける膜剥がれを生じ難くすることができる。ひいては、容量素子６およびその付近における膜剥がれ不良に起因する、容量素子６の電気的特性不良が発生するおそれを殆ど無くすことができる。
【００３９】
また、例えばヴィアホール９ｃがオーバーエッチング現象により規定の寸法より大径に形成されて、電極用プラグ１１ｃが規定の寸法より大径に形成されたとする。ところが、前述したように、電極用プラグ１１ｃは、下部電極６ａの上部電極６ｃが重なっていない領域の上方で、かつ、上部電極６ｃおよび下部電極６ａのそれぞれの縁部から離れた位置において、孤立した島形状に形成される。これにより、電極用プラグ１１ｃが規定の寸法より大径に形成された場合でも、電極用プラグ１１ｃが上部電極６ｃに達するおそれは殆ど無い。すなわち、下部電極６ａに電気的に接続された電極用プラグ１１ｃが、下部電極６ａとは極性の異なる上部電極６ｃに電気的に接続されるおそれを殆ど無くすことができる。したがって、下部電極６ａと上部電極６ｃとが、電極用プラグ１１ｃを介して電気的に接続されて短絡するおそれなどを殆ど無くすことができる。この結果、容量素子６の電気的特性不良が発生するおそれを殆ど無くすことができる。
【００４０】
次に、図４に示すように、各電極用プラグ１１，１１ａ，１１ｂ，１１ｃおよび配線１２などが形成された第ｎ層目の層間絶縁膜８の表面上に、ＣＶＤ法によりＳｉＮからなる拡散防止膜１４を設ける。続けて、この拡散防止膜１４の表面上に、ＣＶＤ法によりｄ−ＴＥＯＳからなる第ｎ＋１層目の層間絶縁膜１５を設ける。続けて、リソグラフィ技術およびエッチング技術を用いて、複数本の第ｎ＋１層目のヴィアプラグ（コンタクトプラグ）１８ａ，１８ｂ，１８ｃを形成するためのヴィアホール（コンタクトホール）１６ａ，１６ｂ，１６ｃを、層間絶縁膜１５内の所定の箇所に複数個形成する。同様に、複数本の第ｎ＋１層目の配線１９ａ，１９ｂを形成するための配線用凹部（配線用溝）１７ａ，１７ｂを、層間絶縁膜１５内の所定の箇所に複数個形成する。
【００４１】
各ヴィアホール１６ａ，１６ｂは、それぞれ各電極用プラグ１１ａ，１１ｂの上方で拡散防止膜１４を貫通して形成される。また、ヴィアホール１６ｃは、電極用プラグ１１ｃの上方で拡散防止膜１４を貫通して形成される。配線用凹部１７ａは、２つのヴィアホール１６ａ，１６ｂの上方で両ヴィアホール１６ａ，１６ｂに連通して一体に形成される。また、配線用凹部１７ｂは、ヴィアホール１６ｃの上方でヴィアホール１６ｃに連通して一体に形成される。
【００４２】
続けて、層間絶縁膜１５の表面上、ならびに各ヴィアホール１６ａ，１６ｂ，１６ｃおよび各配線用凹部１７ａ，１７ｂのそれぞれの内側に、ＣＶＤ法によりバリアメタル膜１３を成膜する。続けて、各ヴィアホール１６ａ，１６ｂ，１６ｃおよび各配線用凹部１７ａ，１７ｂのそれぞれの内側を埋めるように、ＣＶＤ法によりバリアメタル膜１３の表面上にＣｕ膜を成膜する。このＣｕ膜は、各ヴィアプラグ１８ａ，１８ｂ，１８ｃおよび各配線１２の形成材料となる。続けて、ＣＭＰ法により、層間絶縁膜１５の表面上のバリアメタル膜１３およびＣｕ膜を研磨して除去する。これにより、各ヴィアホール１６ａ，１６ｂ，１６ｃおよび各配線用凹部１７ａ，１７ｂのそれぞれの内側にバリアメタル膜１３およびＣｕ膜を埋め込む。この結果、３本の第ｎ＋１層目のヴィアプラグ１８ａ，１８ｂ，１８ｃ、および２本の第ｎ＋１層目の電極用配線１９ａ，１９ｂが、バリアメタル膜１３とともに形成される。
【００４３】
図４に示すように、電極用上層プラグとしての２本のヴィアプラグ１８ａ，１８ｂは、それぞれ容量素子６の上部電極６ｃに電気的に接続された２本の電極用プラグ１１ａ，１１ｂに電気的に接続される。また、電極用上層配線としての電極用配線１９ａは、各電極用上層プラグ１８ａ，１８ｂと一体のデュアルダマシン構造に形成される。したがって、電極用上層配線１９ａは、各電極用上層プラグ１８ａ，１８ｂおよびバリアメタル膜１３を介して、各電極用プラグ１１ａ，１１ｂに電気的に接続される。すなわち、層間絶縁膜１５内において容量素子６の上部電極６ｃの上方に形成された電極用上層配線１９ａは、各電極用上層プラグ１８ａ，１８ｂおよび各電極用プラグ１１ａ，１１ｂを介して、容量素子６の上部電極６ｃに電気的に接続される。層間絶縁膜８内において上部電極６ｃに互いに独立に電気的に接続された各電極用プラグ１１ａ，１１ｂは、電極用上層配線１９ａによって一つの通電経路にまとめられる。
【００４４】
また、電極用上層プラグとしてのヴィアプラグ１８ｃは、容量素子６の下部電極６ａに電気的に接続された電極用プラグ１１ｃに電気的に接続される。電極用上層配線としての電極用配線１９ｂは、電極用上層プラグ１８ｃと一体のデュアルダマシン構造に形成される。したがって、電極用上層配線１９ｂは、電極用上層プラグ１８ｃおよびバリアメタル膜１３を介して、電極用プラグ１１ｃに電気的に接続される。すなわち、層間絶縁膜１５内において容量素子６の上部電極６ｃの上方から外れた位置に形成された電極用上層配線１９ｂは、電極用上層プラグ１８ｃおよび電極用プラグ１１ｃを介して、容量素子６の下部電極６ａに電気的に接続される。
【００４５】
以後、予め決められている所定の工程を経て、図４に示す所望の半導体装置２０を得る。すなわち、容量素子６の上方でその下部電極６ａまたは上部電極６ｃに電気的に接続された各電極用上層配線１９ａ，１９ｂが、容量素子６が設けられている層間絶縁膜８の１つ上層の層間絶縁膜１５内に設けられている半導体装置２０を得る。
【００４６】
以上説明したように、この第１実施形態によれば、下部電極６ａまたは上部電極６ｃに電気的に接続される各電極用上層配線１９ａ，１９ｂを、容量素子６が設けられている層間絶縁膜８の１つ上層の層間絶縁膜１５内に設ける。これにより、各電極用上層配線１９ａ，１９ｂが下部電極６ａまたは上部電極６ｃより大きく形成されたり、あるいは各電極６ａ，６ｃのそれぞれの縁部と交差する位置、大きさ、および形状に形成されたりした場合でも、各電極用上層配線１９ａ，１９ｂが下部電極６ａまたは上部電極６ｃと全面的に接触するおそれを殆ど無くすことができる。それとともに、各電極用上層配線１９ａ，１９ｂが下部電極６ａおよび上部電極６ｃの双方に電気的に接続されたりするおそれも殆ど無くすことができる。すなわち、電極用上層配線１９ａ，１９ｂを容量素子６とは異なる層に設けることにより、各配線１９ａ，１９ｂの位置、大きさ、および形状などに拘らず、各配線１９ａ，１９ｂが容量素子６に接触するおそれを殆ど無くすことができる。
【００４７】
また、容量素子６の下部電極６ａまたは上部電極６ｃと、これら各電極６ａ，６ａに層間絶縁膜８内で電気的に接続される各電極用プラグ１１ａ，１１ｂ，１１ｃとを、互いに点状で接触させる。これにより、容量素子６の下部電極６ａまたは上部電極６ｃと各電極用プラグ１１ａ，１１ｂ，１１ｃとの接触性の改善が図られて、各接触部における膜ストレスが低減されている。
【００４８】
このように、本実施形態の半導体装置２０は、容量素子６およびその付近における膜剥がれ不良や電気的特性の不良（劣化）が抑制されており、信頼性が向上されている。
【００４９】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図５および図６を参照しつつ説明する。図５は、実施形態に係る半導体装置の製造工程を示す工程断面図および平面図である。図６は、本実施形態に係る半導体装置およびその製造工程を示す工程断面図である。なお、第１実施形態と同一部分には同一符号を付してその詳しい説明を省略する。
【００５０】
本実施形態では、前述した第１実施形態と異なり、基板上に設けられる複数本の配線のうち、容量素子の下部電極または上部電極に電気的に接続される電極用配線を、容量素子の上方でその各電極の縁部に重ならない孤立した島形状に形成して、容量素子が設けられる第ｎ層目の層間絶縁膜内に設ける。以下、本実施形態の半導体装置およびその製造方法を、製造工程の順番に沿ってまとめて説明する。
【００５１】
先ず、図５（ａ），（ｂ）に示すように、前述した第１実施形態と同様の工程により、容量素子６などが形成された拡散防止膜５の表面上に、容量素子６を覆って第ｎ層目の層間絶縁膜８を設ける。続けて、この層間絶縁膜８の表面を、ＣＭＰ法により平坦化する。なお、図５（ａ）は、図５（ｂ）中一点鎖線Ｂ−Ｂに沿って示す断面図である。
【００５２】
続けて、第１実施形態と同様の工程により、複数個のヴィアホール９，３１ａ，３１ｂ，３１ｃおよび複数個の配線用凹部１０，３２ａ，３２ｂ，３２ｃを層間絶縁膜８内に形成する。各ヴィアホール３１ａ，３１ｂ，３１ｃは、第１実施形態の各ヴィアホール９ａ，９ｂ，９ｃと同様の位置で、各ヴィアホール９ａ，９ｂ，９ｃと同様の径の大きさに形成される。ただし、各ヴィアホール３１ａ，３１ｂ，３１ｃの上方には、それぞれ各配線用凹部３２ａ，３２ｂ，３２ｃが連通して一体に形成される。各配線用凹部３２ａ，３２ｂ，３２ｃは、それらの下端部（底部）が容量素子６に設けられた保護絶縁膜７よりも高い位置となる深さに形成される。すなわち、各配線用凹部３２ａ，３２ｂ，３２ｃは、それぞれ保護絶縁膜７の表面を露出させるおそれが殆ど無い深さに形成される。特に、配線用凹部３２ｃは、各配線用凹部３２ａ，３２ｂと併行して、各配線用凹部３２ａ，３２ｂと略同じ深さに形成される。
【００５３】
また、各配線用凹部３２ａ，３２ｂ，３２ｃは、第１実施形態の各ヴィアホール９ａ，９ｂ，９ｃと同様に、たとえオーバーエッチング現象により規定の寸法より大径に形成された場合でも、下部電極６ａまたは上部電極６ｃの各縁部を露出しない位置、大きさ、および形状に形成される。すなわち、各配線用凹部３２ａ，３２ｂ，３２ｃは、下部電極６ａおよび上部電極６ｃの各縁部から外れた位置において、それら各電極６ａ，６ｃの各縁部と重なったり、交差したり、あるいは各電極６ａ，６ｃの各縁部を跨いだりしない大きさおよび形状に形成される。具体的には、各配線用凹部３２ａ，３２ｂ，３２ｃは、下部電極６ａまたは上部電極６ｃの各縁部から離れた位置において、各凹部３２ａ，３２ｂ，３２ｃ内に形成される第ｎ層目の電極用配線３４ａ，３４ｂ，３４ｃの径が、それぞれ約１μｍ以下になる大きさに形成される。このように、各配線用凹部３２ａ，３２ｂ，３２ｃは、これらと連通して一体に形成される各ヴィアホール３１ａ，３１ｂ，３１ｃと略同じ径の大きさに形成される。
【００５４】
続けて、第１実施形態と同様の工程により、各ヴィアホール９，３１ａ，３１ｂ，３１ｃおよび各配線用凹部１０，３２ａ，３２ｂ，３２ｃのそれぞれの内側にバリアメタル膜１３およびＣｕ膜を埋め込む。この結果、４本の第ｎ層目のヴィアプラグ１１，３３ａ，３３ｂ，３３ｃ、および５本の第ｎ層目の配線１２，３４ａ，３４ｂ，３４ｃが、バリアメタル膜１３とともに形成される。電極用配線としての各配線３４ａ，３４ｂ，３４ｃは、それぞれ電極用プラグとしての各ヴィアプラグ３３ａ，３３ｂ，３３ｃと一体のデュアルダマシン構造に形成される。各電極用配線３４ａ，３４ｂは、それぞれ各電極用プラグ３３ａ，３３ｂおよびバリアメタル膜１３を介して、容量素子６の上部電極６ｃに電気的に接続される。また、電極用配線３４ｃは、電極用プラグ３３ｃおよびバリアメタル膜１３を介して、容量素子６の下部電極６ａに電気的に接続される。
【００５５】
各電極用配線３４ａ，３４ｂ，３４ｃは、前述した各配線用凹部３２ａ，３２ｂ，３２ｃ内において、保護絶縁膜７に接触しない厚さに形成される。また、各電極用配線３４ａ，３４ｂ，３４ｃは、それぞれの径を約１μｍ以下に形成される。すなわち、各電極用配線３４ａ，３４ｂ，３４ｃは、各電極用プラグ３３ａ，３３ｂ，３３ｃと同程度の径の大きさからなる、孤立した島形状に形成される。このような各電極用配線３４ａ，３４ｂ，３４ｃは、孤立配線あるいは島状配線とも称することができる。
【００５６】
各配線用凹部３２ａ，３２ｂ，３２ｃが、例えばオーバーエッチング現象により規定の寸法より大径に形成されて、各電極用配線３４ａ，３４ｂ，３４ｃが規定の寸法より大径に形成されたとする。あるいは、各配線用凹部３２ａ，３２ｂ，３２ｃがオーバーエッチング現象により規定の寸法より深く形成されて、各電極用配線３４ａ，３４ｂ，３４ｃが規定の寸法より長く形成されたとする。ところが、前述したように、各電極用配線３４ａ，３４ｂ，３４ｃは、各電極用プラグ３３ａ，３３ｂ，３３ｃの上方で孤立した島形状に形成されている。これにより、各電極用配線３４ａ，３４ｂ，３４ｃが規定の寸法より大径に、あるいは長く形成された場合でも、各電極用配線３４ａ，３４ｂ，３４ｃが容量素子６の上部電極６ｃ、容量絶縁膜６ｂ、および下部電極６ａや、保護絶縁膜７に達するおそれは殆ど無い。
【００５７】
また、たとえ各電極用配線３４ａ，３４ｂが容量素子６の上部電極６ｃに達した場合でも、各配線３４ａ，３４ｂは孤立した島形状に形成されているので、各配線３４ａ，３４ｂは上部電極６ｃに実質的に点状で接触することになる。これにより、各電極用配線３４ａ，３４ｂが上部電極６ｃに達した場合でも、各配線３４ａ，３４ｂと上部電極６ｃおよび保護絶縁膜７との、それぞれの接触界面における膜ストレスを抑制することができる。この結果、上部電極６ｃおよび保護絶縁膜７における膜剥がれを生じ難くすることができる。
【００５８】
同様に、たとえ電極用配線３４ｃが容量素子６の下部電極６ａに達した場合でも、配線３４ｃは孤立した島形状に形成されているので、配線３４ｃは下部電極６ａに実質的に点状で接触することになる。これにより、電極用配線３４ｃが下部電極６ａに達した場合でも、配線３４ｃと下部電極６ａおよび容量絶縁膜６ｂとの、それぞれの接触界面における膜ストレスを抑制することができる。この結果、下部電極６ａおよび容量絶縁膜６ｂにおける膜剥がれを生じ難くすることができる。
【００５９】
次に、図６に示すように、第１実施形態と同様の工程により、各電極用プラグ３３ａ，３３ｂ，３３ｃおよび各電極用配線３４ａ，３４ｂ，３４ｃなどが形成された第ｎ層目の層間絶縁膜８の表面上に、拡散防止膜１４を設ける。続けて、この拡散防止膜１４の表面上に第ｎ＋１層目の層間絶縁膜１５を設ける。続けて、３本の電極用上層プラグ１８ａ，１８ｂ，１８ｃおよび２本の電極用上層配線１９ａ，１９ｂなどを、層間絶縁膜１５内に形成する。
【００６０】
電極用上層プラグ１８ａは、電極用配線３４ａに一対一で電気的に接続される。また、電極用上層プラグ１８ｂは、電極用配線３４ｂに一対一で電気的に接続される。これにより、電極用上層配線１９ａは、各電極用上層プラグ１８ａ，１８ｂ、各電極用配線３４ａ，３４ｂ、および各電極用プラグ３３ａ，３３ｂなどを介して、容量素子６の上部電極６ｃに電気的に接続される。また、電極用上層プラグ１８ｃは、電極用配線３４ｃに一対一で電気的に接続される。これにより、電極用上層配線１９ｂは、電極用上層プラグ１８ｃ、電極用配線３４ｃ、および電極用プラグ３３ｃなどを介して、容量素子６の下部電極６ａに電気的に接続される。
【００６１】
以後、予め決められている所定の工程を経て、図６に示す所望の半導体装置３５を得る。すなわち、容量素子６が設けられている層間絶縁膜８内で容量素子６の下部電極６ａまたは上部電極６ｃに電気的に接続された各電極用配線３４ａ，３４ｂ，３４ｃを、容量素子６の上方でその各電極６ａ，６ｃのそれぞれの縁部に重ならない孤立した島形状に形成した半導体装置３５を得る。
【００６２】
以上説明したように、この第２実施形態によれば、層間絶縁膜８内で容量素子６の下部電極６ａまたは上部電極６ｃに電気的に接続される各電極用配線３４ａ，３４ｂ，３４ｃを、各電極用プラグ３３ａ，３３ｂ，３３ｃと同様の孤立した島状配線として形成する。これにより、容量素子６およびその付近における膜剥がれ不良や、容量素子６の下部電極６ａと上部電極６ｃとの短絡などによる、容量素子６の電気的特性不良が発生するおそれを殆ど無くすことができる。したがって、前述した第１実施形態と同様の効果を得ることができる。
【００６３】
また、容量素子６の下部電極６ａまたは上部電極６ｃと電極用上層プラグ１８ａ，１８ｂ，１８ｃとの間に、各電極用プラグ３３ａ，３３ｂ，３３ｃよりも大径の各電極用配線３４ａ，３４ｂ，３４ｃを設ける。これにより、容量素子６の各電極６ａ，６ｃと各電極用上層配線１９ａ，１９ｂとの間の配線抵抗を低減できる。すなわち、容量素子６、ひいては半導体装置３５の電気的特性を向上させることができる。
【００６４】
（第３の実施の形態）
次に、本発明に係る第３実施形態を図７〜図９を参照しつつ説明する。図７は、本実施形態に係る半導体装置の製造工程を示す工程断面図である。図８は、本実施形態に係る半導体装置の製造工程を示す工程断面図および平面図である。図９は、本実施形態に係る半導体装置およびその製造工程を示す工程断面図である。なお、第１実施形態と同一部分には同一符号を付してその詳しい説明を省略する。
【００６５】
本実施形態では、前述した第１および第２の各実施形態と異なり、容量素子の下部電極を上部電極よりも厚肉に形成する。それとともに、容量素子が設けられる第ｎ層目の層間絶縁膜内において、容量素子の下部電極および上部電極を、孤立した島形状に形成された電極用配線に電極用プラグを介すことなく電気的に接続する。以下、本実施形態の半導体装置およびその製造方法を、製造工程の順番に沿ってまとめて説明する。
【００６６】
先ず、図７に示すように、前述した第１実施形態と同様の工程により、下層配線３などが形成された第ｎ−１層目の層間絶縁膜２の表面上に、拡散防止膜５を設ける。続けて、拡散防止膜５上に容量素子４１を設ける。この容量素子４１は、第１実施形態の容量素子６と同様に、下部電極としてのチタンナイトライド膜４１ａ、容量絶縁膜としてのシリコンナイトライド膜４１ｂ、および上部電極としてのチタンナイトライド膜４１ｃからなる平面型に形成される。ただし、図７に示すように、本実施形態の容量素子４１の下部電極４１ａは、第１実施形態の容量素子６の下部電極６ａと異なり、容量素子４１の上部電極４１ｃよりも厚肉に形成される。続けて、上部電極４１ｃの表面を全面的に覆って保護絶縁膜７を設ける。続けて、保護絶縁膜７が設けられた容量素子４１を覆って、拡散防止膜５の表面上に第ｎ層目の層間絶縁膜８を設ける。続けて、この層間絶縁膜８の表面をＣＭＰ法により平坦化する。
【００６７】
次に、図８（ａ），（ｂ）に示すように、第１実施形態と同様の工程により、ヴィアホール９および複数個の配線用凹部１０，４２ａ，４２ｂ，４２ｃを層間絶縁膜８内に形成する。各配線用凹部４２ａ，４２ｂ，４２ｃは、第１実施形態の各ヴィアホール９ａ，９ｂ，９ｃと同様の位置で、各ヴィアホール９ａ，９ｂ，９ｃと同様の径の大きさに形成される。すなわち、各配線用凹部４２ａ，４２ｂ，４２ｃは、第２実施形態の各配線用凹部３４ａ，３４ｂ，３４ｃと同様の位置で、各配線用凹部３４ａ，３４ｂ，３４ｃと同様の径の大きさに形成される。ただし、各配線用凹部３４ａ，３４ｂと配線用凹部３４ｃとは、互いに異なる深さに形成される。各配線用凹部３４ａ，３４ｂは、容量素子４１の上部電極４１ｃ上に設けられた保護絶縁膜７を貫通して、上部電極４１ｃの表面を露出する深さに形成される。これに対して、配線用凹部３４ｃは、容量素子４１の容量絶縁膜４１ｂを貫通して、容量素子４１の下部電極４１ａの表面を露出する深さに形成される。なお、図８（ａ）は、図８（ｂ）中一点鎖線Ｃ−Ｃに沿って示す断面図である。
【００６８】
続けて、第１実施形態と同様の工程により、ヴィアホール９および各配線用凹部１０，４２ａ，４２ｂ，４２ｃのそれぞれの内側にバリアメタル膜１３およびＣｕ膜を埋め込む。この結果、１本の第ｎ層目のヴィアプラグ１１および５本の第ｎ層目の配線１２，４３ａ，４３ｂ，４３ｃが、バリアメタル膜１３とともに形成される。電極用配線としての各配線４３ａ，４３ｂ，４３ｃは、第２実施形態の各電極用配線３４ａ，３４ｂ，３４ｃと同様の位置で、各電極用配線３４ａ，３４ｂ，３４ｃと同様の径の大きさに形成される。ただし、各電極用配線４３ａ，４３ｂ，４３ｃは、すべて電極用プラグを伴わずに単体の配線として形成される。各電極用配線４３ａ，４３ｂは、バリアメタル膜１３を介して容量素子４１の上部電極４１ｃに直接電気的に接続される厚さに形成される。また、電極用配線３４ｃは、バリアメタル膜１３を介して容量素子４１の下部電極４１ａに直接電気的に接続される厚さに形成される。これら各電極用配線４３ａ，４３ｂ，４３ｃも、第２実施形態の各電極用配線３４ａ，３４ｂ，３４ｃと同様に、孤立配線あるいは島状配線と称することができる。
【００６９】
各配線用凹部４２ａ，４２ｂ，４２ｃが、例えばオーバーエッチング現象により規定の寸法より大径に形成されて、各電極用配線４３ａ，４３ｂ，４３ｃが規定の寸法より大径に形成されたとする。あるいは、各配線用凹部４２ａ，４２ｂ，４２ｃがオーバーエッチング現象により規定の寸法より深く形成されて、各電極用配線４３ａ，４３ｂ，４３ｃが規定の寸法より長く形成されたとする。ところが、前述したように、各電極用配線４３ａ，４３ｂ，４３ｃは、容量素子４１の下部電極４１ａおよび上部電極４１ｃのそれぞれの縁部から離れた位置において、孤立した島形状に形成されている。これにより、各電極用配線４３ａ，４３ｂが規定の寸法より大径に、あるいは長く形成された場合でも、各電極用配線４３ａ，４３ｂが容量素子４１の容量絶縁膜４１ｂや下部電極４１ａに達するおそれは殆ど無い。同様に、電極用配線４３ｃが規定の寸法より大径に、あるいは長く形成された場合でも、電極用配線４３ｃが容量素子４１の上部電極４１ｃや保護絶縁膜７に達するおそれは殆ど無い。
【００７０】
また、各電極用配線４３ａ，４３ｂは孤立した島形状に形成されているので、各配線４３ａ，４３ｂは容量素子４１の上部電極４１ｃに実質的に点状で接触することになる。これにより、各電極用配線４３ａ，４３ｂと上部電極４１ｃおよび保護絶縁膜７との、それぞれの接触界面における膜ストレスを抑制することができる。この結果、上部電極４１ｃおよび保護絶縁膜７における膜剥がれを生じ難くすることができる。同様に、電極用配線４３ｃは孤立した島形状に形成されているので、配線４３ｃは容量素子４１の下部電極４１ａに実質的に点状で接触することになる。これにより、電極用配線４３ｃと下部電極４１ａおよび容量絶縁膜４１ｂとの、それぞれの接触界面における膜ストレスを抑制することができる。この結果、下部電極４１ａおよび容量絶縁膜４１ｂにおける膜剥がれを生じ難くすることができる。
【００７１】
次に、図９に示すように、第１実施形態と同様の工程により、各電極用配線４３ａ，４３ｂ，４３ｃなどが形成された層間絶縁膜８の表面上に、拡散防止膜１４を設ける。続けて、この拡散防止膜１４の表面上に第ｎ＋１層目の層間絶縁膜１５を設ける。続けて、３本の電極用上層プラグ１８ａ，１８ｂ，１８ｃおよび２本の電極用上層配線１９ａ，１９ｂなどを、層間絶縁膜１５内に形成する。
【００７２】
電極用上層プラグ１８ａは、電極用配線４３ａに一対一で電気的に接続される。また、電極用上層プラグ１８ｂは、電極用配線４３ｂに一対一で電気的に接続される。これにより、電極用上層配線１９ａは、各電極用上層プラグ１８ａ，１８ｂおよび各電極用配線４３ａ，４３ｂなどを介して、容量素子４１の上部電極４１ｃに電気的に接続される。また、電極用上層プラグ１８ｃは、電極用配線４３ｃに一対一で電気的に接続される。これにより、電極用上層配線１９ｂは、電極用上層プラグ１８ｃおよび電極用配線４３ｃなどを介して、容量素子４１の下部電極４１ａに電気的に接続される。
【００７３】
以後、予め決められている所定の工程を経て、図９に示す所望の半導体装置４４を得る。すなわち、容量素子４１の下部電極４１ａを上部電極４１ｃよりも厚肉に形成するとともに、容量素子４１が設けられた層間絶縁膜８内において、孤立した島形状に形成された各電極用配線４３ａ，４３ｂ，４３ｃを、電極用プラグを介すことなく各電極４１ａ，４１ｃに直接電気的に接続した半導体装置４４を得る。
【００７４】
以上説明したように、この第３実施形態によれば、層間絶縁膜８内で容量素子４１の下部電極４１ａまたは上部電極４１ｃに直接電気的に接続される各電極用配線４３ａ，４３ｂ，４３ｃを、すべて孤立した島状配線として形成する。これにより、容量素子４１およびその付近における膜剥がれ不良や、容量素子４１の下部電極４１ａと上部電極４１ｃとの短絡などによる、容量素子４１の電気的特性不良が発生するおそれを殆ど無くすことができる。したがって、前述した第１実施形態と同様の効果を得ることができる。
【００７５】
また、容量素子４１の下部電極４１ａまたは上部電極４１ｃと電極用上層プラグ１８ａ，１８ｂ，１８ｃとを、各電極用配線４３ａ，４３ｂ，４３ｃだけで電気的に接続する。これにより、容量素子４１の各電極４１ａ，４１ｃと各電極用上層配線１９ａ，１９ｂとの間の配線抵抗を低減できる。すなわち、容量素子４１、ひいては半導体装置４４の電気的特性を向上させることができる。
【００７６】
さらに、層間絶縁膜８内において、容量素子４１の上方には、第１実施形態の各電極用プラグ１１ａ，１１ｂ，１１ｃや、第２実施形態の各電極用プラグ３３ａ，３３ｂ，３３ｃよりも大径の、各電極用配線４３ａ，４３ｂ，４３ｃのみを形成する。これにより、半導体装置４４の製造工程における規制が緩和される。この結果、半導体装置４４を、第１実施形態の半導体装置２０や第２実施形態の半導体装置３５に比べて、より容易に製造することができるとともに、その歩留まりをより向上できる。すなわち、半導体装置４４は、第１実施形態の半導体装置２０や第２実施形態の半導体装置３５に比べて、その生産効率をより向上し易く、かつ、より低コストで製造できる。
【００７７】
（第４の実施の形態）
次に、本発明に係る第４実施形態を図１０〜図１３を参照しつつ説明する。図１０および図１１は、本実施形態に係る半導体装置の製造工程を示す工程断面図である。図１２は、本実施形態に係る半導体装置の製造工程を示す工程断面図および平面図である。図１３は、本実施形態に係る半導体装置およびその製造工程を示す工程断面図であるなお、第１実施形態と同一部分には同一符号を付してその詳しい説明を省略する。
【００７８】
本実施形態では、前述した第１〜第３の各実施形態と異なり、容量素子が設けられる第ｎ層目の層間絶縁膜を、容量素子の下部電極または上部電極に接続されずに第ｎ層目の層間絶縁膜内に設けられた配線と略同じ厚さに形成する。そして、その第ｎ層目の層間絶縁膜内において、容量素子の下部電極および上部電極を、孤立した島形状に形成された電極用配線に電極用プラグを介すことなく電気的に接続する。以下、本実施形態の半導体装置およびその製造方法を、製造工程の順番に沿ってまとめて説明する。
【００７９】
先ず、図１０に示すように、前述した第１実施形態と同様の工程により、例えばｄ−ＴＥＯＳからなる第ｎ−２層目（ｎは３以上の整数）の層間絶縁膜５１内に下層配線３などを形成する。続けて、下層配線３などが形成された層間絶縁膜５１の表面上に、例えばＳｉＮからなる拡散防止膜５２を設ける。続けて、拡散防止膜５上に、ｄ−ＴＥＯＳからなる第ｎ−１層目の層間絶縁膜５３を設ける。続けて、層間絶縁膜５１の表面上に、ＳｉＮからなる拡散防止膜５４を設ける。続けて、リソグラフィ技術およびエッチング技術を用いて、所定の下層配線３の上方に、拡散防止膜５４を貫通する貫通孔５５を形成する。
【００８０】
次に、図１１に示すように、貫通孔５５が形成された拡散防止膜５２の表面上に、第１実施形態と同様に、平面型の容量素子６および保護絶縁膜７を設ける。続けて、保護絶縁膜７が設けられた容量素子６を覆って、拡散防止膜５４の表面上にｄ−ＴＥＯＳからなる第ｎ層目の層間絶縁膜５６を設ける。この際、層間絶縁膜５６は、容量素子６の下部電極６ａまたは上部電極６ｃに接続されずに層間絶縁膜５６内に設けられる配線と略同じ厚さに形成される。具体的には、層間絶縁膜５６は、その内部に設けられて下層配線３と電気的に接続される、後述する第ｎ層目の配線１２と略同じ厚さに形成される。続けて、層間絶縁膜５６の表面をＣＭＰ法により平坦化する。
【００８１】
次に、図１２（ａ），（ｂ）に示すように、第１実施形態と同様の工程により、複数個の配線用凹部１０，５７ａ，５７ｂ，５７ｃを層間絶縁膜５６内に形成する。この際、貫通孔５５の上方に形成される配線用凹部１０には、その下方の下層配線３の表面に連通するヴィアホール９を、拡散防止膜５４および層間絶縁膜５３を貫通して一体に形成する。また、各配線用凹部５７ａ，５７ｂ，５７ｃは、第３実施形態の各配線用凹部４２ａ，４２ｂ，４２ｃと同様に形成される。各配線用凹部５７ａ，５７ｂは、容量素子６の上部電極６ｃ上に設けられた保護絶縁膜７を貫通して、上部電極６ｃの表面を露出する深さに形成される。また、配線用凹部５７ｃは、容量素子６の容量絶縁膜６ｂを貫通して、容量素子６の下部電極６ａの表面を露出する深さに形成される。なお、図１２（ａ）は、図１２（ｂ）中一点鎖線Ｄ−Ｄに沿って示す断面図である。
【００８２】
続けて、第１実施形態と同様の工程により、ヴィアホール９および各配線用凹部１０，５７ａ，５７ｂ，５７ｃのそれぞれの内側にバリアメタル膜１３およびＣｕ膜を埋め込む。この結果、１本の第ｎ層目のヴィアプラグ１１および５本の第ｎ層目の配線１２，５８ａ，５８ｂ，５８ｃが、バリアメタル膜１３とともに形成される。貫通孔５５の上方に形成された配線１２は、ヴィアプラグ１１と一体のデュアルダマシン構造に形成される。この配線１２は、ヴィアプラグ１１およびバリアメタル膜１３を介して、下層配線３に電気的に接続される。
【００８３】
また、電極用配線としての各配線５８ａ，５８ｂ，５８ｃは、第３実施形態の各電極用配線４３ａ，４３ｂ，４３ｃと同様に形成される。各電極用配線５８ａ，５８ｂは、バリアメタル膜１３を介して容量素子６の上部電極６ｃに直接電気的に接続される厚さに形成される。また、電極用配線５８ｃは、バリアメタル膜１３を介して容量素子６の下部電極６ａに直接電気的に接続される厚さに形成される。これら各電極用配線５８ａ，５８ｂ，５８ｃも、第３実施形態の各電極用配線４３ａ，４３ｂ，４３ｃと同様に、孤立配線あるいは島状配線と称することができる。
【００８４】
したがって、各電極用配線５８ａ，５８ｂが規定の寸法より大径に、あるいは長く形成された場合でも、各電極用配線５８ａ，５８ｂが容量素子６の容量絶縁膜６ｂや下部電極６ａに達するおそれは殆ど無い。同様に、電極用配線５８ｃが規定の寸法より大径に、あるいは長く形成された場合でも、電極用配線５８ｃが容量素子６の上部電極６ｃや保護絶縁膜７に達するおそれは殆ど無い。また、各電極用配線５８ａ，５８ｂと容量素子６の上部電極６ｃおよび保護絶縁膜７との、それぞれの接触界面における膜ストレスを抑制することができる。これにより、容量素子６の上部電極６ｃおよび保護絶縁膜７における膜剥がれを生じ難くすることができる。同様に、電極用配線５８ｃと容量素子６の下部電極６ａおよび容量絶縁膜６ｂとの、それぞれの接触界面における膜ストレスを抑制することができる。これにより、容量素子６の下部電極６ａおよび容量絶縁膜６ｂにおける膜剥がれを生じ難くすることができる。
【００８５】
次に、図１３に示すように、第１実施形態と同様の工程により、各電極用配線５８ａ，５８ｂ，５８ｃなどが形成された層間絶縁膜５６の表面上に、拡散防止膜１４を設ける。続けて、この拡散防止膜１４の表面上に第ｎ＋１層目の層間絶縁膜１５を設ける。続けて、３本の電極用上層プラグ１８ａ，１８ｂ，１８ｃおよび２本の電極用上層配線１９ａ，１９ｂなどを、層間絶縁膜１５内に形成する。
【００８６】
電極用上層プラグ１８ａは、電極用配線５８ａに一対一で電気的に接続される。また、電極用上層プラグ１８ｂは、電極用配線５８ｂに一対一で電気的に接続される。これにより、電極用上層配線１９ａは、各電極用上層プラグ１８ａ，１８ｂおよび各電極用配線５８ａ，５８ｂなどを介して、容量素子６の上部電極６ｃに電気的に接続される。また、電極用上層プラグ１８ｃは、電極用配線５８ｃに一対一で電気的に接続される。これにより、電極用上層配線１９ｂは、電極用上層プラグ１８ｃおよび電極用配線５８ｃなどを介して、容量素子６の下部電極６ａに電気的に接続される。
【００８７】
以後、予め決められている所定の工程を経て、図１３に示す所望の半導体装置５９を得る。すなわち、容量素子６が設けられる層間絶縁膜５６を、容量素子６の下部電極６ａまたは上部電極６ｃに接続されずに層間絶縁膜５６内に設けられた配線１２と略同じ厚さに形成するとともに、各電極６ａ，６ｃを、層間絶縁膜５６内で孤立した島形状に形成された各電極用配線５８ａ，５８ｂ，５８ｃに電極用プラグを介すことなく電気的に接続した半導体装置５９を得る。
【００８８】
以上説明したように、この第４実施形態によれば、層間絶縁膜５６内で容量素子６の下部電極６ａまたは上部電極６ｃに直接電気的に接続される各電極用配線５８ａ，５８ｂ，５８ｃを、すべて孤立した島状配線として形成する。これにより、容量素子６およびその付近における膜剥がれ不良や、容量素子６の下部電極６ａと上部電極６ｃとの短絡などによる、容量素子６の電気的特性不良が発生するおそれを殆ど無くすことができる。したがって、前述した第３実施形態と同様の効果を得ることができる。
【００８９】
なお、本発明に係る半導体装置は、前述した第１〜第４の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００９０】
例えば、各プラグ１１ａ，１１ｂ，１１ｃ，３３ａ，３３ｂ，３３ｃの径の大きさは、バリアメタル膜１３も含めて約１μｍ以下に形成しても構わない。同様に、各配線３４ａ，３４ｂ，３４ｃ，４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃの径の大きさも、バリアメタル膜１３も含めて約１μｍ以下に形成しても構わない。
【００９１】
また、各プラグ１１，１１ａ，１１ｂ，１１ｃ，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃの形成材料はＣｕ単体には限られない。各プラグ１１，１１ａ，１１ｂ，１１ｃ，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃを、例えばＣｕ合金、Ａｌ、およびＡｌ合金などを用いて形成しても構わない。同様に、各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃ，４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃの形成材料もＣｕ単体には限られない。各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃ，４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃを、例えばＣｕ合金、Ａｌ、およびＡｌ合金などを用いて形成しても構わない。
【００９２】
また、各プラグ１１，１１ａ，１１ｂ，１１ｃ，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃおよび各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃ，４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃを、層ごとに異なる材料を用いて形成しても構わない。また、各バリアメタル膜４，１３は、各プラグ１１，１１ａ，１１ｂ，１１ｃ，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃおよび各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃ，４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃの形成材料に応じて適宜、適正な材料を用いて形成すればよい。各プラグ１１，１１ａ，１１ｂ，１１ｃ，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃおよび各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃ，４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃの形成材料によっては、各バリアメタル膜４，１３を省略することも可能である。
【００９３】
また、各プラグ１１，１１ａ，１１ｂ，１１ｃ，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃおよび各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃ，４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃを形成する方法は、埋め込み法には限られない。各プラグ１１，１１ａ，１１ｂ，１１ｃ，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃおよび各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃ，４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃを、例えば反応性イオンエッチング法（ＲＩＥ法）などを用いて形成しても構わない。
【００９４】
また、各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃを、デュアルダマシン構造に形成する必要は無い。各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃを、各プラグ１１，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃと別体に形成しても構わない。すなわち、各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃを、いわゆるシングルダマシン構造に形成しても構わない。この場合、各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃと、各プラグ１１，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃとを、互いに異なる材料を用いて形成しても構わない。
【００９５】
また、容量素子６，４１の下部電極６ａ，４１ａおよび上部電極６ｃ，４１ｃの形成材料はチタンナイトライドには限られない。各電極６ａ，４１ａ，６ｃ，４１ｃは、例えばタンタルナイトライド、あるいはルテニウムなどを用いて形成されても構わない。さらに、下部電極６ａ，４１ａと上部電極６ｃ，４１ｃとを、互いに異なる材料を用いて形成しても構わない。
【００９６】
また、容量素子６，４１の容量絶縁膜６ｂ，４１ｂの形成材料はシリコンナイトライドには限られない。容量絶縁膜６ｂ，４１ｂは、例えばシリコンオキサイド、あるいは所定の金属を含む金属酸化物などを用いて形成されても構わない。このような金属酸化物としては、例えばアルミナ、タンタルオキサイド、およびチタンオキサイドなどが挙げられる。さらに、容量絶縁膜６ｂ，４１ｂとして、各種の低比誘電率膜や強誘電体膜を用いることも可能である。
【００９７】
このように、容量素子６，４１、各プラグ１１，１１ａ，１１ｂ，１１ｃ，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃ、各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃ，４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃ、および各バリアメタル膜４，１３などは、所望する各半導体装置２０，３５，４４，５９の性能などに基づいて適宜、適正な材料を用いて形成すればよい。
【００９８】
また、容量素子６，４１の構造は、前述した第１〜第４の各実施形態のように、平面型に限られない。例えば、スタック型やトレンチ型などと称される立体構造でも構わない。より具体的には、容量素子６，４１の構造を、いわゆるシリンダ型、箱型、凹型などに形成しても構わない。
【００９９】
また、第１および第２の各実施形態において、容量素子６の下部電極６ａまたは上部電極６ｃに、第３実施形態あるいは第４実施形態のように、電極用配線を直接接続しても構わない。これに対して、第３および第４の各実施形態において、容量素子６，４１の下部電極６ａ，４１ａまたは上部電極６ｃ，４１ｃに、第１実施形態あるいは第２実施形態のように、電極用プラグあるいはデュアルダマシン構造の電極用配線を接続しても構わない。
【０１００】
また、第３実施形態において、容量素子４１の上部電極４１ｃを下部電極４１ａよりも厚肉に形成しても構わない。あるいは、容量素子４１の下部電極４１ａおよび上部電極４１ｃを、ともに第１および第２実施形態の容量素子６の下部電極６ａおよび上部電極６ｃよりも厚肉に形成しても構わない。
【０１０１】
さらに、下層配線３は、容量素子６，４１が設けられる層の１つ下の層に設けられる必要は無い。下層配線３を、容量素子６，４１が設けられる層の２つ以上下の層に設けても構わない。同様に、電極用上層配線１９ａ，１９ｂは、容量素子６，４１が設けられる層の１つ上の層に設けられる必要は無い。電極用上層配線１９ａ，１９ｂを、容量素子６，４１が設けられる層の２つ以上上の層に設けても構わない。
【０１０２】
【発明の効果】
本発明に係る半導体装置によれば、容量素子とその下部電極および上部電極に電気的に接続される配線との接触性の改善が図られているので、容量素子における膜剥がれ不良や電気的特性の不良（劣化）が抑制されており、信頼性が向上されている。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造工程を示す工程断面図。
【図２】第１実施形態に係る半導体装置の製造工程を示す工程断面図。
【図３】第１実施形態に係る半導体装置の製造工程を示す工程断面図および平面図。
【図４】第１実施形態に係る半導体装置およびその製造工程を示す工程断面図。
【図５】第２実施形態に係る半導体装置の製造工程を示す工程断面図および平面図。
【図６】第２実施形態に係る半導体装置およびその製造工程を示す工程断面図。
【図７】第３実施形態に係る半導体装置の製造工程を示す工程断面図。
【図８】第３実施形態に係る半導体装置の製造工程を示す工程断面図および平面図。
【図９】第３実施形態に係る半導体装置およびその製造工程を示す工程断面図。
【図１０】第４実施形態に係る半導体装置の製造工程を示す工程断面図。
【図１１】第４実施形態に係る半導体装置の製造工程を示す工程断面図。
【図１２】第４実施形態に係る半導体装置の製造工程を示す工程断面図および平面図。
【図１３】第４実施形態に係る半導体装置およびその製造工程を示す工程断面図。
【図１４】従来技術に係る半導体装置の製造工程を示す工程断面図および平面図。
【図１５】従来技術に係る半導体装置の製造工程を示す工程断面図。
【図１６】従来技術に係る半導体装置の製造工程を示す工程断面図。
【図１７】従来技術に係る半導体装置を示す断面図および平面図。
【符号の説明】
１…半導体基板（シリコン基板）、６，４１…容量素子（キャパシタ素子）、６ａ，４１ａ…チタンナイトライド膜（下部電極）、６ｂ，４１ｂ…シリコンナイトライド膜（キャパシタ絶縁膜、容量絶縁膜）、６ｃ，４１ｃ…チタンナイトライド膜（上部電極）、７…シリコンナイトライド膜（ストッパー膜、保護絶縁膜）、８，５６…ｄ−ＴＥＯＳ膜（第ｎ層目の層間絶縁膜）、１１…ヴィアプラグ１１ａ，１１ｂ，１１ｃ，３３ａ，３３ｂ，３３ｃ…電極用プラグ（ヴィアプラグ）、１２…Ｃｕ配線（第ｎ層目の配線）、１５…ｄ−ＴＥＯＳ膜（第ｎ＋１層目の層間絶縁膜）、１８ａ，１８ｂ，１８ｃ…電極用上層プラグ（ヴィアプラグ）、１９ａ，１９ｂ…電極用上層配線（Ｃｕ配線，第ｎ＋１層目の配線）、４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃ…電極用配線（Ｃｕ配線，第ｎ層目の配線）
【発明の属する技術分野】
本発明は、半導体装置の配線構造に係り、特に容量素子とその下部電極および上部電極に電気的に接続される配線との接触性の改善を図った半導体装置に関する。
【０００２】
【従来の技術】
半導体装置内に設けられた容量素子（キャパシタ）の上部電極および下部電極は、一般的にはそれら各電極の上方で配線やプラグなどに電気的に接続される（例えば特許文献１，２参照）。以下、半導体装置内の容量素子付近の配線構造を、図１４〜図１７を参照しつつ、その製造工程の順番に沿って具体例を挙げて簡潔に説明する。
【０００３】
先ず、図１４（ａ），（ｂ）に示すように、基板１０１上に設けられた第ｎ−１層目（ｎは２以上の整数）の層間絶縁膜１０２の上に拡散防止膜１０３を設ける。層間絶縁膜１０２の内部には、第ｎ−１層目の配線１０４およびバリアメタル膜１０５が形成されている。続けて、拡散防止膜１０３の上に容量素子１０６を設ける。具体的には、拡散防止膜１０３上に、下側から順番に容量素子１０６の下部電極となるチタンナイトライド層（膜）１０６ａ、容量素子１０６の容量絶縁膜となるシリコンナイトライド層（膜）１０６ｂ、そして上部電極となるチタンナイトライド層（膜）１０６ｃを形成する。これにより、拡散防止膜１０３上に平面型の容量素子１０６が形成される。続けて、チタンナイトライド層１０６ｃの上にシリコンナイトライド層（膜）１０７を形成する。シリコンナイトライド層１０７は、容量素子１０６上にヴィアホールを加工する際のストッパー層（膜）として機能する。なお、図１４（ａ）は、図１４（ｂ）中一点鎖線Ｘ−Ｘに沿って示す断面図である。
【０００４】
次に、図１５に示すように、容量素子１０６を覆うように、拡散防止膜１０３の上に第ｎ層目の層間絶縁膜１０８を設ける。続けて、層間絶縁膜１０８の表面（上面）を、例えばＣＭＰ法により平坦化する。
【０００５】
次に、図１６に示すように、層間絶縁膜１０８の内部に、ヴィアホール１０９および配線溝１１０を形成する。続けて、ヴィアホール１０９および配線溝１１０の内側に、配線材料としての銅（Ｃｕ）、およびバリアメタル膜１０５の形成材料を埋め込んだ後、層間絶縁膜１０７の表面（上面）にＣＭＰ法を施す。これにより、容量素子１０５の下部電極１０５ａおよび上部電極１０５ｃや、第ｎ−１層目の配線１０４と電気的に接続される第ｎ層目の配線１１１、ヴィアプラグ（コンタクトプラグ）１１２、およびバリアメタル膜１０５を形成する。
【０００６】
【特許文献１】
特開２００１−２７４３２８号公報
【０００７】
【特許文献２】
特開２００１−２７４３４０号公報
【０００８】
【発明が解決しようとする課題】
図１６に示すように、配線１１１のうち、例えば容量素子１０５の上に形成される配線１１１ａ，１１１ｂを、上部電極１０６ｃあるいは下部電極１０６ａの外側に張り出すように大きく形成する。この場合、配線溝１１０が規定以上の深さに形成されると、図１７（ａ）に示すように、配線１１１ａ，１１１ｂの下面が容量素子１０６のいずれかの層（膜）と平面的に接触するおそれがある。配線１１１ａ，１１１ｂと容量素子１０６とが平面的（全面的）に接触すると、配線１１１ａ，１１１ｂと容量素子１０６のいずれかの層（膜）との接触界面において膜ストレスが発生して、膜剥がれ不良が発生し易くなる。
【０００９】
また、本来、同じ極性の電極に電気的に接続されているヴィアプラグ１１２同士を電気的に接続する配線１１１ａが、異なる極性の電極に電気的に接触するおそれがある。すなわち、容量素子１０６の上部電極１０６ｃのみに電気的に接続される配線１１１ａが、容量素子１０６の下部電極１０６ａとも電気的に接触するおそれがある。配線１１１ａが下部電極１０６ａと電気的に接触すると、下部電極１０６ａと上部電極１０６ｃとの間におけるショートなど、容量素子１０６の電気的特性不良（キャパシタ特性劣化不良）が発生する。なお、図１７（ａ）は、図１７（ｂ）中一点鎖線Ｙ−Ｙに沿って示す断面図である。
【００１０】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、容量素子とその下部電極および上部電極に電気的に接続される配線との接触性の改善が図られて、容量素子における膜剥がれ不良や電気的特性の不良（劣化）が抑制され、信頼性が向上された半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
前記課題を解決するために、本発明の一態様に係る半導体装置は、基板上に設けられ、容量絶縁膜を下部電極および上部電極で挟んで形成された容量素子と、この容量素子を覆って前記基板上に設けられた第ｎ層目の層間絶縁膜と、前記基板上に設けられた複数本のプラグおよび複数本の配線とを具備してなり、前記各配線のうち前記容量素子の上方で前記下部電極または前記上部電極に電気的に接続された配線は、前記第ｎ層目の層間絶縁膜の上に設けられた第ｎ＋１層目以上の層間絶縁膜内に設けられていることを特徴とするものである。
【００１２】
この半導体装置においては、基板上に設けられ、容量絶縁膜を下部電極および上部電極で挟んで形成された容量素子と、この容量素子を覆って基板上に設けられた第ｎ層目の層間絶縁膜と、基板上に設けられた複数本のプラグおよび複数本の配線とを具備している。そして、各配線のうち容量素子の上方で下部電極または上部電極に電気的に接続された配線は、第ｎ層目の層間絶縁膜の上に設けられた第ｎ＋１層目以上の層間絶縁膜内に設けられている。
【００１３】
また、前記課題を解決するために、本発明の別の態様に係る半導体装置は、基板上に設けられ、容量絶縁膜を下部電極および上部電極で挟んで形成された容量素子と、この容量素子を覆って前記基板上に設けられた第ｎ層目の層間絶縁膜と、前記基板上に設けられた複数本のプラグおよび複数本の配線とを具備してなり、前記各配線のうち前記第ｎ層目の層間絶縁膜内で前記下部電極または前記上部電極に電気的に接続された配線は、前記容量素子の上方で前記各電極のそれぞれの縁部に重ならない孤立した島形状に形成されていることを特徴とするものである。
【００１４】
この半導体装置においては、基板上に設けられ、容量絶縁膜を下部電極および上部電極で挟んで形成された容量素子と、この容量素子を覆って基板上に設けられた第ｎ層目の層間絶縁膜と、基板上に設けられた複数本のプラグおよび複数本の配線とを具備している。そして、各配線のうち第ｎ層目の層間絶縁膜内で下部電極または上部電極に電気的に接続された配線は、容量素子の上方で各電極のそれぞれの縁部に重ならない孤立した島形状に形成されている。
【００１５】
これらの構成によれば、容量素子の上方でその下部電極または上部電極に接続された配線が、下部電極、上部電極、および容量絶縁膜のそれぞれの上面と全面的に接触するおそれは殆ど無い。したがって、容量素子の下部電極または上部電極に接続された配線が容量素子のいずれかの層に全面的に接触し、その接触界面において膜ストレスが発生するおそれは殆ど無い。この結果、容量素子の膜剥がれ不良などが発生するおそれは殆ど無い。ひいては、そのような膜剥がれ不良に起因する、容量素子の電気的特性不良（キャパシタ特性劣化不良）が発生するおそれは殆ど無い。また、互いに極性の異なる電極に接続された配線同士が電気的に接触するおそれも殆ど無い。さらには、一方の電極に接続されている配線が他方の電極に電気的に接触するおそれも殆ど無い。したがって、下部電極と上部電極とが電気的に接続されて短絡するおそれは殆ど無い。この結果、容量素子における電気的特性不良が発生するおそれも殆ど無い。
【００１６】
このように、本発明に係る半導体装置は、容量素子とその下部電極または上部電極に電気的に接続される配線との接触性の改善が図られている。これにより、本発明に係る半導体装置は、容量素子における膜剥がれ不良や電気的特性の不良（劣化）が抑制され、信頼性が向上されている。
【００１７】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１８】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図４を参照しつつ説明する。図１および図２は、本実施形態に係る半導体装置の製造工程を示す工程断面図である。図３は、本実施形態に係る半導体装置の製造工程を示す工程断面図および平面図である。図４は、本実施形態に係る半導体装置およびその製造工程を示す工程断面図である。
【００１９】
本実施形態では、基板上に設けられる複数本の配線のうち、容量素子の上方で容量素子の下部電極または上部電極に電気的に接続される電極用配線を、容量素子が設けられる第ｎ層目の層間絶縁膜の上に設けられた第ｎ＋１層目の層間絶縁膜内に設ける。以下、本実施形態の半導体装置およびその製造方法を、製造工程の順番に沿ってまとめて説明する。
【００２０】
先ず、図１に示すように、図示しない各種電子回路を構成する能動領域などが形成された半導体基板（シリコン基板）１上に、例えばＣＶＤ法によりｄ−ＴＥＯＳからなる第ｎ−１層目（ｎは２以上の整数）の層間絶縁膜２を設ける。続けて、層間絶縁膜２の内部に複数本の第ｎ−１層目の配線（下層配線）３およびバリアメタル膜４を埋め込み形成する。各下層配線３は、例えばＣｕにより形成される。また、バリアメタル膜４は、例えばＴａＮやＴｉＮなどにより形成される。続けて、下層配線３などが形成された層間絶縁膜２の表面（上面）上に、例えばＣＶＤ法によりＳｉＮからなる拡散防止膜５を設ける。
【００２１】
続けて、拡散防止膜５上に平面型の容量素子（キャパシタ素子）６を設ける。具体的には、先ず、下地配線３の上方から外れた位置において、拡散防止膜５の表面の一部を覆って、容量素子６の下部電極となるチタンナイトライド膜６ａを成膜する。続けて、チタンナイトライド膜６ａの表面を全面的に覆って、容量素子６の容量絶縁膜（キャパシタ絶縁膜）となるシリコンナイトライド膜６ｂを成膜する。続けて、シリコンナイトライド膜６ｂの表面の一部を覆って、容量素子６の上部電極となるチタンナイトライド膜６ｃを成膜する。これら各膜６ａ，６ｂ，６ｃは、例えばスパッタリング法により成膜される。
【００２２】
この後、スパッタリング法により、チタンナイトライド膜６ｃの表面を全面的に覆って、チタンナイトライド膜６ｃを保護するための保護絶縁膜７となるシリコンナイトライド膜７を成膜する。このシリコンナイトライド膜７は、後述するヴィアホール９ａ，９ｂを形成する際のストッパー膜として機能する。
【００２３】
次に、図２に示すように、保護絶縁膜７が設けられた容量素子６を覆って、拡散防止膜５の表面上に、ＣＶＤ法によりｄ−ＴＥＯＳからなる第ｎ層目の層間絶縁膜８を設ける。続けて、この層間絶縁膜８の表面を、例えばＣＭＰ法により平坦化する。
【００２４】
次に、リソグラフィ技術およびエッチング技術を用いて、図３（ａ），（ｂ）に示すように、複数本の第ｎ層目のヴィアプラグ（コンタクトプラグ）１１，１１ａ，１１ｂ，１１ｃを形成するためのヴィアホール（コンタクトホール）９，９ａ，９ｂ，９ｃを、層間絶縁膜８内の所定の箇所に複数個形成する。同様に、複数本の第ｎ層目の配線１２を形成するための配線用凹部（配線用溝）１０を、層間絶縁膜８内の所定の箇所に複数個形成する。なお、図３（ａ）は、図３（ｂ）中一点鎖線Ａ−Ａに沿って示す断面図である。
【００２５】
配線用凹部１０は、２本の下層配線３の上方にそれぞれ１個ずつ形成される。一方の配線用凹部１０は、ヴィアホール９と一体に層間絶縁膜８および拡散防止膜５を貫通して形成される。また、他方の配線用凹部１０は、ヴィアホール９を伴わずに単体の配線用凹部として形成される。各ヴィアホール９ａ，９ｂは、ともに容量素子６の上部電極６ｃの上方で保護絶縁膜７を貫通して形成される。また、ヴィアホール９ｃは、容量素子６の下部電極６ａのうち上部電極６ｃが重なっていない領域（部分）の上方で、容量絶縁膜６ｂを貫通して形成される。これら各ヴィアホール９ａ，９ｂ，９ｃは、すべて配線用凹部１０を伴わずに単体のヴィアホールとして形成される。
【００２６】
図３（ａ），（ｂ）に示すように、各ヴィアホール９ａ，９ｂは、たとえオーバーエッチング現象などにより規定の寸法より大径に形成された場合でも、上部電極６ｃの縁部を露出しない位置、大きさ、および形状に形成される。すなわち、各ヴィアホール９ａ，９ｂは、上部電極６ｃの縁部から外れた位置において、上部電極６ｃの縁部と重なったり、交差したり、あるいは上部電極６ｃの縁部を跨いだりしない大きさおよび形状に形成される。
【００２７】
具体的には、各ヴィアホール９ａ，９ｂは、上部電極６ｃの縁部から離れた位置において、各ヴィアホール９ａ，９ｂの内部に形成される各ヴィアプラグ１１ａ，１１ｂの径が、それぞれ約１μｍ以下になる大きさに形成される。これにより、たとえ各ヴィアホール９ａ，９ｂがオーバーエッチング現象により規定の寸法より大径に形成された場合でも、各ヴィアホール９ａ，９ｂが上部電極６ｃの上方から外れて上部電極６ｃの外側に広がるおそれは殆ど無い。すなわち、各ヴィアホール９ａ，９ｂが容量絶縁膜６ｂや下部電極６ａの上方に広がるおそれは殆ど無い。したがって、たとえ各ヴィアホール９ａ，９ｂがオーバーエッチング現象により規定の寸法よりも深く形成された場合でも、容量絶縁膜６ｂや下部電極６ａが露出されるおそれは殆ど無い。
【００２８】
同様に、ヴィアホール９ｃは、たとえオーバーエッチング現象により規定の寸法より大径に形成された場合でも、下部電極６ａおよび上部電極６ｃのそれぞれの縁部を露出しない位置、大きさ、および形状に形成される。すなわち、ヴィアホール９ｃは、下部電極６ａおよび上部電極６ｃの各縁部から外れた位置において、各電極６ａ，６ｃの各縁部と重なったり、交差したり、あるいは各電極６ａ，６ｃの各縁部を跨いだりしない大きさおよび形状に形成される。
【００２９】
具体的には、ヴィアホール９ｃは、上部電極６ｃおよび下部電極６ａの各縁部から離れた位置において、ヴィアホール９ｃの内部に形成されるヴィアプラグ１１ｃの径が、約１μｍ以下になる大きさに形成される。これにより、たとえヴィアホール９ｃがオーバーエッチング現象により規定の寸法より大径に形成された場合でも、ヴィアホール９ｃが下部電極６ａの上部電極６ｃが重なっていない領域の上方から外れるおそれは殆ど無い。すなわち、ヴィアホール９ｃが、下部電極６ａの外側や上部電極６ｃの上方に広がるおそれは殆ど無い。したがって、たとえヴィアホール９ｃがオーバーエッチング現象により規定の寸法より大径に形成された場合でも、上部電極６ｃが露出されるおそれは殆ど無い。
【００３０】
続けて、層間絶縁膜８の表面上、ならびに各ヴィアホール９，９ａ，９ｂ，９ｃおよび各配線用凹部１０のそれぞれの内側に、ＣＶＤ法によりバリアメタル膜１３を成膜する。このバリアメタル膜１３も、バリアメタル膜４と同様に、例えばＴａＮやＴｉＮなどにより形成される。続けて、各ヴィアホール９，９ａ，９ｂ，９ｃおよび各配線用凹部１０のそれぞれの内側を埋めるように、ＣＶＤ法によりバリアメタル膜１３の表面上にＣｕ膜を成膜する。このＣｕ膜は、各ヴィアプラグ１１，１１ａ，１１ｂ，１１ｃおよび各配線１２の形成材料となる。続けて、ＣＭＰ法により層間絶縁膜８の表面上のバリアメタル膜１３およびＣｕ膜を研磨して除去する。これにより、各ヴィアホール９，９ａ，９ｂ，９ｃおよび各配線用凹部１０のそれぞれの内側にバリアメタル膜１３およびＣｕ膜を埋め込む。この結果、４本の第ｎ層目のヴィアプラグ１１，１１ａ，１１ｂ，１１ｃ、および２本の第ｎ層目の配線１２が、バリアメタル膜１３とともに形成される。
【００３１】
図３（ａ）に示すように、一方の配線１２は、ヴィアプラグ１１と一体のいわゆるデュアルダマシン構造に形成される。このデュアルダマシン配線１２は、ヴィアプラグ１１およびバリアメタル膜１３を介して、一方の下層配線３に電気的に接続される。また、他方の配線１２は、ヴィアプラグ１１を伴わず、下層配線３に電気的に接続されない単体の配線として形成される。電極用プラグとしての３本のヴィアプラグ１１ａ，１１ｂ，１１ｃは、すべて配線１２を伴わずに単体のヴィアプラグとして形成される。各電極用プラグ１１ａ，１１ｂは、バリアメタル膜１３を介して容量素子６の上部電極６ｃに電気的に接続される。また、電極用プラグ１１ｃは、バリアメタル膜１３を介して容量素子６の下部電極６ａに電気的に接続される。
【００３２】
各電極用プラグ１１ａ，１１ｂは、前述した各ヴィアホール９ａ，９ｂ内において、それぞれ径が約１μｍ以下の孤立した島形状に形成される。すなわち、各電極用プラグ１１ａ，１１ｂは、上部電極６ｃの縁部から離れた位置において、上部電極６ｃよりも十分小さく、かつ、上部電極６ｃの縁部と重なったり、交差したり、あるいは上部電極６ｃの縁部を跨いだりしない大きさおよび形状に形成される。そのような位置、大きさ、および形状に形成された単独の各電極用プラグ１１ａ，１１ｂは、孤立ヴィアプラグあるいは島状ヴィアプラグとも称することができる。
【００３３】
各電極用プラグ１１ａ，１１ｂを、前述した孤立した島形状に形成することにより、各電極用プラグ１１ａ，１１ｂと上部電極６ｃとを、例えば互いに全面的に接触し合っている上部電極膜６ｃと保護絶縁膜７とは異なる状態で接触させることができる。上部電極膜６ｃと保護絶縁膜７との接触状態を、例えば面状（平面状）の接触状態と称するとする。これに対して、各電極用プラグ１１ａ，１１ｂと上部電極６ｃとの接触面積は、上部電極膜６ｃと保護絶縁膜７との接触面積に比べて十分に小さい。このような各電極用プラグ１１ａ，１１ｂと上部電極６ｃとの接触状態は、上部電極膜６ｃと保護絶縁膜７との面状の接触状態に対して、例えば点状の接触状態と称することができる。
【００３４】
各電極用プラグ１１ａ，１１ｂを上部電極６ｃに実質的に点状で接触させることにより、各電極用プラグ１１ａ，１１ｂと保護絶縁膜７および上部電極６ｃとの、それぞれの接触界面における膜ストレスを抑制することができる。この結果、上部電極６ｃおよび保護絶縁膜７における膜剥がれを生じ難くすることができる。ひいては、容量素子６およびその付近における膜剥がれ不良に起因する、容量素子６の電気的特性不良（キャパシタ特性劣化不良）が発生するおそれを殆ど無くすことができる。
【００３５】
また、各ヴィアホール９ａ，９ｂが、例えばオーバーエッチング現象により規定の寸法より大径に形成されて、各電極用プラグ１１ａ，１１ｂが規定の寸法より大径に形成されたとする。あるいは、各ヴィアホール９ａ，９ｂがオーバーエッチング現象により規定の寸法より深く形成されて、各電極用プラグ１１ａ，１１ｂが規定の寸法より長く形成されたとする。ところが、前述したように、各電極用プラグ１１ａ，１１ｂは、上部電極６ｃの上方で、かつ、上部電極６ｃと下部電極６ａとが重なり合っていない領域（部分）から離れた位置において、孤立した島形状に形成される。これにより、各電極用プラグ１１ａ，１１ｂが規定の寸法より大径に、あるいは長く形成された場合でも、各電極用プラグ１１ａ，１１ｂが容量絶縁膜６ｂや下部電極６ａに達するおそれは殆ど無い。
【００３６】
特に、上部電極６ｃに電気的に接続された各電極用プラグ１１ａ，１１ｂが、上部電極６ｃとは極性の異なる下部電極６ａに電気的に接続されるおそれを殆ど無くすことができる。すなわち、上部電極６ｃと下部電極６ａとが、各電極用プラグ１１ａ，１１ｂを介して電気的に接続されて短絡（ショート）するおそれなどを殆ど無くすことができる。この結果、容量素子６の電気的特性不良（キャパシタ特性劣化不良）が発生するおそれを殆ど無くすことができる。
【００３７】
また、電極用プラグ１１ｃは、前述したヴィアホール９ｃ内において、その径が約１μｍ以下の孤立した島形状に形成される。すなわち、電極用プラグ１１ｃは、上部電極６ｃおよび下部電極６ａのそれぞれの縁部から離れた位置において、下部電極６ａの上部電極６ｃが重なっていない領域（部分）よりも十分小さく、かつ、各電極６ａ，６ｃの各縁部と重なったり、交差したり、あるいは各電極６ａ，６ｃの各縁部を跨いだりしない大きさおよび形状に形成される。そのような位置、大きさ、および形状に形成された単独の電極用プラグ１１ｃも、孤立ヴィアプラグあるいは島状ヴィアプラグと称することができる。
【００３８】
電極用プラグ１１ｃを、各電極用プラグ１１ａ，１１ｂと同様の孤立した島形状に形成することにより、電極用プラグ１１ｃを下部電極６ａに実質的に点状で接触させることができる。これにより、電極用プラグ１１ｃと容量絶縁膜６ｂおよび下部電極６ａとの、それぞれの接触界面における膜ストレスを抑制することができる。この結果、下部電極６ａおよび容量絶縁膜６ｂにおける膜剥がれを生じ難くすることができる。ひいては、容量素子６およびその付近における膜剥がれ不良に起因する、容量素子６の電気的特性不良が発生するおそれを殆ど無くすことができる。
【００３９】
また、例えばヴィアホール９ｃがオーバーエッチング現象により規定の寸法より大径に形成されて、電極用プラグ１１ｃが規定の寸法より大径に形成されたとする。ところが、前述したように、電極用プラグ１１ｃは、下部電極６ａの上部電極６ｃが重なっていない領域の上方で、かつ、上部電極６ｃおよび下部電極６ａのそれぞれの縁部から離れた位置において、孤立した島形状に形成される。これにより、電極用プラグ１１ｃが規定の寸法より大径に形成された場合でも、電極用プラグ１１ｃが上部電極６ｃに達するおそれは殆ど無い。すなわち、下部電極６ａに電気的に接続された電極用プラグ１１ｃが、下部電極６ａとは極性の異なる上部電極６ｃに電気的に接続されるおそれを殆ど無くすことができる。したがって、下部電極６ａと上部電極６ｃとが、電極用プラグ１１ｃを介して電気的に接続されて短絡するおそれなどを殆ど無くすことができる。この結果、容量素子６の電気的特性不良が発生するおそれを殆ど無くすことができる。
【００４０】
次に、図４に示すように、各電極用プラグ１１，１１ａ，１１ｂ，１１ｃおよび配線１２などが形成された第ｎ層目の層間絶縁膜８の表面上に、ＣＶＤ法によりＳｉＮからなる拡散防止膜１４を設ける。続けて、この拡散防止膜１４の表面上に、ＣＶＤ法によりｄ−ＴＥＯＳからなる第ｎ＋１層目の層間絶縁膜１５を設ける。続けて、リソグラフィ技術およびエッチング技術を用いて、複数本の第ｎ＋１層目のヴィアプラグ（コンタクトプラグ）１８ａ，１８ｂ，１８ｃを形成するためのヴィアホール（コンタクトホール）１６ａ，１６ｂ，１６ｃを、層間絶縁膜１５内の所定の箇所に複数個形成する。同様に、複数本の第ｎ＋１層目の配線１９ａ，１９ｂを形成するための配線用凹部（配線用溝）１７ａ，１７ｂを、層間絶縁膜１５内の所定の箇所に複数個形成する。
【００４１】
各ヴィアホール１６ａ，１６ｂは、それぞれ各電極用プラグ１１ａ，１１ｂの上方で拡散防止膜１４を貫通して形成される。また、ヴィアホール１６ｃは、電極用プラグ１１ｃの上方で拡散防止膜１４を貫通して形成される。配線用凹部１７ａは、２つのヴィアホール１６ａ，１６ｂの上方で両ヴィアホール１６ａ，１６ｂに連通して一体に形成される。また、配線用凹部１７ｂは、ヴィアホール１６ｃの上方でヴィアホール１６ｃに連通して一体に形成される。
【００４２】
続けて、層間絶縁膜１５の表面上、ならびに各ヴィアホール１６ａ，１６ｂ，１６ｃおよび各配線用凹部１７ａ，１７ｂのそれぞれの内側に、ＣＶＤ法によりバリアメタル膜１３を成膜する。続けて、各ヴィアホール１６ａ，１６ｂ，１６ｃおよび各配線用凹部１７ａ，１７ｂのそれぞれの内側を埋めるように、ＣＶＤ法によりバリアメタル膜１３の表面上にＣｕ膜を成膜する。このＣｕ膜は、各ヴィアプラグ１８ａ，１８ｂ，１８ｃおよび各配線１２の形成材料となる。続けて、ＣＭＰ法により、層間絶縁膜１５の表面上のバリアメタル膜１３およびＣｕ膜を研磨して除去する。これにより、各ヴィアホール１６ａ，１６ｂ，１６ｃおよび各配線用凹部１７ａ，１７ｂのそれぞれの内側にバリアメタル膜１３およびＣｕ膜を埋め込む。この結果、３本の第ｎ＋１層目のヴィアプラグ１８ａ，１８ｂ，１８ｃ、および２本の第ｎ＋１層目の電極用配線１９ａ，１９ｂが、バリアメタル膜１３とともに形成される。
【００４３】
図４に示すように、電極用上層プラグとしての２本のヴィアプラグ１８ａ，１８ｂは、それぞれ容量素子６の上部電極６ｃに電気的に接続された２本の電極用プラグ１１ａ，１１ｂに電気的に接続される。また、電極用上層配線としての電極用配線１９ａは、各電極用上層プラグ１８ａ，１８ｂと一体のデュアルダマシン構造に形成される。したがって、電極用上層配線１９ａは、各電極用上層プラグ１８ａ，１８ｂおよびバリアメタル膜１３を介して、各電極用プラグ１１ａ，１１ｂに電気的に接続される。すなわち、層間絶縁膜１５内において容量素子６の上部電極６ｃの上方に形成された電極用上層配線１９ａは、各電極用上層プラグ１８ａ，１８ｂおよび各電極用プラグ１１ａ，１１ｂを介して、容量素子６の上部電極６ｃに電気的に接続される。層間絶縁膜８内において上部電極６ｃに互いに独立に電気的に接続された各電極用プラグ１１ａ，１１ｂは、電極用上層配線１９ａによって一つの通電経路にまとめられる。
【００４４】
また、電極用上層プラグとしてのヴィアプラグ１８ｃは、容量素子６の下部電極６ａに電気的に接続された電極用プラグ１１ｃに電気的に接続される。電極用上層配線としての電極用配線１９ｂは、電極用上層プラグ１８ｃと一体のデュアルダマシン構造に形成される。したがって、電極用上層配線１９ｂは、電極用上層プラグ１８ｃおよびバリアメタル膜１３を介して、電極用プラグ１１ｃに電気的に接続される。すなわち、層間絶縁膜１５内において容量素子６の上部電極６ｃの上方から外れた位置に形成された電極用上層配線１９ｂは、電極用上層プラグ１８ｃおよび電極用プラグ１１ｃを介して、容量素子６の下部電極６ａに電気的に接続される。
【００４５】
以後、予め決められている所定の工程を経て、図４に示す所望の半導体装置２０を得る。すなわち、容量素子６の上方でその下部電極６ａまたは上部電極６ｃに電気的に接続された各電極用上層配線１９ａ，１９ｂが、容量素子６が設けられている層間絶縁膜８の１つ上層の層間絶縁膜１５内に設けられている半導体装置２０を得る。
【００４６】
以上説明したように、この第１実施形態によれば、下部電極６ａまたは上部電極６ｃに電気的に接続される各電極用上層配線１９ａ，１９ｂを、容量素子６が設けられている層間絶縁膜８の１つ上層の層間絶縁膜１５内に設ける。これにより、各電極用上層配線１９ａ，１９ｂが下部電極６ａまたは上部電極６ｃより大きく形成されたり、あるいは各電極６ａ，６ｃのそれぞれの縁部と交差する位置、大きさ、および形状に形成されたりした場合でも、各電極用上層配線１９ａ，１９ｂが下部電極６ａまたは上部電極６ｃと全面的に接触するおそれを殆ど無くすことができる。それとともに、各電極用上層配線１９ａ，１９ｂが下部電極６ａおよび上部電極６ｃの双方に電気的に接続されたりするおそれも殆ど無くすことができる。すなわち、電極用上層配線１９ａ，１９ｂを容量素子６とは異なる層に設けることにより、各配線１９ａ，１９ｂの位置、大きさ、および形状などに拘らず、各配線１９ａ，１９ｂが容量素子６に接触するおそれを殆ど無くすことができる。
【００４７】
また、容量素子６の下部電極６ａまたは上部電極６ｃと、これら各電極６ａ，６ａに層間絶縁膜８内で電気的に接続される各電極用プラグ１１ａ，１１ｂ，１１ｃとを、互いに点状で接触させる。これにより、容量素子６の下部電極６ａまたは上部電極６ｃと各電極用プラグ１１ａ，１１ｂ，１１ｃとの接触性の改善が図られて、各接触部における膜ストレスが低減されている。
【００４８】
このように、本実施形態の半導体装置２０は、容量素子６およびその付近における膜剥がれ不良や電気的特性の不良（劣化）が抑制されており、信頼性が向上されている。
【００４９】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図５および図６を参照しつつ説明する。図５は、実施形態に係る半導体装置の製造工程を示す工程断面図および平面図である。図６は、本実施形態に係る半導体装置およびその製造工程を示す工程断面図である。なお、第１実施形態と同一部分には同一符号を付してその詳しい説明を省略する。
【００５０】
本実施形態では、前述した第１実施形態と異なり、基板上に設けられる複数本の配線のうち、容量素子の下部電極または上部電極に電気的に接続される電極用配線を、容量素子の上方でその各電極の縁部に重ならない孤立した島形状に形成して、容量素子が設けられる第ｎ層目の層間絶縁膜内に設ける。以下、本実施形態の半導体装置およびその製造方法を、製造工程の順番に沿ってまとめて説明する。
【００５１】
先ず、図５（ａ），（ｂ）に示すように、前述した第１実施形態と同様の工程により、容量素子６などが形成された拡散防止膜５の表面上に、容量素子６を覆って第ｎ層目の層間絶縁膜８を設ける。続けて、この層間絶縁膜８の表面を、ＣＭＰ法により平坦化する。なお、図５（ａ）は、図５（ｂ）中一点鎖線Ｂ−Ｂに沿って示す断面図である。
【００５２】
続けて、第１実施形態と同様の工程により、複数個のヴィアホール９，３１ａ，３１ｂ，３１ｃおよび複数個の配線用凹部１０，３２ａ，３２ｂ，３２ｃを層間絶縁膜８内に形成する。各ヴィアホール３１ａ，３１ｂ，３１ｃは、第１実施形態の各ヴィアホール９ａ，９ｂ，９ｃと同様の位置で、各ヴィアホール９ａ，９ｂ，９ｃと同様の径の大きさに形成される。ただし、各ヴィアホール３１ａ，３１ｂ，３１ｃの上方には、それぞれ各配線用凹部３２ａ，３２ｂ，３２ｃが連通して一体に形成される。各配線用凹部３２ａ，３２ｂ，３２ｃは、それらの下端部（底部）が容量素子６に設けられた保護絶縁膜７よりも高い位置となる深さに形成される。すなわち、各配線用凹部３２ａ，３２ｂ，３２ｃは、それぞれ保護絶縁膜７の表面を露出させるおそれが殆ど無い深さに形成される。特に、配線用凹部３２ｃは、各配線用凹部３２ａ，３２ｂと併行して、各配線用凹部３２ａ，３２ｂと略同じ深さに形成される。
【００５３】
また、各配線用凹部３２ａ，３２ｂ，３２ｃは、第１実施形態の各ヴィアホール９ａ，９ｂ，９ｃと同様に、たとえオーバーエッチング現象により規定の寸法より大径に形成された場合でも、下部電極６ａまたは上部電極６ｃの各縁部を露出しない位置、大きさ、および形状に形成される。すなわち、各配線用凹部３２ａ，３２ｂ，３２ｃは、下部電極６ａおよび上部電極６ｃの各縁部から外れた位置において、それら各電極６ａ，６ｃの各縁部と重なったり、交差したり、あるいは各電極６ａ，６ｃの各縁部を跨いだりしない大きさおよび形状に形成される。具体的には、各配線用凹部３２ａ，３２ｂ，３２ｃは、下部電極６ａまたは上部電極６ｃの各縁部から離れた位置において、各凹部３２ａ，３２ｂ，３２ｃ内に形成される第ｎ層目の電極用配線３４ａ，３４ｂ，３４ｃの径が、それぞれ約１μｍ以下になる大きさに形成される。このように、各配線用凹部３２ａ，３２ｂ，３２ｃは、これらと連通して一体に形成される各ヴィアホール３１ａ，３１ｂ，３１ｃと略同じ径の大きさに形成される。
【００５４】
続けて、第１実施形態と同様の工程により、各ヴィアホール９，３１ａ，３１ｂ，３１ｃおよび各配線用凹部１０，３２ａ，３２ｂ，３２ｃのそれぞれの内側にバリアメタル膜１３およびＣｕ膜を埋め込む。この結果、４本の第ｎ層目のヴィアプラグ１１，３３ａ，３３ｂ，３３ｃ、および５本の第ｎ層目の配線１２，３４ａ，３４ｂ，３４ｃが、バリアメタル膜１３とともに形成される。電極用配線としての各配線３４ａ，３４ｂ，３４ｃは、それぞれ電極用プラグとしての各ヴィアプラグ３３ａ，３３ｂ，３３ｃと一体のデュアルダマシン構造に形成される。各電極用配線３４ａ，３４ｂは、それぞれ各電極用プラグ３３ａ，３３ｂおよびバリアメタル膜１３を介して、容量素子６の上部電極６ｃに電気的に接続される。また、電極用配線３４ｃは、電極用プラグ３３ｃおよびバリアメタル膜１３を介して、容量素子６の下部電極６ａに電気的に接続される。
【００５５】
各電極用配線３４ａ，３４ｂ，３４ｃは、前述した各配線用凹部３２ａ，３２ｂ，３２ｃ内において、保護絶縁膜７に接触しない厚さに形成される。また、各電極用配線３４ａ，３４ｂ，３４ｃは、それぞれの径を約１μｍ以下に形成される。すなわち、各電極用配線３４ａ，３４ｂ，３４ｃは、各電極用プラグ３３ａ，３３ｂ，３３ｃと同程度の径の大きさからなる、孤立した島形状に形成される。このような各電極用配線３４ａ，３４ｂ，３４ｃは、孤立配線あるいは島状配線とも称することができる。
【００５６】
各配線用凹部３２ａ，３２ｂ，３２ｃが、例えばオーバーエッチング現象により規定の寸法より大径に形成されて、各電極用配線３４ａ，３４ｂ，３４ｃが規定の寸法より大径に形成されたとする。あるいは、各配線用凹部３２ａ，３２ｂ，３２ｃがオーバーエッチング現象により規定の寸法より深く形成されて、各電極用配線３４ａ，３４ｂ，３４ｃが規定の寸法より長く形成されたとする。ところが、前述したように、各電極用配線３４ａ，３４ｂ，３４ｃは、各電極用プラグ３３ａ，３３ｂ，３３ｃの上方で孤立した島形状に形成されている。これにより、各電極用配線３４ａ，３４ｂ，３４ｃが規定の寸法より大径に、あるいは長く形成された場合でも、各電極用配線３４ａ，３４ｂ，３４ｃが容量素子６の上部電極６ｃ、容量絶縁膜６ｂ、および下部電極６ａや、保護絶縁膜７に達するおそれは殆ど無い。
【００５７】
また、たとえ各電極用配線３４ａ，３４ｂが容量素子６の上部電極６ｃに達した場合でも、各配線３４ａ，３４ｂは孤立した島形状に形成されているので、各配線３４ａ，３４ｂは上部電極６ｃに実質的に点状で接触することになる。これにより、各電極用配線３４ａ，３４ｂが上部電極６ｃに達した場合でも、各配線３４ａ，３４ｂと上部電極６ｃおよび保護絶縁膜７との、それぞれの接触界面における膜ストレスを抑制することができる。この結果、上部電極６ｃおよび保護絶縁膜７における膜剥がれを生じ難くすることができる。
【００５８】
同様に、たとえ電極用配線３４ｃが容量素子６の下部電極６ａに達した場合でも、配線３４ｃは孤立した島形状に形成されているので、配線３４ｃは下部電極６ａに実質的に点状で接触することになる。これにより、電極用配線３４ｃが下部電極６ａに達した場合でも、配線３４ｃと下部電極６ａおよび容量絶縁膜６ｂとの、それぞれの接触界面における膜ストレスを抑制することができる。この結果、下部電極６ａおよび容量絶縁膜６ｂにおける膜剥がれを生じ難くすることができる。
【００５９】
次に、図６に示すように、第１実施形態と同様の工程により、各電極用プラグ３３ａ，３３ｂ，３３ｃおよび各電極用配線３４ａ，３４ｂ，３４ｃなどが形成された第ｎ層目の層間絶縁膜８の表面上に、拡散防止膜１４を設ける。続けて、この拡散防止膜１４の表面上に第ｎ＋１層目の層間絶縁膜１５を設ける。続けて、３本の電極用上層プラグ１８ａ，１８ｂ，１８ｃおよび２本の電極用上層配線１９ａ，１９ｂなどを、層間絶縁膜１５内に形成する。
【００６０】
電極用上層プラグ１８ａは、電極用配線３４ａに一対一で電気的に接続される。また、電極用上層プラグ１８ｂは、電極用配線３４ｂに一対一で電気的に接続される。これにより、電極用上層配線１９ａは、各電極用上層プラグ１８ａ，１８ｂ、各電極用配線３４ａ，３４ｂ、および各電極用プラグ３３ａ，３３ｂなどを介して、容量素子６の上部電極６ｃに電気的に接続される。また、電極用上層プラグ１８ｃは、電極用配線３４ｃに一対一で電気的に接続される。これにより、電極用上層配線１９ｂは、電極用上層プラグ１８ｃ、電極用配線３４ｃ、および電極用プラグ３３ｃなどを介して、容量素子６の下部電極６ａに電気的に接続される。
【００６１】
以後、予め決められている所定の工程を経て、図６に示す所望の半導体装置３５を得る。すなわち、容量素子６が設けられている層間絶縁膜８内で容量素子６の下部電極６ａまたは上部電極６ｃに電気的に接続された各電極用配線３４ａ，３４ｂ，３４ｃを、容量素子６の上方でその各電極６ａ，６ｃのそれぞれの縁部に重ならない孤立した島形状に形成した半導体装置３５を得る。
【００６２】
以上説明したように、この第２実施形態によれば、層間絶縁膜８内で容量素子６の下部電極６ａまたは上部電極６ｃに電気的に接続される各電極用配線３４ａ，３４ｂ，３４ｃを、各電極用プラグ３３ａ，３３ｂ，３３ｃと同様の孤立した島状配線として形成する。これにより、容量素子６およびその付近における膜剥がれ不良や、容量素子６の下部電極６ａと上部電極６ｃとの短絡などによる、容量素子６の電気的特性不良が発生するおそれを殆ど無くすことができる。したがって、前述した第１実施形態と同様の効果を得ることができる。
【００６３】
また、容量素子６の下部電極６ａまたは上部電極６ｃと電極用上層プラグ１８ａ，１８ｂ，１８ｃとの間に、各電極用プラグ３３ａ，３３ｂ，３３ｃよりも大径の各電極用配線３４ａ，３４ｂ，３４ｃを設ける。これにより、容量素子６の各電極６ａ，６ｃと各電極用上層配線１９ａ，１９ｂとの間の配線抵抗を低減できる。すなわち、容量素子６、ひいては半導体装置３５の電気的特性を向上させることができる。
【００６４】
（第３の実施の形態）
次に、本発明に係る第３実施形態を図７〜図９を参照しつつ説明する。図７は、本実施形態に係る半導体装置の製造工程を示す工程断面図である。図８は、本実施形態に係る半導体装置の製造工程を示す工程断面図および平面図である。図９は、本実施形態に係る半導体装置およびその製造工程を示す工程断面図である。なお、第１実施形態と同一部分には同一符号を付してその詳しい説明を省略する。
【００６５】
本実施形態では、前述した第１および第２の各実施形態と異なり、容量素子の下部電極を上部電極よりも厚肉に形成する。それとともに、容量素子が設けられる第ｎ層目の層間絶縁膜内において、容量素子の下部電極および上部電極を、孤立した島形状に形成された電極用配線に電極用プラグを介すことなく電気的に接続する。以下、本実施形態の半導体装置およびその製造方法を、製造工程の順番に沿ってまとめて説明する。
【００６６】
先ず、図７に示すように、前述した第１実施形態と同様の工程により、下層配線３などが形成された第ｎ−１層目の層間絶縁膜２の表面上に、拡散防止膜５を設ける。続けて、拡散防止膜５上に容量素子４１を設ける。この容量素子４１は、第１実施形態の容量素子６と同様に、下部電極としてのチタンナイトライド膜４１ａ、容量絶縁膜としてのシリコンナイトライド膜４１ｂ、および上部電極としてのチタンナイトライド膜４１ｃからなる平面型に形成される。ただし、図７に示すように、本実施形態の容量素子４１の下部電極４１ａは、第１実施形態の容量素子６の下部電極６ａと異なり、容量素子４１の上部電極４１ｃよりも厚肉に形成される。続けて、上部電極４１ｃの表面を全面的に覆って保護絶縁膜７を設ける。続けて、保護絶縁膜７が設けられた容量素子４１を覆って、拡散防止膜５の表面上に第ｎ層目の層間絶縁膜８を設ける。続けて、この層間絶縁膜８の表面をＣＭＰ法により平坦化する。
【００６７】
次に、図８（ａ），（ｂ）に示すように、第１実施形態と同様の工程により、ヴィアホール９および複数個の配線用凹部１０，４２ａ，４２ｂ，４２ｃを層間絶縁膜８内に形成する。各配線用凹部４２ａ，４２ｂ，４２ｃは、第１実施形態の各ヴィアホール９ａ，９ｂ，９ｃと同様の位置で、各ヴィアホール９ａ，９ｂ，９ｃと同様の径の大きさに形成される。すなわち、各配線用凹部４２ａ，４２ｂ，４２ｃは、第２実施形態の各配線用凹部３４ａ，３４ｂ，３４ｃと同様の位置で、各配線用凹部３４ａ，３４ｂ，３４ｃと同様の径の大きさに形成される。ただし、各配線用凹部３４ａ，３４ｂと配線用凹部３４ｃとは、互いに異なる深さに形成される。各配線用凹部３４ａ，３４ｂは、容量素子４１の上部電極４１ｃ上に設けられた保護絶縁膜７を貫通して、上部電極４１ｃの表面を露出する深さに形成される。これに対して、配線用凹部３４ｃは、容量素子４１の容量絶縁膜４１ｂを貫通して、容量素子４１の下部電極４１ａの表面を露出する深さに形成される。なお、図８（ａ）は、図８（ｂ）中一点鎖線Ｃ−Ｃに沿って示す断面図である。
【００６８】
続けて、第１実施形態と同様の工程により、ヴィアホール９および各配線用凹部１０，４２ａ，４２ｂ，４２ｃのそれぞれの内側にバリアメタル膜１３およびＣｕ膜を埋め込む。この結果、１本の第ｎ層目のヴィアプラグ１１および５本の第ｎ層目の配線１２，４３ａ，４３ｂ，４３ｃが、バリアメタル膜１３とともに形成される。電極用配線としての各配線４３ａ，４３ｂ，４３ｃは、第２実施形態の各電極用配線３４ａ，３４ｂ，３４ｃと同様の位置で、各電極用配線３４ａ，３４ｂ，３４ｃと同様の径の大きさに形成される。ただし、各電極用配線４３ａ，４３ｂ，４３ｃは、すべて電極用プラグを伴わずに単体の配線として形成される。各電極用配線４３ａ，４３ｂは、バリアメタル膜１３を介して容量素子４１の上部電極４１ｃに直接電気的に接続される厚さに形成される。また、電極用配線３４ｃは、バリアメタル膜１３を介して容量素子４１の下部電極４１ａに直接電気的に接続される厚さに形成される。これら各電極用配線４３ａ，４３ｂ，４３ｃも、第２実施形態の各電極用配線３４ａ，３４ｂ，３４ｃと同様に、孤立配線あるいは島状配線と称することができる。
【００６９】
各配線用凹部４２ａ，４２ｂ，４２ｃが、例えばオーバーエッチング現象により規定の寸法より大径に形成されて、各電極用配線４３ａ，４３ｂ，４３ｃが規定の寸法より大径に形成されたとする。あるいは、各配線用凹部４２ａ，４２ｂ，４２ｃがオーバーエッチング現象により規定の寸法より深く形成されて、各電極用配線４３ａ，４３ｂ，４３ｃが規定の寸法より長く形成されたとする。ところが、前述したように、各電極用配線４３ａ，４３ｂ，４３ｃは、容量素子４１の下部電極４１ａおよび上部電極４１ｃのそれぞれの縁部から離れた位置において、孤立した島形状に形成されている。これにより、各電極用配線４３ａ，４３ｂが規定の寸法より大径に、あるいは長く形成された場合でも、各電極用配線４３ａ，４３ｂが容量素子４１の容量絶縁膜４１ｂや下部電極４１ａに達するおそれは殆ど無い。同様に、電極用配線４３ｃが規定の寸法より大径に、あるいは長く形成された場合でも、電極用配線４３ｃが容量素子４１の上部電極４１ｃや保護絶縁膜７に達するおそれは殆ど無い。
【００７０】
また、各電極用配線４３ａ，４３ｂは孤立した島形状に形成されているので、各配線４３ａ，４３ｂは容量素子４１の上部電極４１ｃに実質的に点状で接触することになる。これにより、各電極用配線４３ａ，４３ｂと上部電極４１ｃおよび保護絶縁膜７との、それぞれの接触界面における膜ストレスを抑制することができる。この結果、上部電極４１ｃおよび保護絶縁膜７における膜剥がれを生じ難くすることができる。同様に、電極用配線４３ｃは孤立した島形状に形成されているので、配線４３ｃは容量素子４１の下部電極４１ａに実質的に点状で接触することになる。これにより、電極用配線４３ｃと下部電極４１ａおよび容量絶縁膜４１ｂとの、それぞれの接触界面における膜ストレスを抑制することができる。この結果、下部電極４１ａおよび容量絶縁膜４１ｂにおける膜剥がれを生じ難くすることができる。
【００７１】
次に、図９に示すように、第１実施形態と同様の工程により、各電極用配線４３ａ，４３ｂ，４３ｃなどが形成された層間絶縁膜８の表面上に、拡散防止膜１４を設ける。続けて、この拡散防止膜１４の表面上に第ｎ＋１層目の層間絶縁膜１５を設ける。続けて、３本の電極用上層プラグ１８ａ，１８ｂ，１８ｃおよび２本の電極用上層配線１９ａ，１９ｂなどを、層間絶縁膜１５内に形成する。
【００７２】
電極用上層プラグ１８ａは、電極用配線４３ａに一対一で電気的に接続される。また、電極用上層プラグ１８ｂは、電極用配線４３ｂに一対一で電気的に接続される。これにより、電極用上層配線１９ａは、各電極用上層プラグ１８ａ，１８ｂおよび各電極用配線４３ａ，４３ｂなどを介して、容量素子４１の上部電極４１ｃに電気的に接続される。また、電極用上層プラグ１８ｃは、電極用配線４３ｃに一対一で電気的に接続される。これにより、電極用上層配線１９ｂは、電極用上層プラグ１８ｃおよび電極用配線４３ｃなどを介して、容量素子４１の下部電極４１ａに電気的に接続される。
【００７３】
以後、予め決められている所定の工程を経て、図９に示す所望の半導体装置４４を得る。すなわち、容量素子４１の下部電極４１ａを上部電極４１ｃよりも厚肉に形成するとともに、容量素子４１が設けられた層間絶縁膜８内において、孤立した島形状に形成された各電極用配線４３ａ，４３ｂ，４３ｃを、電極用プラグを介すことなく各電極４１ａ，４１ｃに直接電気的に接続した半導体装置４４を得る。
【００７４】
以上説明したように、この第３実施形態によれば、層間絶縁膜８内で容量素子４１の下部電極４１ａまたは上部電極４１ｃに直接電気的に接続される各電極用配線４３ａ，４３ｂ，４３ｃを、すべて孤立した島状配線として形成する。これにより、容量素子４１およびその付近における膜剥がれ不良や、容量素子４１の下部電極４１ａと上部電極４１ｃとの短絡などによる、容量素子４１の電気的特性不良が発生するおそれを殆ど無くすことができる。したがって、前述した第１実施形態と同様の効果を得ることができる。
【００７５】
また、容量素子４１の下部電極４１ａまたは上部電極４１ｃと電極用上層プラグ１８ａ，１８ｂ，１８ｃとを、各電極用配線４３ａ，４３ｂ，４３ｃだけで電気的に接続する。これにより、容量素子４１の各電極４１ａ，４１ｃと各電極用上層配線１９ａ，１９ｂとの間の配線抵抗を低減できる。すなわち、容量素子４１、ひいては半導体装置４４の電気的特性を向上させることができる。
【００７６】
さらに、層間絶縁膜８内において、容量素子４１の上方には、第１実施形態の各電極用プラグ１１ａ，１１ｂ，１１ｃや、第２実施形態の各電極用プラグ３３ａ，３３ｂ，３３ｃよりも大径の、各電極用配線４３ａ，４３ｂ，４３ｃのみを形成する。これにより、半導体装置４４の製造工程における規制が緩和される。この結果、半導体装置４４を、第１実施形態の半導体装置２０や第２実施形態の半導体装置３５に比べて、より容易に製造することができるとともに、その歩留まりをより向上できる。すなわち、半導体装置４４は、第１実施形態の半導体装置２０や第２実施形態の半導体装置３５に比べて、その生産効率をより向上し易く、かつ、より低コストで製造できる。
【００７７】
（第４の実施の形態）
次に、本発明に係る第４実施形態を図１０〜図１３を参照しつつ説明する。図１０および図１１は、本実施形態に係る半導体装置の製造工程を示す工程断面図である。図１２は、本実施形態に係る半導体装置の製造工程を示す工程断面図および平面図である。図１３は、本実施形態に係る半導体装置およびその製造工程を示す工程断面図であるなお、第１実施形態と同一部分には同一符号を付してその詳しい説明を省略する。
【００７８】
本実施形態では、前述した第１〜第３の各実施形態と異なり、容量素子が設けられる第ｎ層目の層間絶縁膜を、容量素子の下部電極または上部電極に接続されずに第ｎ層目の層間絶縁膜内に設けられた配線と略同じ厚さに形成する。そして、その第ｎ層目の層間絶縁膜内において、容量素子の下部電極および上部電極を、孤立した島形状に形成された電極用配線に電極用プラグを介すことなく電気的に接続する。以下、本実施形態の半導体装置およびその製造方法を、製造工程の順番に沿ってまとめて説明する。
【００７９】
先ず、図１０に示すように、前述した第１実施形態と同様の工程により、例えばｄ−ＴＥＯＳからなる第ｎ−２層目（ｎは３以上の整数）の層間絶縁膜５１内に下層配線３などを形成する。続けて、下層配線３などが形成された層間絶縁膜５１の表面上に、例えばＳｉＮからなる拡散防止膜５２を設ける。続けて、拡散防止膜５上に、ｄ−ＴＥＯＳからなる第ｎ−１層目の層間絶縁膜５３を設ける。続けて、層間絶縁膜５１の表面上に、ＳｉＮからなる拡散防止膜５４を設ける。続けて、リソグラフィ技術およびエッチング技術を用いて、所定の下層配線３の上方に、拡散防止膜５４を貫通する貫通孔５５を形成する。
【００８０】
次に、図１１に示すように、貫通孔５５が形成された拡散防止膜５２の表面上に、第１実施形態と同様に、平面型の容量素子６および保護絶縁膜７を設ける。続けて、保護絶縁膜７が設けられた容量素子６を覆って、拡散防止膜５４の表面上にｄ−ＴＥＯＳからなる第ｎ層目の層間絶縁膜５６を設ける。この際、層間絶縁膜５６は、容量素子６の下部電極６ａまたは上部電極６ｃに接続されずに層間絶縁膜５６内に設けられる配線と略同じ厚さに形成される。具体的には、層間絶縁膜５６は、その内部に設けられて下層配線３と電気的に接続される、後述する第ｎ層目の配線１２と略同じ厚さに形成される。続けて、層間絶縁膜５６の表面をＣＭＰ法により平坦化する。
【００８１】
次に、図１２（ａ），（ｂ）に示すように、第１実施形態と同様の工程により、複数個の配線用凹部１０，５７ａ，５７ｂ，５７ｃを層間絶縁膜５６内に形成する。この際、貫通孔５５の上方に形成される配線用凹部１０には、その下方の下層配線３の表面に連通するヴィアホール９を、拡散防止膜５４および層間絶縁膜５３を貫通して一体に形成する。また、各配線用凹部５７ａ，５７ｂ，５７ｃは、第３実施形態の各配線用凹部４２ａ，４２ｂ，４２ｃと同様に形成される。各配線用凹部５７ａ，５７ｂは、容量素子６の上部電極６ｃ上に設けられた保護絶縁膜７を貫通して、上部電極６ｃの表面を露出する深さに形成される。また、配線用凹部５７ｃは、容量素子６の容量絶縁膜６ｂを貫通して、容量素子６の下部電極６ａの表面を露出する深さに形成される。なお、図１２（ａ）は、図１２（ｂ）中一点鎖線Ｄ−Ｄに沿って示す断面図である。
【００８２】
続けて、第１実施形態と同様の工程により、ヴィアホール９および各配線用凹部１０，５７ａ，５７ｂ，５７ｃのそれぞれの内側にバリアメタル膜１３およびＣｕ膜を埋め込む。この結果、１本の第ｎ層目のヴィアプラグ１１および５本の第ｎ層目の配線１２，５８ａ，５８ｂ，５８ｃが、バリアメタル膜１３とともに形成される。貫通孔５５の上方に形成された配線１２は、ヴィアプラグ１１と一体のデュアルダマシン構造に形成される。この配線１２は、ヴィアプラグ１１およびバリアメタル膜１３を介して、下層配線３に電気的に接続される。
【００８３】
また、電極用配線としての各配線５８ａ，５８ｂ，５８ｃは、第３実施形態の各電極用配線４３ａ，４３ｂ，４３ｃと同様に形成される。各電極用配線５８ａ，５８ｂは、バリアメタル膜１３を介して容量素子６の上部電極６ｃに直接電気的に接続される厚さに形成される。また、電極用配線５８ｃは、バリアメタル膜１３を介して容量素子６の下部電極６ａに直接電気的に接続される厚さに形成される。これら各電極用配線５８ａ，５８ｂ，５８ｃも、第３実施形態の各電極用配線４３ａ，４３ｂ，４３ｃと同様に、孤立配線あるいは島状配線と称することができる。
【００８４】
したがって、各電極用配線５８ａ，５８ｂが規定の寸法より大径に、あるいは長く形成された場合でも、各電極用配線５８ａ，５８ｂが容量素子６の容量絶縁膜６ｂや下部電極６ａに達するおそれは殆ど無い。同様に、電極用配線５８ｃが規定の寸法より大径に、あるいは長く形成された場合でも、電極用配線５８ｃが容量素子６の上部電極６ｃや保護絶縁膜７に達するおそれは殆ど無い。また、各電極用配線５８ａ，５８ｂと容量素子６の上部電極６ｃおよび保護絶縁膜７との、それぞれの接触界面における膜ストレスを抑制することができる。これにより、容量素子６の上部電極６ｃおよび保護絶縁膜７における膜剥がれを生じ難くすることができる。同様に、電極用配線５８ｃと容量素子６の下部電極６ａおよび容量絶縁膜６ｂとの、それぞれの接触界面における膜ストレスを抑制することができる。これにより、容量素子６の下部電極６ａおよび容量絶縁膜６ｂにおける膜剥がれを生じ難くすることができる。
【００８５】
次に、図１３に示すように、第１実施形態と同様の工程により、各電極用配線５８ａ，５８ｂ，５８ｃなどが形成された層間絶縁膜５６の表面上に、拡散防止膜１４を設ける。続けて、この拡散防止膜１４の表面上に第ｎ＋１層目の層間絶縁膜１５を設ける。続けて、３本の電極用上層プラグ１８ａ，１８ｂ，１８ｃおよび２本の電極用上層配線１９ａ，１９ｂなどを、層間絶縁膜１５内に形成する。
【００８６】
電極用上層プラグ１８ａは、電極用配線５８ａに一対一で電気的に接続される。また、電極用上層プラグ１８ｂは、電極用配線５８ｂに一対一で電気的に接続される。これにより、電極用上層配線１９ａは、各電極用上層プラグ１８ａ，１８ｂおよび各電極用配線５８ａ，５８ｂなどを介して、容量素子６の上部電極６ｃに電気的に接続される。また、電極用上層プラグ１８ｃは、電極用配線５８ｃに一対一で電気的に接続される。これにより、電極用上層配線１９ｂは、電極用上層プラグ１８ｃおよび電極用配線５８ｃなどを介して、容量素子６の下部電極６ａに電気的に接続される。
【００８７】
以後、予め決められている所定の工程を経て、図１３に示す所望の半導体装置５９を得る。すなわち、容量素子６が設けられる層間絶縁膜５６を、容量素子６の下部電極６ａまたは上部電極６ｃに接続されずに層間絶縁膜５６内に設けられた配線１２と略同じ厚さに形成するとともに、各電極６ａ，６ｃを、層間絶縁膜５６内で孤立した島形状に形成された各電極用配線５８ａ，５８ｂ，５８ｃに電極用プラグを介すことなく電気的に接続した半導体装置５９を得る。
【００８８】
以上説明したように、この第４実施形態によれば、層間絶縁膜５６内で容量素子６の下部電極６ａまたは上部電極６ｃに直接電気的に接続される各電極用配線５８ａ，５８ｂ，５８ｃを、すべて孤立した島状配線として形成する。これにより、容量素子６およびその付近における膜剥がれ不良や、容量素子６の下部電極６ａと上部電極６ｃとの短絡などによる、容量素子６の電気的特性不良が発生するおそれを殆ど無くすことができる。したがって、前述した第３実施形態と同様の効果を得ることができる。
【００８９】
なお、本発明に係る半導体装置は、前述した第１〜第４の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００９０】
例えば、各プラグ１１ａ，１１ｂ，１１ｃ，３３ａ，３３ｂ，３３ｃの径の大きさは、バリアメタル膜１３も含めて約１μｍ以下に形成しても構わない。同様に、各配線３４ａ，３４ｂ，３４ｃ，４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃの径の大きさも、バリアメタル膜１３も含めて約１μｍ以下に形成しても構わない。
【００９１】
また、各プラグ１１，１１ａ，１１ｂ，１１ｃ，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃの形成材料はＣｕ単体には限られない。各プラグ１１，１１ａ，１１ｂ，１１ｃ，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃを、例えばＣｕ合金、Ａｌ、およびＡｌ合金などを用いて形成しても構わない。同様に、各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃ，４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃの形成材料もＣｕ単体には限られない。各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃ，４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃを、例えばＣｕ合金、Ａｌ、およびＡｌ合金などを用いて形成しても構わない。
【００９２】
また、各プラグ１１，１１ａ，１１ｂ，１１ｃ，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃおよび各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃ，４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃを、層ごとに異なる材料を用いて形成しても構わない。また、各バリアメタル膜４，１３は、各プラグ１１，１１ａ，１１ｂ，１１ｃ，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃおよび各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃ，４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃの形成材料に応じて適宜、適正な材料を用いて形成すればよい。各プラグ１１，１１ａ，１１ｂ，１１ｃ，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃおよび各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃ，４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃの形成材料によっては、各バリアメタル膜４，１３を省略することも可能である。
【００９３】
また、各プラグ１１，１１ａ，１１ｂ，１１ｃ，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃおよび各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃ，４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃを形成する方法は、埋め込み法には限られない。各プラグ１１，１１ａ，１１ｂ，１１ｃ，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃおよび各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃ，４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃを、例えば反応性イオンエッチング法（ＲＩＥ法）などを用いて形成しても構わない。
【００９４】
また、各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃを、デュアルダマシン構造に形成する必要は無い。各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃを、各プラグ１１，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃと別体に形成しても構わない。すなわち、各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃを、いわゆるシングルダマシン構造に形成しても構わない。この場合、各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃと、各プラグ１１，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃとを、互いに異なる材料を用いて形成しても構わない。
【００９５】
また、容量素子６，４１の下部電極６ａ，４１ａおよび上部電極６ｃ，４１ｃの形成材料はチタンナイトライドには限られない。各電極６ａ，４１ａ，６ｃ，４１ｃは、例えばタンタルナイトライド、あるいはルテニウムなどを用いて形成されても構わない。さらに、下部電極６ａ，４１ａと上部電極６ｃ，４１ｃとを、互いに異なる材料を用いて形成しても構わない。
【００９６】
また、容量素子６，４１の容量絶縁膜６ｂ，４１ｂの形成材料はシリコンナイトライドには限られない。容量絶縁膜６ｂ，４１ｂは、例えばシリコンオキサイド、あるいは所定の金属を含む金属酸化物などを用いて形成されても構わない。このような金属酸化物としては、例えばアルミナ、タンタルオキサイド、およびチタンオキサイドなどが挙げられる。さらに、容量絶縁膜６ｂ，４１ｂとして、各種の低比誘電率膜や強誘電体膜を用いることも可能である。
【００９７】
このように、容量素子６，４１、各プラグ１１，１１ａ，１１ｂ，１１ｃ，１８ａ，１８ｂ，１８ｃ，３３ａ，３３ｂ，３３ｃ、各配線１２，１９ａ，１９ｂ，３４ａ，３４ｂ，３４ｃ，４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃ、および各バリアメタル膜４，１３などは、所望する各半導体装置２０，３５，４４，５９の性能などに基づいて適宜、適正な材料を用いて形成すればよい。
【００９８】
また、容量素子６，４１の構造は、前述した第１〜第４の各実施形態のように、平面型に限られない。例えば、スタック型やトレンチ型などと称される立体構造でも構わない。より具体的には、容量素子６，４１の構造を、いわゆるシリンダ型、箱型、凹型などに形成しても構わない。
【００９９】
また、第１および第２の各実施形態において、容量素子６の下部電極６ａまたは上部電極６ｃに、第３実施形態あるいは第４実施形態のように、電極用配線を直接接続しても構わない。これに対して、第３および第４の各実施形態において、容量素子６，４１の下部電極６ａ，４１ａまたは上部電極６ｃ，４１ｃに、第１実施形態あるいは第２実施形態のように、電極用プラグあるいはデュアルダマシン構造の電極用配線を接続しても構わない。
【０１００】
また、第３実施形態において、容量素子４１の上部電極４１ｃを下部電極４１ａよりも厚肉に形成しても構わない。あるいは、容量素子４１の下部電極４１ａおよび上部電極４１ｃを、ともに第１および第２実施形態の容量素子６の下部電極６ａおよび上部電極６ｃよりも厚肉に形成しても構わない。
【０１０１】
さらに、下層配線３は、容量素子６，４１が設けられる層の１つ下の層に設けられる必要は無い。下層配線３を、容量素子６，４１が設けられる層の２つ以上下の層に設けても構わない。同様に、電極用上層配線１９ａ，１９ｂは、容量素子６，４１が設けられる層の１つ上の層に設けられる必要は無い。電極用上層配線１９ａ，１９ｂを、容量素子６，４１が設けられる層の２つ以上上の層に設けても構わない。
【０１０２】
【発明の効果】
本発明に係る半導体装置によれば、容量素子とその下部電極および上部電極に電気的に接続される配線との接触性の改善が図られているので、容量素子における膜剥がれ不良や電気的特性の不良（劣化）が抑制されており、信頼性が向上されている。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造工程を示す工程断面図。
【図２】第１実施形態に係る半導体装置の製造工程を示す工程断面図。
【図３】第１実施形態に係る半導体装置の製造工程を示す工程断面図および平面図。
【図４】第１実施形態に係る半導体装置およびその製造工程を示す工程断面図。
【図５】第２実施形態に係る半導体装置の製造工程を示す工程断面図および平面図。
【図６】第２実施形態に係る半導体装置およびその製造工程を示す工程断面図。
【図７】第３実施形態に係る半導体装置の製造工程を示す工程断面図。
【図８】第３実施形態に係る半導体装置の製造工程を示す工程断面図および平面図。
【図９】第３実施形態に係る半導体装置およびその製造工程を示す工程断面図。
【図１０】第４実施形態に係る半導体装置の製造工程を示す工程断面図。
【図１１】第４実施形態に係る半導体装置の製造工程を示す工程断面図。
【図１２】第４実施形態に係る半導体装置の製造工程を示す工程断面図および平面図。
【図１３】第４実施形態に係る半導体装置およびその製造工程を示す工程断面図。
【図１４】従来技術に係る半導体装置の製造工程を示す工程断面図および平面図。
【図１５】従来技術に係る半導体装置の製造工程を示す工程断面図。
【図１６】従来技術に係る半導体装置の製造工程を示す工程断面図。
【図１７】従来技術に係る半導体装置を示す断面図および平面図。
【符号の説明】
１…半導体基板（シリコン基板）、６，４１…容量素子（キャパシタ素子）、６ａ，４１ａ…チタンナイトライド膜（下部電極）、６ｂ，４１ｂ…シリコンナイトライド膜（キャパシタ絶縁膜、容量絶縁膜）、６ｃ，４１ｃ…チタンナイトライド膜（上部電極）、７…シリコンナイトライド膜（ストッパー膜、保護絶縁膜）、８，５６…ｄ−ＴＥＯＳ膜（第ｎ層目の層間絶縁膜）、１１…ヴィアプラグ１１ａ，１１ｂ，１１ｃ，３３ａ，３３ｂ，３３ｃ…電極用プラグ（ヴィアプラグ）、１２…Ｃｕ配線（第ｎ層目の配線）、１５…ｄ−ＴＥＯＳ膜（第ｎ＋１層目の層間絶縁膜）、１８ａ，１８ｂ，１８ｃ…電極用上層プラグ（ヴィアプラグ）、１９ａ，１９ｂ…電極用上層配線（Ｃｕ配線，第ｎ＋１層目の配線）、４３ａ，４３ｂ，４３ｃ，５８ａ，５８ｂ，５８ｃ…電極用配線（Ｃｕ配線，第ｎ層目の配線）
Claims (22)
- 基板上に設けられ、容量絶縁膜を下部電極および上部電極で挟んで形成された容量素子と、
この容量素子を覆って前記基板上に設けられた第ｎ層目の層間絶縁膜と、
前記基板上に設けられた複数本のプラグおよび複数本の配線とを具備してなり、
前記各配線のうち前記容量素子の上方で前記下部電極または前記上部電極に電気的に接続された電極用配線は、前記第ｎ層目の層間絶縁膜の上に設けられた第ｎ＋１層目以上の層間絶縁膜内に設けられていることを特徴とする半導体装置。 - 前記電極用配線は、前記各プラグのうち前記容量素子の上方で前記各電極のそれぞれの縁部に重ならない孤立した島形状に形成されて前記第ｎ層目の層間絶縁膜内に設けられた電極用プラグを介して、前記下部電極または前記上部電極に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
- 前記電極用配線は、前記各プラグのうち第ｎ＋１層目以上の層間絶縁膜内に設けられた電極用上層プラグを介して、前記電極用プラグに電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
- 前記電極用プラグは、その径を１μｍ以下に形成されていることを特徴とする請求項２または３に記載の半導体装置。
- 前記電極用プラグは、Ｃｕ、Ａｌ、およびそれら各金属元素を含む合金のいずれかにより形成されていることを特徴とする請求項２〜４のうちのいずれかに記載の半導体装置。
- 前記電極用配線および前記電極用上層プラグは、Ｃｕ、Ａｌ、およびそれら各金属元素を含む合金のいずれかにより形成されていることを特徴とする請求項５に記載の半導体装置。
- 基板上に設けられ、容量絶縁膜を下部電極および上部電極で挟んで形成された容量素子と、
この容量素子を覆って前記基板上に設けられた第ｎ層目の層間絶縁膜と、
前記基板上に設けられた複数本のプラグおよび複数本の配線とを具備してなり、
前記各配線のうち前記第ｎ層目の層間絶縁膜内で前記下部電極または前記上部電極に電気的に接続された電極用配線は、前記容量素子の上方で前記各電極のそれぞれの縁部に重ならない孤立した島形状に形成されていることを特徴とする半導体装置。 - 前記電極用配線は、前記各プラグのうち前記配線と同等以下の大きさからなる孤立した島形状に形成された電極用プラグを介して、前記下部電極または前記上部電極に電気的に接続されていることを特徴とする請求項７に記載の半導体装置。
- 前記電極用配線は、前記電極用プラグと一体に形成されていることを特徴とする請求項８に記載の半導体装置。
- 前記下部電極および前記上部電極は、前記電極用配線を介して、前記各配線のうち前記第ｎ＋１層目以上の層間絶縁膜内に設けられた電極用上層配線に電気的に接続されていることを特徴とする請求項７〜９のうちのいずれかに記載の半導体装置。
- 前記電極用上層配線は、前記各プラグのうち第ｎ＋１層目以上の層間絶縁膜内に設けられた電極用上層プラグを介して、前記電極用配線に電気的に接続されていることを特徴とする請求項１０に記載の半導体装置。
- 前記電極用配線および前記電極用プラグは、それらの径を１μｍ以下に形成されていることを特徴とする請求項８〜１１のうちのいずれかに記載の半導体装置。
- 前記電極用配線および前記電極用プラグは、Ｃｕ、Ａｌ、およびそれら各金属元素を含む合金のいずれかにより形成されていることを特徴とする請求項８〜１２のうちのいずれかに記載の半導体装置。
- 前記電極用上層配線および前記電極用上層プラグは、Ｃｕ、Ａｌ、およびそれら各金属元素を含む合金のいずれかにより形成されていることを特徴とする請求項１３に記載の半導体装置。
- 前記下部電極は、前記上部電極よりも厚肉に形成されていることを特徴とする請求項１〜１４のうちのいずれかに記載の半導体装置。
- 前記容量素子は、前記各配線のうち前記下部電極または前記上部電極に接続されずに前記第ｎ層目の層間絶縁膜内に設けられた配線と略同じ厚さに形成された前記第ｎ層目の層間絶縁膜内に設けられていることを特徴とする請求項１〜１５のうちのいずれかに記載の半導体装置。
- 前記上部電極は、前記下部電極よりも小さく形成されていることを特徴とする請求項１〜１６のうちのいずれかに記載の半導体装置。
- 前記容量素子は、平面型に形成されていることを特徴とする請求項１〜１７のうちのいずれかに記載の半導体装置。
- 前記上部電極および前記下部電極は、チタンナイトライド、タンタルナイトライド、およびルテニウムのうちのいずれかにより形成されていることを特徴とする請求項１〜１８のうちのいずれかに記載の半導体装置。
- 前記容量絶縁膜は、シリコンナイトライド、シリコンオキサイド、または所定の金属を含む金属酸化物により形成されていることを特徴とする請求項１〜１９のうちのいずれかに記載の半導体装置。
- 前記金属酸化物は、アルミナ、タンタルオキサイド、およびチタンオキサイドのうちのいずれかであることを特徴とする請求項２０に記載の半導体装置。
- 前記上部電極の表面上には、前記上部電極を保護するための保護絶縁膜が前記第ｎ層目の層間絶縁膜とは別体に設けられていることを特徴とする請求項１〜２１のうちのいずれかに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003065072A JP2004273920A (ja) | 2003-03-11 | 2003-03-11 | 半導体装置 |
| US10/793,796 US7042041B2 (en) | 2003-03-11 | 2004-03-08 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003065072A JP2004273920A (ja) | 2003-03-11 | 2003-03-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004273920A true JP2004273920A (ja) | 2004-09-30 |
Family
ID=33126189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003065072A Abandoned JP2004273920A (ja) | 2003-03-11 | 2003-03-11 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7042041B2 (ja) |
| JP (1) | JP2004273920A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008205121A (ja) * | 2007-02-19 | 2008-09-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2009266918A (ja) * | 2008-04-23 | 2009-11-12 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法及び半導体装置 |
| US7808030B2 (en) | 2005-11-25 | 2010-10-05 | Fujitsu Limited | Electronic component manufacturing method and electronic component |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7265403B2 (en) * | 2004-03-30 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US9093503B1 (en) * | 2014-01-03 | 2015-07-28 | International Business Machines Corporation | Semiconductor chip with a dual damascene wire and through-substrate via (TSV) structure |
| US9543152B2 (en) * | 2014-07-02 | 2017-01-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | MIM capacitors for leakage current improvement |
| JP7043773B2 (ja) * | 2017-10-03 | 2022-03-30 | 株式会社デンソー | 半導体装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321046A (ja) * | 1996-06-03 | 1997-12-12 | Nec Corp | 半導体装置およびその製造方法 |
| JP2000077406A (ja) * | 1998-08-31 | 2000-03-14 | Nec Corp | 半導体装置の製造方法 |
| JP2001203329A (ja) * | 2000-01-18 | 2001-07-27 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2001274328A (ja) * | 2000-03-24 | 2001-10-05 | Nec Corp | 半導体装置およびその製造方法 |
| JP2002009248A (ja) * | 2000-06-26 | 2002-01-11 | Oki Electric Ind Co Ltd | キャパシタおよびその製造方法 |
| JP2002319625A (ja) * | 2001-04-23 | 2002-10-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2003007834A (ja) * | 2001-06-25 | 2003-01-10 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3505465B2 (ja) | 2000-03-28 | 2004-03-08 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6342734B1 (en) * | 2000-04-27 | 2002-01-29 | Lsi Logic Corporation | Interconnect-integrated metal-insulator-metal capacitor and method of fabricating same |
| JP4895420B2 (ja) * | 2000-08-10 | 2012-03-14 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2002270769A (ja) * | 2001-03-08 | 2002-09-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100412128B1 (ko) | 2001-04-19 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조방법 |
| TWI240352B (en) * | 2001-08-03 | 2005-09-21 | Winbond Electronics Corp | Integrated circuit device of high Q MIM capacitor and manufacturing process thereof |
-
2003
- 2003-03-11 JP JP2003065072A patent/JP2004273920A/ja not_active Abandoned
-
2004
- 2004-03-08 US US10/793,796 patent/US7042041B2/en not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321046A (ja) * | 1996-06-03 | 1997-12-12 | Nec Corp | 半導体装置およびその製造方法 |
| JP2000077406A (ja) * | 1998-08-31 | 2000-03-14 | Nec Corp | 半導体装置の製造方法 |
| JP2001203329A (ja) * | 2000-01-18 | 2001-07-27 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2001274328A (ja) * | 2000-03-24 | 2001-10-05 | Nec Corp | 半導体装置およびその製造方法 |
| JP2002009248A (ja) * | 2000-06-26 | 2002-01-11 | Oki Electric Ind Co Ltd | キャパシタおよびその製造方法 |
| JP2002319625A (ja) * | 2001-04-23 | 2002-10-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2003007834A (ja) * | 2001-06-25 | 2003-01-10 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7808030B2 (en) | 2005-11-25 | 2010-10-05 | Fujitsu Limited | Electronic component manufacturing method and electronic component |
| JP2008205121A (ja) * | 2007-02-19 | 2008-09-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2009266918A (ja) * | 2008-04-23 | 2009-11-12 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7042041B2 (en) | 2006-05-09 |
| US20040238870A1 (en) | 2004-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4577687B2 (ja) | 半導体装置 | |
| US6734489B2 (en) | Semiconductor element and MIM-type capacitor formed in different layers of a semiconductor device | |
| JP5039267B2 (ja) | コンデンサ構造及びこれをジュアルダマスカス過程にて製造する方法 | |
| TWI681506B (zh) | 場效電晶體元件及其製造方法 | |
| KR102669885B1 (ko) | 반도체 소자 | |
| JP2009038367A (ja) | 半導体装置およびその製造方法 | |
| KR20200128315A (ko) | 반도체 소자 | |
| US6888220B2 (en) | Semiconductor device having a buried wiring lead structure | |
| JP2015233069A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR101380309B1 (ko) | 커패시터 및 그 형성 방법 | |
| JP4949656B2 (ja) | 半導体装置およびその製造方法 | |
| KR100881488B1 (ko) | Ｍｉｍ 캐패시터를 갖는 반도체 소자 및 그의 제조방법 | |
| JP2004273920A (ja) | 半導体装置 | |
| JP5175059B2 (ja) | 半導体装置およびその製造方法 | |
| US9484398B2 (en) | Metal-insulator-metal (MIM) capacitor | |
| JP4848137B2 (ja) | 半導体装置およびその製造方法 | |
| JP2005311299A (ja) | 半導体装置及びその製造方法 | |
| JP4573784B2 (ja) | 半導体装置の製造方法 | |
| WO2009122496A1 (ja) | 半導体装置及びその製造方法 | |
| US8357991B2 (en) | Semiconductor device having interconnect structure for MIM capacitor and fuse elements | |
| JP2002373893A (ja) | パッドを有する半導体装置とその製造方法 | |
| JP2007214284A (ja) | 半導体装置 | |
| US20240387418A1 (en) | Semiconductor device | |
| JP2007059761A (ja) | 半導体装置及びその製造方法 | |
| JP2006228977A (ja) | 半導体装置及び半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060830 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20061012 |