JP2004260321A - 同期検出回路、同期検出方法 - Google Patents

Abstract

【課題】ペデスタルレベル検出のためのタイミングパルスの位相にずれが生じた場合にも、適正に同期信号の検出を行うことができるようにする。
【解決手段】タイミングパルスに基づいて検出されたペデスタルレベルと、映像信号中の最小値レベル（シンクチップレベル）とに基づいて決定した閾値により同期信号の検出を行う同期検出回路において、検出された水平同期信号の区間長が正常であるか否かの判定を行うようにする。これにより、上記タイミングパルスの位相にずれが生じたことに伴って、同期信号検出が正常に行われなくなったことを判定できる。そして、このような判定結果に応じ、例えばシンクチップレベルに基づいて決定した第２の閾値により同期信号検出を行うようにすれば、異常時にも適正に同期信号の検出を行うことが可能となる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、テレビジョン受像機における同期検出回路に関する。また、このような同期検出回路における同期検出方法に関する。
【０００２】
【従来の技術】
テレビジョン受像機においては、例えば入力されるコンポジット信号から水平／垂直同期信号を分離抽出するための同期分離回路が備えられる。そして、このような同期分離回路における、水平同期信号を分離する回路系においては、映像信号中に含まれる水平同期信号を検出するための、同期検出回路が備えられる。
図１０は、このような同期検出回路に対して入力される映像信号（コンポジット信号）の波形の例を簡略的に示した図である。
先ず図１０（ａ）では、テレビジョン受像機において正常に映像信号が受信された場合の波形の例を示している。この図において、先ず図示するＬ１のレベルは、いわゆる黒レベルと呼ばれるペデスタルレベルである。
また、水平同期信号は、図示するようにしてペデスタルレベルが前後となる位置に、１水平走査周期（１Ｈ）に対応するようにして映像信号に重畳される。そして、図示するようにして、図中Ｌ２として示した、この映像信号が最小値レベルとなる区間が水平同期信号としての区間、つまり、水平同期信号区間となる。また、映像信号において、水平同期信号区間に対応した最小値レベルは、いわゆるシンクチップレベルとも呼ばれる。
このことから、上記した同期検出回路では、このような映像信号中の最小値レベルに対応した閾値（図中ｔｈ）を設定して、水平同期信号の検出を行うようにされている。
【０００３】
しかしながらこの際、映像信号としては、弱電界、ゴースト、伝送系歪などにより、例えば図１０（ｂ）、図１０（ｃ）のように正常な同期信号が得られない場合がある。
例えば、図１０（ｂ）に示す場合では、映像信号の最小値レベルが図１０（ａ）に示した正常なレベルに満たないものとなっている。そして、この場合、上記のように設定した閾値ｔｈにより検出を行ったとしても、図のように同期信号を検出できない可能性がある。
また、図１０（ｃ）に示す例では同期信号のレベルが乱れており、この場合は閾値ｔｈのレベルで検出を行うと、図示するように同期信号区間が正常時よりも短く検出されてしまうこととなる。
【０００４】
このような問題に対応するために、従来の技術では、例えば入力される映像信号の水平同期信号のレベルに応じて、同期検出のための閾値を適応的に可変するように構成したものがある（下記特許文献１参照）。
【０００５】
図１１は、このように同期信号検出のための閾値を可変するように構成された同期検出回路１００のブロック図である。
この図において、先ず映像信号としてのコンポジット信号ｃｓは、図示するようにサンプルホールド回路１０１と最小値検出回路１０２に入力される。
サンプルホールド回路１０１は、後述するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）ブロック１１０の出力に基づいて生成されたタイミングパルスｔｐに基づいて、コンポジット信号ｃｓ中のペデスタルレベルを検出するようにされる。そして、これを同期信号レベル推定回路１０３に出力する。
最小値検出回路１０２は、コンポジット信号ｃｓの最小値レベルを検出してこれを同じく同期信号レベル推定回路１０３に出力する。
【０００６】
同期信号レベル推定回路１０３は、上記のようにサンプルホールド回路１０１から出力されるペデスタルレベルとしてのサンプルホールド回路出力ｓｈと、最小値検出回路１０２から出力される最小値（シンクチップレベル）としての最小値回路出力ｓｓとを入力し、例えばこれらの差分から同期信号のレベルを算出する。そして、このように算出した同期信号レベルを閾値決定回路１０４に供給する。
【０００７】
閾値決定回路１０４は、供給された同期信号レベルの値に対して所要の演算処理を行うことにより、同期信号検出のための閾値ｔｈを算出する。そして、このように算出した閾値ｔｈを同期検出器１０５に対して出力する。
【０００８】
同期検出器１０５は、入力されるコンポジット信号ｃｓと、上記閾値ｔｈとに基づいて同期信号を検出する。すなわち、入力されるコンポジット信号ｃｓ中の、上記閾値ｔｈのレベルを超える部分を水平同期信号区間として検出し、これを同期信号出力Ｄとして出力する。
【０００９】
ＰＬＬブロック１１０は、同期検出器１０５から出力された同期信号出力Ｄに基づいて各種の動作クロックを生成する。
このＰＬＬブロック１１０においては、上記同期検出器１０５から出力された同期信号出力Ｄの出力周期が、基準周波数として位相検波回路１１１に入力される。
そして、この位相検波回路１１１は、図示する分周期１１４により１／Ｎによる所定比で分周されたＶＣＯ（電圧制御発振器）１１３の出力（発振信号の周波数）と、上記基準周波数としての同期信号出力Ｄの周波数とを比較し、位相差に応じた検出信号をフィルタ１１２に対して出力する。
フィルタ１１２では、位相検波回路１１１から入力された検出信号について所定の低域成分のみを通過させることで、位相差に応じた電圧レベルを生成してＶＣＯ１１３に対して出力する。ＶＣＯ１１３では、入力された電圧レベルに応じて、位相検波回路１１１にて検出される位相差を修正するようにして、発振信号の周波数を可変する。
これにより、ＰＬＬブロック１１０では、上記基準周波数に位相が一致するようにしてロックするように動作することになる。つまり、ＶＣＯ１１３の発振信号の出力が、上記基準周波数として入力された同期信号出力Ｄに同期するように動作するものである。
【００１０】
ＶＣＯ１１３の出力パルスは、ＰＬＬブロック１１０の出力として各部に供給される。特に、この場合の同期検出回路１００に対する出力としては、図示するようにタイミングパルス生成回路１１５に入力される。
このタイミングパルス生成回路１１５では、上記のようにＰＬＬブロック１１０より入力される同期信号の周期に応じたパルスに基づき、ペデスタルレベルを検出するためのタイミングパルスｔｐを生成する。
この際、このタイミングパルス生成回路１１５は、上記のように入力される同期信号の周期に応じたパルスに基づいた、例えば遅延パルスを生成することにより、コンポジット信号ｃｓがペデスタルレベルとなっている区間に対応したタイミングパルスｔｐを生成するようにされる。
【００１１】
図１２は、上記のように構成される同期検出回路１００の動作を説明するためのタイミングチャートである。
この図１２において、図１２（ａ）は、同期検出回路１００に入力されるコンポジット信号ｃｓを簡略的に示しており、先にも説明したようにこのコンポジット信号ｃｓにおいては、図示するＬ１レベルがペデスタルレベルとされ、Ｌ２レベルがシンクチップレベルとされる。そして、コンポジット信号ｃｓがこのＬ２レベルとなる部分（図中の期間Ａ）が、同期信号区間とされている。
また、この場合、図１２（ａ）に示されるコンポジット信号ｃｓは、図示するようにこれと同じものが図１２（ｃ）にも示されている。
図１２（ｂ）に示すタイミングパルスｔｐは、上記したようにして同期信号出力Ｄ（図１２（ｆ））に基づいた遅延パルスとされることで、正常においては、時点ｔ１に示すようにコンポジット信号ｃｓがペデスタルレベルとなっている区間に対応して得られるものとなる。
【００１２】
図１２（ｃ）に示すサンプルホールド回路１０１の出力ｓｈは、上記タイミングパルスｔｐがＨレベルとなるタイミングでのコンポジット信号ｃｓのレベルを表すものとなる。そしてこれにより、このサンプルホールド出力としては、図のようにペデスタルレベルに応じたレベルが得られるものとなる。
また、この図１２（ｃ）に示す最小値回路出力ｓｓとしては、シンクチップレベル（Ｌ２）に応じたレベルが得られ、同じく図１２（ｃ）に示す閾値ｔｈは、この最小値回路出力ＳＳと上記サンプルホールド回路出力ｓｈとに基づいて、例えば図のような値に設定される。
【００１３】
ここで、図中時点ｔ１に示すように、タイミングパルスｔｐは、コンポジット信号ｃｓがペデスタルレベルとなっている区間に対応して得られるものとされているから、図１１に示したサンプルホールド回路１０１は、これに応じて入力されるコンポジット信号ｃｓのペデスタルレベルを検出するようにされる。
そして、同期信号レベル推定回路１０３は、このように検出されたペデスタルレベルとしてのサンプルホールド回路出力ｓｈと、シンクチップレベルとしての最小値回路出力ｓｓとに基づいて、同期信号のレベルを算出するようにされる。
その上で、閾値決定回路１０４は、このように算出された同期信号のレベルに基づいた演算処理を行うことにより、図１２（ｃ）に示すようなレベルの閾値ｔｈを決定するようにされる。
つまりこの場合、入力されたコンポジット信号ｃｓから検出した、実際の同期信号レベルに応じた最適な閾値を決定できるものである。
【００１４】
そして、同期検出器１０５は、図中の時点ｔ２−ｔ３に示すようにして、入力されるコンポジット信号ｃｓ中の、このように算出された閾値ｔｈのレベルを超える区間を検出することで、図１２（ｄ）に示す同期信号出力Ｄを出力するようにされる。
【００１５】
このようにして、従来の同期検出回路１００では、入力される映像信号中の、ペデスタルレベルと最小値レベル（シンクチップレベル）に応じて同期信号検出のための閾値ｔｈを設定するようにされる。つまり、同期信号検出のための閾値ｔｈを、実際の同期信号のレベルに応じて可変的に設定するものである。
そして、このように閾値ｔｈが実際の同期信号のレベルに応じて可変的に設定されることにより、例えば先の図１０（ｂ）（ｃ）に示したような信号が入力された場合にも同期信号検出を行うことが可能とされているものである。
【特許文献１】
特開２０００−１５２０２７
【００１６】
【発明が解決しようとする課題】
ここで、上記のように映像信号中のシンクチップレベルとペデスタルレベルとに基づいて閾値ｔｈを可変的に設定する際には、映像信号の最小値を検出することで上記シンクチップレベルを得ることができる。
これに対し、上記ペデスタルレベルについては、ＰＬＬブロック１１０の出力に基づいて生成されたタイミングパルスｔｐに基づいて検出するようにされている。
従ってこの場合、仮にこのようなタイミングパルスｔｐの位相にずれが生じた場合には、サンプルホールド回路１０１において、映像信号中の誤った部分がペデスタルレベルとして検出されてしまう可能性がある。
【００１７】
このことを先の図１２を用いて説明してみると、図中時点ｔ４に示すように、タイミングパルスｔｐが、例えばコンポジット信号ｃｓの映像区間において得られることに対応しては、先ず上記サンプルホールド回路１０１において、この映像区間のレベルがペデスタルレベルとして検出されることになる（図１２（ｃ））。
そして、このように映像区間のレベルがペデスタルレベルとして検出されることによっては、図１２（ｃ）に示す同期検出のための閾値ｔｈのレベルが図のようにして上昇してしまうこととなる。
この結果、この閾値ｔｈのレベルに基づいて同期信号検出を行う同期検出器１０５が、時点ｔ５−ｔ６に示すように、コンポジット信号ｃｓ中の誤った部分を同期信号区間として検出してしまう。
そして、その以降も、このようにタイミングパルスｔｐの位相ずれによって閾値ｔｈとして誤った値が設定されている間は、図中時点ｔ７−ｔ８にも示すように同期信号区間が誤検出されてしまうものとなる。
【００１８】
このように同期信号が誤って検出されることによっては、同期信号出力Ｄを基準周波数として入力するＰＬＬブロック１１０の動作にもその影響が及ぶこととなる。すなわち、実際のコンポジット信号ｃｓにおける同期信号周期と、このＰＬＬブロック１１０の出力パルスとのずれが生じることとなる。
そして、これに伴っては、このＰＬＬブロック１１０の出力に基づいて生成されるタイミングパルスｔｐとしても、さらにずれが生じてしまうこととなり、この結果、ＰＬＬブロック１１０の動作が不安定となって正常な位相への収束が大幅に遅れることとなる。
【００１９】
なお、このようなタイミングパルスｔｐのずれは、例えばテレビジョン受像機における受信チャンネルの切換時や、ＶＴＲのヘッドスキューなどに伴って容易に起こりうるものである。
つまり、このことから、従来の同期検出回路１００においては、上記のようにして、水平同期信号区間の誤検出が比較的高い確率で生じる可能性を有しているといえる。従って、水平同期信号区間の誤検出を避けてできるだけ高い精度で水平同期信号区間を検出することを考えた場合、先ずは、水平同期信号区間が適正に検出されているか否かを判定できるようにすることが求められる。
【００２０】
【課題を解決するための手段】
そこで本発明では、同期検出回路として以下のように構成することとした。
すなわち、先ず、入力される映像信号に含まれる水平同期信号のレベルを検出するために、上記入力される映像信号の最小値レベルを検出する最小値レベル検出手段と、入力される映像信号におけるペデスタルレベルを検出するために、当該同期検出回路による水平同期信号の検出周期に基づく所定タイミングで、上記入力される映像信号のレベルを検出するペデスタルレベル検出手段とを備える。
そして、上記最小値レベル検出手段と上記ペデスタルレベル検出手段とにより検出されたレベルに基づいて、上記水平同期信号を検出するための第１の閾値を決定する第１の閾値決定手段と、閾値として少なくとも上記第１の閾値決定手段により決定された上記第１の閾値が入力され、この入力される閾値と、上記入力される映像信号のレベルとを比較した結果に基づいて、上記入力される映像信号における水平同期信号の検出を行う第１の同期信号検出手段とを備えるようにする。
その上で、上記第１の同期信号検出手段により検出された上記水平同期信号の区間長を検出する区間長検出手段と、上記区間長検出手段により検出される区間長が、正常とされる区間長であるか否かの判定を行う判定手段とを備えるようにした。
【００２１】
また、本発明では、上記同期検出回路における同期検出方法として、以下のようにすることとした。
つまり、入力される映像信号に含まれる水平同期信号のレベルを検出するために、上記入力される映像信号の最小値レベルを検出する最小値レベル検出手順と、入力される映像信号におけるペデスタルレベルを検出するために、水平同期信号の検出周期に基づく所定タイミングで、上記入力される映像信号のレベルを検出するペデスタルレベル検出手順とを実行する。
そして、上記最小値レベル検出手順と上記ペデスタルレベル検出手順とにより検出したレベルに基づいて、上記水平同期信号を検出するための第１の閾値を決定する第１の閾値決定手順と、上記入力される映像信号のレベルと、少なくとも上記第１の閾値決定手順により決定した上記第１の閾値とを比較した結果に基づいて、上記入力される映像信号における水平同期信号の検出を行う第１の同期信号検出手順とを実行する。
その上で、上記第１の同期信号検出手順により検出した上記水平同期信号の区間長を検出する区間長検出手順と、上記区間長検出手順により検出した区間長が、正常とされる区間長であるか否かの判定を行う判定手順とを実行するようにした。
【００２２】
上記構成によれば、入力される映像信号から検出された同期信号区間について、その区間長が正常であるか否かの判定が行われるものとなる。つまり、これにより、先に説明したようにしてタイミングパルスに位相ずれが生じ、誤った閾値が設定されることで同期信号検出が正常に行われなくなったことを判定できるものである。
そして、同期信号の区間長が正常でないことが判定された場合に対応して、例えば映像信号から検出された最小値レベル（シンクチップレベル）に基づいて決定した第２の閾値により同期信号の検出を行うようにすれば、上記のように誤った値に決定された閾値に基づいて同期信号が誤検出されてしまうことを防止することができる。
【００２３】
【発明の実施の形態】
図１は、本発明における、第１の実施の形態としての同期検出回路１の構成例を示したブロック図である。
この図に示す同期検出回路１は、テレビジョン受像機において、例えば入力されるコンポジット信号から水平／垂直同期信号を分離抽出するための同期分離回路系に含まれるものとされる。そして、このような同期分離回路系に含まれて、上記映像信号中に含まれる水平同期信号を検出するものとされる。
先ず、この図１において、サンプルホールド回路２は、入力される映像信号におけるペデスタルレベルを検出する。このサンプルホールド回路２に対しては、上記映像信号として、例えば図２（ａ）に示すようなコンポジット信号ｃｓが入力される。
このコンポジット信号ｃｓは、この図２（ａ）に示すレベルＬ１がペデスタルレベル（黒レベル）とされ、レベルＬ２がシンクチップレベルとされる。そして、コンポジット信号ｃｓが、このシンクチップレベル（レベルＬ２）となる部分（図中の期間Ａ）が、同期信号区間とされている。
【００２４】
また、このサンプルホールド回路２に対しては、ペデスタルレベル検出のためのタイミングパルスｔｐも供給されている。この場合、上記タイミングパルスｔｐとしては、例えばここでは図示されないＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）ブロックの出力に基づいて生成される。
【００２５】
ここで、このＰＬＬブロックとしては、先の図１１において説明したＰＬＬブロック１１０と同等の構成とされる。
すなわち、このようなＰＬＬブロック１１０としては、先ず図１１に示す位相検波回路１１１に対して、同期検出回路の出力である同期信号出力の出力周期が基準周波数として入力される。つまり、この場合においては、後述するようにして当該同期検出回路１が出力する同期信号出力Ｄが入力されるものとなる。
そして、この位相検波回路１１１は、図示する分周期１１４により１／Ｎによる所定比で分周されたＶＣＯ（電圧制御発振器）１１３の出力（発振信号の周波数信号）と、上記基準周波数としての同期信号出力Ｄの周波数とを比較し、位相差に応じた検出信号を図示するフィルタ１１２に対して出力する。
フィルタ１１２では、位相検波回路１１１から入力された検出信号について所定の低域成分のみを通過させることで、位相差に応じた電圧レベルを生成してＶＣＯ１１３に対して出力する。ＶＣＯ１１３では、入力された電圧レベルに応じて、位相検波回路１１１にて検出される位相差を修正するようにして、発振信号の周波数を可変する。
これにより、ＰＬＬブロック１１０では、上記基準周波数に位相が一致するようにしてロックするように動作することになる。つまり、ＶＣＯ１１３の発振信号の出力が、上記基準周波数として入力された同期信号出力Ｄに同期するように動作するものである。
【００２６】
ＶＣＯ１１３の出力パルスは、ＰＬＬブロック１１０の出力として各部に供給される。そしてこの場合も、当該同期検出回路１に対する出力としては、図示するようにタイミングパルス生成回路１１５に入力される。
タイミングパルス生成回路１１５では、このようにＰＬＬブロック１１０より入力される同期信号の周期に応じたパルスに基づき、ペデスタルレベルを検出するためのタイミングパルスｔｐを生成する。つまりこの場合も、このタイミングパルス生成回路１１５は、上記のように入力される同期信号の周期に応じたパルスに基づいた、例えば遅延パルスを生成することにより、コンポジット信号ｃｓがペデスタルレベルとなっている区間に対応したタイミングパルスｔｐを生成するようにされる。
【００２７】
これにより、図１に示すサンプルホールド回路２に対しては、例えば図２（ｂ）に示すように、コンポジット信号ｃｓがペデスタルレベルとなる区間に対応したパルス周期とされたタイミングパルスｔｐが入力されるようになっている。
【００２８】
図１において、このようなタイミングパルスｔｐが入力されるサンプルホールド検出回路２では、このタイミングパルスｔｐが供給されるタイミングにおける上記コンポジット信号ｃｓのレベルを検出（ホールド）することにより、ペデスタルレベルを検出するようにされる。そして、このような検出出力を、図示するサンプルホールド回路出力ｓｈとして同期信号レベル推定回路４に供給する。
【００２９】
最小値検出回路３は、コンポジット信号ｃｓの最小値レベルを検出することによりシンクチップレベルを検出する。そして、これを図示するように、同期信号レベル推定回路４と第２閾値決定回路６のそれぞれに最小値回路出力ｓｓとして供給する。
【００３０】
同期信号レベル推定回路４は、上記のようにして供給されるペデスタルレベルとしてのサンプルホールド回路出力ｓｈと、シンクチップレベルとしての最小値回路出力ｓｓとを入力し、これらの差分から同期信号のレベルを算出する。そして、このように算出した同期信号レベルを第１閾値決定回路５に供給する。
【００３１】
第１閾値決定回路５は、供給された同期信号レベルの値に対して所要の演算処理を行うことにより、同期信号検出のための第１閾値ｔｈ１を算出する。そして、このように算出した第１閾値ｔｈ１をスイッチＳＷの端子ｔ１に供給する。
【００３２】
第２閾値決定回路６は、上記のように最小値検出回路３から供給された最小値回路出力ｓｓに、図示するオフセット値αによりオフセットした値を第２閾値ｔｈ２として決定する。そして、このように決定した第２閾値ｔｈ２をスイッチＳＷの端子ｔ２に供給する。
【００３３】
スイッチＳＷは、図示するように端子ｔ３に対して上記した端子ｔ１、端子ｔ２が択一的に切り換えられる２接点スイッチとされる。
このスイッチＳＷの端子切り換えは、後述するラッチ回路１０の出力であるラッチｌａｔｃｈにより制御される。
【００３４】
同期検出器７は、コンポジット信号ｃｓと、上記スイッチＳＷの端子ｔ３より出力される第１閾値ｔｈ１又は第２閾値ｔｈ２とを入力し、これらに基づいて同期信号を検出する。すなわち、入力されるコンポジット信号ｃｓ中の、上記閾値ｔｈ（第１閾値ｔｈ１又は第２閾値ｔｈ２）のレベルを超える部分を同期信号区間として検出し、これを同期信号出力Ｄとして出力する。
このように出力された同期信号出力Ｄは、図示されないＰＬＬブロックに供給されて、各種動作クロックの生成のために用いられる。そして、特に本実施の形態の場合、このＰＬＬブロックの出力パルスは、上記したサンプルホールド回路２においてペデスタルレベルを検出するための、タイミングパルスｔｐを生成するために用いられる。
【００３５】
また、さらに上記同期信号出力Ｄは、図示する積分器８に対しても供給される。
この積分器８は、同期信号出力Ｄにより示される同期信号区間に対応して積分動作を行うものとされる。ここでは便宜上、ｕｐ−ｒｅｓｅｔカウンタの動作として説明を行うが、この積分器８は、同期信号出力Ｄにより同期信号区間が示されている間はカウント値をアップしていくようにされる。そして、コンポジット信号ｃｓの１Ｈの周期に対応するようにして生成された、図示するリセットパルスＲＰの供給されるタイミングでカウント値をリセットするように動作する。
つまり、この積分器８の動作としては、同期信号区間内はカウントアップを行うと共に、１Ｈに対応した期間ごとにその値をリセットするものとなる。
【００３６】
上記積分器８の出力は、図示するように積分器出力ＢＢとして比較器９に供給される。この比較器９には、予め設定された判定値βも入力される。
比較器９は、上記積分器出力ＢＢと上記判定値βとを比較した結果に基づき、積分器出力ＢＢ＜判定値βの条件で、例えばＬレベルの信号を図示するラッチ回路１０に出力する。また、積分器出力ＢＢ＞判定値βの条件で、Ｈレベルの信号をラッチ回路１０に出力するようにされている。
【００３７】
ラッチ回路１０に対しては、上記比較器９の出力と、先のリセットパルスＲＰが入力される。このラッチ回路１０は、リセットパルスＲＰが供給されたタイミングで上記比較器９の出力をラッチする。つまりこの場合、上記リセットパルスＲＰが供給されたタイミングで、例えば上記比較器９がＬレベルの信号を出力している際は、このＬレベルの信号をこのリセットパルスＲＰの周期（１Ｈ）に応じた期間出力する。また、例えばリセットパルスＲＰが供給されたタイミングで、上記比較器９がＨレベルの信号を出力していたのに応じては、このＨレベルの信号をリセットパルスＲＰの周期（１Ｈ）に応じた期間出力するものとなる。
【００３８】
このようなラッチ回路１０の出力は、ラッチ出力ｌａｔｃｈとして上記したスイッチＳＷに供給され、このスイッチＳＷの端子切り換え制御に用いられる。すなわちこの場合、スイッチＳＷは、上記ラッチ出力ｌａｔｃｈとしてＬレベルが供給される（積分器出力ＢＢ＜判定値β）のに対応しては、端子ｔ１を選択して第１閾値ｔｈ１を出力するようにされる。また、ラッチ出力ｌａｔｃｈとしてＨレベルが供給される（積分器出力ＢＢ＞判定値β）のに応じては、端子ｔ２を選択して第２閾値ｔｈ２を出力するようにされる。
【００３９】
上記のようにして構成される同期検出回路１の動作を、次の図２に示すタイミングチャートを用いて説明する。
この図において、図２（ａ）は、同期検出回路１に入力されるコンポジット信号ｃｓを簡略的に示しており、先にも説明したようにこのコンポジット信号ｃｓにおいては、図示するＬ１レベルがペデスタルレベルとされ、Ｌ２レベルがシンクチップレベルとされる。そして、コンポジット信号ｃｓがこのＬ２レベルとなる部分（図中の期間Ａ）が、同期信号区間とされている。
また、図２（ｂ）に示すタイミングパルスｔｐは、上記したようにして同期信号出力Ｄ（図２（ｇ））に基づいた、例えば遅延パルスとされることで、図のようにコンポジット信号ｃｓがペデスタルレベルとなっている区間に対応してＨレベルのパルスが得られている。
【００４０】
図２（ｃ）に示すサンプルホールド回路出力ｓｈは、上記タイミングパルスｔｐが検出されたときのコンポジット信号ｃｓのレベルを表すものとなる。つまり、上記もしたようにこのサンプルホールド回路出力ｓｈとしては、図のようにペデスタルレベルに応じたレベルが得られるものとなる。
また、図２（ｆ）に示す最小値回路出力ｓｓとしては、シンクチップレベル（Ｌ２）に応じたレベルが得られ、図２（ｄ）に示す第１閾値ｔｈ１は、この最小値回路出力ＳＳと上記サンプルホールド回路出力ｓｈとに基づいて、例えば図のようなレベルに設定される。つまり、この第１閾値ｔｈ１としては、上記最小値回路出力ＳＳと上記サンプルホールド回路出力ｓｈとの間における最適なレベルに設定される。
【００４１】
また、この場合、図２（ｅ）に示す第２閾値ｔｈ２は、図１に示した第２閾値決定回路６において、上記最小値回路出力ｓｓ（図２（ｆ））と図１に示したオフセット値αとが演算されることにより、例えば図のようなレベルが設定される。
また、図２（ｇ）に示す同期信号出力Ｄは、図１に示した同期検出器７が出力する信号を示している。
【００４２】
この場合において、図２（ｂ）に示すタイミングパルスｔｐは、時点ｔ１に示すようにコンポジット信号ｃｓのペデスタルレベルの区間に対応した正常なタイミングで供給されていることから、図１に示したサンプルホールド回路２においては、これに応じてペデスタルレベルを正常に検出して、適正なサンプルホールド回路出力ｓｈ（図２（ｃ））を出力することとなる。
そして、第１閾値決定回路５においては、このような適正なサンプルホールド回路出力ｓｈと、最小値検出回路３が出力する最小値回路出力ｓｓとに基づいて第１閾値ｔｈ１を設定することができる。
【００４３】
またこの場合、図示するように同期信号出力Ｄ（図２（ｇ））が正常なパルス幅で以て検出されることにより、積分器８の出力である積分器出力ＢＢは、図２（ｈ）に示すように判定値βのレベルを超えないこととなる。
つまり、この場合、同期信号出力Ｄ（図２（ｇ））パルス幅が正常であるときには、積分器出力ＢＢのレベルが上記判定値βを超えないようにこの判定値βのレベルが設定されているものである。
ここで、例えばＮＴＳＣ方式におけるコンポジット信号ｃｓでは、図中Ａと示す同期信号区間が４．７μｓ程度となる。従ってこの際、図２（ｇ）に示す同期信号出力ＤがＨレベルとなる区間は、同期信号区間が正常に検出されている下では４．７μｓ程度とされるものである。
このことを踏まえると、上記判定値βのレベルとしては、例えば、この４．７μｓの期間に積分器８が算出する値に対応したものを設定すればよいこととなる。そして、このような値に判定値βを設定すれば、上記積分器出力ＢＢの値が上記判定値βを超えることを以て、同期信号のパルス幅が異常であることを検出することができるようになる。
【００４４】
図２において、時点ｔ１に示すようにして、積分器出力ＢＢ＜判定値βの条件となることによっては、先にも説明したように比較器９のからはＬレベルの信号が出力される。
そして、これに応じラッチ回路１０は、このＬレベルの信号を、図２（ｊ）に示すリセットパルスＲＳのタイミングでラッチし、これをラッチ出力ｌａｔｃｈとしてスイッチＳＷに供給する。
このようにラッチ出力ｌａｔｃｈとしてＬレベルの信号が供給されることにより、スイッチＳＷは端子ｔ１を選択するように制御される。そして、これに応じて同期検出器７には、第１閾値ｔｈ１が供給されるようになる。
この結果、この図２に示すようにしてタイミングパルスｔｐに位相ずれが生じておらず、ペデスタルレベルが正常に検出されているときに対応しては、上記のように適正に設定された第１閾値ｔｈ１に基づいた同期信号検出が行われるようになっている。
【００４５】
ところで、上記のようにしてコンポジット信号ｃｓ中のペデスタルレベルを検出するために用いる上記タイミングパルスｔｐとしては、例えばテレビジョン受像機における受信チャンネルの切換時やＶＴＲのヘッドスキューなどに伴って、位相ずれが容易に起こりうるものである。
そして、このようにタイミングパルスｔｐに位相ずれが生じることによっては、先にも説明したように、サンプルホールド回路２においてコンポジット信号ｃｓ中の誤った部分がペデスタルレベルとして検出されてしまい、これによって上記第１閾値ｔｈ１が誤った値に設定されてしまうこととなる。
【００４６】
図３は、このようにしてタイミングパルスｔｐの位相にずれが生じた場合に対応して、同期検出回路１において行われる動作を示すタイミングチャートである。
この図３において、上記のような位相ずれが生じた例として、上記タイミングパルスｔｐが、時点ｔ１に示すようにコンポジット信号ｃｓが映像区間となるタイミングで得られたと仮定する。
すると、これに応じては、サンプルホールド回路２において、このようなコンポジット信号ｃｓの映像区間のレベルがペデスタルレベルとして誤認される。そして、このときサンプルホールド回路２から出力されたサンプルホールド回路出力ｓｈに応じて、第１閾値決定回路５において決定される第１閾値ｔｈ１としても、図示するように誤ったレベルが算出されてしまうこととなる。
【００４７】
従ってこの場合は、上記のような第１閾値ｔｈ１のレベルに基づいて同期検出器７が同期信号検出を行うものとなり、これにより時点ｔ２に示すようにして、コンポジット信号ｃｓ中の誤った位置で同期信号区間が検出されてしまうものとなる。
そして、このような第１閾値ｔｈ１によると、この第１閾値ｔｈ１レベルをコンポジット信号ｃｓのレベルが超える期間である、図示する時点ｔ２−ｔ４までが同期信号区間として誤検出されてしまうことになるものである。
【００４８】
しかしながら本実施の形態の場合、このようにコンポジット信号ｃｓ中の誤った部分が同期信号区間として検出されて、通常時よりも同期信号区間が長く検出されることに応じては、上記のように誤って決定された閾値を別の閾値に切り換える動作が行われるものとなる。
【００４９】
すなわち、この場合、先ず上記のように誤った第１閾値ｔｈ１が決定されて同期信号区間（同期信号出力ＤのＨレベル区間）が長くなったことに応じて、図３（ｈ）に示す積分器出力ＢＢのレベルが判定値βのレベルを超えるようになる。
つまり、先にも説明したように、この場合の上記判定値βとしては、通常時における同期信号出力ＤのＨレベル期間で算出される積分器８の値に対応した値に設定されていることから、このように同期信号出力ＤのＨレベル期間が通常時よりも長くなった場合には、積分器出力ＢＢが判定値βのレベルを超えるようになるものである。
そして、このように積分器出力ＢＢが判定値βのレベルを超えることによっては、比較器９からＨレベルの信号が出力されるようになり、これに応じラッチ回路１０は、このＨレベルの信号を図３（ｉ）に示すリセットパルスＲＳのタイミングでラッチして、これをラッチ出力ｌａｔｃｈ（図３（ｊ））としてスイッチＳＷに供給する（時点ｔ３）。
スイッチＳＷでは、このようにラッチ出力ｌａｔｃｈとしてＨレベルの信号が供給されることにより、端子ｔ２が選択されるようになる。そして、これに応じてスイッチＳＷの端子ｔ３からは、第２閾値決定回路６により決定された第２閾値ｔｈ２が出力されるようになる。
【００５０】
これにより、この時点ｔ３では、同期検出器７が、図３（ｅ）に示す第２閾値ｔｈ２により同期信号検出を行うようになる。そして、これによっては、先に説明したように第１閾値ｔｈ１によっては時点ｔ２−時点ｔ４までが同期信号区間として検出されてしまうものを、ここでは図示するように時点ｔ２−時点ｔ３までを同期信号区間として検出できるようになる。
すなわちこの場合、上記第２閾値ｔｈ２としては、実際のコンポジット信号ｃｓの最小値に対応した値が設定されていることから、誤った値に設定された第１閾値ｔｈ１に基づく場合よりも、正確に同期信号検出を行うことが可能となるものである。
【００５１】
このようにして、本実施の形態の同期検出回路１においては、タイミングパルスｔｐに位相ずれが生じ、ペデスタルレベルが正常に検出されなくなった場合は、上記のように誤って設定された第１閾値ｔｈ１よりも適正な値とされる、第２閾値ｔｈ２により同期信号検出を行うことが可能となる。
つまり、タイミングパルスｔｐに位相ずれが生じ、ペデスタルレベルが正常に検出されなくなった場合にも、適正に同期信号検出を行うことが可能となるものである。
【００５２】
このように第２閾値ｔｈ２が選択されることにより、図示するように時点ｔ５−ｔ６の次の同期信号区間が正しく検出されると、これに応じては再び第１閾値ｔｈ１が選択されることとなる。
つまり、この時点ｔ５−ｔ６に示すように、第２閾値ｔｈ２により同期信号区間が適正に検出されると、先ず比較器８において積分器出力ＢＢ＜判定値βの条件が認識される。そして、これに応じ、ラッチ回路１０からは、時点ｔ７のリセットパルスＲＳが供給されるタイミングで、図３（ｊ）に示すようにしてＬレベルのラッチ出力ｌａｔｃｈが出力されるようになる。さらに、このＬレベルのラッチ出力ｌａｔｃｈに応じて、スイッチＳＷが端子ｔ１を選択して、同期検出器７に再び第１閾値ｔｈ１が供給されるようになるものである。
【００５３】
ところで、この図３で示した例のように、タイミングパルスｔｐの位相が、この時点ｔ７で瞬間的に正常な状態に戻るといったときには、以降において、上記のように再び選択された第１閾値ｔｈ１に基づいて適正な同期信号検出を行うことが可能となる。
しかしながらこの際、タイミングパルスｔｐが、例えば先に説明したようにＰＬＬブロック１１０の出力に基づいて生成される場合は、実際にはこのように瞬間的に位相が戻るということはなく、その位相変動は徐々に収束していく場合が多い。
【００５４】
ここで、このようにタイミングパルスｔｐがＰＬＬブロック１１０の出力に基づいて生成されたものとされ、このために図３に示す時点ｔ７にて未だタイミングパルスｔｐが元の位相に戻らない場合に対応しては、本例の同期検出回路１において、以下のような動作が行われるものとなる。
まず、この時点ｔ７において、タイミングパルスｔｐの位相に未だずれが生じている場合には、図３（ｃ）に示すサンプルホールド回路出力ｓｈのレベルが時点ｔ１のレベルのまま維持される。そして、これに伴っては、上記のようにこの時点ｔ７において再び選択される第１閾値ｔｈ１のレベルとしても、時点ｔ１のレベルのまま維持されるものとなる。
このような状態で、時点ｔ７以降の、図示されない次の同期信号区間に至ったとすると、この場合は上記のように誤った第１閾値ｔｈ１によって同期信号区間が検出されることにより、再び、積分器出力ＢＢが判定値βのレベルを超えて第２閾値ｔｈ２が選択されるようになる。そして、今度はこの第２閾値ｔｈ２により、再び同期信号が適正に検出されると、再度第１閾値ｔｈ１が選択されるようになる。つまりこの場合、タイミングパルスｔｐが正常な位相に戻らない限りは、第２閾値ｔｈ２→第１閾値ｔｈ１→第２閾値ｔｈ２を選択する動作が繰り返されてしまうこととなる。
【００５５】
このように、第１閾値ｔｈ１→第２閾値ｔｈ２の切り換え動作が繰り返されてしまうことにより、この際に同期検出回路１から出力される同期信号出力Ｄとしては、図３（ｇ）に示されるように、Ｈレベルのパルス幅（同期信号区間）が１周期おきに異なるものとされてしまう。
そして、このように同期信号出力Ｄのパルス幅が安定しなくなることによっては、この同期信号出力Ｄに基づいて動作するＰＬＬブロック１１０の動作が安定しなくなる。
従ってこの結果、このＰＬＬブロック１１０の出力に基づいて生成されるタイミングパルスｔｐにもその影響が及び、最悪の場合、タイミングパルスｔｐがいつまでも収束しなくなる可能性がある。
【００５６】
そこで、このような問題を回避するために、第２閾値ｔｈ２が選択された以降から第１閾値ｔｈ１に切り換えを行うまでに、ＰＬＬが収束するのに充分な期間を設けるようにしたものが、第２の実施の形態である。
【００５７】
図４は、このような第２の実施の形態としての、同期検出回路２０の構成例を示したブロック図である。
なお、この図４において、既に図１で説明した部分については、同一の符号を付して説明を省略する。
第２の実施の形態としての同期検出回路２０は、第１の実施の形態の同期検出回路１の構成に対して、さらに図示するＯＲゲート回路２１、３ｂｉｔカウンタ２２、判別回路（＝０）２３、及びＮＯＴゲート回路２４を付加したしたものである。
【００５８】
先ず、上記ＯＲゲート回路２１には、ラッチ回路１０からのラッチ出力ｌａｔｃｈが入力される。また、これと共にＯＲゲート回路２１には、図示するようにＮＯＴゲート回路２４の出力も入力されている。
このＯＲゲート回路２１は、このように入力されるラッチ出力ｌａｔｃｈ、ＮＯＴゲート回路２４の出力のうち、少なくとも何れかの出力がＨレベルとなっている場合に、Ｈレベルを出力する。すなわち換言すれば、入力されるこれらの信号が共にＬレベルとなっている場合にのみ、Ｌレベルを出力するものである。
このようなＯＲゲート回路２１の出力は、図示するように、３ｂｉｔカウンタ２２に対してはＥＮＡＢＬＥ信号として、また、スイッチＳＷに対してはスイッチ制御信号ＳＷＣとして分岐して供給される。
【００５９】
スイッチＳＷは、上記ＯＲゲート回路２１より供給されるスイッチ制御信号ＳＷＣが、Ｌレベルであることに対応して端子ｔ１を選択するようにされる。また、上記スイッチ制御信号ＳＷＣがＨレベルとなるのに応じ、端子ｔ２を選択するようにされている。
【００６０】
３ｂｉｔカウンタ２２は、入力されるＥＮＡＢＬＥ信号がＨレベルとなるのに応じ、カウンタクロックＣＬＫのタイミングに基づいた３ｂｉｔのカウントを開始する。このカウンタクロックＣＬＫとしては、水平同期信号周波数に対応したものが生成される。
そして、このようにクロックＣＬＫのタイミングに基づいた３ビットのカウント動作が終了すると、カウント値を「０」にリセットする。
この３ｂｉｔカウンタ２２の値は判別回路２３に入力される。
【００６１】
判別回路２３は、上記３ｂｉｔカウンタ２２の値（以下カウント値とする）が「０」であるか否かを判別する。
そして、上記カウント値が「０」である場合は、ＮＯＴゲート回路２４に対し、例えばＬレベルの信号を出力する。また、上記カウント値が「０」でない場合はＨレベルの信号をＮＯＴゲート回路２４に対して出力する。
ＮＯＴゲート回路２４は、このように判別回路２３から出力された信号の反転出力を上記ＯＲゲート回路２１に対して供給する。
【００６２】
このような構成による第２の実施の形態の同期検出回路２０の動作を、次の図５に示すタイミングチャートを用いて説明する。
先ず、この図において、例えば図中時点ｔ１にてタイミングパルスｔｐの位相にずれが生じたとする。
すると、これに応じては、先にも説明したようにコンポジット信号ｃｓ中の誤った部分がペデスタルレベルとして検出され、これに伴い第１閾値ｔｈ１も誤った値に設定されることとなって、同期信号出力Ｄ（図５（ｃ））のＨレベルのパルス幅が異常なものとなる。
そして、このように同期信号出力Ｄのパルス幅が異常となることによっては、図５（ｄ）に示す積分器出力ＢＢが判定値βのレベルを超え、これに伴って図５（ｆ）に示すラッチ出力ｌａｔｃｈがＨレベルに立ち上がる（時点ｔ２）。
【００６３】
このようにして、ラッチ出力ｌａｔｃｈがＨレベルに立ち上がることによっては、この時点ｔ２において、図４に示したＯＲゲート回路２１がスイッチ制御信号ＳＷＣ（図５（ｉ））としてＨレベルを出力することとなる。
そして、このようにスイッチ制御信号ＳＷＣとしてＨレベルが出力されることによっては、先にも説明したようにスイッチＳＷにおいて端子ｔ２が選択され、これによって同期検出器７に対しては第２閾値ｔｈ２が入力されるようになる。つまり、同期検出器７は、閾値ｔｈ２に基づいて同期信号検出を行うものとなる。
【００６４】
また、この場合、上記ＯＲゲート回路２１のＨレベル出力は、ＨレベルのＥＮＡＢＬＥ信号として、図４に示した３ｂｉｔカウンタ２２に対しても供給される。そして、このようにＨレベルのＥＮＡＢＬＥ信号が供給されることに応じ、この３ｂｉｔカウンタ２２は、図５（ｇ）に示すカウンタクロックＣＬＫに基づいたタイミングで３ｂｉｔのカウントを開始する（時点ｔ３）。
【００６５】
３ｂｉｔカウンタ２２においてカウントが動作開始されることに応じては、図４に示した判別回路２３において、カウント値が「０」でないことが判別されるようになる。そして、これに応じては、先にも説明したようにこの判別回路２３からＮＯＴゲート回路２４に対してＬレベルの信号が出力される。
さらに、このＮＯＴゲート回路２４では、このように判別回路２３より供給された信号を反転出力することから、この際、上記したＯＲゲート回路２１に対しては、Ｈレベルの信号が入力されることとなる。
【００６６】
このようなＯＲゲート回路２１に対するＨレベルの信号の供給は、３ｂｉｔカウンタ２２のカウント値（図５（ｈ））が「７」となって３ｂｉｔのカウントが終了し、カウント値が「０」リセットされる時点ｔ４まで継続する。つまり、この時点ｔ４においてカウント値が「０」となって、これに伴い判別回路２３よりＨレベルの信号が出力され、ＮＯＴゲート回路２４からＯＲゲート回路２１に対してＬレベルの信号が供給されるまで継続されるものである。
つまり、これにより、ラッチ回路１０からのラッチ出力ｌａｔｃｈが、図５（ｅ）に示すリセットパルスＲＰによりリセットされてＬレベルとなった以降も、このＯＲゲート回路２１に対してＨレベルの信号が供給されるものとなる。
【００６７】
このようにしてＯＲゲート回路２１に対してＨレベルの信号が供給され続けることによっては、このＯＲゲート回路２１から出力されるスイッチ制御信号ＳＷＣとしてもＨレベルで維持されるようになる。
そして、このようにスイッチ制御信号ＳＷＣとしてＨレベルが維持されている間は、スイッチＳＷにおいて端子ｔ２が選択され、これにより第２閾値ｔｈ２が選択され続けるようになる。
すなわち、この場合は、上記のようにカウント値が「０」にリセットされる、時点ｔ４まで第２閾値ｔｈ２が選択されるようになるものである。
【００６８】
これにより、当該同期検出回路２０においては、上記カウント値に応じた一定の期間は、第１閾値ｔｈ１よりも同期信号検出の上で信頼性のある第２閾値ｔｈ２により同期信号検出を行うことができるようになる。
そして、これによっては、このような第２閾値ｔｈ２による同期信号検出から第１閾値ｔｈ１に切り換えが行われるまでに、ＰＬＬが収束しタイミングパルスｔｐが正常位相に戻るまでの充分な期間を設けることができるようになる。
【００６９】
この結果、第２の実施の形態の同期検出回路２０によっては、例えばチャンネル切り換えやＶＴＲのヘッドスキュー等によって水平同期信号とタイミングパルスｔｐとの位相にずれが生じた場合における、ＰＬＬの応答性を向上させることができるようになる。
【００７０】
なお、ここでは上記のような第２閾値ｔｈ２の選択期間を定めるカウンタを、３ｂｉｔカウンタとする場合を例に挙げたが、これは使用されるＰＬＬの特性に応じて適宜変更されるべきものであり、特に限定されるものではない。
【００７１】
このように、第２の実施の形態は、タイミングパルスｔｐに位相ずれが生じた場合に、一定期間は第２の閾値ｔｈ２による同期信号検出を行うようにし、ＰＬＬが収束するための充分な期間を設けるようにしたものである。
しかしながら、このような第２の実施の形態の構成によると、ＰＬＬが収束してタイミングパルスｔｐが正常な位相に戻るタイミングと、第１閾値ｔｈ１への切り換えタイミングとが、必ずしも一致するものとはならない。
つまりこの場合、タイミングパルスｔｐが正常位相に戻って第１閾値ｔｈ１として適正な値が設定されているにも関わらず、第２閾値ｔｈ２による同期信号検出が継続される期間が生じるという状態になる可能性がある。
そして、このような期間において、例えば入力されるコンポジット信号ｃｓが、弱電界や伝送系歪により先の図１０（ｂ）（ｃ）に示したような波形となった場合は、同期信号の検出精度が低下することになる。
【００７２】
そこで、このような事態を回避するために、タイミングパルスｔｐが正常な位相に戻ったことに応じて、直ちに第１閾値ｔｈ１に切り換えが行われるようにしたものが、次の第３の実施の形態としての同期検出回路３０である。
【００７３】
図６は、このような第３の実施の形態としての同期検出回路３０の構成例を示したブロック図である。なお、この図においても先の図１において既に説明した部分については同一の符号を付して説明を省略する。
この同期検出回路３０においては、入力されるコンポジット信号ｃｓの同期信号検出を行う回路として、図示するように第１同期検出器３０ａと第２同期検出器３０ｂとの２つの同期検出回路が備えられるものとなる。
この場合、上記第１同期検出器３０ａは、図示するように第１閾値決定回路５により設定された第１閾値ｔｈ１に基づいて同期検出を行うように構成される。
これに対し上記第２同期検出器３０ｂは、第２閾値決定回路６により設定された第２閾値ｔｈ２に基づいて同期検出を行うように構成されている。
【００７４】
また、上記第１同期検出器３０ａに対しては、図１の場合と同様の接続形態とされた積分器８、比較器９、ラッチ回路１０が備えられる。
すなわち、この場合、上記積分器８は上記第１同期検出器３０ａの検出出力Ｄ１を入力して積分動作を行うことにより積分器出力ＢＢを出力するようにされ、ラッチ回路１０は、比較器９においてこの積分器出力ＢＢと判定値βとが比較された結果に応じてラッチ出力ｌａｔｃｈを出力するものとなる。
【００７５】
また、さらにこの場合、上記ラッチ回路１０からのラッチ出力ｌａｔｃｈによって切り換え動作が制御されるスイッチＳＷは、図示するように端子ｔ１が上記第１同期検出器３０ａに対して接続され、端子２が上記第２同期検出器３０ｂに対して接続されている。
つまり、端子ｔ１が選択された場合は、上記第１同期検出器３０ａの検出出力Ｄ１が、端子ｔ３から同期信号出力Ｄとして出力されるものとなる。また、端子ｔ２が選択された場合は、上記第２同期検出器３０ｂの検出出力Ｄ２が同期信号出力Ｄとして出力されるものである。
【００７６】
図７は、このように構成される同期検出回路３０の動作を説明するためのタイミングチャートである。
この場合も、例えば図中時点ｔ１に示すようにしてタイミングパルスｔｐの位相にずれが生じたとすると、サンプルホールド回路２においてペデスタルレベルが誤認されることにより、第１閾値ｔｈ１も誤った値に設定される。そして、これに応じては、第１同期検出器３０ａにおいて同期信号区間が誤検出され、これにより図７（ｃ）に示す検出出力Ｄ１としても、時点ｔ２に示すように誤ったタイミングでＨレベルに立ち上がるものとなる。
【００７７】
このように検出出力Ｄ１が誤ったタイミングで立ち上がることによっては、検出出力Ｄ１におけるＨレベル区間が長くなり、これに伴ってこの検出出力Ｄ１が入力される積分器出力ＢＢの値が、判定値βの値を超えることとなる。そして、このように積分器出力ＢＢの値が判定値βの値を超えることによっては、時点ｔ３に示すようにして、リセットパルスＲＰ（図７（ｅ））が供給されるタイミングでラッチ出力ｌａｔｃｈ（図７（ｆ））がＨレベルに立ち上がることとなる。
【００７８】
ラッチ出力ｌａｔｃｈがＨレベルに立ち上がると、スイッチＳＷにおいて端子ｔ２が選択され、これにより、先にも説明したように第２同期検出器３０ｂの出力Ｄ２が同期信号出力Ｄとして出力されるようになる。つまり、この場合、第２閾値ｔｈ２に基づいて検出された同期信号が出力されるものである。
これにより、この場合も上記のようにタイミングパルスｔｐに位相ずれが生じた場合は、第１閾値ｔｈ１よりも適正とされる第２閾値ｔｈ２に基づいて同期信号出力Ｄを出力できることとなる。
【００７９】
ここで、上記もしたように、第３の実施の形態では、第１同期検出器３０ａと第２同期検出器３０ｂとの２つの独立した同期検出回路を設けた上で、第１同期検出器３０ａに対して積分器８、比較器９、ラッチ回路１０を設けるようにしたものである。
つまりこの場合、図６を参照してわかるように、上記積分器８、比較器９、ラッチ回路１０は、常に上記第１同期検出器３０ａの検出出力Ｄ１のパルス幅を監視するようにされているものである。
【００８０】
従ってこの場合は、上記のように第２閾値ｔｈ２が選択された時点ｔ３以降においても、図７（ｃ）に示す第１同期検出器３０ａの検出出力Ｄ１のパルス幅が、図７（ｄ）に示す積分器出力ＢＢと判定値βとに基づいて監視されるようになる。
【００８１】
このようにして、第２閾値ｔｈ２が選択された以降も第１同期検出器３０ａの検出出力Ｄ１のパルス幅の監視ができることで、この検出出力Ｄ１のパルス幅が正常に戻った時点を検出することが可能となる。つまりこの場合、上記積分器出力ＢＢの値が上記判定値βの値を下回ったことを以て、タイミングパルスｔｐが正常な位相に戻ったことを検出できるものである。
【００８２】
この際の動作としては、先ず上記時点ｔ３以降において、タイミングパルスｔｐ（図７（ｂ））の位相にずれが生じている間は、図のように検出出力Ｄ１のパルス幅として通常より広いパルス幅が検出され続け、これに応じて積分器出力ＢＢの値も正常時より大きくなり、同期信号検出タイミングごとに判定値βを超え続けるようになる。
そして、このように積分器回路ＢＢの値が判定値βを超え続ける限りは、図７（ｆ）に示すようにラッチ出力ｌａｔｃｈとしてＨレベルが出力され続け、これによりスイッチＳＷが端子ｔ２を選択し続けるようになって、第２同期検出器３０ｂの検出出力Ｄ２が同期信号出力Ｄ（図７（ｇ））として出力され続けるようになる。
つまり、この場合も上記のように第１閾値ｔｈ１として誤った値が設定されている間は、この第１閾値ｔｈ１よりも信頼性のある第２閾値ｔｈ２による同期信号検出を行うことができるものである。
【００８３】
タイミングパルスｔｐが正常な位相に戻り、第１閾値ｔｈ１が正しい値に設定されるようになると、第１同期検出器３０ａにおいては、このように正しく設定された第１閾値ｔｈ１により正しく同期信号検出を行うことが可能となる。そして、このように第１同期検出器３０ａの検出出力Ｄ１として正常なパルス幅が出力されることによっては、上記積分器出力ＢＢの値が判定値βの値を下回り、ラッチ回路１０が、図示する時点ｔ４のタイミングでラッチ出力ｌａｔｃｈをＬレベルに立ち下げるようにされる。
【００８４】
このように、Ｌレベルのラッチ出力ｌａｔｃｈがＬレベルになることに応じては、スイッチＳＷが端子ｔ１を選択するようになり、これにより第１同期検出器３０ａの検出出力Ｄ１が、同期信号出力Ｄとして出力されるようになる。
すわわち、上記のようにタイミングパルスｔｐが正常な位相に戻り、第１同期検出器３０ａにおいて正常な同期検出が行われることに応じ、直ちにこの第１同期検出器３０ａの検出出力Ｄ１を同期信号出力Ｄとして出力することができるようになるものである。
【００８５】
このようにして、タイミングパルスｔｐが正常な位相に戻ることに応じて直ちに検出出力Ｄ１に切り換えることが可能となることで、当該同期検出回路３０では、常に最適とされる閾値ｔｈにより検出された同期信号出力Ｄを出力することが可能となる。
つまり、このように常に最適とされる閾値ｔｈにより同期信号検出を行うことが可能となることで、同期信号の検出精度をより向上することができるようになるものである。
【００８６】
ここで、上記で説明した各実施の形態の同期分離回路において、入力されるコンポジット信号ｃｓ中には、通常、水平同期信号の他に垂直同期信号が含まれるものとなる。
そして、このような垂直同期信号としては、例えば図９に示すようにして、水平同期信号と同様に信号中の最小値レベルがその同期信号区間とされているため、各実施の形態の同期分離回路においてこのような垂直同期信号区間が至ることによっては、同期信号のパルス幅が異常であるとして誤検出されてしまうこととなる。
【００８７】
そこで、各実施の形態の同期分離回路に対しては、このような誤検出を防止するための変形例として、以下に説明するような構成を付加することが可能である。
図８は、このような変形例としての同期検出回路４０の構成を示したブロック図である。なお、ここでは変形例としての構成を、図１に示した同期検出回路１に適用した場合についてのみ例示し、第２及び第３の実施の形態の同期分離回路に対して適用した場合については、これとほぼ同等となることから説明を省略するものとする。
この変形例の構成としては、先ず、図示するようにＯＲゲート回路４１が新たに付加される。そして、このＯＲゲート回路４１に対しては、リセットパルスＲＰと、図示する信号ＶＭＡＳＫとが入力される。
上記信号ＶＭＡＳＫとしては、コンポジット信号ｃｓが垂直同期信号区間となる周期に対応してＨレベルとなる信号が供給されている。つまり、この信号ＶＭＡＳＫとしては、例えば図示されない垂直同期信号分離回路などから供給される垂直同期信号に基づいた信号とされればよい。
そして、上記ＯＲゲート回路４１では、この信号ＶＭＡＳＫとして、Ｌレベルが入力されている間は、上記リセットパルスＲＰを積分器８とラッチ回路１０とに出力するようにされる。また、上記信号ＶＭＡＳＫとしてＨレベルが入力される間は、上記積分器８とラッチ回路１０とにリセットパルスＲＰを供給しないようにされる。
【００８８】
この変形例の構成による動作を、図９のタイミングチャートを用いて説明すると、上記のように信号ＶＭＡＳＫ（図９（ｆ））としては、コンポジット信号ｃｓが垂直同期信号区間となる周期に対応してＨレベルとなるように生成されていることから、例えば図示するように時点ｔ１−ｔ２までがＨレベルの区間となるようにされる。
そして、このように信号ＶＭＡＳＫがＨレベルとされる間は、上述のようにしてＯＲゲート回路４１が、積分器８とラッチ回路１０へのリセットパルスＲＰの供給を停止するようにされることから、この期間は、図９（ｄ）（ｇ）にそれぞれ示すように積分器回路ＢＢは「０」レベルとなり、ラッチ出力ｌａｔｃｈとしてもＬレベルが出力されるようになる。
【００８９】
つまりこの場合、上記のような信号ＶＭＡＳＫが供給されていることにより、図９（ａ）に示す垂直同期信号区間が入力される期間では、積分器８、比較器９、ラッチ回路１０による同期信号のパルス幅の監視が行われないものとなる。
そして、これにより、コンポジット信号ｃｓが垂直同期信号区間に至った際に、そのパルス幅により異常状態が誤検出されてしまうといった事態が、効果的に防止されるものである。
【００９０】
【発明の効果】
以上のように本発明では、入力映像信号に含まれる水平同期信号を検出する同期検出回路において、先ず、この水平同期信号のレベルを検出するために入力される映像信号の最小値レベルを検出すると共に、入力される映像信号におけるペデスタルレベルを検出するために、水平同期信号の検出周期に基づく所定タイミングで上記入力される映像信号のレベルを検出するようにしている。
そして、このように水平同期信号の検出周期に基づく所定タイミングで検出された映像信号のレベルと上記最小値レベルとに基づいて、上記水平同期信号を検出するための第１の閾値を決定し、入力される映像信号のレベルとこの第１の閾値とを比較した結果に基づいて、水平同期信号の検出を行うようにしている。
その上で、このように検出された水平同期信号の区間長を検出すると共に、この区間長が正常とされる区間長であるか否かの判定を行うようにしたものである。
【００９１】
これにより、上記のようにして検出された水平同期信号が、正常に検出されたものであるか否かを判定することできるようになる。
【００９２】
そして、水平同期信号の区間長が正常でないことが判定された場合に対応して、上記最小値レベル（シンクチップレベル）に基づいて決定した第２の閾値により水平同期信号の検出を行うようにすれば、例えばタイミングパルスの位相ずれに伴って誤った値に決定された、上記第１の閾値に基づいて水平同期信号が誤検出されてしまうことを防止することができる。
【図面の簡単な説明】
【図１】本発明における、第１の実施の形態としての同期検出回路の構成例を示したブロック図である。
【図２】第１の実施の形態の同期検出回路における動作を説明するためのタイミングチャートである。
【図３】同じく、第１の実施の形態の同期検出回路における動作を説明するためのタイミングチャートである。
【図４】第２の実施の形態としての同期検出回路の構成例を示したブロック図である。
【図５】第２の実施の形態の同期検出回路における動作を説明するためのタイミングチャートである。
【図６】第３の実施の形態としての同期検出回路の構成例を示したブロック図である。
【図７】第３の実施の形態の同期検出回路における動作を説明するためのタイミングチャートである。
【図８】変形例としての同期検出回路の構成例を示したブロック図である。
【図９】変形例としての同期検出回路における動作を説明するためのタイミングチャートである。
【図１０】映像信号の波形の例を簡略的に示した図である。
【図１１】ＰＬＬブロックも含めた従来の同期検出回路の構成を示すブロック図である。
【図１２】従来の同期検出回路において得られる動作について説明するためのタイミングチャートである。
【符号の説明】
１、２０、３０、４０ 同期検出回路、２ サンプルホールド回路、３ 最小値検出回路、４ 同期信号レベル推定回路、５ 第１閾値決定回路、６ 第２閾値決定回路、７ 同期検出器、８ 積分器、９ 比較器、１０ ラッチ回路、２１ ＯＲゲート回路、２２ ３ｂｉｔカウンタ、２３ 判別回路（＝０）、２４ＮＯＴゲート回路、３０ａ 第１同期検出器、３０ｂ 第２同期検出器、４１ＯＲゲート回路、ＳＷ スイッチ、ｔ１〜ｔ３ 端子

Claims (7)

1. 入力される映像信号に含まれる水平同期信号のレベルを検出するために、上記入力される映像信号の最小値レベルを検出する最小値レベル検出手段と、
   入力される映像信号におけるペデスタルレベルを検出するために、当該同期検出回路による水平同期信号の検出周期に基づく所定タイミングで、上記入力される映像信号のレベルを検出するペデスタルレベル検出手段と、
   上記最小値レベル検出手段と上記ペデスタルレベル検出手段とにより検出されたレベルに基づいて、上記水平同期信号を検出するための第１の閾値を決定する第１の閾値決定手段と、
   閾値として少なくとも上記第１の閾値決定手段により決定された上記第１の閾値が入力され、この入力される閾値と、上記入力される映像信号のレベルとを比較した結果に基づいて、上記入力される映像信号における水平同期信号の検出を行う第１の同期信号検出手段と、
   上記第１の同期信号検出手段により検出された上記水平同期信号の区間長を検出する区間長検出手段と、
   上記区間長検出手段により検出される区間長が、正常とされる区間長であるか否かの判定を行う判定手段と、
   を備えることを特徴とする同期検出回路。
2. 上記最小値レベル検出手段により検出された上記最小値レベルに基づいて、上記第１の閾値決定手段により決定される上記第１の閾値とは異なる第２の閾値を決定する第２の閾値決定手段と、
   上記判定手段により、上記水平同期信号の区間長が正常ではないことを示す判定結果が出力されるのに対応して、上記第１の同期信号検出手段に入力されるべき閾値を、上記第２の閾値決定手段により決定された上記第２の閾値に切り換える閾値切換手段をさらに備える、
   ことを特徴とする請求項１に記載の同期検出回路。
3. 上記閾値切換手段は、
   上記判定手段により上記水平同期信号の区間長が正常ではないことを示す判定結果が出力されたタイミングから一定期間経過後に、再び、上記第１の同期信号検出手段に入力されるべき閾値を上記第１の閾値に切り換えるように動作する、
   ことを特徴とする請求項２に記載の同期検出回路。
4. 上記最小値レベル検出手段により検出された上記最小値レベルに基づいて、上記第１の閾値決定手段により決定される上記第１の閾値とは異なる第２の閾値を決定する第２の閾値決定手段と、
   上記映像信号のレベルと、上記第２の閾値決定手段により決定された上記第２の閾値とを比較した結果に基づいて水平同期信号の検出を行う第２の同期信号検出手段と、
   上記判定手段により、上記水平同期信号の区間長が正常ではないことを示す判定結果が出力された場合は、上記第２の同期信号検出手段の検出出力を当該同期検出回路の検出出力として出力するように切り換え動作を行い、上記水平同期信号の区間長が正常であることを示す判定結果が出力された場合は上記第１の同期信号検出手段の検出出力を当該同期検出回路の検出出力として出力するように切り換え動作を行う出力切換手段と、
   をさらに備えることを特徴とする請求項１に記載の同期検出回路。
5. さらに、上記映像信号における垂直同期信号区間に対応して、上記判定手段の動作を停止させるように制御する停止制御手段を備える、
   ことを特徴とする請求項２に記載の同期検出回路。
6. 入力される映像信号に含まれる水平同期信号のレベルを検出するために、上記入力される映像信号の最小値レベルを検出する最小値レベル検出手順と、
   入力される映像信号におけるペデスタルレベルを検出するために、水平同期信号の検出周期に基づく所定タイミングで、上記入力される映像信号のレベルを検出するペデスタルレベル検出手順と、
   上記最小値レベル検出手順と上記ペデスタルレベル検出手順とにより検出したレベルに基づいて、上記水平同期信号を検出するための第１の閾値を決定する第１の閾値決定手順と、
   上記入力される映像信号のレベルと、少なくとも上記第１の閾値決定手順により決定した上記第１の閾値とを比較した結果に基づいて、上記入力される映像信号における水平同期信号の検出を行う第１の同期信号検出手順と、
   上記第１の同期信号検出手順により検出した上記水平同期信号の区間長を検出する区間長検出手順と、
   上記区間長検出手順により検出した区間長が、正常とされる区間長であるか否かの判定を行う判定手順と、
   を実行することを特徴とする同期検出方法。
7. さらに、上記最小値レベル検出手順により検出した上記最小値レベルに基づいて、上記第１の閾値決定手順により決定した上記第１の閾値とは異なる第２の閾値を決定する第２の閾値決定手順と、
   上記判定手順による判定結果により、上記水平同期信号の区間長が正常ではないとされた場合に対応して、上記第１の同期信号検出手順において上記映像信号のレベルと比較する閾値を、上記第２の閾値決定手順により決定した上記第２の閾値に切り換える閾値切換手順を実行する、
   ことを特徴とする請求項６に記載の同期検出方法。

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