JP2004229431A

JP2004229431A - チャージポンプ型ｄｃ／ｄｃコンバータ

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Publication number: JP2004229431A
Application number: JP2003015431A
Authority: JP
Inventors: Taisuke Muramatsu; 泰典村松; Tetsuo Tateishi; 哲夫立石
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 2003-01-23
Filing date: 2003-01-23
Publication date: 2004-08-12
Anticipated expiration: 2023-01-23
Also published as: JP3697695B2; US20040222775A1; US6989999B2

Abstract

【課題】出力電圧のリップル特性を大幅に改善するとともに、昇圧率の段階的な可変調整を可能とする。
【解決手段】フェーズＩでは、電圧入力端子１２と電圧出力端子１４との間に両フライング・コンデンサＣ_ａ，Ｃ_ｂが直列に接続される。この結線状態の下では、フライング・コンデンサＣ_ａが直流電源１０から供給される電流によって充電され、フライング・コンデンサＣ_ｂが負荷側に向けて放電する。フェーズＩＩでは、電圧入力端子１２と電圧出力端子１４との間にフライング・コンデンサＣ_ａが接続される一方で、電圧入力端子１２とグランド電位との間にフライング・コンデンサＣ_ｂが接続される。この結線状態の下では、フライング・コンデンサＣ_ａは負荷側に向けて放電し、フライング・コンデンサＣ_ｂは直流電源１０から供給される電流によって充電される。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、チャージポンプ型のＤＣ／ＤＣコンバータに関する。
【０００２】
【従来の技術】
ＤＣ／ＤＣコンバータは、典型的には、直流電源より出力される不安定なレベルの電源電圧を安定した所望レベルの電圧に変換するために利用されている。チャージポンプ型のＤＣ／ＤＣコンバータは、エネルギー蓄積素子としてコンデンサを使用し、コイルまたはリアクトルを必要としないため、小型・安価でＥＭＩ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃｉｎｔｅｒｆｅｒｅｎｃｅ）が少ないという利点がある一方で、電圧リップルが大きいという課題がある。
【０００３】
図１３に、従来のチャージポンプ型ＤＣ／ＤＣコンバータの原理を示す。このＤＣ／ＤＣコンバータは、１．５倍昇圧用のもので、直流電源１２０の出力（正極）端子に接続される電圧入力端子１２２と、２つのフライング・コンデンサＣ_ａ，Ｃ_ｂと、平滑用のコンデンサＣ_ｓと、負荷（図示せず）に接続される電圧出力端子１２４とを有している。平滑コンデンサＣ_ｓは、定常的に電圧出力端子１２４とグランド電位との間に接続されている。フライング・コンデンサＣ_ａ，Ｃ_ｂは、図１３の（Ａ）に示すようなフェーズＩの結線状態と図１３の（Ｂ）に示すようなフェーズＩＩの結線状態とに交互に切り換えられる。
【０００４】
より詳細には、フェーズＩでは、電圧入力端子１２２とグランド電位との間で、両フライング・コンデンサＣ_ａ，Ｃ_ｂがそれぞれの正極端子（＋）を電圧入力端子１２２側に向けるようにして直列に接続される。この結線状態の下で、両フライング・コンデンサＣ_ａ，Ｃ_ｂは直流電源１２０からグランドへ流れる電流によって充電される。ここで、両フライング・コンデンサＣ_ａ，Ｃ_ｂのそれぞれのキャパシタンスを等しい値に設定すると、直流電源１２０の出力電圧つまり電源電圧Ｖ_ｉｎに対して両フライング・コンデンサＣ_ａ，Ｃ_ｂのいずれも０．５Ｖ_ｉｎに充電される。この間、平滑コンデンサＣ_ｓは電圧出力端子１２４を介して負荷側に放電し、負荷に対する出力電圧Ｖ_ｏｕｔの供給を維持する。
【０００５】
フェーズＩＩでは、電圧入力端子１２２と電圧出力端子１２４との間で、両フライング・コンデンサＣ_ａ，Ｃ_ｂがそれぞれの正極端子（＋）を電圧出力端子１２４側に向けるようにして並列に接続される。この結線状態の下では、直流電源１２０からの電源電圧Ｖ_ｉｎに両フライング・コンデンサＣ_ａ，Ｃ_ｂの充電電圧０．５Ｖ_ｉｎが足し合わさった電圧１．５Ｖ_ｉｎが電圧出力端子１２４を介して負荷および平滑コンデンサＣ_ｓに供給される。
【０００６】
このＤＣ／ＤＣコンバータにおいて、フェーズＩとフェーズＩＩとを繰り返し交互に切り換えると、図１４に示すように、フェーズＩの期間中はほぼ単調に増大しフェーズＩＩの期間中はほぼ単調に減少する略鋸波の出力電圧_ｏｕｔが得られる。
【０００７】
図１５に、このＤＣ／ＤＣコンバータの具体的な回路構成を示す。図示のスイッチ回路網において、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」と称する。）１２６，１２８，１３０は、それぞれのゲート端子にスイッチング制御回路（図示せず）からの制御信号φを入力し、フェーズＩの期間中はオン状態になり、フェーズＩＩの期間中はオフ状態になる。一方、ＮＭＯＳトランジスタ１３２，１３４，１３６，１３８は、それぞれのゲート端子に該スイッチング制御回路より上記制御信号φとは位相が１８０゜ずれた制御信号φ₋を受け取り、フェーズＩの期間中はオフ状態になり、フェーズＩＩの期間中にオン状態になる。
【０００８】
【発明が解決しようとする課題】
上記のように、従来のチャージポンプ型ＤＣ／ＤＣコンバータにおいては、フェーズＩの期間中に、直流電源１２０からの電流パスに両フライング・コンデンサＣ_ａ，Ｃ_ｂは接続されるものの、直流電源１２０と電圧出力端子１２４との間に電流パスは形成されず、平滑コンデンサＣ_ｓの放電に依存するだけの出力電圧_ｏｕｔは比較的急な勾配で電圧レベルを下げる。このため、出力電圧_ｏｕｔに大きな電圧リップルが生じる。
【０００９】
本発明は、かかる従来技術の問題点に鑑みてなされたもので、出力電圧のリップル特性を大幅に改善するチャージポンプ型のＤＣ／ＤＣコンバータを提供することを目的とする。
【００１０】
本発明の別の目的は、昇圧率の段階的または精細な可変調整を容易に行えるチャージポンプ型のＤＣ／ＤＣコンバータを提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明のチャージポンプ型ＤＣ／ＤＣコンバータは、直流電源の出力に接続された電圧入力端子と、第１および第２のコンデンサと、負荷に接続される電圧出力端子と、第１のフェーズでは、前記第１のコンデンサの第１の端子を前記電圧入力端子に接続し、前記第２のコンデンサの第１の端子を前記電圧出力端子に接続し、前記第１のコンデンサの第２の端子と前記第２のコンデンサの第２の端子とを相互に接続し、第２のフェーズでは、前記第１のコンデンサの第１および第２の端子を前記電圧出力端子および前記電圧入力端子にそれぞれ接続し、前記第２のコンデンサの第１および第２の端子を前記電圧入力端子および基準電位にそれぞれ接続するスイッチ回路網と、前記第１のフェーズと前記第２のフェーズとを所定のデューティ比で交互に切り換えるように前記スイッチ回路網を制御するスイッチング制御手段とを有する。なお、コンデンサは、複数のコンデンサ素子を有する構成を含む。
【００１２】
本発明のチャージポンプ型ＤＣ／ＤＣコンバータによれば、第１のフェーズでは、電圧入力端子と電圧出力端子との間に第１および第２のコンデンサを介した電流パスが形成され、第１のコンデンサが直流電源からの電流によって充電されると同時に第２のコンデンサが放電して電圧出力端子側に負荷電流を供給する。また、第２のフェーズでは、電圧入力端子と電圧出力端子との間に第１のコンデンサを介した電流パスが形成されるとともに、電圧入力端子と基準電位（たとえばグランド電位）との間に第２のコンデンサを介した電流パスが形成され、第１のコンデンサが放電して電圧出力端子側に負荷電流を供給する一方で、第２のコンデンサが直流電源からの電流によって充電される。このように、第１および第２のフェーズのいずれにおいても、電圧入力端子と電圧出力端子１４との間に電流パスが形成され、直流電源からの電力が間断なく負荷に供給され続けるので、出力電圧の電圧レベルが設定値付近に安定に維持される。
【００１３】
本発明の一態様によれば、第１のコンデンサが１個のコンデンサ素子からなる。この場合、第１のコンデンサのキャパシタンスを第２のコンデンサのキャパシタンスにほぼ等しい値に設定するのが好ましい。また、第１および第２のフェーズのデューティ比をそれぞれ約１／２に設定してよい。
【００１４】
本発明の好適な一態様によれば、スイッチ回路網が、第１の端子が電圧入力端子に接続され、第２の端子が第１のコンデンサの第１の端子に接続された第１のＭＯＳトランジスタと、第１の端子が電圧入力端子に接続され、第２の端子が第１のコンデンサの第２の端子に接続された第２のＭＯＳトランジスタと、第１の端子が電圧入力端子に接続され、第２の端子が第２のコンデンサの第１の端子に接続された第３のＭＯＳトランジスタと、第１の端子が第１のコンデンサの第２の端子に接続され、第２の端子が第２のコンデンサの第２の端子に接続された第４のＭＯＳトランジスタと、第１の端子が第２のコンデンサの第２の端子に接続され、第２の端子が基準電位に接続された第５のＭＯＳトランジスタと、第１の端子が第１のコンデンサの第１の端子に接続され、第２の端子が電圧出力端子に接続された第６のＭＯＳトランジスタと、第１の端子が第２のコンデンサの第１の端子に接続され、第２の端子が電圧出力端子に接続された第７のＭＯＳトランジスタとを有する。この場合、スイッチング制御手段が、第１のフェーズ中は、第１、第４および第７のＭＯＳトランジスタをそれぞれオン状態にするとともに第２、第３、第５および第６のＭＯＳトランジスタをそれぞれオフ状態にし、第２のフェーズ中は、第１、第４および第７のＭＯＳトランジスタをそれぞれオフ状態にするとともに第２、第３、第５および第６のＭＯＳトランジスタをそれぞれオン状態にしてよい。
【００１５】
本発明の一態様によれば、第１のコンデンサがｎ個（ｎは２以上の整数）のコンデンサ素子からなり、第１のフェーズではそれらｎ個のコンデンサ素子が互いに直列接続され、第２のフェーズではそれらｎ個のコンデンサ素子が互いに並列接続される。この場合、それらｎ個のコンデンサ素子がほぼ同一のキャパシタンスを有するのが好ましい。また、好ましくは、第１のフェーズのデューティ比を約１／（ｎ＋１）に設定し、第２のフェーズのデューティ比を約ｎ／（ｎ＋１）に設定するのが好ましい。昇圧率は｛１＋１／（ｎ＋１）｝で与えられ、ｎの値を変えることによって段階的に可変調整できる。
【００１６】
本発明の一態様によれば、ｎ＝２の場合において、第１のコンデンサが第１および第２のコンデンサ素子からなり、スイッチ回路網が、第１の端子が電圧入力端子に接続され、第２の端子が第１のコンデンサ素子の第１の端子に接続された第１のＭＯＳトランジスタと、第１の端子が電圧入力端子に接続され、第２の端子が第１のコンデンサ素子の第２の端子に接続された第２のＭＯＳトランジスタと、第１の端子が第１のコンデンサ素子の第２の端子に接続され、第２の端子が第２のコンデンサ素子の第１の端子に接続された第３のＭＯＳトランジスタと、第１の端子が電圧入力端子に接続され、第２の端子が第２のコンデンサ素子の第２の端子に接続された第４のＭＯＳトランジスタと、第１の端子が電圧入力端子に接続され、第２の端子が第２のコンデンサの第１の端子に接続された第５のＭＯＳトランジスタと、第１の端子が第２のコンデンサ素子の第２の端子に接続され、第２の端子が第２のコンデンサの第２の端子に接続された第６のＭＯＳトランジスタと、第１の端子が第２のコンデンサの第２の端子に接続され、第２の端子が基準電位に接続された第７のＭＯＳトランジスタと、第１の端子が第１のコンデンサ素子の第１の端子に接続され、第２の端子が電圧出力端子に接続された第８のＭＯＳトランジスタと、第１の端子が第２のコンデンサ素子の第１の端子に接続され、第２の端子が電圧出力端子に接続された第９のＭＯＳトランジスタと、第１の端子が第２のコンデンサの第１の端子に接続され、第２の端子が電圧出力端子に接続された第１０のＭＯＳトランジスタとを有してよい。この場合、好ましくは、スイッチング制御手段が、第１のフェーズ中は、第１、第３、第６および第１０のＭＯＳトランジスタをそれぞれオン状態にするとともに第２、第４、第５、第７、第８および第９のＭＯＳトランジスタをそれぞれオフ状態にし、第２のフェーズ中は、第１、第３、第６および第１０のＭＯＳトランジスタをそれぞれオフ状態にするとともに第２、第４、第５、第７、第８および第９のＭＯＳトランジスタをそれぞれオン状態にしてよい。
【００１７】
本発明の一態様によれば、第１のコンデンサがｎ個（ｎは２以上の整数）のコンデンサ素子からなり、第１のフェーズではそれらｎ個のコンデンサ素子が互いに並列接続され、第２のフェーズではそれらｎ個のコンデンサ素子が互いに直列接続される。この場合、それらｎ個のコンデンサ素子がほぼ同一のキャパシタンスを有するのが好ましい。また、第１のフェーズのデューティ比を約ｎ／（ｎ＋１）に設定し、第２のフェーズのデューティ比を約１／（ｎ＋１）に設定するのが好ましい。昇圧率は｛２−１／（ｎ＋１）｝で与えられ、ｎの値を変えることによって段階的に可変調整できる。
【００１８】
本発明の一態様によれば、ｎ＝２の場合において、第１のコンデンサが第１および第２のコンデンサ素子からなり、スイッチ回路網が、第１の端子が電圧入力端子に接続され、第２の端子が第１のコンデンサ素子の第１の端子に接続された第１のＭＯＳトランジスタと、第１の端子が第１のＭＯＳトランジスタの第２の端子に接続され、第２の端子が第２のコンデンサ素子の第１の端子に接続された第２のＭＯＳトランジスタと、第１の端子が第１のコンデンサ素子の第２の端子に接続され、第２の端子が第２のコンデンサ素子の第１の端子に接続された第３のＭＯＳトランジスタと、第１の端子が電圧入力端子に接続され、第２の端子が第２のコンデンサ素子の第２の端子に接続された第４のＭＯＳトランジスタと、第１の端子が第１のコンデンサ素子の第２の端子に接続され、第２の端子が第２のコンデンサ素子の第２の端子に接続された第５のＭＯＳトランジスタと、第１の端子が電圧入力端子に接続され、第２の端子が第２のコンデンサの第１の端子に接続された第６のＭＯＳトランジスタと、第１の端子が第２のコンデンサ素子の第２の端子に接続され、第２の端子が第２のコンデンサの第２の端子に接続された第７のＭＯＳトランジスタと、第１の端子が第２のコンデンサの第２の端子に接続され、第２の端子が基準電位に接続された第８のＭＯＳトランジスタと、第１の端子が第１のコンデンサ素子の第１の端子に接続され、第２の端子が電圧出力端子に接続された第９のＭＯＳトランジスタと、第１の端子が第２のコンデンサの第１の端子に接続され、第２の端子が電圧出力端子に接続された第１０のＭＯＳトランジスタとを有する。この場合は、スイッチング制御手段が、第１のフェーズ中は、第１、第２、第５、第７および第１０のＭＯＳトランジスタをそれぞれオン状態にするとともに第３、第４、第６、第８および第９のＭＯＳトランジスタをそれぞれオフ状態にし、第２のフェーズ中は、第１、第２、第５、第７および第１０のＭＯＳトランジスタをそれぞれオフ状態にするとともに第３、第４、第６、第８および第９のＭＯＳトランジスタをそれぞれオン状態にしてよい。
【００１９】
本発明の一態様によれば、第１のコンデンサがｎ×ｍ個（ｎおよびｍはそれぞれ２以上の整数）のコンデンサ素子からなり、第１のフェーズではそれらｎ×ｍ個のコンデンサ素子がｎ個毎に直列接続されるとともにそれらのコンデンサ直列回路がｍ列に並列接続され、第２のフェーズではそれらｎ×ｍ個のコンデンサ素子がｍ個毎に直列接続されるとともにそれらのコンデンサ直列回路がｎ列に並列接続される。この場合、それらｎ×ｍ個のコンデンサ素子がほぼ同一のキャパシタンスを有するのが好ましい。また、第１のフェーズのデューティ比を約ｍ／（ｎ＋ｍ）に設定し、第２のフェーズのデューティ比を約ｎ／（ｎ＋ｍ）に設定するのが好ましい。昇圧率は｛１＋ｍ／（ｎ＋ｍ）｝で与えられ、ｎ，ｍの値を変えることによって段階的に可変調整できる。
【００２０】
本発明の一態様によれば、ｎ＝２、ｍ＝２の場合において、第１のコンデンサが第１、第２、第３および第４のコンデンサ素子からなり、スイッチ回路網が、第１の端子が電圧入力端子に接続され、第２の端子が第３のコンデンサ素子の第１の端子に接続された第１のＭＯＳトランジスタと、第１の端子が第３のコンデンサ素子の第１の端子に接続され、第２の端子が第１のコンデンサ素子の第１の端子に接続された第２のＭＯＳトランジスタと、第１の端子が電圧入力端子に接続され、第２の端子が第１のコンデンサ素子の第２の端子に接続された第３のＭＯＳトランジスタと、第１の端子が第１のコンデンサ素子の第２の端子に接続され、第２の端子が第２のコンデンサ素子の第１の端子に接続された第４のＭＯＳトランジスタと、第１の端子が電圧入力端子に接続され、第２の端子が第２のコンデンサ素子の第２の端子に接続された第５のＭＯＳトランジスタと、第１の端子が第３のコンデンサ素子の第２の端子に接続され、第２の端子が第４のコンデンサ素子の第１の端子に接続された第６のＭＯＳトランジスタと、第１の端子が第１のコンデンサ素子の第１の端子に接続され、第２の端子が第３のコンデンサ素子の第２の端子に接続された第７のＭＯＳトランジスタと、第１の端子が第２のコンデンサ素子の第１の端子に接続され、第２の端子が第４のコンデンサ素子の第２の端子に接続された第８のＭＯＳトランジスタと、第１の端子が第２のコンデンサ素子の第２の端子に接続され、第２の端子が第４のコンデンサ素子の第２の端子に接続された第９のＭＯＳトランジスタと、第１の端子が電圧入力端子に接続され、第２の端子が第２のコンデンサの第１の端子に接続された第１０のＭＯＳトランジスタと、第１の端子が第４のコンデンサ素子の第２の端子に接続され、第２の端子が第２のコンデンサの第２の端子に接続された第１１のＭＯＳトランジスタと、第１の端子が第２のコンデンサの第２の端子に接続され、第２の端子が基準電位に接続された第１２のＭＯＳトランジスタと、第１の端子が第３のコンデンサ素子の第１の端子に接続され、第２の端子が電圧出力端子に接続された第１３のＭＯＳトランジスタと、第１の端子が第４のコンデンサ素子の第１の端子に接続され、第２の端子が電圧出力端子に接続された第１４のＭＯＳトランジスタと、第１の端子が第２のコンデンサの第１の端子に接続され、第２の端子が電圧出力端子に接続された第１５のＭＯＳトランジスタと有してよい。この場合、スイッチング制御手段が、第１のフェーズ中は、第１、第２、第４、第６、第９、第１１および第１５のＭＯＳトランジスタをそれぞれオン状態にするとともに第３、第５、第７、第８、第１０、第１２、第１３および第１４のＭＯＳトランジスタをそれぞれオフ状態にし、第２のフェーズ中は、第１、第２、第４、第６、第９、第１１および第１５のＭＯＳトランジスタをそれぞれオフ状態にするとともに第３、第５、第７、第８、第１０、第１２、第１３および第１４のＭＯＳトランジスタをそれぞれオン状態にしてよい。
【００２１】
本発明の好適な一態様によれば、出力電圧のリップルを一層小さくするために、第１の端子が電圧出力端子に接続され、第２の端子が基準電位に接続された平滑用の第３のコンデンサが設けられる。また、好適な一態様によれば、出力電圧のリップルをより一層小さくするとともに、出力電圧の精細な設定調整を可能とするために、電圧入力端子と第１のコンデンサとの間に直列に接続された電流制御回路と、電圧出力端子に得られる出力電圧を検出する電圧検出手段と、電圧出力端子より出力される出力電圧の設定値に対応した基準電圧を発生する基準電圧発生手段と、電圧検出手段によって検出された出力電圧の電圧値を基準電圧と比較して、その比較誤差に応じて電流制御回路の電流値を制御する電流制御手段とが設けられる。また、第１のフェーズと第２のフェーズとの間のフェーズ切り換え期間中にＭＯＳトランジスタの全部をいったん同時にオフ状態するのも好ましい。
【００２２】
【発明の実施の形態】
以下、図１〜図１２を参照して本発明の好適な実施の形態を説明する。
【００２３】
図１に、本発明の第１の実施形態におけるチャージポンプ型ＤＣ／ＤＣコンバータの原理を示す。
【００２４】
このＤＣ／ＤＣコンバータは、１．５倍昇圧用のもので、直流電源１０の出力（正極）端子に接続される電圧入力端子１２と、各々１個のコンデンサ素子からなる一対のフライング・コンデンサＣ_ａ，Ｃ_ｂと、平滑用のコンデンサＣ_ｓと、負荷（図示せず）に接続される電圧出力端子１４とを有している。平滑コンデンサＣ_ｓは、定常的に電圧出力端子１４とグランド電位との間に接続されている。フライング・コンデンサＣ_ａ，Ｃ_ｂは、図１の（Ａ）に示すようなフェーズＩの結線状態と図１の（Ｂ）に示すようなフェーズＩＩの結線状態とに交互に切り換えられる。
【００２５】
より詳細には、フェーズＩでは、電圧入力端子１２と電圧出力端子１４との間に両フライング・コンデンサＣ_ａ，Ｃ_ｂが直列に接続される。ここで、フライング・コンデンサＣ_ａの正極端子は電圧入力端子１２に接続され、フライング・コンデンサＣ_ｂの正極端子は電圧出力端子１４に接続され、両フライング・コンデンサＣ_ａ，Ｃ_ｂの負極端子（−）は相互に接続される。この結線状態の下では、フライング・コンデンサＣ_ａが直流電源１０から供給される電流によって充電され、フライング・コンデンサＣ_ｂが負荷側に向けて放電する。平滑コンデンサＣ_ｓは、その充電電圧とフライング・コンデンサＣ_ｂの出力電圧と負荷側の電圧との間の電圧差に応じて、フライング・コンデンサＣ_ｂからの電流を吸収（充電）するか、もしくは負荷側に向けて自ら放電し、出力電圧Ｖ_ｏｕｔの変動を小さくするように働く。
【００２６】
フェーズＩＩでは、電圧入力端子１２と電圧出力端子１４との間にフライング・コンデンサＣ_ａが接続される一方で、電圧入力端子１２とグランド電位との間にフライング・コンデンサＣ_ｂが接続される。ここで、フライング・コンデンサＣ_ａは、正極端子（＋）が電圧出力端子１４に接続され、負極端子（−）が電圧入力端子１２に接続される。また、フライング・コンデンサＣ_ｂは、正極端子（＋）が電圧入力端子１２に接続され、負極端子（−）がグランド電位に接続される。この結線状態の下では、フライング・コンデンサＣ_ａは負荷側に向けて放電し、フライング・コンデンサＣ_ｂは直流電源１０から供給される電流によって充電される。平滑コンデンサＣ_ｓは、その充電電圧とフライング・コンデンサＣ_ａの出力電圧と負荷側の電圧との間の電圧差に応じて、フライング・コンデンサＣ_ａからの電流を吸収（充電）するか、もしくは負荷側に向けて自ら放電し、出力電圧Ｖ_ｏｕｔの変動を抑えるように働く。
【００２７】
ここで、電圧出力端子１４に得られる出力電圧Ｖ_ｏｕｔは次のようにして求められる。すなわち、フライング・コンデンサＣ_ａ，Ｃ_ｂの充電電圧または電圧降下をそれぞれＶ_Ｃａ，Ｖ_Ｃｂとすると、フェーズＩＩではフライング・コンデンサＣ_ａについて次式（１）が成立し，フライング・コンデンサＣ_ｂについて次式（２）が成立する。
Ｖ_Ｃａ＝Ｖ_ｏｕｔ−Ｖ_ｉｎ ‥‥‥（１）
Ｖ_Ｃｂ＝Ｖ_ｉｎ ‥‥‥（２）
【００２８】
フェーズＩでは、上記のように電圧入力端子１２と電圧出力端子１４との間にフライング・コンデンサＣ_ａ，Ｃ_ｂが上記のような極性の向きで直列に接続されることにより、次式（３）が成立する。
Ｖ_ｏｕｔ＝Ｖ_ｉｎ−Ｖ_Ｃａ＋Ｖ_Ｃｂ ‥‥‥（３）
【００２９】
式（３）に式（１），（２）を代入すると、次式（４）が導かれる。
Ｖ_ｏｕｔ＝１．５Ｖ_ｉｎ‥‥‥（４）
【００３０】
このように、この実施形態では、フライング・コンデンサＣ_ａ，Ｃ_ｐのキャパシタンスに特別な条件（Ｃ_ａ＝Ｃ_ｂ）を設定しなくても、約１．５倍の昇圧を実現することができる。
【００３１】
このＤＣ／ＤＣコンバータにおいて、フェーズＩとフェーズＩＩとを繰り返し交互に切り換えると、図２に示すように、フェーズＩおよびフェーズＩＩのいずれの期間中も電圧レベルの安定化したほぼ平坦な波形の出力電圧_ｏｕｔが得られる。すなわち、フェーズＩおよびフェーズＩＩのいずれにおいても、電圧入力端子１２と電圧出力端子１４との間に電流パスが形成され、直流電源１０からの電力が間断なく負荷に供給され続けるので、出力電圧Ｖ_ｏｕｔの電圧レベルが設定値（約１．５Ｖ_ｉｎ）付近に安定に維持される。
【００３２】
図３に、この実施形態において上記のようなフェーズＩとフェーズＩＩ間の切り換えを実現するためのスイッチ回路網の構成例を示す。このスイッチ回路網は、スイッチ素子として２個のＮＭＯＳトランジスタ２２，２４と５個のＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」と称する。）１６，１８，２０，２６，２８を含む。
【００３３】
ＰＭＯＳトランジスタ１６は、ソース端子が電圧入力端子１２に接続され、ドレイン端子がフライング・コンデンサＣ_ａの正極端子に接続されている。ＰＭＯＳトランジスタ１８は、ソース端子が電圧入力端子１２に接続され、ドレイン端子がフライング・コンデンサＣ_ａの負極端子に接続されている。ＰＭＯＳトランジスタ２０は、ソース端子が電圧入力端子１２に接続され、ドレイン端子がフライング・コンデンサＣ_ｂの正極端子に接続されている。ＮＭＯＳトランジスタ２２は、ドレイン端子がフライング・コンデンサＣ_ａの負極端子に接続され、ソース端子がフライング・コンデンサＣ_ｂの負極端子に接続されている。ＮＭＯＳトランジスタ２４は、ドレイン端子がフライング・コンデンサＣ_ｂの負極端子に接続され、ソース端子がグランド電位に接続されている。ＰＭＯＳトランジスタ２６は、ドレイン端子がフライング・コンデンサＣ_ａの正極端子に接続され、ソース端子が電圧出力端子１４に接続されている。ＰＭＯＳトランジスタ２８は、ドレイン端子がフライング・コンデンサＣ_ｂの正極端子に接続され、ソース端子が電圧出力端子１４に接続されている。
【００３４】
ＮＭＯＳトランジスタ２２のゲート端子には、クロック回路３０よりクロック信号φ_Ｎが与えられる。ＮＭＯＳトランジスタ２４のゲート端子には、クロック回路３０よりクロック信号φ_Ｎ−が与えられる。ＰＭＯＳトランジスタ１６，２８のゲート端子には、クロック回路３０よりクロック信号φ_Ｐが与えられる。ＮＭＯＳトランジスタ１８，２０，２６のゲート端子には、クロック回路３０よりクロック信号φ_Ｐ−が与えられる。クロック信号φ_Ｎ，φ_Ｎ−，φ_Ｐ，φ_Ｐ−は、それぞれ図３に示す信号波形を有し、φ_Ｎはφ_Ｐの反転信号であり、φ_Ｎ−はφ_Ｐ−の反転信号である。
【００３５】
ＰＭＯＳトランジスタ２６がオン状態のとき、コンデンサＣ_ａの正極端子はほぼ出力電圧と等しくなる。この時、ＰＭＯＳトランジスタ１６の寄生ダイオードがオンして電圧出力端子１４と電圧入力端子１２とが短絡することを防止するために、ＰＭＯＳトランジスタ１６のバックゲートをコンデンサＣ_ａの正極端子に接続して、ＰＭＯＳトランジスタ２６がオン状態のときにＰＭＯＳトランジスタ１６が逆バイアス状態となるようにしている。ＰＭＯＳトランジスタ２８がオン状態のとき、コンデンサＣ_ｂの正極端子はほぼ出力電圧と等しくなる。この時、ＰＭＯＳトランジスタ２０の寄生ダイオードがオンして電圧出力端子１４と電圧入力端子１２とが短絡することを防止するために、ＰＭＯＳトランジスタ２０のバックゲートをコンデンサＣ_ｂの正極端子に接続して、ＰＭＯＳトランジスタ２８がオン状態のときにＰＭＯＳトランジスタ２０が逆バイアス状態となるようにしている
【００３６】
φ_Ｎ，φ_Ｐ−がＨレベルでφ_Ｎ−，φ_ＰがＬレベルのときは、トランジスタ１６，２２，２８がそれぞれオン状態で、トランジスタ１８，２０，２４，２６がそれぞれオフ状態となり、図１の（Ａ）に示すようなフェーズＩの結線状態が得られる。クロックサイクル（周波数Ｆ_ｏｓｃ）の周期をＴ_ｓ（１／Ｆ_ｏｓｃ）、φ_ＮのＨレベル持続時間（φ_ＰのＬレベル持続時間）をＴ_φとすると、フェーズＩのデューティ比はＴ_φ／Ｔ_ｓで与えられる。
【００３７】
φ_Ｎ，φ_Ｐ−がＬレベルでφ_Ｎ−，φ_ＰがＨレベルのときは、トランジスタ１６，２２，２８がそれぞれオフ状態で、トランジスタ１８，２０，２４，２６がそれぞれオン状態となり、図１の（Ｂ）に示すようなフェーズＩＩの結線状態が得られる。φ_Ｎ−のＨレベル持続時間（φ_Ｐ−のＬレベル持続時間）をＴ_φ ₋とすると、フェーズＩＩのデューティ比はＴ_φ ₋／Ｔ_ｓで与えられる。
【００３８】
フェーズＩからフェーズＩＩへの、またはその逆のフェーズ切り換え期間中に、クロック信号φ_Ｎ，φ_Ｎ−が同時にＬレベルになり、かつクロック信号φ_Ｐ，φ_Ｐ−が同時にＨレベルになる期間Ｔ_ｇを設け、トランジスタ１６〜２８の全部をいったん同時にオフ状態にするのが好ましい。
【００３９】
この実施形態のＤＣ／ＤＣコンバータでは、上記のように、両フライング・コンデンサＣ_ａ，Ｃ_ｂのキャパシタンスが違っていても、１．５倍の昇圧を実現できる。もっとも、通常は、両フライング・コンデンサまたはコンデンサ素子Ｃ_ａ，Ｃ_ｂのキャパシタンスを同一の値に設定してよい。また、両フェーズＩ，ＩＩのデューティ比も等しい値（約０．５）に設定してよい。
【００４０】
図４に、この実施形態のＤＣ／ＤＣコンバータにおけるシミュレーションの出力電圧波形を従来例（図１５）と対比して示す。主な条件として、Ｖ_ｉｎ＝２．４Ｖ、Ｃ_ａ＝Ｃ_ｂ＝０．１μＦ、Ｉ_ｏｕｔ＝２ｍＡ、Ｆ_ｏｓｃ＝１００ｋＨｚに設定している。従来例の電圧リップルは約１２ｍＶであるのに対して、実施例の電圧リップルは約４ｍＶであり、リップル率は約１／３に改善されている。
【００４１】
図５に、本発明の第２の実施形態によるチャージポンプ型ＤＣ／ＤＣコンバータの要部の構成を示す。この実施形態は、上記した第１の実施形態によるＤＣ／ＤＣコンバータにおいて出力電圧Ｖ_ｏｕｔの電圧レベルをより安定化させるための帰還回路３２を設けたものである。
【００４２】
この帰還回路３２は、電圧入力端子１２とフライング・コンデンサＣ_ａとの間に接続される電流制御回路３４と、電圧出力端子１４とグランド電位との間に直列接続された２つの抵抗Ｒ１，Ｒ２からなる電圧検出用の抵抗分圧回路３６と、出力電圧Ｖ_ｏｕｔの設定値に対応した基準電圧Ｖ_ＲＥＦを発生する基準電圧発生器３８と、抵抗分圧回路３６の出力電圧ＫＶ_ｏｕｔ（Ｋは係数）を基準電圧Ｖ_ＲＥＦと比較して比較誤差電圧ＥＳを出力するコンパレータ４０とを有する。
【００４３】
電流制御回路３４は、たとえばＰＭＯＳトランジスタからなり、そのゲート端子に受け取るコンパレータ４０からの比較誤差電圧ＥＳに応じて、直流電源１０からフライング・コンデンサＣ_ａ（またはＣ_ａ，Ｃ_ｂ）を介して電圧出力端子１４側に供給する電流を制御する。より詳細には、出力電圧Ｖ_ｏｕｔが設定値よりも高いときは、比較誤差の絶対値に比例してコンパレータ４０の出力（比較誤差電圧）ＥＳが高くなって、電流制御回路３４は電流を減少させるように働く。出力電圧Ｖ_ｏｕｔが設定値よりも低いときは、比較誤差の絶対値に比例してコンパレータ４０の出力（比較誤差電圧）ＥＳが低くなって、電流制御回路３４は電流を増大させるように働く。基準電圧発生器３８は、たとえばバンドギャップ回路からなり、基準電圧Ｖ_ＲＥＦを可変調整できるようになっている。
【００４４】
図６の（Ａ）に、この実施形態（図５）のＤＣ／ＤＣコンバータにおけるシミュレーションの出力電圧波形を従来例（図１５）と対比して示す。図６の（Ｂ）に、縦軸（出力電圧）のスケールを拡大して実施例の出力電圧波形を示す。主な条件として、Ｖ_ｉｎ＝２．４Ｖ、Ｖ_ｏｕｔ＝３．３Ｖ、Ｃ_ａ＝Ｃ_ｂ＝０．１μＦ、Ｉ_ｏｕｔ＝２ｍＡ、Ｆ_ｏｓｃ＝１００ｋＨｚに設定している。従来例の電圧リップルは約１１ｍＶであるのに対して、実施例の電圧リップルは約０．４ｍＶであり、リップル率は約１／２８に改善されている。
【００４５】
また、このような帰還回路３２を備える場合は、基準電圧発生器３８の基準電圧Ｖ_ＲＥＦを可変調整することによって、出力電圧Ｖ_ｏｕｔの精細な設定または微調整を行うこともできる。
【００４６】
なお、図６の（Ｂ）に示すように、本実施例では、スイッチングサイクルの半サイクル毎に出力電圧Ｖ_ｏｕｔが一瞬ドロップする。このドロップＤＲは、フェーズＩからフェーズＩＩへの、またはその逆の移行期にスイッチ回路網（図３）において全部のトランジスタ１６〜２８が同時にオフして、電圧入力端子１２または直流電源１０側から電圧出力端子１４側が遮断されるためである。
【００４７】
図７に、本発明の第３の実施形態によるチャージポンプ型ＤＣ／ＤＣコンバータの原理を示す。この実施形態は、第１のフライング・コンデンサＣ_ａをｎ個（ｎは２以上の整数）のコンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎで構成し、フェーズＩではこれらｎ個のコンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎを互いに直列に接続し、フェーズＩＩではこれらｎ個のコンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎを互いに並列に接続することを特徴とする。他の部分は、上記第１または第２の実施形態と同じである。
【００４８】
より詳細には、フェーズＩでは、図７の（Ａ）に示すように、ｎ個のコンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎが、各々の正極端子を電圧入力端子１２側に向けて互いに直列に接続され、１つのコンデンサ直列回路を形成する。フェーズＩＩでは、図７の（Ｂ）に示すように、これらｎ個のコンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎが、各々の正極端子を電圧出力端子１４側に向けて互いに並列に接続され、１つのコンデンサ並列回路を形成する。好ましくは、各コンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎのキャパシタンスを同一の値に設定してよい。
【００４９】
この実施形態において、電圧出力端子１４に得られる出力電圧Ｖ_ｏｕｔは次のようにして求められる。すなわち、フライング・コンデンサＣ_ａを構成する各コンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎの充電電圧または電圧降下をそれぞれＶ_Ｃａとし、フライング・コンデンサＣ_ｂの充電電圧または電圧降下をＶ_Ｃｂとすると、フェーズＩＩではフライング・コンデンサＣ_ａの各コンデンサ素子について次式（５）が成立し，フライング・コンデンサＣ_ｂについて次式（６）が成立する。
Ｖ_Ｃａ＝Ｖ_ｏｕｔ−Ｖ_ｉｎ ‥‥‥（５）
Ｖ_Ｃｂ＝Ｖ_ｉｎ ‥‥‥（６）
【００５０】
フェーズＩでは、上記のように電圧入力端子１２と電圧出力端子１４との間にｎ個のフライング・コンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎとフライング・コンデンサＣ_ｂが上記のような極性の向きで直列に接続されることにより、次式（７）が成立する。
Ｖ_ｏｕｔ＝Ｖ_ｉｎ−ｎＶ_Ｃａ＋Ｖ_Ｃｂ ‥‥‥（７）
【００５１】
式（７）に式（５），（６）を代入すると、次式（８）が導かれる。
Ｖ_ｏｕｔ＝｛１＋１／（ｎ＋１）｝Ｖ_ｉｎ‥‥‥（８）
【００５２】
このように、この実施形態によれば、第１のフライング・コンデンサＣ_ａを構成する複数のコンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎの個数（ｎ）に応じて昇圧率を一定の範囲内つまり１（ｎ＝∞の場合）〜１．３３（ｎ＝２の場合）の範囲内で段階的に調整することができる。
【００５３】
また、この実施形態でも、帰還回路３２を備えるので、出力電圧Ｖ_ｏｕｔについてリップルを一層低減できるとともに、電圧レベルの精細な設定または微調整も可能である。
【００５４】
なお、負荷電流の供給能力は、第１のフライング・コンデンサＣ_ａにおいてｎ個のフライング・コンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎが直列接続されるフェーズＩと並列接続されるフェーズＩＩとでは１：ｎの違いがある。したがって、両フェーズＩ，ＩＩのデューティ比を負荷電流供給能力に応じた関係（１：ｎ）に設定することで、つまりフェーズＩのデューティ比を１／（ｎ＋１）、フェーズＩＩのデューティ比をｎ／（ｎ＋１）にそれぞれ設定することで、両フェーズＩ，ＩＩ間で負荷電流を均一化し、この実施形態による電圧リップルを最小限にすることができる。
【００５５】
図８に、この実施形態において第１のフライング・コンデンサＣ_ａを２個のコンデンサ素子Ｃ_ａ１，Ｃ_ａ２で構成する場合（ｎ＝２）のスイッチ回路網の構成例を示す。このスイッチ回路網は、スイッチ素子として３個のＮＭＯＳトランジスタ４６，５２，５４と７個のＰＭＯＳトランジスタ４２，４４，４８，５０，５６，５８，６０を含んでいる。
【００５６】
ＰＭＯＳトランジスタ４２は、ソース端子が電流制御回路３４を介して電圧入力端子１２に接続され、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ１の正極端子に接続されている。ＰＭＯＳトランジスタ４４は、ソース端子が電流制御回路３４を介して電圧入力端子１２に接続され、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ１の負極端子に接続されている。ＮＭＯＳトランジスタ４６は、ソース端子がフライング・コンデンサ素子Ｃ_ａ１の負極端子に接続され、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ２の正極端子に接続されている。ＰＭＯＳトランジスタ４８は、ソース端子が電流制御回路３４を介して電圧入力端子１２に接続され、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ２の負極端子に接続されている。ＰＭＯＳトランジスタ５０は、ソース端子が電圧入力端子１２に接続され、ドレイン端子がフライング・コンデンサＣ_ｂの正極端子に接続されている。ＮＭＯＳトランジスタ５２は、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ２の負極端子に接続され、ソース端子がフライング・コンデンサＣ_ｂの負極端子に接続されている。ＮＭＯＳトランジスタ５４は、ドレイン端子がフライング・コンデンサＣ_ｂの負極端子に接続され、ソース端子がグランド電位に接続されている。ＰＭＯＳトランジスタ５６は、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ１の正極端子に接続され、ソース端子が電圧出力端子１４に接続されている。ＰＭＯＳトランジスタ５８は、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ２の正極端子に接続され、ソース端子が電圧出力端子１４に接続されている。ＰＭＯＳトランジスタ６０は、ドレイン端子がフライング・コンデンサＣ_ｂの正極端子に接続され、ソース端子が電圧出力端子１４に接続されている
【００５７】
ＮＭＯＳトランジスタ４６，５２のゲート端子には、クロック回路３０よりクロック信号φ_Ｎが与えられる。ＮＭＯＳトランジスタ５４のゲート端子には、クロック回路３０よりクロック信号φ_Ｎ−が与えられる。ＰＭＯＳトランジスタ４２，６０のゲート端子には、クロック回路３０よりクロック信号φ_Ｐが与えられる。ＰＭＯＳトランジスタ４４，４８，５０，５６，５８のゲート端子には、クロック回路３０よりクロック信号φ_Ｐ−が与えられる。クロック信号φ_Ｎ，φ_Ｎ−，φ_Ｐ，φ_Ｐ−は、図３に示した各クロック信号と同様のものでよい。なお、ＰＭＯＳトランジスタ４２，５０のバックゲートは、図３のＰＭＯＳトランジスタ１６，２０と同様の理由により、それぞれ、コンデンサＣ_ａ１の正極端子、コンデンサＣ_ｂの正極端子に接続されている。
【００５８】
φ_Ｎ，φ_Ｐ−がＨレベルでφ_Ｎ−，φ_ＰがＬレベルのときは、トランジスタ４２，４６，５２，６０がそれぞれオン状態で、トランジスタ４４，４８，５０，５４，５６，５８がそれぞれオフ状態となり、図７の（Ａ）に示すようなフェーズＩの結線状態が得られる。
【００５９】
φ_Ｎ，φ_Ｐ−がＬレベルでφ_Ｎ−，φ_ＰがＨレベルのときは、トランジスタ４２，４６，５２がそれぞれオフ状態で、トランジスタ４４，４８，５０，５４，５６，５８がそれぞれオン状態となり、図７の（Ｂ）に示すようなフェーズＩＩの結線状態が得られる。
【００６０】
この実施形態においても、フェーズ切り換え期間中に、クロック信号φ_Ｎ，φ_Ｎ−が同時にＬレベルになり、かつクロック信号φ_Ｐ，φ_Ｐ−が同時にＨレベルになる期間を設け、トランジスタ４２〜５８の全部をいったん同時にオフ状態にするのが好ましい。
【００６１】
図９に、本発明の第４の実施形態によるチャージポンプ型ＤＣ／ＤＣコンバータの原理を示す。この実施形態は、第１のフライング・コンデンサＣ_ａをｎ個（ｎは２以上の整数）のコンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎで構成し、フェーズＩではこれらのコンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎを互いに並列に接続し、フェーズＩＩではこれらのコンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎを互いに直列に接続することを特徴とする。他の部分は、上記第１または第２の実施形態と同じである。
【００６２】
より詳細には、フェーズＩでは、図９の（Ａ）に示すように、ｎ個のコンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎが、各々の正極端子を電圧入力端子１２側に向けて互いに並列に接続され、１つのコンデンサ並列回路を形成する。フェーズＩＩでは、図９の（Ｂ）に示すように、これらｎ個のコンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎが、各々の正極端子を電圧出力端子１４側に向けて互いに直列に接続され、１つのコンデンサ直列回路を形成する。好ましくは、各コンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎのキャパシタンスを同一の値に設定してよい。
【００６３】
この実施形態において、電圧出力端子１４に得られる出力電圧Ｖ_ｏｕｔは次のようにして求められる。なお、フライング・コンデンサＣ_ａを構成する各コンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎの充電電圧または電圧降下をそれぞれＶ_Ｃａとし、フライング・コンデンサＣ_ｂの充電電圧または電圧降下をＶ_Ｃｂとする。フェーズＩＩでは、フライング・コンデンサＣ_ａの各コンデンサ素子について次式（９）が成立し，フライング・コンデンサＣ_ｂについて次式（１０）が成立する。
Ｖ_Ｃａ＝（Ｖ_ｏｕｔ−Ｖ_ｉｎ）／ｎ ‥‥‥（９）
Ｖ_Ｃｂ＝Ｖ_ｉｎ ‥‥‥（１０）
【００６４】
フェーズＩでは、上記のように電圧入力端子１２と電圧出力端子１４との間に上記のような極性の向きでｎ個のフライング・コンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎの各々とフライング・コンデンサＣ_ｐとが直列に接続されることにより、次式（１１）が成立する。
Ｖ_ｏｕｔ＝Ｖ_ｉｎ−Ｖ_Ｃａ＋Ｖ_Ｃｂ ‥‥‥（１１）
【００６５】
式（１１）に式（９），（１０）を代入すると、次式（１２）が導かれる。
Ｖ_ｏｕｔ＝｛２−１／（ｎ＋１）｝Ｖ_ｉｎ‥‥‥（１２）
【００６６】
このように、この実施形態によれば、第１のフライング・コンデンサＣ_ａを構成する複数のコンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎの個数（ｎ）に応じて昇圧率を一定の範囲内つまり１．６７（ｎ＝２の場合）〜２（ｎ＝∞の場合）の範囲内で段階的に調整することができる。
【００６７】
また、この実施形態でも、帰還回路３２を備えるので、出力電圧Ｖ_ｏｕｔについてリップルを一層低減できるとともに、電圧レベルの精細な設定または微調整も可能である。
【００６８】
負荷電流の供給能力は、第１のフライング・コンデンサＣ_ａにおいてｎ個のフライング・コンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎが並列接続されるフェーズＩと直列接続されるフェーズＩＩとではｎ：１の違いがある。したがって、両フェーズＩ，ＩＩのデューティ比を負荷電流供給能力に応じた関係（ｎ：１）に設定することで、つまりフェーズＩのデューティ比をｎ／（ｎ＋１）、フェーズＩＩのデューティ比を１／（ｎ＋１）にそれぞれ設定することで、両フェーズＩ，ＩＩ間で負荷電流を均一化し、この実施形態による電圧リップルを最小限にすることができる。
【００６９】
図１０に、この実施形態において第１のフライング・コンデンサＣ_ａを２個のコンデンサ素子Ｃ_ａ１，Ｃ_ａ２で構成する場合（ｎ＝２）のスイッチ回路網の構成例を示す。このスイッチ回路網は、スイッチ素子として３個のＮＭＯＳトランジスタ７０，７４，７６と７個のＰＭＯＳトランジスタ６２，６４，６６，６８，７２，７８，８０を含んでいる。
【００７０】
ＰＭＯＳトランジスタ６２は、ソース端子が電流制御回路３４を介して電圧入力端子１２に接続され、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ１の正極端子に接続されている。ＰＭＯＳトランジスタ６４は、ソース端子がフライング・コンデンサ素子Ｃ_ａ１の正極端子に接続され、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ２の正極端子に接続されている。ＰＭＯＳトランジスタ６６は、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ１の負極端子に接続され、ソース端子がフライング・コンデンサ素子Ｃ_ａ２の正極端子に接続されている。ＰＭＯＳトランジスタ６８は、ソース端子が電流制御回路３４を介して電圧入力端子１２に接続され、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ２の負極端子に接続されている。ＮＭＯＳトランジスタ７０は、ソース端子がフライング・コンデンサ素子Ｃ_ａ２の負極端子に接続され、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ１の負極端子に接続されている。ＰＭＯＳトランジスタ７２は、ソース端子が電圧入力端子１２に接続され、ドレイン端子がフライング・コンデンサＣ_ｂの正極端子に接続されている。ＮＭＯＳトランジスタ７４は、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ２の負極端子に接続され、ソース端子がフライング・コンデンサＣ_ｂの負極端子に接続されている。ＮＭＯＳトランジスタ７６は、ドレイン端子がフライング・コンデンサＣ_ｂの負極端子に接続され、ソース端子がグランド電位に接続されている。ＰＭＯＳトランジスタ７８は、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ１の正極端子に接続され、ソース端子が電圧出力端子１４に接続されている。ＰＭＯＳトランジスタ８０は、ドレイン端子がフライング・コンデンサＣ_ｂの正極端子に接続され、ソース端子が電圧出力端子１４に接続されている。
【００７１】
ＮＭＯＳトランジスタ７０，７４のゲート端子には、クロック回路３０よりクロック信号φ_Ｎが与えられる。ＮＭＯＳトランジスタ７６のゲート端子には、クロック回路３０よりクロック信号φ_Ｎ−が与えられる。ＰＭＯＳトランジスタ６２，６４，８０のゲート端子には、クロック回路３０よりクロック信号φ_Ｐが与えられる。ＰＭＯＳトランジスタ６６，６８，７２，７８のゲート端子には、クロック回路３０よりクロック信号φ_Ｐ−が与えられる。クロック信号φ_Ｎ，φ_Ｎ−，φ_Ｐ，φ_Ｐ−は、図３に示した各クロック信号と同様でよい。なお、ＰＭＯＳトランジスタ６２，７２のバックゲートは、図３のＰＭＯＳトランジスタ１６，２０と同様の理由により、それぞれ、コンデンサＣ_ａ１の正極端子、コンデンサＣ_ｂの正極端子に接続されている。
【００７２】
φ_Ｎ，φ_Ｐ−がＨレベルでφ_Ｎ−，φ_ＰがＬレベルのときは、トランジスタ６２，６４，７０，７４，８０がそれぞれオン状態で、トランジスタ６６，６８，７２，７６，７８がそれぞれオフ状態となり、図９の（Ａ）に示すようなフェーズＩの結線状態が得られる。
【００７３】
φ_Ｎ，φ_Ｐ−がＬレベルでφ_Ｎ−，φ_ＰがＨレベルのときは、トランジスタ６２，６４，７０，７４，８０がそれぞれオフ状態で、トランジスタ６６，６８，７２，７６，７８がそれぞれオン状態となり、図９の（Ｂ）に示すようなフェーズＩＩの結線状態が得られる。
【００７４】
この実施形態においても、フェーズ切り換え期間中は、クロック信号φ_Ｎ，φ_Ｎ−が同時にＬレベルになり、かつクロック信号φ_Ｐ，φ_Ｐ−が同時にＨレベルになる期間を設け、トランジスタ６２〜７８の全部をいったん同時にオフ状態にするのが好ましい。
【００７５】
図１１に、本発明の第５の実施形態によるチャージポンプ型ＤＣ／ＤＣコンバータの原理を示す。この実施形態は、第１のフライング・コンデンサＣ_ａをｎ×ｍ個（ｎ，ｍはそれぞれ２以上の整数）のコンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎで構成し、フェーズＩではこれらのコンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎをｎ個毎に直列接続するとともにそれらのコンデンサ直列回路をｍ列に並列接続し、フェーズＩＩではこれらのコンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎをｍ個毎に直列接続するとともにそれらのコンデンサ直列回路をｎ列に並列接続することを特徴とする。他の部分は、上記第１または第２の実施形態と同じである。
【００７６】
より詳細には、フェーズＩでは、図１１の（Ａ）に示すように、第１のフライング・コンデンサＣ_ａにおいてｎ×ｍ個のコンデンサ素子（Ｃ_ａ１１，‥‥，Ｃ_ａｎ１）、‥‥，（Ｃ_ａ１ｍ，‥‥，Ｃ_ａｎｍ）がｎ個毎にｍ列のコンデンサ直列回路を形成し、それらｍ列のコンデンサ直列回路が互いに並列に接続される。ここで、各コンデンサ素子Ｃ_ａ１１，‥‥，Ｃ_ａｎｍは各々の正極端子を電圧入力端子１２側に向けている。フェーズＩＩでは、図１１の（Ｂ）に示すように、第１のフライング・コンデンサＣ_ａにおいてｎ×ｍ個のコンデンサ素子（Ｃ_ａ１１，‥‥，Ｃ_ａ１ｍ）、‥‥，（Ｃ_ａｎ１，‥‥，Ｃ_ａｎｍ）がｍ個毎にｎ列のコンデンサ直列回路を形成し、それらｎ列のコンデンサ直列回路が互いに並列に接続される。ここで、各コンデンサ素子Ｃ_ａ１１，‥‥，Ｃ_ａｎｍは各々の正極端子を電圧出力端子１４側に向けている。好ましくは、各コンデンサ素子Ｃ_ａ１１，‥‥，Ｃ_ａｎｍのキャパシタンスを同一の値に設定してよい。
【００７７】
この実施形態において、電圧出力端子１４に得られる出力電圧Ｖ_ｏｕｔは次のようにして求められる。なお、フライング・コンデンサＣ_ａを構成する各コンデンサ素子Ｃ_ａ１１，‥‥，Ｃ_ａｎｍの充電電圧または電圧降下をそれぞれＶ_Ｃａとし、フライング・コンデンサＣ_ｂの充電電圧または電圧降下をＶ_Ｃｂとする。フェーズＩＩでは、電圧入力端子１２と電圧出力端子１４との間に上記のような極性の向きで各列のｍ個のフライング・コンデンサ素子たとえば（Ｃ_ａ１１，‥‥，Ｃ_ａ１ｍ）が直列接続されることにより各フライング・コンデンサ素子について次式（１３）が成立する。また、電圧入力端子１２とグランド電位との間に上記のような極性の向きで接続されるフライング・コンデンサＣ_ｂについて次式（１４）が成立する。
Ｖ_Ｃａ＝（Ｖ_ｏｕｔ−Ｖ_ｉｎ）／ｍ ‥‥‥（１３）
Ｖ_Ｃｂ＝Ｖ_ｉｎ ‥‥‥（１４）
【００７８】
フェーズＩでは、上記のように電圧入力端子１２と電圧出力端子１４との間に上記のような極性の向きで各列のｎ個のフライング・コンデンサ素子たとえば（Ｃ_ａ１１，‥‥，Ｃ_ａｎ１）からなるコンデンサ直列回路とフライング・コンデンサＣ_ｐとが直列に接続されることにより、次式（１５）が成立する。
Ｖ_ｏｕｔ＝Ｖ_ｉｎ−ｎＶ_Ｃａ＋Ｖ_Ｃｂ ‥‥‥（１５）
【００７９】
式（１５）に式（１３），（１４）を代入すると、次式（１６）が導かれる。
Ｖ_ｏｕｔ＝｛１＋ｍ／（ｎ＋ｍ）｝Ｖ_ｉｎ‥‥‥（１６）
【００８０】
このように、この実施形態によれば、第１のフライング・コンデンサＣ_ａを構成する複数のコンデンサ素子Ｃ_ａ１，‥‥，Ｃ_ａｎｍの個数（ｎ×ｍ）に応じて昇圧率を一定の範囲内つまり１（ｎ＝∞の場合）〜２（ｍ＝∞の場合）の範囲内で段階的に調整することができる。
【００８１】
また、この実施形態でも、帰還回路３２を備えるので、出力電圧Ｖ_ｏｕｔについてリップルを一層低減できるとともに、電圧レベルの精細な設定または微調整も可能である。
【００８２】
負荷電流の供給能力は、第１のフライング・コンデンサＣ_ａにおいてｎ×ｍ個のフライング・コンデンサ素子Ｃ_ａ１１，‥‥，Ｃ_ａｎｍがｍ列に並列接続されるフェーズＩとｎ列に並列接続されるフェーズＩＩとではｍ：ｎの違いがある。したがって、両フェーズＩ，ＩＩのデューティ比を負荷電流供給能力に応じた関係（ｍ：ｎ）に設定することで、つまりフェーズＩのデューティ比をｍ／（ｎ＋ｍ）、フェーズＩＩのデューティ比をｎ／（ｎ＋ｍ）にそれぞれ設定することで、両フェーズＩ，ＩＩ間で負荷電流を均一化し、この実施形態による電圧リップルを最小化することができる。
【００８３】
図１２に、この実施形態において第１のフライング・コンデンサＣ_ａを４個のコンデンサ素子Ｃ_ａ１１，Ｃ_ａ１２，Ｃ_ａ２１，Ｃ_ａ２２で構成する場合（ｎ＝２，ｍ＝２）のスイッチ回路網の構成例を示す。このスイッチ回路網は、スイッチ素子として１５個のＮＭＯＳトランジスタ８２，８４，８６，８８，９０，９２，９４，９６，９８，１００，１０２，１０４，１０６，１０８，１１０を含んでいる。
【００８４】
ＮＭＯＳトランジスタ８２は、ドレイン端子が電流制御回路３４を介して電圧入力端子１２に接続され、ソース端子がフライング・コンデンサ素子Ｃ_ａ２１の正極端子に接続されている。ＮＭＯＳトランジスタ８４は、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ２１の正極端子に接続され、ソース端子がフライング・コンデンサ素子Ｃ_ａ１１の正極端子に接続されている。ＮＭＯＳトランジスタ８６は、ドレイン端子が電流制御回路３４を介して電圧入力端子１２に接続され、ソース端子がフライング・コンデンサ素子Ｃ_ａ１１の負極端子に接続されている。ＮＭＯＳトランジスタ８８は、ソース端子がフライング・コンデンサ素子Ｃ_ａ１１の負極端子に接続され、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ１２の正極端子に接続されている。ＮＭＯＳトランジスタ９０は、ドレイン端子が電流制御回路３４を介して電圧入力端子１２に接続され、ソース端子がフライング・コンデンサ素子Ｃ_ａ１２の負極端子に接続されている。ＮＭＯＳトランジスタ９２は、ソース端子がフライング・コンデンサ素子Ｃ_ａ２１の負極端子に接続され、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ２２の正極端子に接続されている。ＮＭＯＳトランジスタ９４は、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ１１の正極端子に接続され、ソース端子がフライング・コンデンサ素子Ｃ_ａ２１の負極端子に接続されている。ＮＭＯＳトランジスタ９６は、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ１２の正極端子に接続され、ソース端子がフライング・コンデンサ素子Ｃ_ａ２２の負極端子に接続されている。ＮＭＯＳトランジスタ９８は、ソース端子がフライング・コンデンサ素子Ｃ_ａ１２の負極端子に接続され、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ２２の負極端子に接続されている。ＮＭＯＳトランジスタ１００は、ドレイン端子が電圧入力端子１２に接続され、ソース端子がフライング・コンデンサＣ_ｂの正極端子に接続されている。ＮＭＯＳトランジスタ１０２は、ドレイン端子がフライング・コンデンサ素子Ｃ_ａ２２の負極端子に接続され、ソース端子がフライング・コンデンサＣ_ｂの負極端子に接続されている。ＮＭＯＳトランジスタ１０４は、ドレイン端子がフライング・コンデンサＣ_ｂの負極端子に接続され、ソース端子がグランド電位に接続されている。ＮＭＯＳトランジスタ１０６は、ソース端子がフライング・コンデンサ素子Ｃ_ａ２１の正極端子に接続され、ドレイン端子が電圧出力端子に接続されている。ＮＭＯＳトランジスタ１０８は、ソース端子がフライング・コンデンサ素子Ｃ_ａ２２の正極端子に接続され、ドレイン端子が電圧出力端子に接続されている。ＮＭＯＳトランジスタ１１０は、ソース端子がフライング・コンデンサＣ_ｂの正極端子に接続され、ドレイン端子が電圧出力端子に接続されている。
【００８５】
ＮＭＯＳトランジスタ８２，８４，８８，９２，９８，１０２，１１０のゲート端子には、クロック回路３０よりクロック信号φが与えられる。ＮＭＯＳトランジスタ８６，９０，９４，９６，１００，１０４，１０６，１０８のゲート端子には、クロック回路３０よりクロック信号φ₋が与えられる。両クロック信号φ，φ₋は互いに位相が１８０゜ずれている。
【００８６】
φがＨレベルでφ₋がＬレベルのときは、ＮＭＯＳトランジスタ８２，８４，８８，９２，９８，１０２，１１０がそれぞれオン状態で、ＮＭＯＳトランジスタ８６，９０，９４，９６，１００，１０４，１０６，１０８がそれぞれオフ状態となり、図１１の（Ａ）に示すようなフェーズＩの結線状態が得られる。
【００８７】
φがＬレベルでφ₋がＨレベルのときは、ＮＭＯＳトランジスタ８２，８４，８８，９２，９８，１０２，１１０がそれぞれオフ状態で、ＮＭＯＳトランジスタ８６，９０，９４，９６，１００，１０４，１０６，１０８がそれぞれオン状態となり、図１１の（Ｂ）に示すようなフェーズＩＩの結線状態が得られる。
【００８８】
この実施形態においても、フェーズ切り換え期間中は、両クロック信号φ，φ₋が同時にＬレベルになる期間を設け、ＮＭＯＳトランジスタ８２〜１１０の全部をいったん同時にオフ状態にするのが好ましい。
【００８９】
上記した第３〜第５の実施形態において、フライング・コンデンサＣ_ｂは１個のコンデンサ素子で構成されてもよく、あるいは複数個のコンデンサ素子で構成されてもよい。同様に、平滑用のコンデンサＣ_ｓも１個または複数個のコンデンサ素子で構成されてよい。
【００９０】
図３、図８、図１０の実施例においては、各スイッチ素子として、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを適宜組み合わせて使用しているが、図１２に示す実施例のようにＮＭＯＳトランジスタのみを使用してもよい。また、ＰＭＯＳトランジスタを使用してもよいし、その他のスイッチング素子を使用してもよい。図１２に示す実施例においても、各スイッチ素子として、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを適宜組み合わせて使用してもよいし、その他のスイッチング素子を使用してもよい。
【００９１】
【発明の効果】
以上説明したように、本発明のチャージポンプ型ＤＣ／ＤＣコンバータによれば、出力電圧のリップル特性を大幅に改善できるとともに、昇圧率の段階的ないし精細な可変調整を容易に行える。また、フライング・コンデンサの数を増やすことなく、従来に比して出力電圧のリップル特性を大幅に改善できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるチャージポンプ型ＤＣ／ＤＣコンバータの原理を示す回路図である。
【図２】第１の実施形態において得られる出力電圧の波形を模式的に示す電圧波形図である。
【図３】第１の実施形態におけるスイッチ回路網の構成例を示す回路図である。
【図４】第１の実施形態において得られるシミュレーションの出力電圧波形を従来例と対比して示す電圧波形図である。
【図５】第２の実施形態によるチャージポンプ型ＤＣ／ＤＣコンバータの要部の構成を示す回路図である。
【図６】第２の実施形態において得られるシミュレーションの出力電圧波形を従来例と対比して示す電圧波形図である。
【図７】第３の実施形態によるチャージポンプ型ＤＣ／ＤＣコンバータの原理を示す回路図である。
【図８】第３の実施形態におけるスイッチ回路網の構成例を示す回路図である。
【図９】第４の実施形態によるチャージポンプ型ＤＣ／ＤＣコンバータの原理を示す回路図である。
【図１０】第４の実施形態におけるスイッチ回路網の構成例を示す回路図である。
【図１１】第５の実施形態によるチャージポンプ型ＤＣ／ＤＣコンバータの原理を示す回路図である。
【図１２】第５の実施形態におけるスイッチ回路網の構成例を示す回路図である。
【図１３】従来のチャージポンプ型ＤＣ／ＤＣコンバータの原理を示す回路図である。
【図１４】従来のチャージポンプ型ＤＣ／ＤＣコンバータで得られる出力電圧の波形を模式的に示す電圧波形図である。
【図１５】従来のチャージポンプ型ＤＣ／ＤＣコンバータにおけるスイッチ回路網の構成を示す回路図である。
【符号の説明】
１０直流電源
１２電圧入力端子
１４電圧出力端子
Ｃ_ａ，Ｃ_ｂフライング・コンデンサ
１６〜２８ＮＭＯＳトランジスタ
３０クロック回路
３２帰還回路
３４電流制御回路
３６抵抗分圧回路
３８基準電圧発生回路
４０コンパレータ
Ｃ_ａ１〜Ｃ_ａｎフライング・コンデンサ素子
４２〜８０ＮＭＯＳトランジスタ
Ｃ_ａ１１‥‥Ｃ_ａｎ１，Ｃ_ａ１ｍ‥‥Ｃ_ａｎｍフライング・コンデンサ素子
８２〜１１０ＮＭＯＳトランジスタ

Claims

直流電源の出力端子に接続された電圧入力端子と、
第１および第２のコンデンサと、
負荷に接続される電圧出力端子と、
第１のフェーズでは、前記第１のコンデンサの第１の端子を前記電圧入力端子に接続し、前記第２のコンデンサの第１の端子を前記電圧出力端子に接続し、前記第１のコンデンサの第２の端子と前記第２のコンデンサの第２の端子とを相互に接続し、第２のフェーズでは、前記第１のコンデンサの第１および第２の端子を前記電圧出力端子および前記電圧入力端子にそれぞれ接続し、前記第２のコンデンサの第１および第２の端子を前記電圧入力端子および基準電位にそれぞれ接続するスイッチ回路網と、
前記第１のフェーズと前記第２のフェーズとを所定のデューティ比で交互に切り換えるように前記スイッチ回路網を制御するスイッチング制御手段と
を有するチャージポンプ型ＤＣ／ＤＣコンバータ。
前記第１のコンデンサが１個のコンデンサ素子からなる請求項１に記載のＤＣ／ＤＣコンバータ。
前記第１のコンデンサのキャパシタンスが前記第２のコンデンサのキャパシタンスにほぼ等しい請求項２に記載のＤＣ／ＤＣコンバータ。
前記第１および第２のフェーズのデューティ比をそれぞれ約１／２に設定する請求項１〜３のいずれか一項に記載のＤＣ／ＤＣコンバータ。
前記スイッチ回路網が、
第１の端子が前記電圧入力端子に接続され、第２の端子が前記第１のコンデンサの第１の端子に接続された第１のＭＯＳトランジスタと、
第１の端子が前記電圧入力端子に接続され、第２の端子が前記第１のコンデンサの第２の端子に接続された第２のＭＯＳトランジスタと、
第１の端子が前記電圧入力端子に接続され、第２の端子が前記第２のコンデンサの第１の端子に接続された第３のＭＯＳトランジスタと、
第１の端子が前記第１のコンデンサの第２の端子に接続され、第２の端子が前記第２のコンデンサの第２の端子に接続された第４のＭＯＳトランジスタと、
第１の端子が前記第２のコンデンサの第２の端子に接続され、第２の端子が前記基準電位に接続された第５のＭＯＳトランジスタと、
第１の端子が前記第１のコンデンサの第１の端子に接続され、第２の端子が前記電圧出力端子に接続された第６のＭＯＳトランジスタと、
第１の端子が前記第２のコンデンサの第１の端子に接続され、第２の端子が前記電圧出力端子に接続された第７のＭＯＳトランジスタと
を有し、前記スイッチング制御手段が、
前記第１のフェーズ中は、前記第１、第４および第７のＭＯＳトランジスタをそれぞれオン状態にするとともに前記第２、第３、第５および第６のＭＯＳトランジスタをそれぞれオフ状態にし、
前記第２のフェーズ中は、前記第１、第４および第７のＭＯＳトランジスタをそれぞれオフ状態にするとともに前記第２、第３、第５および第６のＭＯＳトランジスタをそれぞれオン状態にする請求項１〜４のいずれか一項に記載のＤＣ／ＤＣコンバータ。
前記第１のコンデンサがｎ個（ｎは２以上の整数）のコンデンサ素子からなり、前記第１のフェーズでは前記ｎ個のコンデンサ素子が互いに直列接続され、前記第２のフェーズでは前記ｎ個のコンデンサ素子が互いに並列接続される請求項１に記載のＤＣ／ＤＣコンバータ。
前記ｎ個のコンデンサ素子がほぼ同一のキャパシタンスを有する請求項６に記載のＤＣ／ＤＣコンバータ。
前記第１のフェーズのデューティ比を約１／（ｎ＋１）に設定し、前記第２のフェーズのデューティ比を約ｎ／（ｎ＋１）に設定する請求項６または７に記載のＤＣ／ＤＣコンバータ。
前記第１のコンデンサが第１および第２のコンデンサ素子からなり、前記スイッチ回路網が、
第１の端子が前記電圧入力端子に接続され、第２の端子が前記第１のコンデンサ素子の第１の端子に接続された第１のＭＯＳトランジスタと、
第１の端子が前記電圧入力端子に接続され、第２の端子が前記第１のコンデンサ素子の第２の端子に接続された第２のＭＯＳトランジスタと、
第１の端子が前記第１のコンデンサ素子の第２の端子に接続され、第２の端子が前記第２のコンデンサ素子の第１の端子に接続された第３のＭＯＳトランジスタと、
第１の端子が前記電圧入力端子に接続され、第２の端子が前記第２のコンデンサ素子の第２の端子に接続された第４のＭＯＳトランジスタと、
第１の端子が前記電圧入力端子に接続され、第２の端子が前記第２のコンデンサの第１の端子に接続された第５のＭＯＳトランジスタと、
第１の端子が前記第２のコンデンサ素子の第２の端子に接続され、第２の端子が前記第２のコンデンサの第２の端子に接続された第６のＭＯＳトランジスタと、
第１の端子が前記第２のコンデンサの第２の端子に接続され、第２の端子が前記基準電位に接続された第７のＭＯＳトランジスタと、
第１の端子が前記第１のコンデンサ素子の第１の端子に接続され、第２の端子が前記電圧出力端子に接続された第８のＭＯＳトランジスタと、
第１の端子が前記第２のコンデンサ素子の第１の端子に接続され、第２の端子が前記電圧出力端子に接続された第９のＭＯＳトランジスタと、
第１の端子が前記第２のコンデンサの第１の端子に接続され、第２の端子が前記電圧出力端子に接続された第１０のＭＯＳトランジスタと
を有し、前記スイッチング制御手段が、
前記第１のフェーズ中は、前記第１、第３、第６および第１０のＭＯＳトランジスタをそれぞれオン状態にするとともに前記第２、第４、第５、第７、第８および第９のＭＯＳトランジスタをそれぞれオフ状態にし、
前記第２のフェーズ中は、前記第１、第３、第６および第１０のＭＯＳトランジスタをそれぞれオフ状態にするとともに前記第２、第４、第５、第７、第８および第９のＭＯＳトランジスタをそれぞれオン状態にする請求項６〜８のいずれか一項に記載のＤＣ／ＤＣコンバータ。
前記第１のコンデンサがｎ個（ｎは２以上の整数）のコンデンサ素子からなり、前記第１のフェーズでは前記ｎ個のコンデンサ素子が互いに並列接続され、前記第２のフェーズでは前記ｎ個のコンデンサ素子が互いに直列接続される請求項１に記載のＤＣ／ＤＣコンバータ。
前記ｎ個のコンデンサ素子がほぼ同一のキャパシタンスを有する請求項１０に記載のＤＣ／ＤＣコンバータ。
前記第１のフェーズのデューティ比を約ｎ／（ｎ＋１）に設定し、前記第２のフェーズのデューティ比を約１／（ｎ＋１）に設定する請求項１０または１１に記載のＤＣ／ＤＣコンバータ。
前記第１のコンデンサが第１および第２のコンデンサ素子からなり、前記スイッチ回路網が、
第１の端子が前記電圧入力端子に接続され、第２の端子が前記第１のコンデンサ素子の第１の端子に接続された第１のＭＯＳトランジスタと、
第１の端子が前記第１のＭＯＳトランジスタの第２の端子に接続され、第２の端子が前記第２のコンデンサ素子の第１の端子に接続された第２のＭＯＳトランジスタと、
第１の端子が前記第１のコンデンサ素子の第２の端子に接続され、第２の端子が前記第２のコンデンサ素子の第１の端子に接続された第３のＭＯＳトランジスタと、
第１の端子が前記電圧入力端子に接続され、第２の端子が前記第２のコンデンサ素子の第２の端子に接続された第４のＭＯＳトランジスタと、
第１の端子が前記第１のコンデンサ素子の第２の端子に接続され、第２の端子が前記第２のコンデンサ素子の第２の端子に接続された第５のＭＯＳトランジスタと、
第１の端子が前記電圧入力端子に接続され、第２の端子が前記第２のコンデンサの第１の端子に接続された第６のＭＯＳトランジスタと、
第１の端子が前記第２のコンデンサ素子の第２の端子に接続され、第２の端子が前記第２のコンデンサの第２の端子に接続された第７のＭＯＳトランジスタと、
第１の端子が前記第２のコンデンサの第２の端子に接続され、第２の端子が前記基準電位に接続された第８のＭＯＳトランジスタと、
第１の端子が前記第１のコンデンサ素子の第１の端子に接続され、第２の端子が前記電圧出力端子に接続された第９のＭＯＳトランジスタと、
第１の端子が前記第２のコンデンサの第１の端子に接続され、第２の端子が前記電圧出力端子に接続された第１０のＭＯＳトランジスタと
を有し、前記スイッチング制御手段が、
前記第１のフェーズ中は、前記第１、第２、第５、第７および第１０のＭＯＳトランジスタをそれぞれオン状態にするとともに前記第３、第４、第６、第８および第９のＭＯＳトランジスタをそれぞれオフ状態にし、
前記第２のフェーズ中は、前記第１、第２、第５、第７および第１０のＭＯＳトランジスタをそれぞれオフ状態にするとともに前記第３、第４、第６、第８および第９のＭＯＳトランジスタをそれぞれオン状態にする請求項１０〜１２のいずれか一項に記載のＤＣ／ＤＣコンバータ。
前記第１のコンデンサがｎ×ｍ個（ｎおよびｍはそれぞれ２以上の整数）のコンデンサ素子からなり、前記第１のフェーズでは前記ｎ×ｍ個のコンデンサ素子がｎ個毎に直列接続されるとともにそれらのコンデンサ直列回路がｍ列に並列接続され、前記第２のフェーズでは前記ｎ×ｍ個のコンデンサ素子がｍ個毎に直列接続されるとともにそれらのコンデンサ直列回路がｎ列に並列接続される請求項１に記載のＤＣ／ＤＣコンバータ。
前記ｎ×ｍ個のコンデンサ素子がほぼ同一のキャパシタンスを有する請求項１４に記載のＤＣ／ＤＣコンバータ。
前記第１のフェーズのデューティ比を約ｍ／（ｎ＋ｍ）に設定し、前記第２のフェーズのデューティ比を約ｎ／（ｎ＋ｍ）に設定する請求項１４または１５に記載のＤＣ／ＤＣコンバータ。
前記第１のコンデンサが第１、第２、第３および第４のコンデンサ素子からなり、前記スイッチ回路網が、
第１の端子が前記電圧入力端子に接続され、第２の端子が前記第３のコンデンサ素子の第１の端子に接続された第１のＭＯＳトランジスタと、
第１の端子が前記第３のコンデンサ素子の第１の端子に接続され、第２の端子が前記第１のコンデンサ素子の第１の端子に接続された第２のＭＯＳトランジスタと、
第１の端子が前記電圧入力端子に接続され、第２の端子が前記第１のコンデンサ素子の第２の端子に接続された第３のＭＯＳトランジスタと、
第１の端子が前記第１のコンデンサ素子の第２の端子に接続され、第２の端子が前記第２のコンデンサ素子の第１の端子に接続された第４のＭＯＳトランジスタと、
第１の端子が前記電圧入力端子に接続され、第２の端子が前記第２のコンデンサ素子の第２の端子に接続された第５のＭＯＳトランジスタと、
第１の端子が前記第３のコンデンサ素子の第２の端子に接続され、第２の端子が前記第４のコンデンサ素子の第１の端子に接続された第６のＭＯＳトランジスタと、
第１の端子が前記第１のコンデンサ素子の第１の端子に接続され、第２の端子が前記第３のコンデンサ素子の第２の端子に接続された第７のＭＯＳトランジスタと、
第１の端子が前記第２のコンデンサ素子の第１の端子に接続され、第２の端子が前記第４のコンデンサ素子の第２の端子に接続された第８のＭＯＳトランジスタと、
第１の端子が前記第２のコンデンサ素子の第２の端子に接続され、第２の端子が前記第４のコンデンサ素子の第２の端子に接続された第９のＭＯＳトランジスタと、
第１の端子が前記電圧入力端子に接続され、第２の端子が前記第２のコンデンサの第１の端子に接続された第１０のＭＯＳトランジスタと、
第１の端子が前記第４のコンデンサ素子の第２の端子に接続され、第２の端子が前記第２のコンデンサの第２の端子に接続された第１１のＭＯＳトランジスタと、
第１の端子が前記第２のコンデンサの第２の端子に接続され、第２の端子が前記基準電位に接続された第１２のＭＯＳトランジスタと、
第１の端子が前記第３のコンデンサ素子の第１の端子に接続され、第２の端子が前記電圧出力端子に接続された第１３のＭＯＳトランジスタと、
第１の端子が前記第４のコンデンサ素子の第１の端子に接続され、第２の端子が前記電圧出力端子に接続された第１４のＭＯＳトランジスタと、
第１の端子が前記第２のコンデンサの第１の端子に接続され、第２の端子が前記電圧出力端子に接続された第１５のＭＯＳトランジスタと
を有し、前記スイッチング制御手段が、
前記第１のフェーズ中は、前記第１、第２、第４、第６、第９、第１１および第１５のＭＯＳトランジスタをそれぞれオン状態にするとともに前記第３、第５、第７、第８、第１０、第１２、第１３および第１４のＭＯＳトランジスタをそれぞれオフ状態にし、
前記第２のフェーズ中は、前記第１、第２、第４、第６、第９、第１１および第１５のＭＯＳトランジスタをそれぞれオフ状態にするとともに前記第３、第５、第７、第８、第１０、第１２、第１３および第１４のＭＯＳトランジスタをそれぞれオン状態にする請求項１４〜１６のいずれか一項に記載のＤＣ／ＤＣコンバータ。
第１の端子が前記電圧出力端子に接続され、第２の端子が基準電位に接続された平滑用の第３のコンデンサを有する請求項１〜１７のいずれか一項に記載のＤＣ／ＤＣコンバータ。
前記電圧入力端子と前記第１のコンデンサとの間に直列に接続された電流制御回路と、
前記電圧出力端子に得られる出力電圧を検出する電圧検出手段と、
前記電圧出力端子より出力される出力電圧の設定値に対応した基準電圧を発生する基準電圧発生手段と、
前記電圧検出手段によって検出された前記出力電圧の電圧値を前記基準電圧と比較して、その比較誤差に応じて前記電流制御回路の電流値を制御する電流制御手段と
を有する請求項１〜１８のいずれか一項に記載のＤＣ／ＤＣコンバータ。
前記第１のフェーズと前記第２のフェーズとの間のフェーズ切り換え期間中に前記ＭＯＳトランジスタの全部をいったん同時にオフ状態する請求項５、９、１３、１７のいずれか一項に記載のＤＣ／ＤＣコンバータ。