JP2004207529A

JP2004207529A - Semiconductor device and manufacturing method thereof

Info

Publication number: JP2004207529A
Application number: JP2002375564A
Authority: JP
Inventors: Yasuharu Kawai; 康晴川合
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-12-25
Filing date: 2002-12-25
Publication date: 2004-07-22

Abstract

【課題】ゲート容量を小さくして高速化用途に適した半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、支持基板、絶縁膜及び単結晶Ｓｉ層を有するＳＯＩ基板を準備し、前記単結晶Ｓｉ層に第１導電型不純物を導入し、前記単結晶Ｓｉ層上にゲート絶縁膜を形成し、このゲート絶縁膜上にハンマーヘッド部分を有するゲート電極１５を形成し、第２導電型不純物を単結晶Ｓｉ層に導入して、該単結晶Ｓｉ層にソース/ドレイン領域の拡散層を形成し、ゲート電極１５のハンマーヘッド部分を除去するものである。ゲート電極下の単結晶Ｓｉ層にはボディー領域が形成され、ボディー領域に繋げられ電気的に接続されたボディーコンタクト領域２６が単結晶Ｓｉ層に形成され、ボディーコンタクト領域の一部は前記ハンマーヘッド部分の下方に位置する。
【選択図】図４A semiconductor device suitable for high-speed use by reducing gate capacitance and a method for manufacturing the same are provided.
A method of manufacturing a semiconductor device according to the present invention includes the steps of: preparing an SOI substrate having a supporting substrate, an insulating film, and a single-crystal Si layer, introducing a first conductivity type impurity into the single-crystal Si layer; A gate insulating film is formed on the crystalline Si layer, a gate electrode 15 having a hammer head portion is formed on the gate insulating film, and a second conductivity type impurity is introduced into the single crystal Si layer to form the single crystal Si layer. Then, a diffusion layer of a source / drain region is formed, and a hammer head portion of the gate electrode 15 is removed. A body region is formed in the single-crystal Si layer below the gate electrode, a body contact region 26 connected to and electrically connected to the body region is formed in the single-crystal Si layer, and a part of the body contact region is formed by the hammer head. Located below the part.
[Selection diagram] Fig. 4

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、ゲート容量を小さくして高速化用途に適した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来からＳＯＩ(Silicon On Insulator)基板は、半導体素子の動作速度や集積度に優れていることから、ＭＯＳトランジスタその他の半導体素子に適用されている。このような半導体素子のうち、いわゆる部分空乏型のものは、ＳＯＩ基板の半導体層が加工されて島状とされ、周囲と電気的に遮断された素子活性領域に形成されたものであるため、α線やラッチアップに強く、接合リーク、容量が小さい等の種々の利点を有する。しかしながら、その反面、素子活性領域が電気的に浮遊状態となるためにその電位変化が半導体素子の動作に影響を与える。この問題に対処するには、半導体層の素子活性領域の近傍に導電領域（ボディコンタクト領域）を設け、この領域を通じて電気的に遮断された素子活性領域へ電気的コンタクトをとり、素子動作を安定化させる必要がある。
【０００３】
図８は、従来の半導体装置を示す平面図であり、前記電気的コンタクトをとる手法を説明するものである。図９（Ａ）は、図８に示す９Ａ−９Ａ線に沿った断面図であり、図９（Ｂ）は、図８に示す９Ｂ−９Ｂ線に沿った断面図である。この半導体装置は、ｎチャネルＭＯＳＦＥＴを例に挙げて説明することとする。
図９（Ａ），（Ｂ）に示すように、ＳＯＩ基板１１４は、単結晶シリコンからなる支持基板１１１と、この支持基板１１１上に形成された埋め込み酸化膜（ＢＯＸ層）１１２と、この埋め込み酸化膜１１２上に形成された単結晶Ｓｉ層１１３と、から構成されている。
【０００４】
単結晶Ｓｉ層１１３には素子分離酸化膜１１６が形成されている。また、単結晶Ｓｉ層１１３の表面にはゲート酸化膜１１９が形成されており、このゲート酸化膜１１９上にはゲート電極１１５が形成されている。このゲート電極１１５の側壁にはサイドウオール１２０が形成されており、このサイドウオール下の単結晶Ｓｉ層１１３には図９（Ａ）に示すように低濃度の不純物拡散層１２１が形成されている。単結晶Ｓｉ層１１３には低濃度拡散層１２１に隣接してソース／ドレイン領域の拡散層１１７，１１８が形成されている。
【０００５】
ゲート電極１１５の下方の単結晶Ｓｉ層１１３がボディー領域であり、このボディー領域は図８、図９（Ｂ）に示すようにＰ⁺型不純物拡散層からなるボディーコンタクト領域１２６と繋げられ電気的に接続されている。ボディーコンタクト領域１２６は、ゲート電極１１５のハンマーヘッド側の単結晶Ｓｉ層１１３に形成されている。また、ゲート電極１１５、ソース/ドレイン領域の拡散層１１７，１１８及びボディーコンタクト領域１２６それぞれの上には金属シリサイド膜（図示せず）が形成されている。
【０００６】
ゲート電極を含む全面上には層間絶縁膜１２２が形成されている。この層間絶縁膜１２２には、ソース/ドレイン領域の拡散層１１７，１１８それぞれの上に位置する第１及び第２のコンタクトホール１２４，１２５が形成されると共に、ゲート電極１１５及びボディーコンタクト領域１２６それぞれの上に位置する第３及び第４のコンタクトホール１２３，１２７が形成されている。第１乃至第４のコンタクトホール内及び層間絶縁膜１２２上には第１乃至第４の配線１２８〜１３１が形成されている。第１及び第２の配線１２８，１２９それぞれはソース/ドレイン領域の拡散層１１７，１１８に電気的に接続されている。第３の配線１３０はゲート電極１１５に電気的に接続されており、第４の配線１３１はボディーコンタクト領域１２６に電気的に接続されている。第４の配線１３１からボディーコンタクト領域１２６に所定の電圧を印加することにより、ボディー電位を固定して基板浮遊効果を抑制している。これにより、トランジスタの動作を安定化することができる。
【０００７】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置では、図８に示すように、ボディー電位を固定するためのボディーコンタクト領域１２６を形成している。このため、ボディーコンタクト領域上に形成される金属シリサイド膜によってソース領域とドレイン領域がショートしないように、ゲート電極の一端にハンマーヘッドと呼ばれる面積の広い部分を形成している。したがって、このハンマーヘッドによってゲート容量が大きくなってしまうので（言い換えるとハンマーヘッドの部分だけゲート容量が大きくなってしまうので）、上記半導体装置は高速化用途に対して適していなかった。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ゲート容量を小さくして高速化用途に適した半導体装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層に素子分離膜を形成する工程と、
前記単結晶Ｓｉ層に第１導電型不純物を導入する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上にハンマーヘッド部分を有するゲート電極を形成する工程と、
第２導電型不純物を単結晶Ｓｉ層に導入して、該単結晶Ｓｉ層にソース/ドレイン領域の拡散層を形成する工程と、
前記ゲート電極のハンマーヘッド部分を除去する工程と、
を具備し、
前記ゲート電極下の単結晶Ｓｉ層にはボディー領域が形成され、
前記ボディー領域に繋げられ電気的に接続されたボディーコンタクト領域が単結晶Ｓｉ層に形成され、前記ボディーコンタクト領域の一部は前記ハンマーヘッド部分の下方に位置することを特徴とする。
【００１０】
上記半導体装置の製造方法によれば、ゲート電極のハンマーヘッド部分を除去することにより、ハンマーヘッド部分によって生じるゲート容量を除去することができる。したがって、ほぼ既存のプロセスを利用して全体のゲート容量を小さくすることができ、高速化用途に対して適したボディーコンタクト付きＳＯＩデバイスを作製することができる。
【００１１】
また、本発明に係る半導体装置の製造方法においては、前記ソース/ドレイン領域の拡散層を形成する工程と前記ハンマーヘッド部分を除去する工程との間に、ゲート電極、ソース/ドレイン領域の拡散層及びボディーコンタクト領域それぞれの上に金属シリサイド膜を形成する工程をさらに含むことも可能である。
【００１２】
本発明に係る半導体装置は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板において、
前記単結晶Ｓｉ層上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成され、ハンマーヘッド部分が除去されたゲート電極と、
このゲート電極の両端下の単結晶Ｓｉ層に形成されたソース/ドレイン領域の拡散層と、
前記ゲート電極下の単結晶Ｓｉ層に形成されたボディー領域と、
前記単結晶Ｓｉ層に形成され、前記ボディー領域に繋げられ電気的に接続されたボディーコンタクト領域と、
を具備し、
前記ボディーコンタクト領域の一部は前記ハンマーヘッド部分の下方に位置することを特徴とする。
【００１３】
また、本発明に係る半導体装置においては、前記ゲート電極及びソース/ドレイン領域の拡散層それぞれの上に形成された金属シリサイド膜をさらに含むことも可能である。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１乃至図５は、本発明に係る第１の実施の形態による半導体装置の製造方法を説明する図である。この半導体装置は、ｎチャネルＭＯＳＦＥＴを例に挙げて説明することとする。
図１は、第１の実施の形態による半導体装置の製造方法の途中の工程を示す平面図である。図２（Ａ）は、図１に示す２Ａ−２Ａ線に沿った断面図であり、図２（Ｂ）は、図１に示す２Ｂ−２Ｂ線に沿った断面図であり、図２（Ｃ）は、図１に示す２Ｃ−２Ｃ線に沿った断面図である。
図３は、図２の次の工程を示す断面図であり、図３（Ａ）は、図２（Ａ）に対応する部分の断面図であり、図３（Ｂ）は、図２（Ｂ）に対応する部分の断面図であり、図３（Ｃ）は、図２（Ｃ）に対応する部分の断面図である。
図４は、図３の次の工程を示す平面図であり、図５（Ａ）は、図４に示す５Ａ−５Ａ線に沿った断面図であり、図５（Ｂ）は、図４に示す５Ｂ−５Ｂ線に沿った断面図であり、図５（Ｃ）は、図４に示す５Ｃ−５Ｃ線に沿った断面図である。
【００１５】
まず、図１及び図２（Ａ）〜（Ｃ）に示すように、ＳＯＩ基板１４を準備する。このＳＯＩ基板１４は、単結晶シリコンからなる支持基板１１と、この支持基板１１上に形成された埋め込み酸化膜（ＢＯＸ層）１２と、この埋め込み酸化膜１２上に形成された単結晶Ｓｉ層１３と、から構成されている。なお、ＳＯＩ基板１４は、種々の製造方法により製造することが可能であり、例えば、張り合わせ法、ＳＩＭＯＸ(separation by Implanted oxygen)などにより製造することも可能である。
【００１６】
次に、単結晶Ｓｉ層１３にトレンチを形成し、このトレンチ内を含む全面上にＣＶＤ法によりシリコン酸化膜を堆積する。この後、単結晶Ｓｉ層１３の上に存在するシリコン酸化膜をエッチバック又はＣＭＰ（Chemical Mechanical Polishing）研磨により除去する。これにより、トレンチ内にシリコン酸化膜が埋め込まれ、ＢＯＸ層１２上の素子分離領域にはシリコン酸化膜からなる素子分離酸化膜１６が形成される。次いで、単結晶Ｓｉ層１３にＰ―型不純物をイオン注入する。
【００１７】
次いで、単結晶Ｓｉ層１３の表面に熱酸化法によりゲート酸化膜（ゲート絶縁膜）１９を形成する。次に、このゲート酸化膜１９を含む全面上にＣＶＤ（chemical vapor deposition）法によりポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることにより、ゲート酸化膜１９上にはハンマーヘッド部分を有するゲート電極１５が形成される。次いで、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域及びハンマーヘッドの先端部分を覆うレジストパターンが形成される。次いで、このレジストパターン及びゲート電極１５をマスクとして低濃度のＮ型不純物イオンをイオン注入する。次いで、前記レジストパターンを除去する。次に、ゲート電極１５を含む全面上にＣＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチングすることにより、ゲート電極１５の側壁にはシリコン酸化膜からなるサイドウオール２０が形成される。
【００１８】
この後、サイドウオール２０を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域及びハンマーヘッドの先端部分を覆うレジストパターンが形成される。次いで、このレジストパターン、サイドウオール２０及びゲート電極１５をマスクとしてソース／ドレイン領域に高濃度のＮ型不純物イオンをイオン注入する。次いで、前記レジストパターンを除去する。
次いで、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ハンマーヘッドの先端部分を除いたゲート電極及びソース／ドレイン領域を覆うレジストパターンが形成される。次いで、このレジストパターン及びハンマーヘッドをマスクとしてボディーコンタクト領域にＰ⁺型不純物をイオン注入する。次いで、ＳＯＩ基板１４にアニールを施す。これにより、単結晶Ｓｉ層１３には低濃度のＮ型拡散層２１及びソース／ドレイン領域のＮ型拡散層１７，１８、ボディーコンタクト領域のＰ⁺型不純物拡散層２６が形成される。なお、ゲート電極１５の下方の単結晶Ｓｉ層１３がボディー領域であり、このボディー領域は図１、図２（Ｂ），（Ｃ）に示すようにＰ⁺型不純物拡散層２６からなるボディーコンタクト領域と繋げられ電気的に接続されている。ボディーコンタクト領域２６は、ゲート電極１５のハンマーヘッド側の単結晶Ｓｉ層１３に形成されている。また、ソース／ドレイン領域へのイオン注入工程とボディーコンタクト領域へのイオン注入工程の順序はどちらが先でも良いので、順序を逆にしても良い。
【００１９】
次いで、ゲート電極１５を含む全面上にスパッタリングによりＴｉ、Ｃｏ、Ｎｉなどの金属膜（図示せず）を堆積する。次いで、ＳＯＩ基板１４に熱処理を施すことにより、ゲート電極１５のポリシリコン及び単結晶Ｓｉ層１３それぞれと金属膜とが反応する。これにより、ゲート電極１５、ソース／ドレイン領域の拡散層１７，１８及びボディーコンタクト領域２６それぞれの上に自己整合的に金属シリサイド膜３２が形成される。次に、残存する金属膜を剥離する。
【００２０】
この後、図３（Ａ）〜（Ｃ）に示すように、金属シリサイド膜３２を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。これにより、ハンマーヘッドを除いたゲート電極上及びソース/ドレイン領域の拡散層上にはレジストパターン３３が形成される。次いで、このレジストパターン３３をマスクとしてエッチングすることにより、図３（Ｃ）に示すようにゲート電極１５のハンマーヘッド部分が除去される。これにより、ハンマーヘッド部分によって生じるゲート容量を除去することができ、全体のゲート容量を小さくすることができる。
【００２１】
次に、図４及び図５（Ａ）〜（Ｃ）に示すように、レジストパターン３３を剥離した後、ゲート電極１５を含む全面上にシリコン酸化膜等からなる層間絶縁膜２２をＣＶＤ法により形成する。次いで、この層間絶縁膜２２上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜をエッチングすることにより、該層間絶縁膜２２には第１乃至第４のコンタクトホール２３〜２５，２７が形成される。第１及び第２のコンタクトホール２４，２５はソース/ドレイン領域の拡散層１７，１８それぞれの上に位置し、第３のコンタクトホール２３はゲート電極１５上に位置し、第４のコンタクトホール２７はボディーコンタクト領域２６上に位置する。
【００２２】
次いで、第１乃至第４のコンタクトホール内及び層間絶縁膜２２上に導電層を形成し、この導電層をパターニングすることにより、該層間絶縁膜２２上には第１乃至第４の配線２８〜３１が形成される。第１及び第２の配線２８，２９それぞれはソース/ドレイン領域の拡散層１７，１８に電気的に接続され、第３の配線３０はゲート電極１５に電気的に接続され、第４の配線３１はボディーコンタクト領域２６に電気的に接続される。なお、第１乃至第４の配線を構成する導電層は、種々の導電層を用いることができ、単層構造でも積層構造でも良く、例えばＡｌ合金層、Ｗ層、Ｔｉ層、ＴｉＮ層などを用いることも可能である。第４の配線３１からボディーコンタクト領域２６に所定の電圧を印加することにより、ボディー電位を固定して基板浮遊効果を抑制することができる。これにより、トランジスタの動作を安定化することができる。
【００２３】
上記第１の実施の形態によれば、ゲート電極１５のハンマーヘッド部分を除去することにより、ハンマーヘッド部分によって生じるゲート容量を除去することができる。したがって、ほぼ既存のプロセスを利用して全体のゲート容量を小さくすることができ、高速化用途に対して適したボディーコンタクト付きＳＯＩデバイスを作製することができる。
【００２４】
また、本実施の形態では、途中の工程までゲート電極にハンマーヘッド部分を形成しているため、ボディーコンタクト領域上に形成される金属シリサイド膜３２によってソース領域とドレイン領域がショートすることもない。つまり、本実施の形態のようにサリサイドプロセスを適用する場合でも、ハンマーヘッドを有するゲート電極（Ｔ−Ｇａｔｅ構造）を用いているため、ソース領域、ボディー領域及びドレイン領域を互いにゲート電極で分離することができる。したがって、ソース領域とドレイン領域がショートすることがない。
【００２５】
図６及び図７は、本発明に係る第２の実施の形態による半導体装置の製造方法を説明する図であり、図１乃至図５と同一部分には同一符号を付す。
図６（Ａ）は、第２の実施の形態による半導体装置の製造方法の途中の工程示す平面図であり、図６（Ｂ）は、図６（Ａ）に示す６Ｂ−６Ｂ線に沿った断面図である。図７（Ｃ）は、図６の次の工程を示す平面図であり、図７（Ｄ）は、図７（Ｃ）に示す７Ｄ−７Ｄ線に沿った断面図であり
【００２６】
まず、図６（Ａ），（Ｂ）に示すように、ＳＯＩ基板１４を準備し、単結晶Ｓｉ層１３にトレンチを形成し、トレンチ内にシリコン酸化膜を埋め込むことにより、ＢＯＸ層１２上の素子分離領域にはシリコン酸化膜からなる素子分離酸化膜１６が形成される。次いで、単結晶Ｓｉ層１３にＰ―型不純物をイオン注入する。
【００２７】
次いで、単結晶Ｓｉ層１３の表面に熱酸化法によりゲート酸化膜１９を形成し、このゲート酸化膜１９上にハンマーヘッド部分を有するゲート電極１５を形成する。次いで、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域及びハンマーヘッドの先端部分を覆うレジストパターンが形成される。次いで、このレジストパターン及びゲート電極１５をマスクとして低濃度のＮ型不純物イオンをイオン注入する。次いで、前記レジストパターンを除去する。次に、ゲート電極１５の側壁にシリコン酸化膜からなるサイドウオール２０を形成する。
【００２８】
この後、サイドウオール２０を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域及びハンマーヘッドの先端部分を覆うレジストパターンが形成される。次いで、このレジストパターン、サイドウオール２０及びゲート電極１５をマスクとしてソース／ドレイン領域に高濃度のＮ型不純物イオンをイオン注入する。次いで、前記レジストパターンを除去する。
次いで、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ハンマーヘッドの先端部分を除いたゲート電極及びソース／ドレイン領域を覆うレジストパターンが形成される。次いで、このレジストパターン及びハンマーヘッドをマスクとしてボディーコンタクト領域にＰ⁺型不純物をイオン注入する。次いで、ＳＯＩ基板１４にアニールを施す。これにより、単結晶Ｓｉ層１３には低濃度のＮ型拡散層２１及びソース／ドレイン領域のＮ型拡散層１７，１８、ボディーコンタクト領域のＰ⁺型不純物拡散層２６が形成される。なお、ゲート電極１５の下方の単結晶Ｓｉ層１３がボディー領域であり、このボディー領域は図６（Ａ），（Ｂ）に示すようにＰ⁺型不純物拡散層２６からなるボディーコンタクト領域と繋げられ電気的に接続されている。ボディーコンタクト領域２６は、ゲート電極１５のハンマーヘッド側の単結晶Ｓｉ層１３に形成されている。
【００２９】
次いで、ゲート電極１５、ソース／ドレイン領域の拡散層１７，１８及びボディーコンタクト領域２６それぞれの上に自己整合的に金属シリサイド膜３２を形成する。
この後、図７（Ｃ），（Ｄ）に示すように、ゲート電極１５のハンマーヘッド部分をエッチング除去する。これにより、ハンマーヘッド部分によって生じるゲート容量を除去することができ、全体のゲート容量を小さくすることができる。
この後の層間絶縁膜及び配線を形成する工程は、第１の実施の形態と同様であるので説明を省略する。
【００３０】
上記第２の実施の形態においても第１の実施の形態と同様の効果を得ることができる。
すなわち、ほぼ既存のプロセスを利用して全体のゲート容量を小さくすることができ、高速化用途に対して適したボディーコンタクト付きＳＯＩデバイスを作製することができる。また、途中の工程までゲート電極にハンマーヘッド部分を形成しているため、ボディーコンタクト領域上に形成される金属シリサイド膜３２によってソース領域とドレイン領域がショートすることもない。
【００３１】
尚、本発明は、上記実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【図１】第１の実施の形態による半導体装置の製造方法を説明する図。
【図２】第１の実施の形態による半導体装置の製造方法を説明する図。
【図３】第１の実施の形態による半導体装置の製造方法を説明する図。
【図４】第１の実施の形態による半導体装置の製造方法を説明する図。
【図５】第１の実施の形態による半導体装置の製造方法を説明する図。
【図６】第２の実施の形態による半導体装置の製造方法を説明する図。
【図７】第２の実施の形態による半導体装置の製造方法を説明する図。
【図８】従来の半導体装置を示す平面図。
【図９】従来の半導体装置を示す断面図。
【符号の説明】
１１，１１１…支持基板、１２，１１２…埋め込み酸化膜（ＢＯＸ層）、１３，１１３…単結晶Ｓｉ層、１４，１１４…ＳＯＩ基板、１５，１１５…ゲート電極、１６，１１６…素子分離酸化膜、１７，１８，１１７，１１８…ソース/ドレイン領域の拡散層、１９，１１９…ゲート酸化膜、２０，１２０…サイドウオール、２１，１２１…低濃度不純物拡散層、２２，１２２…層間絶縁膜、
２３，１２３…第３のコンタクトホール、２４，１２４…第１のコンタクトホール、２５，１２５…第２のコンタクトホール、２６，１２６…ボディーコンタクト領域、２７，１２７…第４のコンタクトホール、２８〜３１，１２８〜１３１…第１〜第４の配線、３２…金属シリサイド、３３…レジストパターン[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device suitable for high-speed use by reducing gate capacitance and a method of manufacturing the same.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, SOI (Silicon On Insulator) substrates have been applied to MOS transistors and other semiconductor devices because of their excellent operation speed and integration degree of semiconductor devices. Among such semiconductor elements, a so-called partially depleted element is formed in an element active region in which a semiconductor layer of an SOI substrate is processed into an island shape and is electrically isolated from the surroundings. It is resistant to α-rays and latch-up, and has various advantages such as low junction leakage and small capacitance. However, on the other hand, since the element active region is in an electrically floating state, the potential change affects the operation of the semiconductor element. To cope with this problem, a conductive region (body contact region) is provided in the semiconductor layer in the vicinity of the device active region, and an electrical contact is made with the device active region which is electrically cut off through this region to stabilize the device operation. Need to be
[0003]
FIG. 8 is a plan view showing a conventional semiconductor device, and illustrates a method of making the electrical contact. 9A is a cross-sectional view taken along the line 9A-9A shown in FIG. 8, and FIG. 9B is a cross-sectional view taken along the line 9B-9B shown in FIG. This semiconductor device will be described using an n-channel MOSFET as an example.
As shown in FIGS. 9A and 9B, the SOI substrate 114 includes a support substrate 111 made of single crystal silicon, a buried oxide film (BOX layer) 112 formed on the support substrate 111, and A single crystal Si layer 113 formed on oxide film 112.
[0004]
An element isolation oxide film 116 is formed on the single crystal Si layer 113. In addition, a gate oxide film 119 is formed on the surface of the single crystal Si layer 113, and a gate electrode 115 is formed on the gate oxide film 119. A side wall 120 is formed on the side wall of the gate electrode 115, and a low-concentration impurity diffusion layer 121 is formed on the single-crystal Si layer 113 below the side wall as shown in FIG. . Diffusion layers 117 and 118 of source / drain regions are formed in the single crystal Si layer 113 adjacent to the low concentration diffusion layer 121.
[0005]
The single-crystal Si layer 113 below the gate electrode 115 is a body region. As shown in FIGS. 8 and 9B, the body region is electrically connected to a body contact region 126 made of a P ⁺ -type impurity diffusion layer. It is connected to the. The body contact region 126 is formed in the single crystal Si layer 113 on the hammer head side of the gate electrode 115. In addition, a metal silicide film (not shown) is formed on each of the gate electrode 115, the diffusion layers 117 and 118 of the source / drain regions, and the body contact region 126.
[0006]
An interlayer insulating film 122 is formed over the entire surface including the gate electrode. In the interlayer insulating film 122, first and second contact holes 124 and 125 are formed on the source / drain region diffusion layers 117 and 118, respectively, and the gate electrode 115 and the body contact region 126 are formed respectively. The third and fourth contact holes 123 and 127 located above are formed. First to fourth wirings 128 to 131 are formed in the first to fourth contact holes and on the interlayer insulating film 122. The first and second wirings 128 and 129 are electrically connected to the diffusion layers 117 and 118 in the source / drain regions, respectively. Third wiring 130 is electrically connected to gate electrode 115, and fourth wiring 131 is electrically connected to body contact region 126. By applying a predetermined voltage from the fourth wiring 131 to the body contact region 126, the body potential is fixed and the substrate floating effect is suppressed. Thus, the operation of the transistor can be stabilized.
[0007]
[Problems to be solved by the invention]
Meanwhile, in the above-mentioned conventional semiconductor device, as shown in FIG. 8, a body contact region 126 for fixing a body potential is formed. Therefore, a large area called a hammer head is formed at one end of the gate electrode so that the source region and the drain region are not short-circuited by the metal silicide film formed on the body contact region. Therefore, the gate capacitance is increased by the hammer head (in other words, the gate capacitance is increased only in the hammer head portion), and the semiconductor device is not suitable for high-speed applications.
[0008]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device suitable for high-speed use by reducing the gate capacitance, and a method for manufacturing the same.
[0009]
[Means for Solving the Problems]
In order to solve the above problems, a method for manufacturing a semiconductor device according to the present invention includes a supporting substrate, an insulating film formed on the supporting substrate, and a single-crystal Si layer formed on the insulating film. Preparing an SOI substrate;
Forming an element isolation film on the single crystal Si layer;
Introducing a first conductivity type impurity into the single crystal Si layer;
Forming a gate insulating film on the single crystal Si layer;
Forming a gate electrode having a hammer head portion on the gate insulating film;
Introducing a second-conductivity-type impurity into the single-crystal Si layer to form a source / drain region diffusion layer in the single-crystal Si layer;
Removing the hammer head portion of the gate electrode;
With
A body region is formed in the single crystal Si layer below the gate electrode,
A body contact region connected to and electrically connected to the body region is formed in a single-crystal Si layer, and a part of the body contact region is located below the hammer head.
[0010]
According to the above-described method for manufacturing a semiconductor device, by removing the hammer head portion of the gate electrode, the gate capacitance caused by the hammer head portion can be removed. Therefore, it is possible to reduce the overall gate capacitance by using an almost existing process, and to manufacture an SOI device with a body contact suitable for high-speed use.
[0011]
Further, in the method for manufacturing a semiconductor device according to the present invention, the step of forming the diffusion layer of the source / drain region and the step of removing the hammer head portion may include the step of forming the gate electrode and the diffusion layer of the source / drain region. The method may further include forming a metal silicide film on each of the body contact regions.
[0012]
A semiconductor device according to the present invention is an SOI substrate including a support substrate, an insulating film formed over the support substrate, and a single-crystal Si layer formed over the insulating film.
A gate insulating film formed on the single-crystal Si layer;
A gate electrode formed on the gate insulating film and having a hammer head portion removed,
A source / drain region diffusion layer formed in a single-crystal Si layer below both ends of the gate electrode;
A body region formed in the single-crystal Si layer below the gate electrode;
A body contact region formed in the single-crystal Si layer and electrically connected to the body region;
With
A part of the body contact region is located below the hammer head.
[0013]
The semiconductor device according to the present invention may further include a metal silicide film formed on each of the gate electrode and the diffusion layer in the source / drain region.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
1 to 5 are views for explaining a method for manufacturing a semiconductor device according to the first embodiment of the present invention. This semiconductor device will be described using an n-channel MOSFET as an example.
FIG. 1 is a plan view showing a step in the middle of the method of manufacturing a semiconductor device according to the first embodiment. 2A is a cross-sectional view taken along the line 2A-2A shown in FIG. 1, FIG. 2B is a cross-sectional view taken along the line 2B-2B shown in FIG. 2) is a sectional view taken along line 2C-2C shown in FIG.
FIG. 3 is a cross-sectional view showing a step subsequent to that of FIG. 2, FIG. 3A is a cross-sectional view of a portion corresponding to FIG. 2A, and FIG. 3C is a cross-sectional view of a portion corresponding to FIG. 2C, and FIG. 3C is a cross-sectional view of a portion corresponding to FIG.
FIG. 4 is a plan view showing a step subsequent to that of FIG. 3, FIG. 5A is a cross-sectional view taken along line 5A-5A shown in FIG. 4, and FIG. FIG. 5C is a cross-sectional view taken along line 5B-5B shown in FIG. 5, and FIG. 5C is a cross-sectional view taken along line 5C-5C shown in FIG.
[0015]
First, as shown in FIGS. 1 and 2A to 2C, an SOI substrate 14 is prepared. The SOI substrate 14 includes a support substrate 11 made of single crystal silicon, a buried oxide film (BOX layer) 12 formed on the support substrate 11, and a single crystal Si layer 13 formed on the buried oxide film 12. And is composed of The SOI substrate 14 can be manufactured by various manufacturing methods, and for example, can be manufactured by a bonding method, SIMOX (separation by Implanted oxygen), or the like.
[0016]
Next, a trench is formed in the single crystal Si layer 13, and a silicon oxide film is deposited on the entire surface including the inside of the trench by a CVD method. After that, the silicon oxide film existing on the single crystal Si layer 13 is removed by etch back or CMP (Chemical Mechanical Polishing) polishing. As a result, the silicon oxide film is buried in the trench, and an element isolation oxide film 16 made of the silicon oxide film is formed in the element isolation region on the BOX layer 12. Next, a P-type impurity is ion-implanted into the single crystal Si layer 13.
[0017]
Next, a gate oxide film (gate insulating film) 19 is formed on the surface of the single crystal Si layer 13 by a thermal oxidation method. Next, a polysilicon film is deposited on the entire surface including the gate oxide film 19 by a CVD (chemical vapor deposition) method, and the polysilicon film is patterned to have a hammer head on the gate oxide film 19. A gate electrode 15 is formed. Next, a photoresist film (not shown) is applied on the entire surface including the gate electrode, and the photoresist film is exposed and developed to form a resist pattern covering the body contact region and the tip of the hammer head. . Next, low-concentration N-type impurity ions are implanted using the resist pattern and the gate electrode 15 as a mask. Next, the resist pattern is removed. Next, a silicon oxide film is deposited on the entire surface including the gate electrode 15 by the CVD method, and the entire surface of the silicon oxide film is etched, so that a sidewall 20 made of the silicon oxide film is formed on the side wall of the gate electrode 15. You.
[0018]
Thereafter, a photoresist film (not shown) is applied on the entire surface including the sidewall 20, and the photoresist film is exposed and developed to form a resist pattern covering the body contact region and the tip of the hammer head. Is done. Next, high-concentration N-type impurity ions are implanted into the source / drain regions using the resist pattern, the sidewalls 20 and the gate electrode 15 as a mask. Next, the resist pattern is removed.
Next, a photoresist film (not shown) is applied on the entire surface including the gate electrode, and the photoresist film is exposed and developed to cover the gate electrode and the source / drain regions except for the tip of the hammer head. A resist pattern is formed. Next, P ⁺ -type impurities are ion-implanted into the body contact region using the resist pattern and the hammer head as a mask. Next, annealing is performed on the SOI substrate 14. Thus, a low-concentration N-type diffusion layer 21, N-type diffusion layers 17 and 18 in the source / drain region, and a P ⁺ -type impurity diffusion layer 26 in the body contact region are formed in the single-crystal Si layer 13. The single crystal Si layer 13 below the gate electrode 15 is a body region, and this body region is composed of a P ⁺ -type impurity diffusion layer 26 as shown in FIGS. 1, 2B and 2C. It is connected to the area and is electrically connected. The body contact region 26 is formed in the single-crystal Si layer 13 on the hammer head side of the gate electrode 15. In addition, the order of the step of implanting ions into the source / drain region and the step of implanting ions into the body contact region may be reversed, so that the order may be reversed.
[0019]
Next, a metal film (not shown) of Ti, Co, Ni or the like is deposited on the entire surface including the gate electrode 15 by sputtering. Next, by subjecting the SOI substrate 14 to heat treatment, the polysilicon of the gate electrode 15 and the single-crystal Si layer 13 react with the metal film. As a result, a metal silicide film 32 is formed on each of the gate electrode 15, the diffusion layers 17 and 18 of the source / drain regions, and the body contact region 26 in a self-aligned manner. Next, the remaining metal film is peeled off.
[0020]
Thereafter, as shown in FIGS. 3A to 3C, a photoresist film is applied on the entire surface including the metal silicide film 32, and the photoresist film is exposed and developed. As a result, a resist pattern 33 is formed on the gate electrode excluding the hammer head and on the diffusion layers in the source / drain regions. Next, by etching using the resist pattern 33 as a mask, the hammer head portion of the gate electrode 15 is removed as shown in FIG. As a result, the gate capacitance generated by the hammer head can be removed, and the overall gate capacitance can be reduced.
[0021]
Next, as shown in FIGS. 4 and 5A to 5C, after removing the resist pattern 33, an interlayer insulating film 22 made of a silicon oxide film or the like is formed on the entire surface including the gate electrode 15 by a CVD method. Form. Next, a photoresist film (not shown) is applied on the interlayer insulating film 22, and the photoresist film is exposed and developed to form a resist pattern on the interlayer insulating film. Next, the first to fourth contact holes 23 to 25 and 27 are formed in the interlayer insulating film 22 by etching the interlayer insulating film using the resist pattern as a mask. The first and second contact holes 24 and 25 are located on the respective diffusion layers 17 and 18 of the source / drain regions, the third contact hole 23 is located on the gate electrode 15, and the fourth contact hole 27 is located on the gate electrode 15. Are located on the body contact region 26.
[0022]
Next, a conductive layer is formed in the first to fourth contact holes and on the interlayer insulating film 22, and the conductive layer is patterned, so that the first to fourth wirings 28 to 31 are formed. The first and second wirings 28 and 29 are electrically connected to the diffusion layers 17 and 18 in the source / drain regions, respectively, the third wiring 30 is electrically connected to the gate electrode 15 and the fourth wiring 31 Are electrically connected to the body contact region 26. Note that the conductive layers forming the first to fourth wirings can be various conductive layers, and may have a single-layer structure or a stacked structure. For example, an Al alloy layer, a W layer, a Ti layer, a TiN layer, or the like may be used. It is also possible to use. By applying a predetermined voltage from the fourth wiring 31 to the body contact region 26, the body potential can be fixed and the substrate floating effect can be suppressed. Thus, the operation of the transistor can be stabilized.
[0023]
According to the first embodiment, by removing the hammer head portion of the gate electrode 15, the gate capacitance caused by the hammer head portion can be removed. Therefore, it is possible to reduce the overall gate capacitance by using an almost existing process, and to manufacture an SOI device with a body contact suitable for high-speed use.
[0024]
Further, in this embodiment, since the hammer head portion is formed in the gate electrode up to the middle process, the source region and the drain region are not short-circuited by the metal silicide film 32 formed on the body contact region. That is, even when the salicide process is applied as in this embodiment, the source region, the body region, and the drain region are separated from each other by the gate electrode because the gate electrode (T-Gate structure) having the hammer head is used. be able to. Therefore, the source region and the drain region are not short-circuited.
[0025]
6 and 7 are views for explaining a method for manufacturing a semiconductor device according to the second embodiment of the present invention, and the same parts as those in FIGS. 1 to 5 are denoted by the same reference numerals.
FIG. 6A is a plan view showing a step in the middle of the method for manufacturing a semiconductor device according to the second embodiment, and FIG. 6B is along the line 6B-6B shown in FIG. It is sectional drawing. FIG. 7C is a plan view showing the next step of FIG. 6, and FIG. 7D is a cross-sectional view taken along the line 7D-7D shown in FIG. 7C.
First, as shown in FIGS. 6A and 6B, an SOI substrate 14 is prepared, a trench is formed in the single-crystal Si layer 13, and a silicon oxide film is buried in the trench, thereby forming an oxide film on the BOX layer 12. An element isolation oxide film 16 made of a silicon oxide film is formed in the element isolation region. Next, a P-type impurity is ion-implanted into the single crystal Si layer 13.
[0027]
Next, a gate oxide film 19 is formed on the surface of the single crystal Si layer 13 by a thermal oxidation method, and a gate electrode 15 having a hammer head portion is formed on the gate oxide film 19. Next, a photoresist film (not shown) is applied on the entire surface including the gate electrode, and the photoresist film is exposed and developed to form a resist pattern covering the body contact region and the tip of the hammer head. . Next, low-concentration N-type impurity ions are implanted using the resist pattern and the gate electrode 15 as a mask. Next, the resist pattern is removed. Next, a sidewall 20 made of a silicon oxide film is formed on the side wall of the gate electrode 15.
[0028]
Thereafter, a photoresist film (not shown) is applied on the entire surface including the sidewall 20, and the photoresist film is exposed and developed to form a resist pattern covering the body contact region and the tip of the hammer head. Is done. Next, high-concentration N-type impurity ions are implanted into the source / drain regions using the resist pattern, the sidewalls 20 and the gate electrode 15 as a mask. Next, the resist pattern is removed.
Next, a photoresist film (not shown) is applied on the entire surface including the gate electrode, and the photoresist film is exposed and developed to cover the gate electrode and the source / drain regions except for the tip of the hammer head. A resist pattern is formed. Next, P ⁺ -type impurities are ion-implanted into the body contact region using the resist pattern and the hammer head as a mask. Next, annealing is performed on the SOI substrate 14. Thus, a low-concentration N-type diffusion layer 21, N-type diffusion layers 17 and 18 in the source / drain region, and a P ⁺ -type impurity diffusion layer 26 in the body contact region are formed in the single-crystal Si layer 13. The single crystal Si layer 13 below the gate electrode 15 is a body region, and this body region is connected to a body contact region composed of a P ⁺ type impurity diffusion layer 26 as shown in FIGS. And are electrically connected. The body contact region 26 is formed in the single-crystal Si layer 13 on the hammer head side of the gate electrode 15.
[0029]
Next, a metal silicide film 32 is formed on each of the gate electrode 15, the diffusion layers 17, 18 of the source / drain regions, and the body contact region 26 in a self-aligned manner.
Thereafter, as shown in FIGS. 7C and 7D, the hammer head portion of the gate electrode 15 is removed by etching. As a result, the gate capacitance generated by the hammer head can be removed, and the overall gate capacitance can be reduced.
Subsequent steps of forming the interlayer insulating film and the wiring are the same as those in the first embodiment, and a description thereof will be omitted.
[0030]
In the second embodiment, the same effects as in the first embodiment can be obtained.
That is, the overall gate capacitance can be reduced by using a substantially existing process, and an SOI device with a body contact suitable for high-speed use can be manufactured. Further, since the hammer head portion is formed on the gate electrode up to the middle step, the source region and the drain region are not short-circuited by the metal silicide film 32 formed on the body contact region.
[0031]
It should be noted that the present invention is not limited to the above-described embodiment, and can be implemented with various modifications without departing from the gist of the present invention.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a method for manufacturing a semiconductor device according to a first embodiment.
FIG. 2 is a diagram illustrating a method of manufacturing the semiconductor device according to the first embodiment.
FIG. 3 is a diagram illustrating a method for manufacturing the semiconductor device according to the first embodiment.
FIG. 4 is a diagram illustrating a method for manufacturing the semiconductor device according to the first embodiment.
FIG. 5 is a diagram illustrating a method for manufacturing the semiconductor device according to the first embodiment.
FIG. 6 is a diagram illustrating a method for manufacturing the semiconductor device according to the second embodiment.
FIG. 7 is a diagram illustrating a method for manufacturing the semiconductor device according to the second embodiment.
FIG. 8 is a plan view showing a conventional semiconductor device.
FIG. 9 is a cross-sectional view illustrating a conventional semiconductor device.
[Explanation of symbols]
11, 111: Support substrate, 12, 112: Embedded oxide film (BOX layer), 13, 113: Single crystal Si layer, 14, 114: SOI substrate, 15, 115: Gate electrode, 16, 116: Element isolation oxide film , 17, 18, 117, 118... Source / drain region diffusion layers, 19, 119... Gate oxide films, 20, 120. Sidewalls, 21, 121... Low-concentration impurity diffusion layers, 22, 122.
23, 123 ... third contact hole, 24, 124 ... first contact hole, 25, 125 ... second contact hole, 26, 126 ... body contact region, 27, 127 ... fourth contact hole, 28- 31, 128 to 131: first to fourth wirings, 32: metal silicide, 33: resist pattern

Claims

A step of preparing an SOI substrate having a supporting substrate, an insulating film formed on the supporting substrate, and a single crystal Si layer formed on the insulating film;
Forming an element isolation film on the single crystal Si layer;
Introducing a first conductivity type impurity into the single crystal Si layer;
Forming a gate insulating film on the single crystal Si layer;
Forming a gate electrode having a hammer head on the gate insulating film;
Introducing a second-conductivity-type impurity into the single-crystal Si layer to form a source / drain region diffusion layer in the single-crystal Si layer;
Removing the hammer head portion of the gate electrode;
With
A body region is formed in the single crystal Si layer below the gate electrode,
A semiconductor device, wherein a body contact region connected to and electrically connected to the body region is formed in a single-crystal Si layer, and a part of the body contact region is located below the hammer head portion. Method.

Forming a metal silicide film on each of the gate electrode, the source / drain region diffusion layer and the body contact region between the step of forming the diffusion layer of the source / drain region and the step of removing the hammer head portion; The method according to claim 2, further comprising a step.

In an SOI substrate including a supporting substrate, an insulating film formed over the supporting substrate, and a single-crystal Si layer formed over the insulating film,
A gate insulating film formed on the single-crystal Si layer;
A gate electrode formed on the gate insulating film and having a hammer head portion removed;
A source / drain region diffusion layer formed in a single-crystal Si layer below both ends of the gate electrode;
A body region formed in the single-crystal Si layer below the gate electrode;
A body contact region formed in the single crystal Si layer and connected to and electrically connected to the body region;
With
The semiconductor device according to claim 1, wherein a part of the body contact region is located below the hammer head.

4. The semiconductor device according to claim 3, further comprising a metal silicide film formed on each of the gate electrode and the diffusion layer in the source / drain region.