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JP2004179419A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】キャパシタの単位面積あたりの容量を増大させることが可能な半導体装置を提供する。
【解決手段】第１の電極１２５ａと、第１の電極の下方に設けられた第２の電極１２３ａと、第２の電極の下方に設けられた第３の電極１２１ａと、第１の電極と第２の電極の間に設けられた第１の誘電体膜１２４と、第２の電極と第３の電極の間に設けられた第２の誘電体膜１２２とを含むキャパシタ構造と、キャパシタ構造を覆い、第１の電極に達する第１の穴と、第２の電極に達する第２の穴と、第３の電極に達する第３の穴とを有する絶縁膜１２８と、第１の穴に埋め込まれた部分及び第３の穴に埋め込まれた部分を有し、第１の電極と第３の電極を電気的に接続する第１の導電性接続部１２９ａと、第１の導電性接続部から離間し、第２の穴に埋め込まれた部分を有する第２の導電性接続部１２９ｂとを備える。
【選択図】 図９

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特にキャパシタを有する半導体装置に関する。
【０００２】
【従来の技術】
近年、ＲＦ回路等のアナログ回路とＣＭＯＳ回路等のロジック回路を同一チップ内に集積化したＬＳＩが検討されている。このようにロジック回路とともにアナログ回路が集積化されたＬＳＩでは、それぞれの回路に要求されるキャパシタ特性を同時に満たす高性能のキャパシタを形成する必要がある。このような要求に対し、金属電極間に誘電体膜（絶縁膜）を挟んだＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを用いることが提案されている。
【０００３】
また、上記のようなＬＳＩにおいては、容量の大きなＭＩＭキャパシタを作製する必要がある。しかしながら、容量を大きくすることは、キャパシタの占有面積の増大につながる。そこで、単位面積あたりの容量を増加させるために、複数の誘電体膜を積層した積層型のキャパシタを用いることが考えられる。
【０００４】
積層型のキャパシタとしては、チップコンデンサが従来より広く知られている。図２６は、チップコンデンサの一例を示したものである。このチップコンデンサは、電極４０１及び誘電体膜４０２を積層した後、積層構造の側部（エッジ部）にメッキ法等によって金属膜を形成することで得られる。
【０００５】
なお、積層構造を有するチップコンデンサについては、例えば特許文献１〜３に記載されている。
【０００６】
一方、ＬＳＩ内に単一の誘電体膜を有するＭＩＭキャパシタを形成する場合には、通常、以下のような製造方法が用いられる。下部電極用の金属膜、誘電体膜及び上部電極用の金属膜を積層した後、これらの膜をパターニングして上部電極及び下部電極を形成する。上部電極と下部電極のパターニングには、別々のリソグラフィ工程が用いられる。これは、キャパシタの側壁に沿って流れるリーク電流を防止するためである。続いて、全面に層間絶縁膜を形成した後、上部電極及び下部電極に達するコンタクトホールを形成する。さらに、全面に配線用の金属膜を形成した後、この金属膜をパターニングして配線を形成する。すなわち、単一誘電体膜のＭＩＭキャパシタを形成する場合には、上部電極形成用、下部電極形成用、コンタクトホール形成用及び配線形成用の４回のリソグラフィ工程が行われる。
【０００７】
しかしながら、複数の誘電体膜を積層した積層型のキャパシタをＬＳＩ内に形成する場合には、積層膜数の増大にしたがってリソグラフィ工程数が大幅に増加する。したがって、必然的に製造工程の大幅な増加を招くことになる。
【０００８】
また、図２６に示したようなチップコンデンサの構造、すなわち積層構造のエッジ部に金属膜が形成された構造を、上述したＬＳＩ用のＭＩＭキャパシタに適用した場合には、図２７に示すような問題が生じる。すなわち、電極４１１及び誘電体膜４１２からなる積層構造のエッジ部が凸凹状となるため、エッジ部における段差被覆性が悪化する、エッジ部において電界集中が起きる、といった問題が生じる。そのため、キャパシタの信頼性の低下や歩留まりの低下等を招く。
【０００９】
【特許文献１】
特開平４−２９３２１５号公報
【００１０】
【特許文献２】
特開平４−３３４００７号公報
【００１１】
【特許文献３】
特開平４−３５６９０８号公報
【００１２】
【発明が解決しようとする課題】
このように、アナログ回路とロジック回路を同一チップ内に集積化したＬＳＩでは、高性能且つ大容量のキャパシタを、占有面積を増大させずに形成することが重要である。そのため、積層型のＭＩＭキャパシタを用いることが考えられるが、信頼性が低下するといった問題や、製造工程が大幅に増加するといった問題が生じる。
【００１３】
本発明は上記従来の課題に対してなされたものであり、キャパシタの単位面積あたりの容量を増大させることができ、しかも信頼性の低下や製造工程の大幅な増加を防止することが可能な半導体装置及びその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に形成されたものであって、第１の電極と、第１の電極の下方に設けられた第２の電極と、第２の電極の下方に設けられた第３の電極と、第１の電極と第２の電極の間に設けられた第１の誘電体膜と、第２の電極と第３の電極の間に設けられた第２の誘電体膜とを含むキャパシタ構造と、前記キャパシタ構造を覆い、前記第１の電極に達する第１の穴と、前記第２の電極に達する第２の穴と、前記第３の電極に達する第３の穴とを有する絶縁膜と、前記第１の穴に埋め込まれた部分及び前記第３の穴に埋め込まれた部分を有し、前記第１の電極と前記第３の電極を電気的に接続する第１の導電性接続部と、第１の導電性接続部から離間し、前記第２の穴に埋め込まれた部分を有する第２の導電性接続部と、を備えたことを特徴とする。
【００１５】
本発明に係る半導体装置の製造方法は、半導体基板の上方に、第１の導電膜と、第１の導電膜の下方に設けられた第２の導電膜と、第２の導電膜の下方に設けられた第３の導電膜と、第１の導電膜と第２の導電膜の間に設けられた第１の誘電体膜と、第２の導電膜と第３の導電膜の間に設けられた第２の誘電体膜とを含む積層膜を形成する工程と、前記積層膜をパターニングして、前記第１の導電膜で形成された第１の電極、前記第２の導電膜で形成された第２の電極及び前記第３の導電膜で形成された第３の電極を含むキャパシタ構造を形成する工程と、前記キャパシタ構造を覆い、前記第１の電極に達する第１の穴と、前記第２の電極に達する第２の穴と、前記第３の電極に達する第３の穴とを有する絶縁膜を形成する工程と、前記第１の穴に埋め込まれた部分及び前記第３の穴に埋め込まれた部分を有し、前記第１の電極と前記第３の電極を電気的に接続する第１の導電性接続部と、第１の導電性接続部から離間し、前記第２の穴に埋め込まれた部分を有する第２の導電性接続部と、を形成する工程と、を備えたことを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１７】
［実施形態１］
本発明の第１の実施形態に係る半導体装置（アナログ回路とロジック回路を同一チップ内に集積化したＬＳＩ）の製造方法を、図１〜図１０を参照して説明する。本実施形態は、キャパシタの誘電体膜として２層の窒化シリコン膜を用いたものであり、容量密度４〜５ｆＦ／μｍ２ を実現可能である。
【００１８】
まず、図１に示すように、シリコン基板１０１（半導体基板）上に素子分離領域１０２、ゲート電極１０３及び拡散領域１０４を形成する。続いて、層間絶縁膜１０５を全面に堆積し、さらに平坦化処理を行う。続いて、層間絶縁膜１０５にヴィアホールを形成し、さらにヴィアホール内に金属膜１０６を埋め込む。
【００１９】
次に、上記構造上に多層配線構造を形成する。すなわち、金属配線１０８、１０９及び１１０、バリア層１１１、１１２及び１１３、層間絶縁膜１１４、１１５及び１１６、窒化シリコン膜１０７、１１７、１１８及び１１９等を形成する。金属配線１０８、１０９及び１１０は、層間絶縁膜１１４、１１５及び１１６内に銅などの金属膜を埋め込んだ後、ダマシン法によって形成される。バリア層１１１、１１２及び１１３は、金属配線１０８、１０９及び１１０の材料が層間絶縁膜１１４、１１５及び１１６中へ拡散するのを防止するためのものであり、例えばＴｉＮなどを用いて形成される。
【００２０】
以上のようにして、図１に示すような下部領域の構造が形成される。なお、図２以後の工程については、説明の簡単化のため、図１に示した下部構造については、窒化シリコン膜１１９以外は図示を省略する。
【００２１】
図１に示した下部構造を形成した後、図２に示すように、窒化シリコン膜１１９上全面に、チタン（Ｔｉ）膜１２０、窒化チタン（ＴｉＮ）膜１２１（第３の導電膜）、窒化シリコン（ＳｉＮ）膜１２２（第２の誘電体膜）、窒化チタン膜１２３（第２の導電膜）、窒化シリコン膜１２４（第１の誘電体膜）及び窒化チタン膜１２５（第１の導電膜）を、順次形成する。窒化チタン膜１２１、１２３及び１２５はＰＶＤ法で、窒化シリコン膜１２２及び１２４はＰＶＤ法又はプラズマＣＶＤ法で形成する。続いて、窒化チタン膜１２５上にフォトレジスト膜を塗布した後、リソグラフィによりレジストパターン１２６（マスクパターン）を形成する。
【００２２】
次に、図３に示すように、レジストパターン１２６をマスクとして、窒化チタン膜１２５をＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）によってエッチングする。このとき、窒化シリコン膜のエッチングレートに対する窒化チタン膜のエッチングレートが十分大きい条件で、窒化チタン膜１２５をエッチングする。これにより、キャパシタの電極１２５ａ（第１の電極）と、電極１２５ａから離間し、電極１２５ａを囲むリング状導電部１２５ｂが形成される。図４は、本工程によって得られる電極１２５ａとリング状導電部１２５ｂとの平面的な関係を示したものである。
【００２３】
次に、図５に示すように、レジストパターン１２６をアッシング等により除去する。続いて、全面にフォトレジスト膜を塗布した後、リソグラフィによりレジストパターン１２７を形成する。このレジストパターン１２７は、電極１２５ａ全体及び電極１２５ａとリング状導電部１２５ｂとの間の領域全体を覆い、且つリング状導電部１２５ｂの内縁を含む部分を覆うものである。本実施形態のＭＩＭキャパシタは、数百ミクロン角と極めて大きいサイズであるため、このようなリソグラフィも容易に行うことができる。
【００２４】
次に、図６に示すように、レジストパターン１２７及びリング状導電部１２５ｂをマスクとして、ＲＩＥにより窒化シリコン膜１２４をエッチングする。このとき、窒化チタン膜のエッチングレートに対する窒化シリコン膜のエッチングレートが十分大きい条件でエッチングを行う。
【００２５】
次に、図７に示すように、窒化シリコン膜のエッチングレートに対する窒化チタン膜のエッチングレートが十分大きい条件で、窒化チタン膜をエッチングする。これにより、窒化チタン膜１２５ｂは、レジストパターン１２７をマスクとしてエッチングされ、リング状電極１２５ｃが形成される。同時に、窒化チタン膜１２３は、窒化シリコン膜１２４のパターンをマスクとしてエッチングされる。
【００２６】
次に、図８に示すように、ＲＩＥにより、窒化シリコン膜１２４、窒化チタン膜１２３、窒化シリコン膜１２２、窒化チタン膜１２１及びチタン膜１２０を、以下のようにしてエッチングする。
【００２７】
まず、窒化チタン膜のエッチングレートに対する窒化シリコン膜のエッチングレートが十分大きい条件でエッチングを行う。これにより、窒化シリコン膜１２４は、レジストパターン１２７をマスクとしてエッチングされる。同時に、窒化シリコン膜１２２は、窒化チタン膜１２３のパターンをマスクとしてエッチングされる。
【００２８】
続いて、窒化シリコン膜のエッチングレートに対する窒化チタン膜のエッチングレートが十分大きい条件でエッチングを行う。これにより、窒化チタン膜１２３は、レジストパターン１２７をマスクとしてエッチングされ、電極１２３ａ（第２の電極）が形成される。同時に、窒化チタン膜１２１は、窒化シリコン膜１２２のパターンをマスクとしてエッチングされ、電極１２１ａ（第３の電極）が形成される。また、このエッチング工程において、チタン膜１２０もエッチングされる。
【００２９】
このようにして、窒化シリコン膜１２４のパターンの外縁及び電極１２３ａの外縁がリング状電極１２５ｃの外縁に整合し、且つ、電極１２１ａの外縁が窒化シリコン膜１２２のパターンの外縁に整合したキャパシタ構造が得られる。次に、アッシング等によりレジストパターン１２７を除去した後、全面に層間絶縁膜１２８を形成する。
【００３０】
次に、図９に示すように、層間絶縁膜１２８上にフォトレジスト膜を塗布した後、リソグラフィによりレジストパターン（図示せず）を形成する。続いて、このレジストパターンをマスクとして、ＲＩＥにより層間絶縁膜１２８、窒化シリコン膜１２２及び１２４をエッチングすることで、電極１２１ａ、１２３ａ及び１２５ａに達するコンタクトホールを形成する。
【００３１】
次に、上記各コンタクトホールを埋めるように、全面に金属膜を形成する。続いて、この金属膜上にフォトレジスト膜を塗布した後、リソグラフィによりレジストパターン（図示せず）を形成する。続いて、このレジストパターンをマスクとして、ＲＩＥにより金属膜をエッチングすることで、配線１２９ａ（第１の導電性接続部）及び配線１２９ｂ（第２の導電性接続部）を、互いに離間するように形成する。電極１２１ａと電極１２５ａとは、配線１２９ａによって電気的に接続される。
【００３２】
以上のようにして、図９に示すように、下部構造上にキャパシタ構造等が形成された半導体装置が得られる。図１０に、上述した工程によって得られる電極１２５ａとリング状電極１２５ｃとの平面的な関係を示した。以後、保護膜の形成等が行われるが、ここではそれらについては省略する。
【００３３】
図１１は、本実施形態によって得られるキャパシタの等価回路を示したものである。すなわち、電極１２５ａ、誘電体膜１２４及び電極１２３ａによってＭＩＭ構造を有する上層側のキャパシタ１１が形成され、電極１２３ａ、誘電体膜１２２及び電極１２１ａによってＭＩＭ構造を有する下層側のキャパシタ１２が形成される。これらの２つのキャパシタ１１及び１２は並列接続されるため、単層キャパシタに比べて２倍の容量密度を有する積層キャパシタが得られる。
【００３４】
以上のように、本実施形態によれば、積層キャパシタ構造を用いることで、単位面積あたり容量を増加させるができる。また、本実施形態におけるリソグラフィ工程数は４回であり、従来の単層キャパシタの場合と同じである。したがって、リソグラフィ工程数を増加させずに、キャパシタの単位面積あたりの容量を増加させるができる。
【００３５】
また、導電膜１２１、１２３及び１２５に同一の材料を用いるとともに、誘電体膜１２２及び１２４に同一の材料を用いることで、図６〜図８における選択的なエッチング工程を容易かつ確実に行うことがことができる。したがって、上記リソグラフィ工程数の増加が抑制されるという効果が確実に得られる。
【００３６】
また、本実施形態では、絶縁膜のコンタクトホール内に金属膜を埋め込むことで、導電性接続部１２９ａ及び１２９ｂが形成される。したがって、従来のようにキャパシタ構造の側部に配線が形成されないため、側部における断線や電界集中を防止することができ、信頼性や歩留まりを向上させることができる。
【００３７】
また、電極１２３ａのパターンの外縁が電極１２５ａのパターンの外側に位置し、電極１２１ａのパターンの外縁が電極１２３ａのパターンの外側に位置している。したがって、電極パターンどうしがオーバーラップしていない領域に容易にコンタクトホールを形成することができる。
【００３８】
さらに、本実施形態では、電極１２５ａを囲むリング状電極１２５ｃが形成されているため、リング状電極１２５ｃのシールド効果によってクロストークを低減することが可能である。
【００３９】
なお、本実施形態では誘電体膜として窒化シリコン膜、電極膜として窒化チタン膜を用いたが、他の膜を用いることも可能である。例えば、誘電体膜としては、アルミナ膜、タンタルオキサイド膜、ハフニウムオキサイド膜、或いはジルコニウムオキサイド膜等を用いることが可能である。電極膜としては、窒化タングステン膜、窒化タンタル膜、或いはＴｉＮ／ＡｌＣｕ／ＴｉＮ積層膜等を用いることが可能である。
【００４０】
［実施形態２］
本発明の第２の実施形態に係る半導体装置（アナログ回路とロジック回路を同一チップ内に集積化したＬＳＩ）の製造方法を、図１２〜図１８を参照して説明する。本実施形態は、キャパシタの誘電体膜として４層のタンタルオキサイド膜を用いたものであり、容量密度１０〜１８ｆＦ／μｍ２ を実現可能である。なお、図１２〜図１８において、実際には第１の実施形態の図１に示したような下部構造が形成されているが、説明の簡単化のため、窒化シリコン膜１１９以外は下部構造の図示は省略している。
【００４１】
まず、図１に示した下部構造を形成した後、図１２に示すように、窒化シリコン膜１１９上全面に、チタン膜２０１、窒化チタン膜２０２（第５の導電膜）、タンタルオキサイド膜２０３（第４の誘電体膜）、窒化チタン膜２０４（第４の導電膜）、タンタルオキサイド膜２０５（第３の誘電体膜）、窒化チタン膜２０６（第３の導電膜）、タンタルオキサイド膜２０７（第２の誘電体膜）、窒化チタン膜２０８（第２の導電膜）、タンタルオキサイド膜２０９（第１の誘電体膜）及び窒化チタン膜２１０（第１の導電膜）を、ＰＶＤ法によって順次形成する。続いて、窒化チタン膜２１０上にフォトレジスト膜を塗布した後、リソグラフィによりレジストパターン２１１（マスクパターン）を形成する。
【００４２】
次に、図１３に示すように、レジストパターン２１１をマスクとして、窒化チタン膜２１０をＲＩＥによってエッチングする。このとき、タンタルオキサイド膜のエッチングレートに対する窒化チタン膜のエッチングレートが十分大きい条件で、窒化チタン膜２１０をエッチングする。これにより、キャパシタの電極２１０ａ（第１の電極）と、電極２１０ａから離間し、電極２１０ａを囲むリング状導電部２１０ｂが形成される。なお、本工程によって得られる電極２１０ａとリング状導電部２１０ｂとの平面的な関係は、第１の実施形態で示した図４と同様である。
【００４３】
次に、図１４に示すように、レジストパターン２１１をアッシング等により除去する。続いて、全面にフォトレジスト膜を塗布した後、リソグラフィによりレジストパターン２１２を形成する。このレジストパターン２１２は、電極２１０ａ及びリング状導電部２１０ｂを含む領域全体を覆うものである。
【００４４】
次に、図１５に示すように、レジストパターン２１２をマスクとして、タンタルオキサイド膜２０９、窒化チタン膜２０８、タンタルオキサイド膜２０７、窒化チタン膜２０６、タンタルオキサイド膜２０５及び窒化チタン膜２０４を、ＲＩＥによって順次エッチングする。これにより、キャパシタの電極２０４ａ（第４の電極）が形成される。
【００４５】
次に、図１６に示すように、レジストパターン２１２をアッシング等により除去する。続いて、全面にフォトレジスト膜を塗布した後、リソグラフィによりレジストパターン２１３を形成する。このレジストパターン２１３は、電極２１０ａ全体及び電極２１０ａとリング状導電部２１０ｂとの間の領域全体を覆い、且つリング状導電部２１０ｂの内縁を含む部分を覆うものである。本実施形態のＭＩＭキャパシタは、数百ミクロン角と極めて大きいサイズであるため、このようなリソグラフィも容易に行うことができる。
【００４６】
次に、図１７に示すように、レジストパターン２１３及びリング状導電部２１０ｂをマスクとして、タンタルオキサイド膜２０９及び２０３を、ＲＩＥによりエッチングする。このとき、窒化チタン膜のエッチングレートに対するタンタルオキサイド膜のエッチングレートが十分大きい条件でエッチングを行う。
【００４７】
次に、タンタルオキサイド膜のエッチングレートに対する窒化チタン膜のエッチングレートが十分大きい条件で、窒化チタン膜をエッチングする。これにより、窒化チタン膜２１０ｂは、レジストパターン２１３をマスクとしてエッチングされ、リング状電極２１０ｃが形成される。同時に、窒化チタン膜２０８は、タンタルオキサイド膜２０９のパターンをマスクとしてエッチングされる。また同時に、窒化チタン膜２０２は、レジストパターン２１３をマスクとしてエッチングされ、電極２０２ａ（第５の電極）が形成される。また、このエッチング工程において、チタン膜２０１もエッチングされる。
【００４８】
次に、ＲＩＥにより、タンタルオキサイド膜２０９、窒化チタン膜２０８、タンタルオキサイド膜２０７及び窒化チタン膜２０６を、以下のようにしてエッチングする。
【００４９】
まず、窒化チタン膜のエッチングレートに対するタンタルオキサイド膜のエッチングレートが十分大きい条件でエッチングを行う。これにより、タンタルオキサイド膜２０９は、レジストパターン２１３をマスクとしてエッチングされる。同時に、タンタルオキサイド膜２０７は、窒化チタン膜２０８のパターンをマスクとしてエッチングされる。
【００５０】
続いて、タンタルオキサイド膜のエッチングレートに対する窒化チタン膜のエッチングレートが十分大きい条件でエッチングを行う。これにより、窒化チタン膜２０８は、レジストパターン２１３をマスクとしてエッチングされ、電極２０８ａ（第２の電極）が形成される。同時に、窒化チタン膜２０６は、タンタルオキサイド膜２０７のパターンをマスクとしてエッチングされ、電極２０６ａ（第３の電極）が形成される。
【００５１】
このようにして、タンタルオキサイド膜２０９のパターンの外縁及び電極２０８ａの外縁がリング状電極２１０ｃの外縁に整合し、且つ、電極２０６ａの外縁がタンタルオキサイド膜２０７のパターンの外縁に整合したキャパシタ構造が得られる。
【００５２】
次に、図１８に示すように、アッシング等によりレジストパターン２１３を除去した後、全面に層間絶縁膜２１４を形成する。続いて、層間絶縁膜２１４上にフォトレジスト膜を塗布した後、リソグラフィによりレジストパターン（図示せず）を形成する。続いて、このレジストパターンをマスクとして、ＲＩＥにより層間絶縁膜２１４、タンタルオキサイド膜２０３、２０５、２０７及び２０９をエッチングすることで、電極２０２ａ、２０４ａ、２０６ａ、２０８ａ及び２１０ａに達するコンタクトホールを形成する。
【００５３】
次に、上記各コンタクトホールを埋めるように、全面に金属膜を形成する。続いて、この金属膜上にフォトレジスト膜を塗布した後、リソグラフィによりレジストパターン（図示せず）を形成する。続いて、このレジストパターンをマスクとして、ＲＩＥにより金属膜をエッチングすることで、配線２１５ａ（第１の導電性接続部）及び配線２１５ｂ（第２の導電性接続部）を、互いに離間するように形成する。配線２１５ａによって電極２０２ａ、２０６ａ及び２１０ａが電気的に接続され、配線２１５ｂによって電極２０４ａ及び２０８ａが電気的に接続される。
【００５４】
以上のようにして、図１８に示すように、下部構造（図示せず）上にキャパシタ構造等が形成された半導体装置が得られる。以後、保護膜の形成等が行われるが、ここではそれらについては省略する。
【００５５】
図１９は、本実施形態によって得られるキャパシタの等価回路を示したものである。すなわち、電極２１０ａ、誘電体膜２０９及び電極２０８ａによってＭＩＭ構造を有するキャパシタ２１が、電極２０８ａ、誘電体膜２０７及び電極２０６ａによってＭＩＭ構造を有するキャパシタ２２が、電極２０６ａ、誘電体膜２０５及び電極２０４ａによってＭＩＭ構造を有するキャパシタ２３が、電極２０４ａ、誘電体膜２０３及び電極２０２ａによってＭＩＭ構造を有するキャパシタ２４が形成される。これらの４つのキャパシタ２１、２２、２３及び２４は並列接続されるため、単層キャパシタに比べて４倍の容量密度を有する積層キャパシタが得られる。
【００５６】
上述した本実施形態の製造工程では、リソグラフィ工程数は５回であり、従来の単層キャパシタのリソグラフィ工程数よりも１回多いだけである。したがって、リソグラフィ工程数をほとんど増加させずに、キャパシタの単位面積あたりの容量を増加させるができる。
【００５７】
以上のように、本実施形態においても、第１の実施形態と同様の効果を得ることができる。すなわち、リソグラフィ工程数をほとんど増加させずに、キャパシタの単位面積あたりの容量を増加させるができる。また、エッジ部における断線や電界集中を防止することができ、信頼性や歩留まりを向上させることができる。
【００５８】
また、本実施形態では、リング状電極２１０ｃの他、リング状電極２０８ｃ及び２０６ｃも形成されるため、これらのリング状電極２１０ｃ、２０８ｃ及び２０６ｃのシールド効果によってクロストークを低減することが可能である。
【００５９】
なお、本実施形態では誘電体膜としてタンタルオキサイド膜、電極膜として窒化チタン膜を用いたが、他の膜を用いることも可能である。例えば、誘電体膜としては、窒化シリコン膜、アルミナ膜、ハフニウムオキサイド膜、或いはジルコニウムオキサイド膜等を用いることが可能である。電極膜としては、窒化タングステン膜、窒化タンタル膜、或いはＴｉＮ／ＡｌＣｕ／ＴｉＮ積層膜等を用いることが可能である。
【００６０】
［実施形態３］
本発明の第３の実施形態に係る半導体装置の製造方法を、図２０〜図２５を参照して説明する。本実施形態は、ＦＲＡＭ用のキャパシタとして、多層構造のキャパシタを用いたものである。キャパシタの誘電体膜としてはＰＺＴ膜（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３ 膜）を用い、電極としてはＰｔ膜を用いている。
【００６１】
まず、図２０に示すように、シリコン基板３０１上に素子分離領域３０２、ゲート電極３０３及び拡散領域３０４を形成する。続いて、層間絶縁膜３０５を全面に堆積し、さらに平坦化処理を行う。続いて、層間絶縁膜３０５内に、拡散領域３０４に接続されたビット線３０６及び拡散層領域３０４に接続されたコンタクトプラグ３０７を形成する。さらに、全面に層間絶縁膜３０８を形成する。
【００６２】
次に、ＰＶＤ法により、Ｐｔ膜３０９（第３の導電膜）、チタン膜３１０及びＰＺＴ膜３１１（第２の誘電体膜）を形成した後、ＲＴＯ法によってＰＺＴ膜３１１を結晶化させる。続いて、ＰＶＤ法により、Ｐｔ膜３１２（第２の導電膜）、チタン膜３１３及びＰＺＴ膜３１４（第１の誘電体膜）を形成した後、ＲＴＯ法によってＰＺＴ膜３１４を結晶化させる。さらに、ＰＺＴ膜３１４上に、Ｐｔ膜３１５（第１の導電膜）及びアルミナ膜３１６を形成する。
【００６３】
次に、図２１に示すように、アルミナ膜３１６上にフォトレジスト膜を塗布した後、リソグラフィによりレジストパターン３１７（マスクパターン）を形成する。次に、レジストパターン３１７をマスクとして、ＲＩＥにより、Ｐｔ膜３１５及びアルミナ膜３１６をエッチングする。これにより、キャパシタの電極３１５ａ（第１の電極）と、電極３１５ａから離間し、電極３１５ａを囲むリング状導電部３１５ｂが形成される。なお、本工程によって得られる電極３１５ａとリング状導電部３１５ｂとの平面的な関係は、第１の実施形態で示した図４と同様である。
【００６４】
次に、図２２に示すように、レジストパターン３１７をアッシング等により除去する。続いて、全面にフォトレジスト膜を塗布した後、リソグラフィによりレジストパターン３１８を形成する。このレジストパターン３１８は、電極３１５ａの全体及び電極３１５ａとリング状導電部３１５ｂとの間の領域全体を覆い、且つリング状導電部３１５ｂの内縁を含む部分を覆うものである。ＦＲＡＭのキャパシタは、ＤＲＡＭのキャパシタに比べてはるかに大きいサイズであるため、このようなリソグラフィ工程も容易に行うことができる。
【００６５】
次に、図２３に示すように、レジストパターン３１８及びリング状導電部３１５ｂをマスクとして、ＲＩＥにより、アルミナ膜３１６、ＰＺＴ膜３１４及びチタン膜３１３をエッチングする。このとき、Ｐｔ膜のエッチングレートに対するのアルミナ膜３１６、ＰＺＴ膜３１４及びチタン膜３１３のエッチングレートが十分大きい条件でエッチングを行う。
【００６６】
次に、ＰＺＴ膜のエッチングレートに対するＰｔ膜のエッチングレートが十分大きい条件でエッチングを行う。これにより、Ｐｔ膜３１５ｂは、レジストパターン３１８をマスクとしてエッチングされ、リング状電極３１５ｃが形成される。同時に、Ｐｔ膜３１２は、ＰＺＴ膜３１４のパターンをマスクとしてエッチングされる。
【００６７】
次に、図２４に示すように、ＲＩＥにより、ＰＺＴ膜３１４、チタン膜３１３、Ｐｔ膜３１２、ＰＺＴ膜３１１、チタン膜３１０及びＰｔ膜３０９を、以下のようにしてエッチングする。
【００６８】
まず、Ｐｔ膜のエッチングレートに対するＰＺＴ膜及びチタン膜のエッチングレートが十分大きい条件でエッチングを行う。これにより、ＰＺＴ膜３１４及びチタン膜３１３は、レジストパターン３１８をマスクとしてエッチングされる。同時に、ＰＺＴ膜３１１及びチタン膜３１０は、Ｐｔ膜３１２のパターンをマスクとしてエッチングされる。
【００６９】
続いて、ＰＺＴ膜のエッチングレートに対するＰｔ膜のエッチングレートが十分大きい条件でエッチングを行う。これにより、Ｐｔ膜３１２は、レジストパターン３１８をマスクとしてエッチングされ、電極３１２ａ（第２の電極）が形成される。同時に、Ｐｔ膜３０９は、ＰＺＴ膜３１１のパターンをマスクとしてエッチングされ、電極３０９ａ（第３の電極）が形成される。次に、アッシング等によりレジストパターン３１８を除去した後、全面に層間絶縁膜３１９を形成する。
【００７０】
次に、図２５に示すように、層間絶縁膜３１９上にフォトレジスト膜を塗布した後、リソグラフィによりレジストパターン（図示せず）を形成する。続いて、このレジストパターンをマスクとして、ＲＩＥにより層間絶縁膜３１９、アルミナ膜３１６、ＰＺＴ膜３１４、チタン膜３１３、ＰＺＴ膜３１１、チタン膜３１０及び層間絶縁膜３０８をエッチングすることで、電極３１５ａ、３１２ａ、３０９ａ及びコンタクトプラグ３０７に達するコンタクトホールを形成する。
【００７１】
次に、上記各コンタクトホールを埋めるように、全面に金属膜を形成する。続いて、この金属膜上にフォトレジスト膜を塗布した後、リソグラフィによりレジストパターン（図示せず）を形成する。続いて、このレジストパターンをマスクとして、ＲＩＥにより金属膜をエッチングすることで、配線３２０ａ（第１の導電性接続部）及び配線３２０ｂ（第２の導電性接続部）を、互いに離間するように形成する。電極３１５ａ、電極３０９ａ及びコンタクトプラグ３０７は、配線３２０ａによって電気的に接続される。
【００７２】
以上のようにして、図２５に示すように、下部構造上にキャパシタ構造等が形成された半導体装置が得られる。以後、保護膜の形成等が行われるが、ここではそれらについては省略する。
【００７３】
上述した本実施形態の製造工程では、リソグラフィ工程数は４回であり、従来の単層キャパシタのリソグラフィ工程数と同じである。したがって、リソグラフィ工程数を増加させずに、キャパシタの単位面積あたりの容量を増加させるができる。
【００７４】
以上のように、本実施形態においても、第１の実施形態と同様の効果を得ることができる。すなわち、リソグラフィ工程数を増加させずに、キャパシタの単位面積あたりの容量を増加させるができる。また、エッジ部における断線や電界集中を防止することができ、信頼性や歩留まりを向上させることができる。
【００７５】
なお、本実施形態では誘電体膜としてＰＺＴ膜、電極膜としてＰｔ膜を用いたが、他の膜を用いることも可能である。例えば、誘電体膜としては、ＳｒＢｉ２Ｔａ２Ｏ９ 膜、Ｂｉ３Ｔｉ４Ｏ１２膜、チタン酸バリウム膜、（Ｂｉ，Ｌａ）３Ｔｉ４Ｏ１２膜等を用いることが可能である。電極膜としては、イリジウム膜、二酸化イリジウム膜、ルテニウム膜、二酸化ルテニウム膜、ＳｒＲｕＯ３ 膜等を用いることが可能である。
【００７６】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００７７】
【発明の効果】
本発明によれば、キャパシタの単位面積あたりの容量を増大させることができるとともに、半導体装置の信頼性や歩留まりを向上させることが可能となる。また、本発明によれば、製造工程を大幅に増加させることなく、キャパシタの単位面積あたりの容量を増大させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図４】図３に示したパターンの形成領域を模式的に示した平面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１０】図９に示したパターンの形成領域を模式的に示した平面図である。
【図１１】本発明の第１の実施形態に係り、キャパシタの等価回路を示した図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１６】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１７】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１８】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１９】本発明の第２の実施形態に係り、キャパシタの等価回路を示した図である。
【図２０】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２１】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２２】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２３】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２４】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２５】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２６】従来技術に係り、チップコンデンサの構成を模式的に示した図である。
【図２７】従来技術の問題点を説明するための図である。
【符号の説明】
１１、１２、２１、２２、２３、２４…キャパシタ
１０１…シリコン基板
１０２…素子分離領域
１０３…ゲート電極
１０４…拡散領域
１０５、１１４、１１５、１１６、１２８…層間絶縁膜
１０６…金属膜
１０７、１１７、１１８、１１９…窒化シリコン膜
１０８、１０９、１１０…金属配線
１１１、１１２、１１３…バリア層
１２０…チタン膜
１２１、１２３、１２５…窒化チタン膜
１２１ａ、１２３ａ、１２５ａ…電極
１２２、１２４…窒化シリコン膜
１２５ｂ…リング状導電部
１２５ｃ…リング状電極
１２６、１２７…レジストパターン
１２９ａ、１２９ｂ…導電性接続部
２０１…チタン膜
２０２、２０４、２０６、２０８、２１０…窒化チタン膜
２０２ａ、２０４ａ、２０６ａ、２０８ａ、２１０ａ…電極
２０３、２０５、２０７、２０９…タンタルオキサイド膜
２１０ｂ…リング状導電部
２０６ｃ、２０８ｃ、２１０ｃ…リング状電極
２１１、２１２、２１３…レジストパターン
２１４…層間絶縁膜
２１５ａ、２１５ｂ…導電性接続部
３０１…シリコン基板
３０２…素子分離領域
３０３…ゲート電極
３０４…拡散領域
３０５、３０８、３１９…層間絶縁膜
３０６…ビット線
３０７…コンタクトプラグ
３０９、３１２、３１５…Ｐｔ膜
３０９ａ、３１２ａ、３１５ａ…電極
３１０、３１３…チタン膜
３１１、３１４…ＰＺＴ膜
３１５ｂ…リング状導電部
３１５ｃ…リング状電極
３１６…アルミナ膜
３１７、３１８…レジストパターン
３２０ａ、３２０ｂ…導電性接続部

Claims (15)

  1. 半導体基板と、
    前記半導体基板の上方に形成されたものであって、第１の電極と、第１の電極の下方に設けられた第２の電極と、第２の電極の下方に設けられた第３の電極と、第１の電極と第２の電極の間に設けられた第１の誘電体膜と、第２の電極と第３の電極の間に設けられた第２の誘電体膜とを含むキャパシタ構造と、
    前記キャパシタ構造を覆い、前記第１の電極に達する第１の穴と、前記第２の電極に達する第２の穴と、前記第３の電極に達する第３の穴とを有する絶縁膜と、
    前記第１の穴に埋め込まれた部分及び前記第３の穴に埋め込まれた部分を有し、前記第１の電極と前記第３の電極を電気的に接続する第１の導電性接続部と、
    第１の導電性接続部から離間し、前記第２の穴に埋め込まれた部分を有する第２の導電性接続部と、
    を備えたことを特徴とする半導体装置。
  2. 前記第２の電極の外縁は、前記半導体基板の主面と平行な方向において前記第１の電極の外側に位置し、
    前記第３の電極の外縁は、前記半導体基板の主面と平行な方向において前記第２の電極の外側に位置する
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の電極を囲むリング状電極をさらに備えた
    ことを特徴とする請求項１に記載の半導体装置。
  4. 前記第１の誘電体膜の外縁及び前記第２の電極の外縁は、前記リング状電極の外縁に整合している
    ことを特徴とする請求項３に記載の半導体装置。
  5. 前記第３の電極の外縁は、前記第２の誘電体膜の外縁に整合している
    ことを特徴とする請求項４に記載の半導体装置。
  6. 前記第１の電極、第２の電極及び第３の電極は、同一材料で形成されている
    ことを特徴とする請求項１に記載の半導体装置。
  7. 前記第１の誘電体膜及び第２の誘電体膜は、同一材料で形成されている
    ことを特徴とする請求項１に記載の半導体装置。
  8. 前記キャパシタ構造はさらに、前記第３の電極の下方に設けられた第４の電極と、第３の電極と第４の電極の間に設けられた第３の誘電体膜とを含み、
    前記絶縁膜はさらに、前記第４の電極に達する第４の穴を有し、
    第２の導電性接続部はさらに、前記第４の穴に埋め込まれた部分を有する
    ことを特徴とする請求項１に記載の半導体装置。
  9. 前記キャパシタ構造はさらに、前記第４の電極の下方に設けられた第５の電極と、第４の電極と第５の電極の間に設けられた第４の誘電体膜とを含み、
    前記絶縁膜はさらに、前記第５の電極に達する第５の穴を有し、
    第１の導電性接続部はさらに、前記第５の穴に埋め込まれた部分を有する
    ことを特徴とする請求項８に記載の半導体装置。
  10. 前記半導体基板と前記キャパシタ構造との間に設けられた配線層をさらに備えた
    ことを特徴とする請求項１に記載の半導体装置。
  11. 半導体基板の上方に、第１の導電膜と、第１の導電膜の下方に設けられた第２の導電膜と、第２の導電膜の下方に設けられた第３の導電膜と、第１の導電膜と第２の導電膜の間に設けられた第１の誘電体膜と、第２の導電膜と第３の導電膜の間に設けられた第２の誘電体膜とを含む積層膜を形成する工程と、
    前記積層膜をパターニングして、前記第１の導電膜で形成された第１の電極、前記第２の導電膜で形成された第２の電極及び前記第３の導電膜で形成された第３の電極を含むキャパシタ構造を形成する工程と、
    前記キャパシタ構造を覆い、前記第１の電極に達する第１の穴と、前記第２の電極に達する第２の穴と、前記第３の電極に達する第３の穴とを有する絶縁膜を形成する工程と、
    前記第１の穴に埋め込まれた部分及び前記第３の穴に埋め込まれた部分を有し、前記第１の電極と前記第３の電極を電気的に接続する第１の導電性接続部と、第１の導電性接続部から離間し、前記第２の穴に埋め込まれた部分を有する第２の導電性接続部と、を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  12. 前記キャパシタ構造を形成する工程は、
    前記第１の導電膜をパターニングして、前記第１の電極及び第１の電極を囲むリング状導電部を形成する工程と、
    前記第１の電極と前記リング状導電部の一部とを覆うマスクパターンを形成する工程と、
    前記リング状導電部及び前記マスクパターンをマスクとして前記第１の誘電体膜をパターニングする工程と、
    前記マスクパターンをマスクとして前記リング状導電部をパターニングしてリング状電極を形成する工程と、
    前記パターニングされた第１の誘電体膜をマスクとして前記第２の導電膜をパターニングする工程と、
    を含む
    ことを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記キャパシタ構造を形成する工程は、
    前記マスクパターンをマスクとして前記パターニングされた第１の誘電体膜をさらにパターニングする工程と、
    前記パターニングされた第２の導電膜をマスクとして前記第２の誘電体膜をパターニングする工程と、
    前記マスクパターンをマスクとして前記パターニングされた第２の導電膜をさらにパターニングして前記第２の電極を形成する工程と、
    前記パターニングされた第２の誘電体膜をマスクとして前記第３の導電膜をパターニングして前記第３の電極を形成する工程と、
    をさらに含む
    ことを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記第１の電極、第２の電極及び第３の電極は、同一材料で形成されている
    ことを特徴とする請求項１１に記載の半導体装置の製造方法。
  15. 前記第１の誘電体膜及び第２の誘電体膜は、同一材料で形成されている
    ことを特徴とする請求項１１に記載の半導体装置の製造方法。
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