【０００１】
【発明の属する技術分野】
本発明は、半導体メモリを用いたメモリモジュールに関し、特に、入出力データをクロックに同期して書き込みおよび読み出しを行うシンクロナスＤＲＡＭを用いたメモリモジュールに関する。
【０００２】
【従来の技術】
図１０にメモリモジュールの従来の例を示す。
【０００３】
本例ではメモリモジュール基板１０は４層基板とする。図示の表面（第１層）と裏面（第４層）の両方に部品が搭載されるとともに配線パターンも配置される。また、内層（第２層および第４層）には電源層およびグランド（以下ＧＮＤ）層があり、諸部品への電源供給経路が形成される。以下では、動作説明上関係のない部品である電源コンデンサや電源配線パターンなどの図示と説明を省く。
【０００４】
メモリモジュール基板１０の表面にはシンクロナスＤＲＡＭ（以下、メモリ）４個１１ａ〜ｄが搭載され、クロック用バッファ１２が裏面に搭載されている。基板１０の下端にはエッジ端子が一列に配列されたエッジ端子列２０があり、図示しない親基板上のソケットに装着された際に親基板と信号回路が形成される。
【０００５】
端子２０１には、親基板からクロック信号が入力され、パターン２１を経てクロック用バッファ１２のピン１２１へ入力される。なお、裏面の部品およびパターンは破線で示すことにする。
【０００６】
クロック用バッファ１２のピン１２２ａからパターン１３ａを経てメモリ１１ａのピン１１１ａとメモリ１１ｂのピン１１１ｂにクロック信号（ＣＬＫ）として入力される。同様にクロック用バッファ１２のピン１２２ｂからパターン１３ｂを経てメモリ１１ｃのピン１１１ｃとメモリ１１ｄのピン１１１ｄにクロック信号（ＣＬＫ）として入力される。なお、メモリ１１ａ〜ｄのピン１１１ａ〜ｄへはほぼ同時にクロック信号が到達するパターン構成となっている。
【０００７】
メモリモジュールには、クロック信号以外にも種々の信号が入力され、あるいは出力されるが、ここでは、その中から、入力される信号としてアドレス信号（ＡＤＲ）を例にして説明する。
【０００８】
端子２０２には、親基板からアドレス信号が入力され、パターン２２を経てメモリ１１ａ〜ｄのピン１１１ａ〜ｄにアドレス信号（ＡＤＲ）として入力される。なお、アドレス信号は通常１０ビット以上の多数本のため、クロック信号と異なり、メモリ１１ａ〜ｄのピン１１１ａ〜ｄへは若干の時間差をもって到達するパターン構成となっていることが多い。
【０００９】
シンクロナスＤＲＡＭでは、入力される信号をクロック信号に同期して取り込む。ここでは入力される信号として前記のアドレス信号で説明する。
【００１０】
図１１にクロック信号とアドレス信号の正常動作時の関係を示す。メモリ１１ａは、ピン１１１ａでのクロック信号（ＣＬＫ）の立ち上がりでピン１１２ａのアドレス信号（ＡＤＲ）を取り込む。メモリは、その仕様により、セットアップ時間ｔｓおよびホールド時間ｔｈ各々の最小値が定められている。
【００１１】
メモリ１１ａでは、アドレス信号の有効期間中にクロック信号の立ち上がりエッジがあるのでセットアップ時間ｔｓ１およびホールド時間ｔｈ２ともに仕様を満たしており、正常に動作する。メモリ１１ｂでも、メモリ１１ａと同様にｔｓ１およびｔｈ２ともに仕様を満たしており、正常に動作する。
【００１２】
【発明が解決しようとする課題】
ところが、例えば親基板が複数のメモリモジュールを搭載可能な構成の場合、１枚ではほぼ図１１の状態で正常に動作する場合でも２枚に増設した場合に、クロック信号とアドレス信号とでは負荷の変化状態が異なるなどの理由から信号遅延量が異なり、図１２に示す［Ａ］あるいは［Ｂ］のように、セットアップ時間ｔｓあるいはホールド時間ｔｈが仕様を満たさなくなり、メモリの動作が不安定になってしまう場合がある。
【００１３】
あるいは、親基板が格納されている機体中の温度が高くなると、メモリの温度特性により、特に、放熱状態のよくないメモリモジュールの動作が不安定になってしまう場合などがある。
【００１４】
また、この場合、メモリモジュールに搭載されているメモリの特性バラツキやメモリモジュール基板の製造バラツキなどにより、クロック信号とアドレス信号の相対遅延状態がメモリモジュールごとに異なる場合がある。
【００１５】
特開平１１−１３５９２０号公報は、基板上の部品実装により複数のクロック経路ごとに調整手段を設けるため、一般のユーザーが容易に、かつ動作中に実施することは困難である。
【００１６】
特開平１１−１９１０２０号公報は、プログラマブルロジックに基づいて選択を変更する構成のため、プログラマブルロジックの内容を変更するためのデータあるいは信号を別途用意する必要があり、動作中に実施することは困難であるとともに、実際に使うためには全体としての構成は大きくなってしまう。
【００１７】
【課題を解決するための手段】
本発明のメモリモジュールは、ひとつ以上のメモリ部品を搭載し、ソケット等を介して親基板等に装着されるメモリモジュールであり、クロック位相調整手段を設けることを特徴とする。また、前記クロック位相調整の際の位相調整量は、あらかじめ設定した少なくとも２つ以上の状態から選択することを特徴とする。前記位相調整量の選択は、手動によるスイッチ手段より行うことを特徴とし、前記スイッチ手段は、メモリモジュールを親基板に装着した状態でも操作できる位置に設けられていることを特徴とする。
【００１８】
あるいは、前記位相調整量の選択は、メモリモジュールを装着する親基板等に設けられたソケットへのメモリモジュールの装着状態に応じて行われることを特徴とする。さらには、前記位相調整量の選択は、手動によるスイッチ手段と、メモリモジュールを装着する親基板等に設けられたソケットへのメモリモジュールの装着状態に応じて行われることとを併用して行われることを特徴とする。
【００１９】
【発明の実施の形態】
本発明の実施の形態について、図面を参照しながら説明する。
【００２０】
（実施例１）
図１に、実施例１の形態を示す。従来の例である図１０と異なる部分のみ説明する。１２ａはクロック用バッファであるが、内部の遅延量を選択できる点で図１０のクロック用バッファ１２と異なる。
【００２１】
移相量切換スイッチ５１を設け、遅延量切り替え信号をピン１２３ａおよび１２３ｂに入力する。ここで、スイッチ５１は、メモリモジュール１０を親基板などのソケットに装着した状態でも操作できる位置、例えば、図示のようにエッジ端子列２０と反対側の基板端付近に設ける。これにより、メモリモジュール１０の動作状態を、実際の動作条件下で確かめながら以下に説明するスイッチの設定を変えることができ、動作状態を迅速に改善できる。
【００２２】
移相量は、例えば３状態からの選択として、「標準／早め／遅め」とし、メモリモジュール設計時はスイッチ５１が「標準」選択状態で、図１１に示したクロック信号とアドレス信号の位相関係となるようにしておく。
【００２３】
次に、例えば、親基板のコントローラー側のバッファ特性のバラツキなどを見込んで、スイッチ５１が「早め」選択状態では、クロック用バッファ１２ａの遅延量を「標準」よりも小さくする。それにより、図１２［Ａ］の状態が図２のように改善され、セットアップ時間ｔｓとホールド時間ｔｈが仕様に応じた値に確保されて正常動作が可能になる。
【００２４】
スイッチ５１が「遅め」選択状態では、クロック用バッファ１２ａの遅延量を「標準」よりも大きくする。それにより、図１２［Ｂ］の状態が図３のように改善され、セットアップ時間ｔｓとホールド時間ｔｈが仕様に応じた値に確保されて正常動作が可能になる。
【００２５】
クロック信号周波数が約１００ＭＨｚの場合、クロック信号周期は１０ナノ秒となる。親基板のコントローラー側のバッファの特性にもよるが、親基板設計においては、概ねセットアップ側の時間の余裕、ホールド側の時間の余裕は通常１〜２ナノ秒程度は確保されることが多い。
【００２６】
しかし、メモリモジュール搭載を増やすなどで動作が不安定になってしまう場合でも、多くはセットアップ側の時間の余裕、あるいはホールド側の時間の余裕が殆どなくなってしまった、あるいは僅かにマイナス状態になってしまった場合が多く、著しくマイナスとなることは余りない。よって、「標準」からの移相量として「早め」「遅め」で±１ナノ秒程度あれば、殆どの場合には動作の不安定さを解消でき、充分実用範囲となる。
【００２７】
なお、遅延の選択肢は上記の３通り構成に限る必要はなく、複数の状態、すなわち２つ以上から選択するものであればよく、４通り以上など必要に応じて設定して構わない。クロック用バッファ１２ａの機能に応じて、さらに移相の変化量を細かくした選択肢などを設定してもよい。
【００２８】
さらに、スイッチ手段からクロック用バッファ１２ａとの間に簡易な論理回路あるいは論理素子を用いるなどしてもよく、スイッチ手段としてジャンパピン方式を用いてもよい。
【００２９】
（実施例２）
本例では、遅延量の切換を、メモリモジュールを装着するソケットへの装着状態で切り換える。
【００３０】
図４に示すように、ソケット３１へ装着する際の差込深さＬで遅延量を切り換える機構構造を持つものであり、図中のＣ部が、実施例１と主に異なる部分であり、以下に詳細を説明する。
【００３１】
図５に示すように、メモリモジュール１０ａのエッジ端子列の左端の端子を、通常の端子２０２や２０３の形状を縦方向に３分割した形状とした端子２０１ａ〜ｃで構成する。ソケット側も以下に説明する３つの状態のいずれかになるような構造とする。
【００３２】
図６に、差込深さがＬ１の時のソケットへの装着状態の断面図（ａ）と側面図（ｂ）を示す。ソケット３１の接点ばね３１１の上端付近にある凸形状の接点３１１１が端子２０１ｂと接しており、接点ばね３１１と端子２０１ｂが導通状態にある。
【００３３】
次に、図７に、差込深さが先ほどのＬ１より深いＬ２の時のソケットへの装着状態の断面図（ａ）と側面図（ｂ）を示す。ソケット３１の接点ばね３１１の上端付近にある凸形状の接点３１１１は端子２０１ａと接しており、接点ばね３１１と端子２０１ａが導通状態にある。
【００３４】
次に、図８に、差込深さが先ほどのＬ１より浅いＬ３の時のソケットへの装着状態の断面図（ａ）と側面図（ｂ）を示す。ソケット３１の接点ばね３１１の上端付近にある凸形状の接点３１１１は端子２０１ｃと接しており、接点ばね３１１と端子２０１ｃが導通状態にある。ソケット３１には、上記の３通りの差込深さ位置で一時的にメモリモジュールが安定するクリック機構を設けることにより、位置決めは容易に行える。
【００３５】
図１１に、このスイッチ構造を用いて差込深さを検出する電気回路の例を示す。端子２０１ａ〜ｃはクロック用バッファ１２ｂの制御信号１２ｂ１〜３として入力される。制御信号１２ｂ１〜３は抵抗アレイ４１によって各々電源電圧にプルアップされており、接点ばね３１１（および接点３１１１）はグランドに接続されている。制御信号１２ｂ１〜３は、各々２値の論理信号として解釈され、その電圧値は、ほぼ電源電圧、あるいはほぼゼロボルトのいずれかを取るものとする。
【００３６】
図６の状態では、端子２０１ｂが接点ばね３１１と導通して制御信号１２ｂ２のみがゼロボルトとなり、他の制御信号１２ｂ１および１２ｂ３はプルアップされた電源電圧のままとなる。同様にして、図７の状態では制御信号１２ｂ１のみがゼロボルトとなり、他の制御信号１２ｂ２および１２ｂ３はプルアップされた電源電圧のままとなる。
【００３７】
図８の状態では制御信号１２ｂ３のみがゼロボルトとなり、他の制御信号１２ｂ２および１２ｂ２はプルアップされた電源電圧のままとなる。クロック用バッファ１２ｂでは、制御信号１２ｂ１〜３の、これら３通りの状態に対応した移相量を選択する。
【００３８】
以上の構成により、メモリモジュール１０ａをソケット３１に装着する際の差込深さによって移相量を選択設定できることになる。
【００３９】
なお、図６〜図８において差込深さがＬ１、Ｌ２、Ｌ３何れも場合でも、端子３１３と接点ばね３１３の接点３１３１が接しており、差込深さを検出する端子２０１ａ〜ｃの他の端子には影響はない。図５の２０２や２０３でも同様である。
【００４０】
なお、差込深さを検出する端子は左端に限られることはなく、端子列２０のどこに設けてもよい。また、検出回路も、プルダウンを基本として、接点ばねにより電源電圧を与える構成でもよい。
【００４１】
（実施例３）
本例は、実施例２と実施例１の構成を併設するものである。
【００４２】
実施例１では、移相量切換スイッチの選択内容が「標準／早め／遅め」の３通りであったが、これを「標準／早め／遅め／差込深さ」の４通りとする。
メモリモジュール基板は実施例２の構成とし、ソケットへの差込深さに応じて３通りの状態を検出できるようにする。
【００４３】
メモリモジュールが装着されるソケットが、実施例２の機能に対応した構造の場合には、スイッチを「差込深さ」にして、実施例２の機能により移相量を選択設定する。メモリモジュールが装着されるソケットが、実施例２の機能に対応していない場合には、実施例１と同様に「標準／早め／遅め」いずれかに設定して移相量を選択設定する。
【００４４】
以上の説明では、クロック用バッファの遅延時間を切り換えることによって、クロック信号とアドレス信号との相対位相を変える方法を用いているが、相対的に位相が変化できれば他の方法でも良く、例えば容量と抵抗による時定数回路や、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を用いる方法、シフトレジスタを用いる方法などとしても、本発明の特徴はその方式自体には左右されず発揮可能である。
【００４５】
また、クロック信号でない他方の信号として、本説明ではアドレス信号のみを説明したが、他のＷＥ信号などでも同様に適用可能である。
【００４６】
【発明の効果】
以上説明したように、本発明のメモリモジュールは、クロック信号の位相調整手段を設け、その位相調整量を、実際の動作条件において選択設定できる構成とすることにより、動作の安定性を向上させることができる。
【００４７】
また、親基板側に特別な追加回路を設ける必要がないため、広範囲の親基板に適応できる。さらに、別途測定機材を用いる必要がないため、ユーザーの使用状態の変化などにより、メモリモジュールの搭載枚数を増減した際に動作が不安定になったなどの場合でも、ユーザー自身によって迅速容易に動作を安定させることが可能となる。
【図面の簡単な説明】
【図１】本発明のメモリモジュールの実施例１を示す図である。
【図２】クロック信号位相を早めて改善した実施例１のタイミング図である。
【図３】クロック信号位相を遅めて改善した実施例１のタイミング図である。
【図４】実施例２のメモリモジュールの図である。
【図５】実施例２のエッジ端子の拡大図である。
【図６】実施例２において普通にソケットへ装着した状態の図である。
【図７】図６よりも深くソケットへ装着した状態の図である。
【図８】図６よりも浅くソケットへ装着した状態の図である。
【図９】実施例２における装着状態の検出回路である。
【図１０】メモリモジュールの従来例を示す図である。
【図１１】正常時のタイミング図である。
【図１２】異常時のタイミング図である。
【符号の説明】
１０、１０ａ、１０ｂ メモリモジュール基板
１１ａ〜ｄ メモリ
１２、１２ａ、１２ｂ クロック用バッファ
１３ａ、１３ｂ、２２ パターン
２０ エッジ端子列
３１ メモリモジュール用ソケット
４１ 抵抗アレイ
２０１、２０２、２１１、２０１ａ、２０１ｂ、２０１ｃ エッジ端子
３１１、３１２、３１３ 接点ばね
３１１１、３１２１、３１３１ 接点
Ｌ１、Ｌ２、Ｌ３ ソケット差込深さ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a memory module using a semiconductor memory, and more particularly to a memory module using a synchronous DRAM that writes and reads input / output data in synchronization with a clock.
[0002]
[Prior art]
FIG. 10 shows a conventional example of a memory module.
[0003]
In this example, the memory module substrate 10 is a four-layer substrate. Components are mounted on both the front surface (first layer) and the rear surface (fourth layer) in the drawing, and the wiring patterns are also arranged. The inner layers (second and fourth layers) include a power supply layer and a ground (hereinafter, GND) layer, and power supply paths to various components are formed. In the following, illustration and description of a power supply capacitor, a power supply wiring pattern, and the like, which are irrelevant for the operation description, are omitted.
[0004]
On the front surface of the memory module substrate 10, four synchronous DRAMs (hereinafter, memories) 11a to 11d are mounted, and a clock buffer 12 is mounted on the back surface. At the lower end of the board 10, there is an edge terminal row 20 in which edge terminals are arranged in a row, and when mounted on a socket on the parent board (not shown), a signal circuit is formed with the parent board.
[0005]
A clock signal is input to the terminal 201 from the parent board, and is input to the pin 121 of the clock buffer 12 via the pattern 21. The parts and patterns on the back surface are indicated by broken lines.
[0006]
The clock signal (CLK) is input from the pin 122a of the clock buffer 12 to the pin 111a of the memory 11a and the pin 111b of the memory 11b via the pattern 13a. Similarly, a clock signal (CLK) is input from pin 122b of clock buffer 12 to pin 111c of memory 11c and pin 111d of memory 11d via pattern 13b. Note that the pattern configuration is such that the clock signal reaches the pins 111a to 111d of the memories 11a to 11d almost simultaneously.
[0007]
Various signals other than the clock signal are input or output to the memory module. Here, an address signal (ADR) will be described as an example of the input signal.
[0008]
An address signal is input to the terminal 202 from the parent board, and is input as an address signal (ADR) to the pins 111a to 111d of the memories 11a to 11d via the pattern 22. Since the address signal is usually a large number of 10 bits or more, unlike the clock signal, the address signal often reaches the pins 111a to 111d of the memories 11a to 11d with a slight time difference.
[0009]
In a synchronous DRAM, an input signal is captured in synchronization with a clock signal. Here, the input signal will be described using the address signal.
[0010]
FIG. 11 shows the relationship between the clock signal and the address signal during normal operation. The memory 11a takes in the address signal (ADR) of the pin 112a at the rising edge of the clock signal (CLK) at the pin 111a. In the memory, the minimum value of each of the setup time ts and the hold time th is determined by its specifications.
[0011]
In the memory 11a, since the rising edge of the clock signal is present during the valid period of the address signal, both the setup time ts1 and the hold time th2 satisfy the specifications and operate normally. In the memory 11b, similarly to the memory 11a, both ts1 and th2 satisfy the specifications, and operate normally.
[0012]
[Problems to be solved by the invention]
However, for example, in the case where the mother board has a configuration in which a plurality of memory modules can be mounted, even if one board normally operates in the state shown in FIG. The signal delay amount differs due to a different change state or the like, and the setup time ts or the hold time th does not satisfy the specification as shown in [A] or [B] in FIG. 12, and the operation of the memory becomes unstable. In some cases.
[0013]
Alternatively, when the temperature of the body in which the motherboard is stored increases, the temperature characteristics of the memory may cause the operation of the memory module, which has a poor heat radiation state, to become unstable.
[0014]
Further, in this case, the relative delay state of the clock signal and the address signal may differ from one memory module to another due to variations in characteristics of memories mounted on the memory modules and variations in manufacturing of the memory module substrate.
[0015]
In Japanese Patent Application Laid-Open No. H11-135920, since an adjusting means is provided for each of a plurality of clock paths by mounting components on a board, it is difficult for a general user to easily carry out the operation during operation.
[0016]
Japanese Patent Application Laid-Open No. 11-191020 discloses a configuration in which selection is changed based on programmable logic. Therefore, it is necessary to separately prepare data or a signal for changing the contents of the programmable logic, and it is difficult to perform the operation during operation. In addition, the configuration as a whole increases for practical use.
[0017]
[Means for Solving the Problems]
The memory module of the present invention is a memory module on which one or more memory components are mounted and which is mounted on a parent board or the like via a socket or the like, and is provided with clock phase adjusting means. Also, the phase adjustment amount at the time of the clock phase adjustment is selected from at least two or more states set in advance. The selection of the phase adjustment amount is performed by manual switch means, and the switch means is provided at a position that can be operated even when the memory module is mounted on the parent board.
[0018]
Alternatively, the selection of the phase adjustment amount is performed according to a mounting state of the memory module to a socket provided on a parent board or the like on which the memory module is mounted. Further, the selection of the phase adjustment amount is performed by using both the manual switch means and the selection performed according to the mounting state of the memory module in the socket provided on the parent board or the like on which the memory module is mounted. It is characterized by the following.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiments of the present invention will be described with reference to the drawings.
[0020]
(Example 1)
FIG. 1 shows an embodiment of the first embodiment. Only the portions different from the conventional example shown in FIG. 10 will be described. A clock buffer 12a differs from the clock buffer 12 in FIG. 10 in that an internal delay amount can be selected.
[0021]
A phase shift amount switch 51 is provided to input a delay amount switch signal to pins 123a and 123b. Here, the switch 51 is provided at a position where the switch can be operated even when the memory module 10 is mounted on a socket such as a parent board, for example, near the edge of the board opposite to the edge terminal row 20 as shown. This makes it possible to change the settings of the switches described below while confirming the operating state of the memory module 10 under actual operating conditions, and to quickly improve the operating state.
[0022]
The phase shift amount is, for example, “standard / early / late” as a selection from three states. When designing the memory module, the switch 51 is in the “standard” selection state, and the phase of the clock signal and the address signal shown in FIG. Keep them in a relationship.
[0023]
Next, for example, in consideration of variations in buffer characteristics on the controller side of the mother board, when the switch 51 is in the “early” selection state, the delay amount of the clock buffer 12a is made smaller than “standard”. As a result, the state of FIG. 12A is improved as shown in FIG. 2, the setup time ts and the hold time th are secured to values according to the specification, and normal operation becomes possible.
[0024]
When the switch 51 is in the “late” selection state, the delay amount of the clock buffer 12a is made larger than “standard”. As a result, the state of FIG. 12B is improved as shown in FIG. 3, the setup time ts and the hold time th are secured to values according to the specification, and normal operation becomes possible.
[0025]
When the clock signal frequency is about 100 MHz, the clock signal period is 10 nanoseconds. Although it depends on the characteristics of the buffer on the controller side of the parent board, in the design of the parent board, the time margin on the setup side and the time margin on the hold side are usually about 1 to 2 nanoseconds in many cases.
[0026]
However, even if the operation becomes unstable due to an increase in the number of memory modules installed, in most cases, the margin of time on the setup side or the margin on the hold side has almost disappeared, or the state is slightly negative. In many cases, it has not been significantly negative. Therefore, if the phase shift amount from the "standard" is "early" or "late" on the order of ± 1 nanosecond, the instability of the operation can be eliminated in most cases, and it is within a practical range.
[0027]
The delay options need not be limited to the above three configurations, but may be selected from a plurality of states, that is, two or more, and may be set to four or more as required. In accordance with the function of the clock buffer 12a, an option or the like in which the amount of change in the phase shift is further reduced may be set.
[0028]
Further, a simple logic circuit or logic element may be used between the switch means and the clock buffer 12a, or a jumper pin method may be used as the switch means.
[0029]
(Example 2)
In this example, the switching of the delay amount is performed in a state where the memory module is mounted on the socket.
[0030]
As shown in FIG. 4, it has a mechanism structure for switching the amount of delay with the insertion depth L when the socket 31 is mounted on the socket 31, and a portion C in the figure is mainly different from the first embodiment. The details will be described below.
[0031]
As shown in FIG. 5, the leftmost terminal of the row of edge terminals of the memory module 10a is composed of terminals 201a to 201c obtained by dividing the shape of the normal terminals 202 and 203 into three in the vertical direction. The socket side is also configured to be in one of the three states described below.
[0032]
FIG. 6 shows a cross-sectional view (a) and a side view (b) of the state of attachment to the socket when the insertion depth is L1. The convex contact 3111 near the upper end of the contact spring 311 of the socket 31 is in contact with the terminal 201b, and the contact spring 311 and the terminal 201b are in a conductive state.
[0033]
Next, FIG. 7 shows a cross-sectional view (a) and a side view (b) of the state of attachment to the socket when the insertion depth is L2 which is deeper than L1. The convex contact 3111 near the upper end of the contact spring 311 of the socket 31 is in contact with the terminal 201a, and the contact spring 311 and the terminal 201a are in a conductive state.
[0034]
Next, FIG. 8 shows a cross-sectional view (a) and a side view (b) of the state of attachment to the socket when the insertion depth is L3, which is shallower than L1. The convex contact 3111 near the upper end of the contact spring 311 of the socket 31 is in contact with the terminal 201c, and the contact spring 311 and the terminal 201c are in a conductive state. The positioning can be easily performed by providing the socket 31 with a click mechanism that temporarily stabilizes the memory module at the above three insertion depth positions.
[0035]
FIG. 11 shows an example of an electric circuit for detecting the insertion depth using this switch structure. Terminals 201a to 201c are input as control signals 12b1 to 3b1 for clock buffer 12b. The control signals 12b1 to 3b1 are each pulled up to the power supply voltage by the resistor array 41, and the contact spring 311 (and the contact 3111) is connected to the ground. Each of the control signals 12b1 to 3b1 to 3 is interpreted as a binary logic signal, and its voltage value is assumed to be substantially either a power supply voltage or substantially zero volt.
[0036]
In the state of FIG. 6, the terminal 201b is electrically connected to the contact spring 311 so that only the control signal 12b2 becomes zero volt, and the other control signals 12b1 and 12b3 remain at the pulled-up power supply voltage. Similarly, in the state of FIG. 7, only the control signal 12b1 becomes zero volt, and the other control signals 12b2 and 12b3 remain at the pulled-up power supply voltage.
[0037]
In the state of FIG. 8, only the control signal 12b3 becomes zero volt, and the other control signals 12b2 and 12b2 remain at the pulled-up power supply voltage. The clock buffer 12b selects the phase shift amounts of the control signals 12b1-3 corresponding to these three states.
[0038]
With the above configuration, the phase shift amount can be selectively set according to the insertion depth when the memory module 10a is mounted on the socket 31.
[0039]
6 to 8, even when the insertion depth is L1, L2, or L3, the terminal 313 and the contact 3131 of the contact spring 313 are in contact with each other, and the terminals 201a to c for detecting the insertion depth are not included. No effect on the terminals. The same applies to 202 and 203 in FIG.
[0040]
The terminal for detecting the insertion depth is not limited to the left end, and may be provided anywhere in the terminal row 20. Also, the detection circuit may be configured to apply a power supply voltage by a contact spring based on pull-down.
[0041]
(Example 3)
In this embodiment, the configurations of the second embodiment and the first embodiment are provided side by side.
[0042]
In the first embodiment, the selection contents of the phase shift amount changeover switch are three types of “standard / early / late”, but are changed to four types of “standard / early / late / delay”. .
The memory module substrate has the configuration of the second embodiment, and three states can be detected according to the insertion depth into the socket.
[0043]
When the socket in which the memory module is mounted has a structure corresponding to the function of the second embodiment, the switch is set to “insertion depth”, and the phase shift amount is selectively set by the function of the second embodiment. If the socket in which the memory module is mounted does not correspond to the function of the second embodiment, the phase shift amount is selected and set to “standard / early / late” as in the first embodiment. .
[0044]
In the above description, a method is used in which the relative phase between the clock signal and the address signal is changed by switching the delay time of the clock buffer. However, other methods may be used as long as the phase can be changed relatively. The characteristics of the present invention can be exerted by a time constant circuit using a resistor, a method using a PLL (Phase Locked Loop), a method using a shift register, etc., regardless of the method itself.
[0045]
In the present description, only the address signal is described as the other signal other than the clock signal. However, the present invention can be similarly applied to other WE signals.
[0046]
【The invention's effect】
As described above, the memory module of the present invention is provided with the clock signal phase adjusting means, and the phase adjustment amount can be selectively set under actual operating conditions, thereby improving the operation stability. Can be.
[0047]
Further, since there is no need to provide a special additional circuit on the parent board side, it can be applied to a wide range of parent boards. In addition, since there is no need to use separate measuring equipment, even if the operation becomes unstable when the number of installed memory modules increases or decreases due to changes in the user's usage conditions, etc., the operation can be quickly and easily performed by the user himself. Can be stabilized.
[Brief description of the drawings]
FIG. 1 is a diagram showing a first embodiment of a memory module of the present invention.
FIG. 2 is a timing chart of the first embodiment in which a clock signal phase is advanced and improved.
FIG. 3 is a timing chart of the first embodiment in which a clock signal phase is delayed and improved.
FIG. 4 is a diagram of a memory module according to a second embodiment.
FIG. 5 is an enlarged view of an edge terminal according to a second embodiment.
FIG. 6 is a diagram showing a state where the device is normally mounted on a socket in the second embodiment.
FIG. 7 is a view showing a state where the socket is mounted on the socket deeper than FIG. 6;
FIG. 8 is a diagram showing a state of being mounted on a socket, which is shallower than FIG. 6;
FIG. 9 illustrates a detection circuit of a mounted state according to the second embodiment.
FIG. 10 is a diagram showing a conventional example of a memory module.
FIG. 11 is a timing chart in a normal state.
FIG. 12 is a timing chart at the time of abnormality.
[Explanation of symbols]
10, 10a, 10b Memory module substrates 11a-d Memory 12, 12a, 12b Clock buffers 13a, 13b, 22 Pattern 20 Edge terminal row 31 Memory module socket 41 Resistance array 201, 202, 211, 201a, 201b, 201c Edge Terminals 311, 312, 313 Contact springs 3111, 3121, 3131 Contacts L1, L2, L3 Socket insertion depth
