JP2004146728A

JP2004146728A - 半導体装置とその製造方法

Info

Publication number: JP2004146728A
Application number: JP2002312497A
Authority: JP
Inventors: Toshiaki Iwabuchi; 岩渕　寿章
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-10-28
Filing date: 2002-10-28
Publication date: 2004-05-20

Abstract

【課題】ＣＯＣ型のシステムインパッケージを構成するにあたって、フリップチップ接続を良好に行えるようにする。
【解決手段】チップ１をチップ２上にフリップチップ接続した積層構造を有する半導体装置の構成として、チップ１は、主面上の有効素子領域に回路が形成された素子基板３と、チップ２との電気的接続のための接続用パッド４と、回路の電気的特性測定のための測定用パッド５とを有し、素子基板３の厚み方向で測定用パッド５を接続用パッド４よりも下層に配置した構成とすることにより、測定用パッド５上に形成されるはんだバンプ２４の高さ位置を低く抑える。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子を回路基板上にフリップチップ接続した積層構造を有する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの価格対性能比の向上を維持するうえで、ＳＩＰ（システム・イン・パッケージ）が注目されている。ＳＩＰは、複数のチップ（半導体素子）を組み合わせて高密度に接続することにより、各々のチップが備える機能を統合するパッケージ技術である。このＳＩＰによれば、システム側が要求する、低コスト化、高機能化、低消費電力化、小型・軽量化、仕様の柔軟性などにバランス良く応えることができる。
【０００３】
ＳＩＰは、その構造上の違いから、ＣＯＣ（チップ・オン・チップ）型、チップ・スタック型、パッケージ積層型、基板接続型の４種類に分類される。このうち、ＣＯＣ型は、ベースとなるチップ上にこれと別のチップを積層した構造を有するもので、これは回路間の配線長が短いために高速化に対応しやすいという特長をもっている。このＣＯＣ型では、チップ同士の回路面を向かい合わせ、バンプを介してフリップチップで接続する。この場合のチップ接合技術として、Ａｕ（金）バンプを介したフリップチップ接続を採用したものが知られている（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】
「日経マイクロデバイス」、日経ＢＰ社、２００１年３月、ｐ．１２５−１２７
【０００５】
【発明が解決しようとする課題】
しかしながら、一般に、Ａｕバンプによるフリップチップ接続は、バンプ接合時に必要とされる荷重（ボンディング荷重）が高いことから、ＳＩＰのフリップチップ接続には不向きであった。すなわち、ＳＩＰでは回路設計の自由度や配線長の短縮などを理由にチップの有効素子領域（アクティブ・エリア）上にバンプを形成している。そのため、バンプ接合時に高い荷重が回路面に加えられることにより、回路がダメージを受ける恐れがある。そこで、Ａｕバンプよりも低い荷重で接続できるものとして、はんだバンプによるフリップチップ接続を採用することが考えられる。はんばバンプによるフリップチップ接続では、はんだの融点が低いことから、低温度・低荷重でチップ同士を電気的に接続することができる。
【０００６】
一方、ＳＩＰを構成するチップの主面上には、チップ同士を電気的に接続するための電極パッド（以下、「接続用パッド」とも記す）の他に、製造プロセスの中で回路（ＩＣ、ＬＳＩ等）の電気的特性を測定するための電極パッド（以下、「測定用パッド」とも記す）が形成される。接続用パッドと測定用パッドは、それぞれの電極パッドの形成目的に応じてパッドサイズやパッド配置などが異なる。よって、これらの要素から接続用パッドと測定用パッドを区別することができる。
【０００７】
具体的には、接続用パッドがチップの有効素子領域（回路面）上にエリア状に形成されるのに対し、測定用パッドはチップの外周部（４辺、２辺）にまとめて形成される。また、接続用パッドは、測定用パッドよりもパッドサイズが小さく形成される。例えば、測定用パッドの場合は測定時にプローブカードのプローブ針をパッド面に接触させる必要性からパッドサイズが７０μｍ程度に設定されるのに対し、接続用パッドの場合は多ピン化などへの対応としてパッドサイズが４０μｍ、２０μｍ又は１０μｍに設定される。さらに、チップ同士を接続した状態では、接続用パッドが相手チップと接続状態となるのに対し、測定用パッドは非接続状態となる。また、測定用パッドは電気的特性測定に必要な個数だけ形成されるため、チップ上で各々のパッド個数を比較すると、接続用パッドが測定用パッドよりも多くなる。
【０００８】
ちなみに、パッドサイズに関しては、将来的にプローブカードの改善や新たな接続方式の提案により、測定用パッドのパッドサイズが接続用パッドのパッドサイズと同等レベルまで小さくなることも考えられるが、パッド配置やパッドの接続状態、パッド個数に関しては将来的に変わることはないと推定される。また、測定用パッドにつながるチップ上の配線部分（パターン）は、実際にウエハ状態での電気的測定が終了した後に、物理的又は電気的に切断される。
【０００９】
上述のように接続用パッドと測定用パッドが混在するチップを、先述したはんだバンプによるフリップチップ接続によって他のチップ上に実装する場合、次のような不具合が発生する恐れがある。すなわち、チップ上にはんだバンプを形成する場合は、その前処理として、アルミニウムからなる電極パッドに対して無電解ニッケル（Ｎｉ）／金（Ａｕ）メッキを施し、その後ではんだを供給することにより、電極パッド上にばんだバンプを形成している。この場合、電極パッド上にＮｉ／Ａｕのメッキ層を形成することにより、はんだの濡れ性を良好にしたうえで、はんだの拡散を抑えることができる。また、はんだの供給方法としては印刷法や浸漬法（ディップ法）などが考えられるが、印刷法はパッドサイズやパッド配置に対応した専用のスクリーンマスクが必要で、しかも微細パッドへのバンプ形成が困難であるため、現状では浸漬法が好ましいとされている。
【００１０】
ところが、図６に示すように、チップ上に形成された接続用パッド５１や測定用パッド５２に対しては、一様にＮｉ／Ａｕのメッキ層５３，５４が形成（析出）されるため、メッキ処理の後に浸漬法ではんだを供給すると、バンプ形成が必要な接続用パッド５１上にはんだバンプ５５が形成されるだけでなく、本来バンプ形成が不要な測定用パッド５２上にもはんだバンプ５６が形成されることになる。
【００１１】
そうした場合、測定用パッド５２は接続用パッド５１よりもパッドサイズが大きいため、測定用パッド５２上のはんだバンプ５６の方が接続用パッド５１上のはんだバンプ５５よりも大きく盛り上がった状態になる。したがって、それぞれの電極パッド（５１，５２）上に形成されるはんだバンプ５５，５６の高さ位置を比較すると、測定用パッド５２上のはんだバンプ５６が接続用パッド５１上のはんだバンプ５５よりも所定の寸法Ｆだけ高い位置（突出した位置）に配置される。
【００１２】
その結果、はんだバンプによるフリップチップ接続では、バンプ形成済みのチップを、インターポーザとなる他のチップ上に実装しようとしたときに、接続用パッド５１上のはんだバンプ５５が接続先の相手バンプと接触する前に測定用パッド５２上のはんだバンプ５６がインターポーザと接触してしまい、本来接続すべきバンプ同士を接続できなくなる恐れがある。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体素子を回路基板上にフリップチップ接続した積層構造を有するものであって、半導体素子は、主面上の有効素子領域に回路が形成された素子基板と、素子基板の主面上に形成された第１の電極パッドと、素子基板の主面上に形成された第２の電極パッドとを有し、かつ素子基板の厚み方向で第２の電極パッドを第１の電極パッドよりも下層に配置した構成となっている。
【００１４】
上記構成の半導体装置においては、素子基板の厚み方向で第２の電極パッドを第１の電極パッドよりも下層に配置することにより、第１の電極パッドと第２の電極パッドを同じ層（最上層）に形成した場合に比較して、第２の電極パッド上に形成される突起電極の高さ位置（突出状態）が低く抑えられる。そのため、半導体素子を回路基板上に実装するにあたっては、第２の電極パッド上に形成される突起電極を回路基板から離した状態でフリップチップ接続することが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１６】
図１は本発明の実施形態に係る半導体装置（ＳＩＰ）の構成とその実装構造の一例を示す側断面図である。図１においては、半導体素子であるチップ１と、同じく半導体素子である他のチップ２とがフリップチップ方式で接続され、これによってＣＯＣ型の積層構造（２層構造）を有するＳＩＰの半導体装置が構成されている。チップ２は、チップ１をフリップチップ接続で実装する際のインターポーザとなるもので、その外形寸法はチップ１よりも大きく設定されている。
【００１７】
チップ１は、例えばシリコン基板等の素子基板３をベースに構成された半導体素子であり、その主面上の有効素子領域には所定の機能（例えば、メモリ機能）をもつ回路が形成されている。チップ１の主面上には、アルミニウム等からなる複数の接続用パッド４と、同じくアルミニウム等からなる複数の測定用パッド５とが形成されている。
【００１８】
接続用パッド４は、本発明における「第１の電極パッド」に相当するもので、チップ１の主面上で有効素子領域内（回路面上）に形成されている。測定用パッド５は、本発明における「第２の電極パッド」に相当するもので、チップ１の主面上で有効素子領域を取り囲む位置（外周部）に形成されている。チップ１上における接続用パッド４と測定用パッド５の区別の仕方については先述したとおりである。
【００１９】
チップ２は、例えば上記同様にシリコン基板等の素子基板６をベースに構成された半導体素子であり、その主面の有効素子領域には上記チップ１と異なる所定の機能（例えば、ロジック機能）をもつ回路が形成されている。チップ２の主面上には、アルミニウム等からなる複数の接続用パッド７と、同じくアルミニウム等からなる複数の実装用パッド８とが形成されている。
【００２０】
接続用パッド７は、チップ２の主面上で有効素子領域内（回路面上）に形成されている。この接続用パッド７は、上記チップ１の接続用パッド４に対応して形成されたもので、そのパッドサイズやパッド配置は接続用パッド４に整合するように設定されている。実装用パッド８は、チップ２の主面上で有効素子領域を取り囲む位置（外周部）に形成されている。この実装用パッド８は、フリップチップ接続されたＣＯＣ構造の積層チップ（１，２）をマザー基板９に実装するためのものである。チップ２においては、実装用パッド８が測定用パッドを兼用した構成となっている。
【００２１】
チップ１とチップ２は、互いの回路面を対向させた状態（向かい合わせた状態）で、後述するはんだバンプを用いたフリップチップ接続により、電気的かつ機械的に接続されている。また、チップ１とチップ２の間には封止材１０が充填されている。封止材１０はフリップチップ接続部（はんだ接合部）を覆うように充填されている。また、チップ２の実装用パッド８上にははんだ電極１１が形成されている。はんだ電極１１はマザー基板９のランド１２に接続されている。マザー基板９は、例えばガラスエポキシを基材としたプリント配線基板によって構成されるものである。
【００２２】
ここで本発明に係る半導体装置の構成上の特徴は、チップ１に形成される接続用パッド４と測定用パッド５の積層関係にある。すなわち、チップ１の主面上において、接続用パッド４は最上層に形成されているのに対し、測定用パッド５は最上層の接続用パッド４よりも下層に形成されている。具体的には、例えば図２に示すように、チップ１の配線層を２層構造とする場合、第１層目（下層）に測定用パッド５を配置し、第２層目（上層）に接続用パッド４を配置した構成となっている。
【００２３】
続いて、本発明の実施形態に係る半導体装置の製造方法について、図３〜図５を用いて説明する。
【００２４】
まず、図３（Ａ）に示すように、ベースとなる素子基板（シリコン基板）３上に、例えばＳｉＯ_２（二酸化シリコン）なる絶縁膜１３を形成する。次に、図３（Ｂ）に示すように、素子基板３の絶縁膜１３上に例えばアルミニウムからなる金属配線材料によって第１の配線層を形成するとともに、この第１の配線層をパターニングすることにより、絶縁膜１３上に第１の配線パターン１４Ａ，１４Ｂを形成する。
【００２５】
次いで、図３（Ｃ）に示すように、第１の配線パターン１４Ａ，１４Ｂを覆う状態で例えばＳｉＯ_２からなる層間絶縁膜１５を絶縁膜１３上に重ねて形成（積層）した後、この層間絶縁膜１５上に第１の配線パターン１４Ｂに通じるビアホール（導通路）１６を形成する。
【００２６】
次に、図３（Ｄ）に示すように、層間絶縁膜１５上に例えばアルミニウムからなる金属配線材料によって第２の配線層を形成するとともに、この第２の配線層をパターニングすることにより、層間絶縁膜１５上に第２の配線パターン１７を形成する。このとき形成される第２の配線パターン１７は、ビアホール１６を介して第１の配線パターン１４Ｂに電気的に接続（導通）された状態となる。なお、金属配線材料としては、アルミニウム以外の金属（例えば、銅）を用いることも可能である。
【００２７】
続いて、図４（Ａ）に示すように、層間絶縁膜１５上に第２の配線パターン１７を覆う状態で、例えばＳｉＮ（窒化シリコン）らなるパッシベーション膜１８を形成（積層）する。
【００２８】
次に、パッシベーション膜１８上に図示しないレジストパターンを形成し、このレジストパターンをマスクとしたエッチング処理を行うことにより、図４（Ｂ）に示すように、第１の配線パターン１４Ａに通じるパッド開口１９と第２の配線パターン１７に通じるパッド開口２０をパッシベーション膜１８上に形成する。このうち、第２の配線パターン１７上でパッド開口１９により露出した部分は接続用パッド４となり、第１の配線パターン１４Ａ上でパッド開口２０により露出した部分が測定用パッド５となる。つまり、接続用パッド４は第２の配線パターン１７によって形成され、測定用パッド５は第１の配線パターン１４Ａによって形成される。
【００２９】
このとき、金属配線材料としてアルミニウムを用いるとともに、エッチング処理の具体的手法としてドライエッチングを採用するものとすると、アルミニウムのエッチング速度が、層間絶縁膜（ＳｉＯ_２）１５やパッシベーション膜（ＳｉＮ）１８のエッチング速度に比べて非常に遅いため、接続用パッド４と測定用パッド５に通じるパッド開口１９，２０を１回のエッチング処理で同時に形成することができる。そのときに使用するガスはＡｒ，ＣＨＦ３，ＣＦ４などの混合ガスになる。
【００３０】
次いで、図４（Ｃ）に示すように、Ｎｉ／Ａｕの無電解メッキにより、接続用パッド４上と測定用パッド５上にそれぞれメッキ層２１，２２を形成する。このメッキ層２１，２２は、各々の電極パッド（４，５）上に突起電極（本形態例でははんだバンプ）を形成する際の下地金属つまりアンダーバンプメタル（Ｕｎｄｅｒ　Ｂｕｍｐ　Ｍｅｔａｌ）となる。チップ１内においては、メッキ層２１，２２が直接形成される面がパッド面となり、このパッド面を形成するものが接続用パッド４及び測定用パッド５となる。
【００３１】
このとき、測定用パッド５上においては、メッキ層２２の最上面がパッシベーション膜１８の表面から若干凹んだ位置に形成されるように、メッキ層２２の厚さを適宜調整する。これにより、測定用パッド５上においては、パッシベーション膜１８とメッキ層２２との間に、メッキ層２２の表面をパッシベーション膜１８の表面よりも低位とする段差Ｄが設けられる。また、接続用パッド４に通じるパッド開口１９と測定用パッド５に通じるパッド開口２０では、それらの電極パッド（４，５）の層間差分（本例では層間絶縁膜１５による１層分）に対応してメッキ層２１，２２の最上位置Ｐ１，Ｐ２の高さが変わる。すなわち、接続用パッド４上のメッキ層２１が測定用パッド５上のメッキ層２２よりも高い位置に配置・形成される。
【００３２】
続いて、浸漬法によりはんだを供給することにより、上記図２に示すように、接続用パッド４上及び測定用パッド５上にそれぞれメッキ層２１，２２を介してはんだバンプ２３，２４を形成する。このとき、素子基板３の厚み方向ではんだバンプ２３，２４の高さ位置を比較すると、測定用パッド５上に形成されたはんだバンプ２４の方が、接続用パッド４上に形成されたはんだバンプ２３よりも低い位置（凹んだ位置）に配置される。よって、素子基板３上においては、はんだバンプ２３，２４の間にそれらの高低差に応じた段差Ｅが設けられる。
【００３３】
また、接続用パッド４上ではパッド開口１９から若干はみ出るようにメッキ層２１が形成されるのに対し、測定用パッド５上ではパッド開口２０からはみ出ることなくメッキ層２２が形成される。これにより、測定用パッド５上においては、メッキ層２２の形成領域がパッド開口２０の開口領域内に抑えられるため、それに応じてはんだバンプ２４の高さも低く抑えられる。ちなみに、パッド開口２０からはみ出るようにメッキ層２２が形成された場合は、メッキ層２２の形成領域の拡大によってはんだバンプ２４の高さも高くなる。
【００３４】
以上の工程によって図２に示す構造のチップ１が得られる。なお、このチップ１は、半導体ウエハの状態で製造された後、ダイシング等により個片に分割される。
【００３５】
一方、インターポーザとなるチップ２については、チップ１と別工程で製造する。このチップ製造工程により、チップ２の主面上に接続用パッド７と実装用パッド８が形成され、かつ各々の電極パッド（７，８）上にそれぞれＮｉ／Ａｕの無電解メッキによるメッキ層（アンダーバンプメタル）を介してはんだバンプが形成される。
【００３６】
その後、チップ２上にチップ１を実装する。具体的には、図５（Ａ）に示すように、チップ２上でチップ１が実装される領域内に例えばディスペンサ等を用いて適量の封止材１０を供給した後、チップ２を上向き、チップ１を下向きにして、互いの回路面を対向させ、この状態でチップ１，２のはんだバンプ（不図示）を相互に接触させて加熱・加圧により両者を接続（フリップチップ接続）する。このとき、チップ１の測定用パッド５上のはんだバンプ２４は、測定用パッド５が最上層よりも下層に形成されたことで、チップ２から十分に引っ込んだ位置に配置される。そのため、フリップチップ接続に際しては、測定用パッド５上のはんだバンプ２４がチップ２から離れた状態に保持される。したがって、チップ１，２を用いてＣＯＣ構造のＳＩＰを構成するにあたって、チップ２に対するはんだバンプ２４の接触を確実に防止することができる。
【００３７】
その後、図５（Ｂ）に示すように、チップ２の実装用パッド８上にフラックス２５ではんだボール２６を固定する。次いで、図５（Ｃ）に示すように、リフローによりはんだを溶融して球状のはんだ電極１１を形成する。はんだ電極１１は、チップ１，２の積層構造体をマザー基板９に実装する場合の接続電極となる。はんだ電極１１の形成に際しては、チップ２の実装用パッド８上には予めチップ製造工程（はんだバンプの形成工程）ではんだが供給（プリコート）されているため、実装用パッド８上でははんだに対して十分な濡れ性が得られる。そのため、実装用パッド８上に十分な密着力（接合強度）をもってはんだ電極１１を形成することができる。はんだ電極１１の直径は、実装用パッド８上に供給されるはんだボール２６の直径を適宜設定することにより、チップ２の主面を基準としたチップ１の実装高さ寸法よりも大とされる。こうして得られた半導体モジュール（積層構造体）は、上記図１に示すように、上下反転した状態でマザー基板９に実装される。
【００３８】
以上の製造方法によって得られる半導体装置においては、チップ１の製造工程の中で、接続用パッド４を第２の配線パターン１７で形成するとともに、測定用パッド５を第２の配線パターン１７よりも下層の第１の配線パターン１４Ａで形成することにより、測定用パッド５を接続用パッド４よりも下層に配置した構成となる。そのため、接続用パッド４及び測定用パッド５上にそれぞれメッキ層（アンダーバンプメタル）２１，２２を介してはんだバンプ２３，２４を形成した際には、接続用パッド４及び測定用パッド５の層間差分によってはんだバンプ２４の高さ位置が低く抑えられる。これにより、チップ１をチップ２上に実装する際には、測定用パッド５上のはんだバンプ２４をチップ２から離した状態で、各々のチップ１，２をフリップチップ接続することが可能となる。
【００３９】
なお、はんだバンプ２３，２４の高さ関係については、チップ１，２をフリップチップ接続する際に支障がない（つまり、はんだバンプ２４がチップ２の表面に接触しない）ようであれば、はんだバンプ２４をはんだバンプ２３とほぼ同じ高さ位置に配置してもかまわないが、フリップチップ接続の信頼性等を考慮すると、はんだバンプ２４をはんだバンプ２３よりも低い位置（低位）に配置することが望ましい。
【００４０】
また、上記実施形態においては、チップ１上の配線層が２層構造の場合を例示したが、配線層が２層以上の多層構造となる場合（層間絶縁膜が複数層にわたって形成される場合）でも、接続用パッド４を最上層に形成するとともに、測定用パッド５をそれよりも下層に形成することになる。例えば、チップ１上の配線層の積層数が４層の場合は、測定用パッド５を第１層（最下層）、第２層又は第３層に形成し、接続用パッド４を第４層（最上層）に形成する。特に、接続用パッド４と測定用パッド５の層間差分が大きければ、その分だけパッド積層位置の高低差も大きくなるため、フリップチップ接続の信頼性向上に大きく寄与するものとなる。
【００４１】
【発明の効果】
以上説明したように本発明によれば、半導体素子を回路基板上にフリップチップ接続した積層構造を有する半導体装置の構成として、素子基板の厚み方向で第２の電極パッドを第１の電極パッドよりも下層に配置することにより、第２の電極パッド上に形成される突起電極の高さ位置を低く抑えてフリップチップ接続を良好に行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の構成とその実装構造の一例を示す側断面図である。
【図２】半導体素子の主要部を拡大した断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を説明する図（その１）である。
【図４】本発明の実施形態に係る半導体装置の製造方法を説明する図（その２）である。
【図５】本発明の実施形態に係る半導体装置の製造方法を説明する図（その３）である。
【図６】本発明の課題を説明する図である。
【符号の説明】
１，２…チップ（半導体素子）、３，６…素子基板、４…接続用パッド（第１の電極パッド）、５…測定用パッド（第２の電極パッド）、１４Ａ，１４Ｂ…第１の配線パターン、１５…層間絶縁膜、１７…第２の配線パターン、１８…パッシベーション膜、１９，２０…パッド開口、２１，２２…メッキ層（アンダーバンプメタル）、２３，２４…はんだバンプ（突起電極）

Claims

半導体素子を回路基板上にフリップチップ接続した積層構造を有する半導体装置であって、
前記半導体素子は、主面上の有効素子領域に回路が形成された素子基板と、前記素子基板の主面上に形成された第１の電極パッドと、前記素子基板の主面上に形成された第２の電極パッドとを有し、かつ前記素子基板の厚み方向で前記第２の電極パッドを前記第１の電極パッドよりも下層に配置してなる
ことを特徴とする半導体装置。
前記回路基板を、前記半導体素子と異なる他の半導体素子によって構成してなる
ことを特徴とする請求項１記載の半導体装置。
前記素子基板の主面上に前記回路基板との電気的接続のために前記第１の電極パッドを形成してなる
ことを特徴とする請求項１記載の半導体装置。
前記素子基板の主面上に前記回路の電気的特性測定のために前記第２の電極パッドを形成してなる
ことを特徴とする請求項１記載の半導体装置。
前記第１の電極パッドを、前記素子基板の主面上で前記有効素子領域内に配置してなる
ことを特徴とする請求項１記載の半導体装置。
半導体素子を回路基板上にフリップチップ接続した積層構造を有するとともに、前記半導体素子は、主面上の有効素子領域に回路が形成された素子基板と、前記素子基板の主面上に形成された第１の電極パッドと、前記素子基板の主面上に形成された第２の電極パッドとを有し、かつ前記素子基板の厚み方向で前記第２の電極パッドを前記第１の電極パッドよりも下層に配置してなる半導体装置の製造方法であって、
前記半導体素子の製造工程として、
前記素子基板上に第１の配線パターンを形成する第１の工程と、
前記素子基板上に前記第１の配線パターンを覆う状態で層間絶縁膜を形成する第２の工程と、
前記層間絶縁膜上または当該層間絶縁膜よりも上層に第２の配線パターンを形成する第３の工程と、
前記素子基板上に前記第２の配線パターンを覆う状態でバッシベーションを形成する第４の工程と、
前記第１の配線パターン及び前記第２の配線パターンに通じるパッド開口を前記バッシベーション膜上に形成することにより、前記第１の配線パターンによって前記第１の電極パッドを形成しかつ前記第２の配線パターンによって前記第２の電極パッドを形成する第５の工程と
を有することを特徴とする半導体装置の製造方法。
前記第１の電極パッド上及び前記第２の電極パッド上にそれぞれ突起電極を形成する第６の工程を有する
ことを特徴とする請求項６記載の半導体装置の製造方法。
前記第６の工程において、前記第２の電極パッド上の突起電極が前記第１の電極パッド上の突起電極よりも低位となるように、前記第１の電極パッド上及び前記第２の電極パッド上にそれぞれ前記突起電極を形成する
ことを特徴とする請求項７記載の半導体装置の製造方法。
前記第６の工程において、前記第１の電極パッド上及び前記第２の電極パッド上にそれぞれ前記突起電極としてはんだバンプを形成する
ことを特徴とする請求項７記載の半導体装置の製造方法。
前記第６の工程において、前記第１の電極パッド上及び前記第２の電極パッド上にそれぞれアンダーバンプメタルを介して前記はんだバンプを形成する
ことを特徴とする請求項９記載の半導体装置の製造方法。