JP2004134628A

JP2004134628A - Semiconductor device

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Publication number: JP2004134628A
Application number: JP2002298733A
Authority: JP
Inventors: Yoshitoku Maeda; 前田　良徳
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-10-11
Filing date: 2002-10-11
Publication date: 2004-04-30

Abstract

【課題】半導体素子のみならず、プロセスモニタをも試験することができるスキャン回路を含む半導体装置を提供することを課題とする。
【解決手段】半導体素子（２０３，２０７）と、半導体素子に接続可能であり、半導体素子の機能を試験するためのスキャン回路（２２０）と、スキャン回路が試験を行うパス中に設けられるプロセスモニタ（ＰＭ）とを有する半導体装置が提供される。
【選択図】　　　　図２An object of the present invention is to provide a semiconductor device including a scan circuit capable of testing not only a semiconductor element but also a process monitor.
A semiconductor device (203, 207), a scan circuit (220) connectable to the semiconductor device and for testing the function of the semiconductor device, and a process monitor provided in a path where the scan circuit performs a test. (PM).
[Selection] Fig. 2

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にスキャン回路を含む半導体装置に関する。
【０００２】
【従来の技術】
図１２（Ａ）は、従来技術によるシリアルスキャン回路を含む半導体装置を示す。半導体装置は、複数のスキャン回路付きラッチ１２００がシリアルに接続されている。そのシリアル接続は、入力端子ＩＮ及び出力端子ＯＵＴを有する。
【０００３】
図１２（Ｂ）は、各スキャン回路付きラッチ１２００の回路図である。スキャン回路付きラッチ１２００は、スキャン回路１２２０及びラッチ部（スキャン回路１２２０以外の部分）を有する。ラッチ部は、半導体装置の本来の動作時に使用される半導体素子である。スキャン回路１２２０は、半導体装置の本来の動作時に使用されずにラッチ部の機能試験のために使用される。一般的な半導体装置は、多数のラッチ及びその他の半導体素子を有する。以下、スキャン回路１２２０がラッチの機能試験を行う例を説明する。
【０００４】
まず、ラッチ部の構成を説明する。バッファ（インバータ）１２０１の入力端子は、ラッチ部の入力端子でもあり、半導体装置の機能に応じた接続が行われる。バッファ（インバータ）１２１０の出力端子は、ラッチ部の出力端子でもあり、半導体装置の機能に応じた接続が行われる。
【０００５】
スイッチ１２０２は、ｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎチャネルトランジスタという）及びｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐチャネルトランジスタという）から構成される。ｎチャネルトランジスタのゲートにはクロック信号ＣＫが入力され、ｐチャネルトランジスタのゲートにはクロック信号／ＣＫが入力される。クロック信号ＣＫ及び／ＣＫは、互いに論理反転した信号である。スイッチ１２０２は、入力端子がバッファ１２０１の出力端子に接続され、出力端子がインバータ１２０４の入力端子に接続される。インバータ１２０５は、入力端子がインバータ１２０４の出力端子に接続され、出力端子がインバータ１２０４の入力端子に接続される。マスタラッチ１２０３は、インバータ１２０４及び１２０５から構成される。
【０００６】
スイッチ１２０６は、ｎチャネルトランジスタ及びｐチャネルトランジスタから構成される。ｎチャネルトランジスタのゲートにはクロック信号／ＣＫが入力され、ｐチャネルトランジスタのゲートにはクロック信号ＣＫが入力される。スイッチ１２０６は、入力端子がインバータ１２０４の出力端子に接続され、出力端子がスイッチ１２２３を介してインバータ１２０８の入力端子に接続される。インバータ１２０９は、入力端子がインバータ１２０８の出力端子に接続され、出力端子がインバータ１２０８の入力端子に接続される。スレーブラッチ１２０７は、インバータ１２０８及び１２０９から構成される。バッファ（インバータ）１２１０の入力端子は、インバータ１２０８の出力端子に接続される。
【０００７】
次に、スキャン回路１２２０の構成を説明する。スキャン回路１２２０は、入力端子ＳＩ及び出力端子ＳＯを有する。入力端子ＳＩは、入力端子ＩＮ（図１２（Ａ））又は前段のスキャン回路付きラッチ１２００の出力端子ＳＯに接続される。出力端子ＳＯは、出力端子ＯＵＴ（図１２（Ａ））又は後段のスキャン回路付きラッチ１２００の入力端子ＳＩに接続される。
【０００８】
入力端子ＳＩは、バッファ（インバータ）１２２１の入力端子に接続される。スイッチ１２２２は、ｎチャネルトランジスタ及びｐチャネルトランジスタから構成される。ｎチャネルトランジスタのゲートにはクロック信号ＡＣＫが入力され、ｐチャネルトランジスタのゲートにはクロック信号／ＡＣＫが入力される。クロック信号ＡＣＫ及び／ＡＣＫは、互いに論理反転した信号である。スイッチ１２２２は、入力端子がインバータ１２２１の出力端子に接続され、出力端子がインバータ１２０４の入力端子に接続される。
【０００９】
スイッチ１２２３は、ｎチャネルトランジスタ及びｐチャネルトランジスタから構成される。ｎチャネルトランジスタのゲートにはクロック信号ＢＣＫが入力され、ｐチャネルトランジスタのゲートにはクロック信号／ＢＣＫが入力される。クロック信号ＢＣＫ及び／ＢＣＫは、互いに論理反転した信号である。スイッチ１２２３は、入力端子がスイッチ１２０６の出力端子に接続され、出力端子がインバータ１２０８の入力端子に接続される。バッファ（インバータ）１２２４の入力端子は、インバータ１２０９の出力端子に接続される。バッファ（インバータ）１２２５は、入力端子がバッファ１２２４の出力端子に接続され、出力端子が出力端子ＳＯに接続される。
【００１０】
次に、スキャン回路１２２０を使用しない通常のラッチ動作を説明する。この際、クロック信号ＡＣＫをローレベルにすることによりスイッチ１２２２をオフし、クロック信号ＢＣＫをハイレベルにすることにより、スイッチ１２２３をオンする。まず、マスタラッチ１２０３へ書き込む方法を説明する。クロック信号ＣＫをハイレベルにすると、スイッチ１２０２がオンし、スイッチ１２０６がオフする。その結果、バッファ１２０１の入力端子に入力される入力信号は、バッファ１２０１及びスイッチ１２０２を介して、マスタラッチ１２０３に書き込まれる。スイッチ１２０６はオフしているので、スレーブラッチ１２０７の記憶状態に影響はない。次に、スレーブラッチ１２０７へ書き込む方法を説明する。クロック信号ＣＫをローレベルにすると、スイッチ１２０２がオフし、スイッチ１２０６がオンする。スイッチ１２０２がオフするので、マスタラッチ１２０３の記憶状態は変化しない。また、スイッチ１２０６がオンするので、マスタラッチ１２０３の出力信号はスイッチ１２０６及び１２２３を介してスレーブラッチ１２０７に書き込まれる。スレーブラッチ１２０７の出力信号は、バッファ１２１０を介して出力される。
【００１１】
次に、スキャン回路１２２０がラッチ部を機能試験する動作を説明する。この際、クロック信号ＣＫはローレベルにすることにより、スイッチ１２０２をオフし、スイッチ１２０６をオンする。まず、マスタラッチ１２０３へ試験書き込みする方法を説明する。クロック信号ＡＣＫをハイレベルにすると、入力端子ＳＩに入力される試験信号は、バッファ１２２１及びスイッチ１２２２を介して、マスタラッチ１２０３に書き込まれる。この際、クロック信号ＢＣＫはローレベルであり、スイッチ１２２３はオフする。スイッチ１２２３はオフしているので、スレーブラッチ１２０７の記憶状態に影響はない。次に、スレーブラッチ１２０７へ試験書き込みする方法を説明する。クロック信号ＡＣＫをローレベルにすることによりスイッチ１２２２がオフし、クロック信号ＢＣＫをハイレベルにすることによりスイッチ１２２３がオンする。スイッチ１２２２がオフするので、マスタラッチ１２０３の記憶状態は変化しない。また、スイッチ１２２３がオンするので、マスタラッチ１２０３の出力信号はスイッチ１２０６及び１２２３を介してスレーブラッチ１２０７に書き込まれる。スレーブラッチ１２０７の記憶信号は、バッファ１２２４及び１２２５を介して出力端子ＳＯに出力される。
【００１２】
マスタラッチ１２０３及びスレーブラッチ１２０７の機能が正常であれば、入力端子ＳＩに入力された試験信号は出力端子ＳＯから出力される。出力端子ＳＯの信号を調べることにより、ラッチ部の機能の正常又は異常を判断することができる。さらに、図１２（Ａ）のように、複数のスキャン回路付きラッチ１２００をシリアルに接続すれば、すべてのスキャン回路付きラッチ１２００内のラッチ部の機能が正常であれば、入力端子ＩＮに入力された試験信号は出力端子ＯＵＴから出力される。
【００１３】
次に、試験のためにマスタラッチ１２０３をセット又はリセットする回路構成を説明する。ｐチャネルトランジスタ１２４１は、ゲートがリセット信号ＲＳＴに接続され、ソースが電源電圧に接続され、ドレインがインバータ１２０４の入力端子に接続される。ｎチャネルトランジスタ１２４２は、ゲートがセット信号ＳＴに接続され、ソースがグランドに接続され、ドレインがインバータ１２０４の入力端子に接続される。クロック信号ＣＫ、ＡＣＫ及びＢＣＫをローレベルにすることによりスイッチ１２０２、１２２２及び１２２３をオフする。セット信号ＳＴをハイレベルにすると、ｎチャネルトランジスタ１２４２がオンし、インバータ１２０４の入力端子にローレベルが入力され、マスタラッチ１２０３の記憶状態はセットされる。これに対し、リセット信号ＲＳＴをローレベルにすると、ｐチャネルトランジスタ１２４１がオンし、インバータ１２０４の入力端子にハイレベルが入力され、マスタラッチ１２０３の記憶状態はリセットされる。セット又はリセット以外のときは、トランジスタ１２４１及び１２４２はオフである。次に、クロック信号ＢＣＫをハイレベルにすることによりスイッチ１２２３をオンし、マスタラッチ１２０３の出力信号をスレーブラッチ１２０７に書き込むことができる。出力端子ＳＯの信号を調べることにより、マスタラッチ１２０３及びスレーブラッチ１２０７の機能を試験することができる。
【００１４】
また、下記の特許文献１には、製品チップ内の空き領域に、プロセス不良検出回路として入出バッファ又はバウンダリスキャンパスレジスタを内蔵した半導体装置が記載されている。
【００１５】
【特許文献１】
特開平８−８８２８２号公報（第５頁、図２）
【００１６】
【発明が解決しようとする課題】
図１３は、半導体ウエハ上に形成される複数の半導体チップ領域１３０１を示す。各半導体チップ領域１３０１の間には、各半導体チップ１３０１をダイシングにより切り離すためのスクライブライン１３０２が設けられている。そのスクライブライン１３０２内には、プロセスモニタ１３０３が設けられる。プロセスモニタ１３０３は、プロセスの良否を試験するための配線パターン及び／又はビアパターンであり、半導体チップ（半導体装置）１３０１の本来の動作時に使用されずに試験のために使用される。
【００１７】
しかし、プロセスモニタ１３０３の面積は限られているため、プロセスモニタ１３０３の数を増やせず、プロセスモニタ１３０３の欠陥を検出して不良解析結果をプロセスへフィードバックする能力が十分ではない。
【００１８】
本発明の目的は、半導体素子のみならず、プロセスモニタをも試験することができるスキャン回路を含む半導体装置を提供することである。
本発明の他の目的は、プロセスモニタを大面積に形成することができる半導体装置を提供することである。
【００１９】
【課題を解決するための手段】
本発明の一観点によれば、半導体素子と、半導体素子に接続可能であり、半導体素子の機能を試験するためのスキャン回路と、スキャン回路が試験を行うパス中に設けられるプロセスモニタとを有する半導体装置が提供される。
【００２０】
プロセスモニタをスキャン回路のパス中に設けることにより、半導体素子のみならず、プロセスモニタをも試験することができる。また、スクライブライン内ではなく、半導体装置の空きエリアにプロセスモニタを設けることができるので、大面積のプロセスモニタを形成することができる。これにより、プロセスモニタ能力が向上し、より効率的に不良解析結果をプロセスへフィードバックして半導体装置の歩留まりを向上させることができる。
【００２１】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態によるシリアルスキャン回路を含む半導体装置１０１を示す。半導体装置（半導体チップ）１０１は、入力端子１０２及び出力端子１０３を有し、複数のスキャン回路付きラッチ１０４がシリアルに接続されている。各スキャン回路付きラッチ１０４は、ラッチ（フリップフロップ）のための入力端子Ｄ、出力端子Ｑ及びクロック端子ＣＫを有し、さらに、スキャン回路のための入力端子ＳＩ、出力端子ＳＯ及びクロック端子ＡＣＫ，ＢＣＫを有する。制御回路１０５は、複数のスキャン回路付きラッチ１０４を制御する。
【００２２】
図２は、図１の各スキャン回路付きラッチ１０４の回路図である。スキャン回路付きラッチ１０４は、スキャン回路２２０及びラッチ部（スキャン回路２２０以外の部分）を有する。ラッチ部は、半導体装置１０１の本来の動作時に使用される半導体素子である。スキャン回路２２０は、半導体装置１０１の本来の動作時に使用されずにラッチ部の機能試験のために使用される。一般的な半導体装置１０１は、多数のラッチ及びその他の半導体素子を有する。以下、スキャン回路２２０がラッチの機能試験を行う例を説明する。なお、スキャンラッチ回路２２０は、ラッチ以外の半導体素子を試験することもできる。
【００２３】
まず、ラッチ部の構成を説明する。入力端子Ｄは、ラッチ部の入力端子であり、半導体装置１０１の機能に応じた外部接続が行われる。出力端子Ｑは、ラッチ部の出力端子であり、半導体装置１０１の機能に応じた外部接続が行われる。
【００２４】
入力端子Ｄは、バッファ（インバータ）２０１の入力端子に接続される。スイッチ２０２は、ｎチャネルトランジスタ及びｐチャネルトランジスタから構成される。ｎチャネルトランジスタのゲートにはクロック信号ＣＫが入力され、ｐチャネルトランジスタのゲートにはクロック信号／ＣＫが入力される。クロック信号ＣＫ及び／ＣＫは、互いに論理反転した信号である。スイッチ２０２は、入力端子がバッファ２０１の出力端子に接続され、出力端子がインバータ２０４の入力端子に接続される。インバータ２０５は、入力端子がインバータ２０４の出力端子に接続され、出力端子がインバータ２０４の入力端子に接続される。マスタラッチ２０３は、インバータ２０４及び２０５から構成される。
【００２５】
スイッチ２０６は、ｎチャネルトランジスタ及びｐチャネルトランジスタから構成される。ｎチャネルトランジスタのゲートにはクロック信号／ＣＫが入力され、ｐチャネルトランジスタのゲートにはクロック信号ＣＫが入力される。スイッチ２０６は、入力端子がインバータ２０４の出力端子に接続され、出力端子がスイッチ２２３を介してインバータ２０８の入力端子に接続される。インバータ２０９は、入力端子がインバータ２０８の出力端子に接続され、出力端子がインバータ２０８の入力端子に接続される。スレーブラッチ２０７は、インバータ２０８及び２０９から構成される。バッファ（インバータ）２１０は、入力端子がインバータ２０８の出力端子に接続され、出力端子が出力端子Ｑに接続される。
【００２６】
次に、スキャン回路２２０の構成を説明する。スキャン回路２２０は、入力端子ＳＩ及び出力端子ＳＯを有する。入力端子ＳＩは、入力端子１０２（図１）又は前段のスキャン回路付きラッチ１０４の出力端子ＳＯに接続される。出力端子ＳＯは、出力端子１０３（図１）又は後段のスキャン回路付きラッチ１０４の入力端子ＳＩに接続される。すなわち、複数のスキャン回路付きラッチ１０４内のスキャン回路２２０がシリアルに接続される。
【００２７】
入力端子ＳＩは、バッファ（インバータ）２２１の入力端子に接続される。プロセスモニタＰＭの入力端子は、バッファ２２１の出力端子に接続される。プロセスモニタＰＭは、半導体プロセスの良否を試験するための配線パターン及び／又はビアパターンであり、半導体装置１０１の本来の動作時に使用されずに試験のために使用される。プロセスモニタＰＭの詳細は、後に図７（Ａ）及び（Ｂ）を参照しながら説明する。スイッチ２２２は、ｎチャネルトランジスタ及びｐチャネルトランジスタから構成される。ｎチャネルトランジスタのゲートにはクロック信号ＡＣＫが入力され、ｐチャネルトランジスタのゲートにはクロック信号／ＡＣＫが入力される。クロック信号ＡＣＫ及び／ＡＣＫは、互いに論理反転した信号である。スイッチ２２２は、入力端子がプロセスモニタＰＭの出力端子に接続され、出力端子がインバータ２０４の入力端子に接続される。
【００２８】
スイッチ２２３は、ｎチャネルトランジスタ及びｐチャネルトランジスタから構成される。ｎチャネルトランジスタのゲートにはクロック信号ＢＣＫが入力され、ｐチャネルトランジスタのゲートにはクロック信号／ＢＣＫが入力される。クロック信号ＢＣＫ及び／ＢＣＫは、互いに論理反転した信号である。スイッチ２２３は、入力端子がスイッチ２０６の出力端子に接続され、出力端子がインバータ２０８の入力端子に接続される。バッファ（インバータ）２２４の入力端子は、インバータ２０９の出力端子に接続される。バッファ（インバータ）２２５は、入力端子がバッファ２２４の出力端子に接続され、出力端子が出力端子ＳＯに接続される。
【００２９】
次に、スキャン回路２２０を使用しない通常のラッチ動作を説明する。この際、クロック信号ＡＣＫをローレベルにすることによりスイッチ２２２をオフし、クロック信号ＢＣＫをハイレベルにすることにより、スイッチ２２３をオンする。まず、マスタラッチ２０３へ書き込む方法を説明する。クロック信号ＣＫをハイレベルにすると、スイッチ２０２がオンし、スイッチ２０６がオフする。その結果、入力端子Ｄに入力される入力信号は、バッファ２０１及びスイッチ２０２を介して、マスタラッチ２０３に書き込まれる。スイッチ２０６はオフしているので、スレーブラッチ２０７の記憶状態に影響はない。次に、スレーブラッチ２０７へ書き込む方法を説明する。クロック信号ＣＫをローレベルにすると、スイッチ２０２がオフし、スイッチ２０６がオンする。スイッチ２０２がオフするので、マスタラッチ２０３の記憶状態は変化しない。また、スイッチ２０６がオンするので、マスタラッチ２０３の出力信号はスイッチ２０６及び２２３を介してスレーブラッチ２０７に書き込まれる。スレーブラッチ２０７の出力信号は、バッファ２１０を介して出力端子Ｑに出力される。
【００３０】
次に、スキャン回路２２０がラッチ部を機能試験する動作を説明する。この際、クロック信号ＣＫはローレベルにすることにより、スイッチ２０２をオフし、スイッチ２０６をオンする。まず、マスタラッチ２０３へ試験書き込みする方法を説明する。クロック信号ＡＣＫをハイレベルにすると、入力端子ＳＩに入力される試験信号は、バッファ２２１、プロセスモニタＰＭ及びスイッチ２２２を介して、マスタラッチ２０３に書き込まれる。この際、クロック信号ＢＣＫはローレベルであり、スイッチ２２３はオフする。スイッチ２２３はオフしているので、スレーブラッチ２０７の記憶状態に影響はない。プロセスモニタＰＭのパターンが正常であればマスタラッチ２０３に試験信号が正常に記憶され、プロセスモニタＰＭのパターンが異常であればマスタラッチ２０３に試験信号が正常に記憶されない。
【００３１】
次に、スレーブラッチ２０７へ試験書き込みする方法を説明する。クロック信号ＡＣＫをローレベルにすることによりスイッチ２２２がオフし、クロック信号ＢＣＫをハイレベルにすることによりスイッチ２２３がオンする。スイッチ２２２がオフするので、マスタラッチ２０３の記憶状態は変化しない。また、スイッチ２２３がオンするので、マスタラッチ２０３の出力信号はスイッチ２０６及び２２３を介してスレーブラッチ２０７に書き込まれる。スレーブラッチ２０７の記憶信号は、バッファ２２４及び２２５を介して出力端子ＳＯに出力される。
【００３２】
マスタラッチ２０４、スレーブラッチ２０７及びプロセスモニタＰＭが正常であれば、入力端子ＳＩに入力された試験信号は出力端子ＳＯから出力される。出力端子ＳＯの信号を調べることにより、ラッチ部及びプロセスモニタＰＭの正常又は異常を判断することができる。さらに、図１のように、複数のスキャン回路付きラッチ１０４をシリアルに接続すれば、すべてのスキャン回路付きラッチ１０４内のラッチ部及びプロセスモニタＰＭが正常であれば、入力端子１０２に入力された試験信号は出力端子１０３から出力される。
【００３３】
次に、試験のためにマスタラッチ２０３をセット又はリセットする回路構成を説明する。ｐチャネルトランジスタ２４１は、ゲートがリセット信号ＲＳＴに接続され、ソースが電源電圧に接続され、ドレインがインバータ２０４の入力端子に接続される。ｎチャネルトランジスタ２４２は、ゲートがセット信号ＳＴに接続され、ソースがグランドに接続され、ドレインがインバータ２０４の入力端子に接続される。クロック信号ＣＫ、ＡＣＫ及びＢＣＫをローレベルにすることによりスイッチ２０２、２２２及び２２３をオフする。セット信号ＳＴをハイレベルにすると、ｎチャネルトランジスタ２４２がオンし、インバータ２０４の入力端子にローレベルが入力され、マスタラッチ２０３の記憶状態はセットされる。これに対し、リセット信号ＲＳＴをローレベルにすると、ｐチャネルトランジスタ２４１がオンし、インバータ２０４の入力端子にハイレベルが入力され、マスタラッチ２０３の記憶状態はリセットされる。セット又はリセット以外のときは、トランジスタ２４１及び２４２はオフである。次に、クロック信号ＢＣＫをハイレベルにすることによりスイッチ２２３をオンし、マスタラッチ２０３の出力信号をスレーブラッチ２０７に書き込むことができる。出力端子ＳＯの信号を調べることにより、マスタラッチ２０３及びスレーブラッチ２０７の機能を試験することができる。
【００３４】
さらに、図１のように、スキャン回路２２０をシリアルに接続することにより、スキャン回路２２０のパス中には、マスタラッチ２０３、スレーブラッチ２０７及びプロセスモニタＰＭが含まれる。したがって、図１の出力端子１０３の信号を調べることにより、不良のラッチ部又はプロセスモニタＰＭの場所を特定することができる。この試験方法の詳細は、後に図９（Ａ）及び（Ｂ）を参照しながら説明する。
【００３５】
以上のように、スキャン回路２２０のパス中にプロセスモニタＰＭを設けることにより、ラッチ部（半導体素子）のみならず、プロセスモニタＰＭをも試験することができる。また、スクライブライン内ではなく、半導体装置１０１の空きエリアにプロセスモニタＰＭを設けることができるので、大面積のプロセスモニタＰＭを形成することができる。これにより、プロセスモニタ能力が向上し、より効率的に不良解析結果をプロセスへフィードバックして半導体装置の歩留まりを向上させることができる。
【００３６】
（第２の実施形態）
図３は、本発明の第２の実施形態によるスキャン回路付きラッチ１０４（図１）の回路図である。本実施形態は、第１の実施形態（図２）に比べて、プロセスモニタＰＭの位置が異なり、その他の点は第１の実施形態と同じである。プロセスモニタＰＭは、バッファ２２４及び２２５間に設けられる。バッファ２２１の出力端子は、スイッチ２２２の入力端子に接続される。
【００３７】
（第３の実施形態）
図４は、本発明の第３の実施形態によるスキャン回路付きラッチ１０４（図１）の回路図である。本実施形態は、第１の実施形態（図２）に比べて、プロセスモニタＰＭの位置が異なり、その他の点は第１の実施形態と同じである。プロセスモニタＰＭは、バッファ２２５及び出力端子ＳＯ間に設けられる。バッファ２２１の出力端子は、スイッチ２２２の入力端子に接続される。
【００３８】
（第４の実施形態）
図５は、本発明の第４の実施形態によるスキャン回路付きラッチ１０４（図１）の回路図である。本実施形態は、第１の実施形態（図２）に比べて、プロセスモニタＰＭの位置が異なり、その他の点は第１の実施形態と同じである。プロセスモニタＰＭは、入力端子ＳＩ及びバッファ２２１間に設けられる。バッファ２２１の出力端子は、スイッチ２２２の入力端子に接続される。
第１〜第４の実施形態に示したように、プロセスモニタＰＭはスキャン回路２２０のパス中の種々の位置に設けることができる。
【００３９】
（第５の実施形態）
図６は、本発明の第５の実施形態によるスキャン回路付きラッチ１０４（図１）の回路図である。本実施形態は、第１の実施形態（図２）に比べて、切り替え回路６０１を付加した点が異なり、その他の点は第１の実施形態と同じである。切り替え回路６０１は、バッファ２２１及びプロセスモニタＰＭの間に設けられる。切り替え回路６０２は、プロセスモニタＰＭ及びスイッチ２２２間に設けられる。切り替え回路６０１及び６０２を制御することにより、プロセスモニタＰＭをバイパスし、バッファ２２１の出力端子をスイッチ２２２の入力端子に接続することができる。これにより、スキャン回路２２０のパス中にプロセスモニタＰＭを挿入したり切り離すことができる。プロセスモニタＰＭを切り離せば、プロセスモニタＰＭの試験を行わずに、ラッチ部の試験を行うことができる。例えば、プロセスモニタＰＭが不良であった場合であっても、その他の部分が正常であれば、その半導体装置を出荷したい場合がある。その場合には、プロセスモニタＰＭを切り離して、その後のスキャン回路２２０による試験を行うことができる。
【００４０】
（第６の実施形態）
図７（Ａ）は、第２ビア層Ｖ２のプロセスの良否を試験するためのプロセスモニタＰＭを示す。プロセスモニタＰＭは、例えば、第１配線層Ｍ１、第１ビア層Ｖ１、第２配線層Ｍ２、第２ビア層Ｖ２及び第３配線層Ｍ３の導電パターンを有する。配線層（メタル層）Ｍ１，Ｍ２，Ｍ３は、メタル配線パターンＭＴを有する。ビア層Ｖ１，Ｖ２は、ビアパターンＶＡを有する。プロセスモニタＰＭの端子ＴＭは、スキャン回路２２０（図２〜図６）に接続される。第２ビア層Ｖ２内のビアＶＡの数を多くすることにより、第２ビア層Ｖ２のプロセスの良否を試験するためのプロセスモニタＰＭを形成することができる。所定のビア層のビア数を多くすることにより、そのビア層のためのプロセスモニタＰＭを形成することができる。
【００４１】
一又は複数のプロセスモニタＰＭは、同一ビア層内のビアを５０個以上有する導電パターン、又は同一ビア層内の全ビア数のうちの９０％以上のビアを有する導電パターンであることが好ましい。さらに、一又は複数のプロセスモニタＰＭは、同一ビア層内のビアを５０個以上有し、かつ同一ビア層内の全ビア数のうちの９０％以上のビアを有する導電パターンであることがより好ましい。また、複数のスキャン回路付きラッチが設けられる場合には、複数のプロセスモニタが設けられる。その複数のプロセスモニタがビア層を試験するためのものであるときには、各プロセスモニタの対象ビア層内のビア数は同一個数であることが好ましい。
【００４２】
図７（Ｂ）は、第３配線層Ｍ３のプロセスの良否を試験するためのプロセスモニタＰＭを示す。プロセスモニタＰＭは、例えば、第１配線層Ｍ１、第１ビア層Ｖ１、第２配線層Ｍ２、第２ビア層Ｖ２及び第３配線層Ｍ３の導電パターンを有する。配線層（メタル層）Ｍ１，Ｍ２，Ｍ３はメタル配線パターンＭＴを有し、ビア層Ｖ１，Ｖ２はビアパターンＶＡを有する。プロセスモニタＰＭの端子ＴＭは、スキャン回路２２０（図２〜図６）に接続される。第３配線層Ｍ３内の配線パターンＭＴの長さを長くすることにより、第３配線層Ｍ３のプロセスの良否を試験するためのプロセスモニタＰＭを形成することができる。所定の配線層の配線長を長くすることにより、その配線長のためのプロセスモニタＰＭを形成することができる。
【００４３】
一又は複数のプロセスモニタＰＭは、同一配線層内で１００μｍ以上の配線を有する導電パターン、又は同一配線層内の配線のうちの９０％以上の配線を有する導電パターンであることが好ましい。さらに、一又は複数のプロセスモニタＰＭは、同一配線層内で１００μｍ以上の配線を有し、かつ同一配線層内の配線のうちの９０％以上の配線を有する導電パターンであることがより好ましい。また、複数のスキャン回路付きラッチが設けられる場合には、複数のプロセスモニタが設けられる。その複数のプロセスモニタが配線層を試験するためのものであるときには、各プロセスモニタの対象配線層内の配線長は同一であることが好ましい。
【００４４】
図８は、プロセスモニタＰＭの他の例を示す。プロセスモニタＰＭは、例えば、第１配線層Ｍ１、第１ビア層Ｖ１、第２配線層Ｍ２、第２ビア層Ｖ２、第３配線層Ｍ３、第３ビア層Ｖ３、第４配線層Ｍ４、第４ビア層Ｖ４、第５配線層Ｍ５、第５ビア層Ｖ５及び第６配線層Ｍ６の導電パターンを有する。配線層Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６はメタル配線パターンＭＴを有し、ビア層Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５はビアパターンＶＡを有する。上記のように、ビア数又は配線長を調整することにより、各ビア層又は配線層のためのプロセスモニタＰＭを形成することができる。
【００４５】
（第７の実施形態）
図９（Ａ）は、本発明の第７の実施形態による半導体装置の不良原因の推定方法を示す。半導体ウエハ９０１は、第１のチップＣＰ１、第２のチップＣＰ２、・・・、第ｎのチップＣＰｎを有する。スキャン回路を用いた試験は、半導体ウエハ９０１の状態で行ったり、チップＣＰ１〜ＣＰｎを切り離した状態で行ったり、チップＣＰ１〜ＣＰｎをパッケージングした状態で行ったりする。各チップＣＰ１〜ＣＰｎは、上記のように、それぞれ、入力端子ＩＮ及び出力端子ＯＵＴを有し、例えば５個のスキャン回路付きラッチ９１１〜９１５がシリアルに接続される。
【００４６】
第１のスキャン回路付きラッチ９１１は、第１ビア層Ｖ１のためのプロセスモニタＰＭを有する。第２のスキャン回路付きラッチ９１２は、第２ビア層Ｖ２のためのプロセスモニタＰＭを有する。第３のスキャン回路付きラッチ９１３は、第３ビア層Ｖ３のためのプロセスモニタＰＭを有する。第４のスキャン回路付きラッチ９１４は、第４ビア層Ｖ４のためのプロセスモニタＰＭを有する。第５のスキャン回路付きラッチ９１５は、第５ビア層Ｖ５のためのプロセスモニタＰＭを有する。シリアル接続された複数のスキャン回路付きラッチ９１１〜９１５のパス中のプロセスモニタは、それぞれ異なる配線層又はビア層をモニタするためのプロセスモニタである。
【００４７】
例えば、図２等のリセット信号ＲＳＴを用いてラッチ部をリセットすることにより、すべてのスキャン回路付きラッチ９１１〜９１５にローレベルを記憶させる。ラッチ９１１の記憶データがアドレス「１」のデータ、ラッチ９１２の記憶データがアドレス「２」のデータ、ラッチ９１３の記憶データがアドレス「３」のデータ、ラッチ９１４の記憶データがアドレス「４」のデータ、ラッチ９１５の記憶データがアドレス「５」のデータとする。
【００４８】
次に、クロック信号を制御すると、出力端子ＯＵＴからアドレス「１」〜「５」のデータが順次出力される。出力がローレベルであるアドレスのデータは正常であり、出力がハイレベルであるアドレスのデータは異常である。例えば、図２において、第３ビア層のプロセスモニタＰＭがプロセス不良によりグランドにショートしてしまっている場合には、図９（Ａ）のスキャン回路付きラッチ９１３の記憶データがハイレベルに固定されてしまう。
【００４９】
図９（Ｂ）は、上記の場合の各アドレスの出力データを示す。ローレベルが出力されると正常であるとして「○」で示し、ハイレベルが出力されると異常であるとして「×」で示す。例えば、第３ビア層のプロセスに不良原因があるときには、第３ビア層のプロセスモニタＰＭを含むラッチ９１３が異常になりやすい。その結果、第１のチップＣＰ１〜第ｎのチップＣＰにおいて、アドレス「１」及び「２」は正常、アドレス「３」〜「５」は異常になりやすい。アドレス「３」がハイレベルであると、アドレス「４」及び「５」のデータは必然的にハイレベルとして出力されてしまう。このように、第１のチップＣＰ１〜第ｎのチップＣＰｎの出力を統計的に見て、最初にハイレベルが出力されるアドレスが「３」である確率が高い場合には、第３ビア層のプロセスに原因があるか、又はラッチ９１３のラッチ部に原因があると推定することができる。第３ビア層のプロセスに原因があるのであれば、その不良解析結果をプロセスへフィードバックして歩留まりを向上させることができる。
【００５０】
（第８の実施形態）
図１０は、本発明の第８の実施形態による半導体装置の不良原因の推定方法を示す。半導体チップ１０００は、第１のシリアル接続ＣＮ１、第２のシリアル接続ＣＮ２、・・・、第ｎのシリアル接続ＣＮｎを有する。各シリアル接続ＣＮ１〜ＣＮｎは、入力端子ＩＮ及び出力端子ＯＵＴを有する。例えば、第１のシリアル接続ＣＮ１は、複数のスキャン回路付きラッチ１００１がシリアルに接続される。複数のスキャン回路付きラッチ１００１は、すべて第１ビア層のプロセスモニタＰＭを含む。第２のシリアル接続ＣＮ２は、複数のスキャン回路付きラッチ１００２がシリアルに接続される。複数のスキャン回路付きラッチ１００２は、すべて第２ビア層のプロセスモニタＰＭを含む。第ｎのシリアル接続ＣＮｎは、複数のスキャン回路付きラッチ１００５がシリアルに接続される。複数のスキャン回路付きラッチ１００５は、すべて第５ビア層のプロセスモニタＰＭを含む。
【００５１】
このように、各シリアル接続ＣＮ１〜ＣＮｎの複数のスキャン回路のパス中のプロセスモニタは同じ配線層又はビア層をモニタするためのプロセスモニタであり、かつ複数のシリアル接続ＣＮ１〜ＣＮｎはそれぞれ異なる配線層又はビア層をモニタするためのプロセスモニタを含む。各シリアル接続ＣＮ１〜ＣＮｎのスキャン回路付きラッチの数は同数が好ましい。各シリアル接続ＣＮ１〜ＣＮｎ毎にプロセスモニタの種類を分けることにより、各シリアル接続ＣＮ１〜ＣＮｎの不良率に差が生じるために、不良原因のプロセスを推定することができる。例えば、複数の半導体チップ１０００の統計を調べて、シリアル接続ＣＮ１が不良になる確率が高ければ、第１ビア層のプロセスに原因があると推定することができる。このように、スキャン回路による試験のみで不良プロセスを推定することができる。
【００５２】
（第９の実施形態）
図１１は、本発明の第９の実施形態によるパラレルスキャン回路を含む半導体装置１１０１を示す。半導体装置（半導体チップ）１１０１は、入力端子１１０２及び出力端子１１０３を有し、複数のスキャン回路付きラッチ１１０４がパラレルに接続されている。各スキャン回路付きラッチ１０４は、ラッチ（フリップフロップ）のための入力端子Ｄ、出力端子Ｑ及びクロック端子ＣＫを有し、さらに、スキャン回路のための入力端子ＳＩ及び出力端子ＳＯを有し、さらにスキャン回路を選択するための選択端子ＳＥＬを有する。入力端子１１０２は、複数のスキャン回路付きラッチ１１０４の入力端子ＳＩに接続される。マルチプレクサ１１０６は、複数のスキャン回路付きラッチ１１０４の出力端子ＳＯの信号を入力し、いずれか１つを選択して、出力端子１１０３に出力する。スキャン回路付きラッチ１１０４の選択端子ＳＥＬは、図１のクロック端子ＡＣＫ及びＢＣＫに相当する。セレクタ１１０７は、各スキャン回路付きラッチ１１０４に選択信号ＳＥＬを出力する。制御回路１０５は、複数のスキャン回路付きラッチ１１０４、マルチプレクサ１１０６及びセレクタ１１０７を制御する。スキャン回路付きラッチ１１０４の回路構成は、図２〜図５と同様である。試験を行いたいスキャン回路付きラッチ１１０４を選択信号ＳＥＬにより１つ選択する。そのスキャン回路付きラッチ１１０４の出力は、マルチプレクサ１１０６を介して出力端子１１０３へ出力される。パラレルスキャン回路では、各スキャン回路付きラッチ１１０４毎に試験を行うことができるので、不良箇所の特定が容易である。
【００５３】
第１〜第９の実施形態によれば、半導体素子（ラッチ部）に接続可能であり、半導体素子の機能を試験するためのスキャン回路と、スキャン回路が試験を行うパス中に設けられるプロセスモニタとを有する半導体装置が提供される。プロセスモニタをスキャン回路のパス中に設けることにより、半導体素子のみならず、プロセスモニタをも試験することができる。また、スクライブライン内ではなく、半導体装置の空きエリアにプロセスモニタを設けることができるので、大面積のプロセスモニタを形成することができる。これにより、プロセスモニタ能力が向上し、より効率的に不良解析結果をプロセスへフィードバックして半導体装置の歩留まりを向上させることができる。
【００５４】
また、試験専用のスキャン回路を利用するため半導体装置のシステム性能を低下させることがない。また、配線層のでき上がりのばらつき低下や平坦化の目的で挿入されるダミー配線をプロセスモニタとして利用することによりチップ面積の増加も最小限に抑えることができる。
【００５５】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００５６】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
（付記１）半導体素子と、
前記半導体素子に接続可能であり、前記半導体素子の機能を試験するためのスキャン回路と、
前記スキャン回路が試験を行うパス中に設けられるプロセスモニタと
を有する半導体装置。
（付記２）前記半導体素子は前記半導体装置の本来の動作時に使用され、
前記スキャン回路及び前記プロセスモニタは前記半導体装置の本来の動作時に使用されずに試験のために使用される付記１記載の半導体装置。
（付記３）前記プロセスモニタは、プロセスの良否を試験するための配線パターン及び／又はビアパターンである付記１記載の半導体装置。
（付記４）前記プロセスモニタは、同一ビア層内のビアを５０個以上有する導電パターンである付記１記載の半導体装置。
（付記５）前記プロセスモニタは、同一ビア層内の全ビア数のうちの９０％以上のビアを有する導電パターンである付記１記載の半導体装置。
（付記６）前記プロセスモニタは、同一ビア層内のビアを５０個以上有し、かつ同一ビア層内の全ビア数のうちの９０％以上のビアを有する導電パターンである付記１記載の半導体装置。
（付記７）前記プロセスモニタは、同一配線層内で１００μｍ以上の配線を有する導電パターンである付記１記載の半導体装置。
（付記８）前記プロセスモニタは、同一配線層内の配線のうちの９０％以上の配線を有する導電パターンである付記１記載の半導体装置。
（付記９）前記プロセスモニタは、同一配線層内で１００μｍ以上の配線を有し、かつ同一配線層内の配線のうちの９０％以上の配線を有する導電パターンである付記１記載の半導体装置。
（付記１０）前記スキャン回路及び前記半導体素子は複数あり、前記各スキャン回路はそれぞれ異なる前記半導体素子に接続可能であり、前記複数のスキャン回路がシリアルに接続される付記１記載の半導体装置。
（付記１１）前記スキャン回路及び前記半導体素子は複数あり、前記各スキャン回路はそれぞれ異なる前記半導体素子に接続可能であり、前記複数のスキャン回路はパラレルに接続されて選択的に出力可能である付記１記載の半導体装置。（付記１２）さらに、前記スキャン回路のパス中のプロセスモニタをバイパスするための切り替え回路を有する付記１記載の半導体装置。
（付記１３）前記複数のスキャン回路のパス中のプロセスモニタは、それぞれ異なる配線層又はビア層をモニタするためのプロセスモニタである付記１０記載の半導体装置。
（付記１４）前記ビア層をモニタするためのプロセスモニタは、同一ビア層内のビアを５０個以上有し、又は同一ビア層内の全ビア数のうちの９０％以上のビアを有する導電パターンであり、
前記配線層をモニタするためのプロセスモニタは、同一配線層内で１００μｍ以上の配線を有し、又は同一配線層内の配線のうちの９０％以上の配線を有する導電パターンである付記１３記載の半導体装置。
（付記１５）前記シリアル接続されたスキャン回路が複数組みあり、各シリアル接続された複数のスキャン回路のパス中のプロセスモニタは同じ配線層又はビア層をモニタするためのプロセスモニタであり、かつ前記複数のシリアル接続されたスキャン回路の組みはそれぞれ異なる配線層又はビア層をモニタするためのプロセスモニタを含む付記１０記載の半導体装置。
（付記１６）前記ビア層をモニタするためのプロセスモニタは、同一ビア層内のビアを５０個以上有し、又は同一ビア層内の全ビア数のうちの９０％以上のビアを有する導電パターンであり、
前記配線層をモニタするためのプロセスモニタは、同一配線層内で１００μｍ以上の配線を有し、又は同一配線層内の配線のうちの９０％以上の配線を有する導電パターンである付記１５記載の半導体装置。
【００５７】
【発明の効果】
以上説明したように、プロセスモニタをスキャン回路のパス中に設けることにより、半導体素子のみならず、プロセスモニタをも試験することができる。また、スクライブライン内ではなく、半導体装置の空きエリアにプロセスモニタを設けることができるので、大面積のプロセスモニタを形成することができる。これにより、プロセスモニタ能力が向上し、より効率的に不良解析結果をプロセスへフィードバックして半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるシリアルスキャン回路を含む半導体装置を示す図である。
【図２】本発明の第１の実施形態によるスキャン回路付きラッチの回路図である。
【図３】本発明の第２の実施形態によるスキャン回路付きラッチの回路図である。
【図４】本発明の第３の実施形態によるスキャン回路付きラッチの回路図である。
【図５】本発明の第４の実施形態によるスキャン回路付きラッチの回路図である。
【図６】本発明の第５の実施形態によるスキャン回路付きラッチの回路図である。
【図７】図７（Ａ）及び（Ｂ）はプロセスの良否を試験するためのプロセスモニタの例を示す図である。
【図８】プロセスモニタの他の例を示す図である。
【図９】図９（Ａ）及び（Ｂ）は半導体装置の不良原因の推定方法を示す図である。
【図１０】半導体装置の不良原因の他の推定方法を示す図である。
【図１１】パラレルスキャン回路を含む半導体装置を示す図である。
【図１２】図１２（Ａ）及び（Ｂ）は従来技術によるシリアルスキャン回路を含む半導体装置を示す図である。
【図１３】半導体ウエハのスクライブラインに形成されるプロセスモニタを示す図である。
【符号の説明】
１０１　半導体装置（半導体チップ）
１０２　入力端子
１０３　出力端子
１０４　スキャン回路付きラッチ
１０５　制御回路
２０３　マスタラッチ
２０７　スレーブラッチ
２２０　スキャン回路
ＰＭ　プロセスモニタ
１１０１　半導体装置（半導体チップ）
１１０２　入力端子
１１０３　出力端子
１１０４　スキャン回路付きラッチ
１１０５　制御回路
１１０６　マルチプレクサ
１１０７　セレクタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly, to a semiconductor device including a scan circuit.
[0002]
[Prior art]
FIG. 12A shows a semiconductor device including a conventional serial scan circuit. In the semiconductor device, a plurality of latches 1200 with scan circuits are serially connected. The serial connection has an input terminal IN and an output terminal OUT.
[0003]
FIG. 12B is a circuit diagram of each scan circuit-equipped latch 1200. The latch 1200 with a scan circuit includes a scan circuit 1220 and a latch unit (a part other than the scan circuit 1220). The latch unit is a semiconductor element used during the original operation of the semiconductor device. The scan circuit 1220 is not used during the original operation of the semiconductor device but is used for a function test of the latch unit. A typical semiconductor device has many latches and other semiconductor elements. Hereinafter, an example in which the scan circuit 1220 performs a function test of the latch will be described.
[0004]
First, the configuration of the latch unit will be described. The input terminal of the buffer (inverter) 1201 is also the input terminal of the latch unit, and is connected according to the function of the semiconductor device. The output terminal of the buffer (inverter) 1210 is also the output terminal of the latch unit, and is connected according to the function of the semiconductor device.
[0005]
The switch 1202 includes an n-channel MOS field-effect transistor (hereinafter, referred to as an n-channel transistor) and a p-channel MOS field-effect transistor (hereinafter, referred to as a p-channel transistor). The clock signal CK is input to the gate of the n-channel transistor, and the clock signal / CK is input to the gate of the p-channel transistor. The clock signals CK and / CK are signals that are logically inverted from each other. The switch 1202 has an input terminal connected to the output terminal of the buffer 1201, and an output terminal connected to the input terminal of the inverter 1204. Inverter 1205 has an input terminal connected to the output terminal of inverter 1204, and an output terminal connected to the input terminal of inverter 1204. Master latch 1203 includes inverters 1204 and 1205.
[0006]
The switch 1206 includes an n-channel transistor and a p-channel transistor. The clock signal / CK is input to the gate of the n-channel transistor, and the clock signal CK is input to the gate of the p-channel transistor. The switch 1206 has an input terminal connected to the output terminal of the inverter 1204, and an output terminal connected to the input terminal of the inverter 1208 via the switch 1223. Inverter 1209 has an input terminal connected to the output terminal of inverter 1208, and an output terminal connected to the input terminal of inverter 1208. The slave latch 1207 includes inverters 1208 and 1209. An input terminal of the buffer (inverter) 1210 is connected to an output terminal of the inverter 1208.
[0007]
Next, the configuration of the scan circuit 1220 will be described. The scan circuit 1220 has an input terminal SI and an output terminal SO. The input terminal SI is connected to the input terminal IN (FIG. 12A) or the output terminal SO of the preceding latch 1200 with a scan circuit. The output terminal SO is connected to the output terminal OUT (FIG. 12A) or the input terminal SI of the latch 1200 with a scan circuit at the subsequent stage.
[0008]
The input terminal SI is connected to the input terminal of the buffer (inverter) 1221. The switch 1222 includes an n-channel transistor and a p-channel transistor. The clock signal ACK is input to the gate of the n-channel transistor, and the clock signal / ACK is input to the gate of the p-channel transistor. The clock signals ACK and / ACK are logically inverted signals of each other. The switch 1222 has an input terminal connected to the output terminal of the inverter 1221, and an output terminal connected to the input terminal of the inverter 1204.
[0009]
Switch 1223 includes an n-channel transistor and a p-channel transistor. The clock signal BCK is input to the gate of the n-channel transistor, and the clock signal / BCK is input to the gate of the p-channel transistor. The clock signals BCK and / BCK are signals that are logically inverted from each other. The switch 1223 has an input terminal connected to the output terminal of the switch 1206, and an output terminal connected to the input terminal of the inverter 1208. An input terminal of the buffer (inverter) 1224 is connected to an output terminal of the inverter 1209. The buffer (inverter) 1225 has an input terminal connected to the output terminal of the buffer 1224, and an output terminal connected to the output terminal SO.
[0010]
Next, a normal latch operation without using the scan circuit 1220 will be described. At this time, the switch 1222 is turned off by setting the clock signal ACK to low level, and the switch 1223 is turned on by setting the clock signal BCK to high level. First, a method of writing to the master latch 1203 will be described. When the clock signal CK is set to a high level, the switch 1202 is turned on and the switch 1206 is turned off. As a result, an input signal input to the input terminal of the buffer 1201 is written to the master latch 1203 via the buffer 1201 and the switch 1202. Since the switch 1206 is off, the storage state of the slave latch 1207 is not affected. Next, a method of writing to the slave latch 1207 will be described. When the clock signal CK is set to a low level, the switch 1202 is turned off and the switch 1206 is turned on. Since the switch 1202 is turned off, the storage state of the master latch 1203 does not change. Since the switch 1206 is turned on, the output signal of the master latch 1203 is written to the slave latch 1207 via the switches 1206 and 1223. The output signal of slave latch 1207 is output via buffer 1210.
[0011]
Next, an operation in which the scan circuit 1220 tests the function of the latch unit will be described. At this time, the clock signal CK is set to a low level to turn off the switch 1202 and turn on the switch 1206. First, a method of test writing to the master latch 1203 will be described. When the clock signal ACK is set to the high level, the test signal input to the input terminal SI is written to the master latch 1203 via the buffer 1221 and the switch 1222. At this time, the clock signal BCK is at a low level, and the switch 1223 is turned off. Since the switch 1223 is off, the storage state of the slave latch 1207 is not affected. Next, a method of test writing to the slave latch 1207 will be described. The switch 1222 is turned off by setting the clock signal ACK to low level, and the switch 1223 is turned on by setting the clock signal BCK to high level. Since the switch 1222 is turned off, the storage state of the master latch 1203 does not change. Since the switch 1223 is turned on, the output signal of the master latch 1203 is written to the slave latch 1207 via the switches 1206 and 1223. The storage signal of the slave latch 1207 is output to the output terminal SO via the buffers 1224 and 1225.
[0012]
If the functions of the master latch 1203 and the slave latch 1207 are normal, the test signal input to the input terminal SI is output from the output terminal SO. By checking the signal at the output terminal SO, it is possible to determine whether the function of the latch unit is normal or abnormal. Further, as shown in FIG. 12A, if a plurality of latches 1200 with scan circuits are serially connected, if the functions of the latch units in all the latches 1200 with scan circuits are normal, the latch 1200 is input to the input terminal IN. The test signal is output from the output terminal OUT.
[0013]
Next, a circuit configuration for setting or resetting the master latch 1203 for a test will be described. The p-channel transistor 1241 has a gate connected to the reset signal RST, a source connected to the power supply voltage, and a drain connected to the input terminal of the inverter 1204. The n-channel transistor 1242 has a gate connected to the set signal ST, a source connected to the ground, and a drain connected to the input terminal of the inverter 1204. The switches 1202, 1222 and 1223 are turned off by setting the clock signals CK, ACK and BCK to low level. When the set signal ST is set to a high level, the n-channel transistor 1242 is turned on, a low level is input to the input terminal of the inverter 1204, and the storage state of the master latch 1203 is set. On the other hand, when the reset signal RST is set to low level, the p-channel transistor 1241 is turned on, a high level is input to the input terminal of the inverter 1204, and the storage state of the master latch 1203 is reset. At times other than set or reset, the transistors 1241 and 1242 are off. Next, the switch 1223 is turned on by setting the clock signal BCK to high level, so that the output signal of the master latch 1203 can be written to the slave latch 1207. By examining the signal at the output terminal SO, the functions of the master latch 1203 and the slave latch 1207 can be tested.
[0014]
Further, Patent Document 1 below describes a semiconductor device in which an input / output buffer or a boundary scan path register is incorporated as a process defect detection circuit in a free area in a product chip.
[0015]
[Patent Document 1]
JP-A-8-88282 (page 5, FIG. 2)
[0016]
[Problems to be solved by the invention]
FIG. 13 shows a plurality of semiconductor chip regions 1301 formed on a semiconductor wafer. A scribe line 1302 for separating each semiconductor chip 1301 by dicing is provided between each semiconductor chip area 1301. A process monitor 1303 is provided in the scribe line 1302. The process monitor 1303 is a wiring pattern and / or a via pattern for testing the quality of the process, and is used for the test without being used during the original operation of the semiconductor chip (semiconductor device) 1301.
[0017]
However, since the area of the process monitor 1303 is limited, the number of the process monitors 1303 cannot be increased, and the ability to detect a defect of the process monitor 1303 and feed back a failure analysis result to the process is not sufficient.
[0018]
An object of the present invention is to provide a semiconductor device including a scan circuit capable of testing not only a semiconductor element but also a process monitor.
Another object of the present invention is to provide a semiconductor device capable of forming a process monitor in a large area.
[0019]
[Means for Solving the Problems]
According to one aspect of the present invention, a semiconductor device includes a scan circuit connectable to the semiconductor device, for testing a function of the semiconductor device, and a process monitor provided in a path where the scan circuit performs a test. A semiconductor device is provided.
[0020]
By providing the process monitor in the path of the scan circuit, not only the semiconductor device but also the process monitor can be tested. Further, since the process monitor can be provided not in the scribe line but in an empty area of the semiconductor device, a large-area process monitor can be formed. As a result, the process monitoring capability is improved, and the failure analysis result can be more efficiently fed back to the process to improve the yield of the semiconductor device.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
FIG. 1 shows a semiconductor device 101 including a serial scan circuit according to the first embodiment of the present invention. A semiconductor device (semiconductor chip) 101 has an input terminal 102 and an output terminal 103, and a plurality of latches 104 with scan circuits are serially connected. Each scan circuit latch 104 has an input terminal D, an output terminal Q and a clock terminal CK for a latch (flip-flop), and further has an input terminal SI, an output terminal SO and a clock terminal ACK for the scan circuit. Has BCK. The control circuit 105 controls the plurality of latches 104 with scan circuits.
[0022]
FIG. 2 is a circuit diagram of each scan circuit-equipped latch 104 of FIG. The latch with scan circuit 104 includes a scan circuit 220 and a latch unit (a part other than the scan circuit 220). The latch unit is a semiconductor element used when the semiconductor device 101 operates normally. The scan circuit 220 is not used during the original operation of the semiconductor device 101 but is used for a function test of the latch unit. A typical semiconductor device 101 has many latches and other semiconductor elements. Hereinafter, an example in which the scan circuit 220 performs the function test of the latch will be described. Note that the scan latch circuit 220 can also test semiconductor elements other than latches.
[0023]
First, the configuration of the latch unit will be described. The input terminal D is an input terminal of the latch unit, and an external connection according to the function of the semiconductor device 101 is performed. The output terminal Q is an output terminal of the latch unit, and is externally connected according to the function of the semiconductor device 101.
[0024]
The input terminal D is connected to the input terminal of the buffer (inverter) 201. Switch 202 includes an n-channel transistor and a p-channel transistor. The clock signal CK is input to the gate of the n-channel transistor, and the clock signal / CK is input to the gate of the p-channel transistor. The clock signals CK and / CK are signals that are logically inverted from each other. The switch 202 has an input terminal connected to the output terminal of the buffer 201, and an output terminal connected to the input terminal of the inverter 204. The inverter 205 has an input terminal connected to the output terminal of the inverter 204, and an output terminal connected to the input terminal of the inverter 204. Master latch 203 includes inverters 204 and 205.
[0025]
Switch 206 includes an n-channel transistor and a p-channel transistor. The clock signal / CK is input to the gate of the n-channel transistor, and the clock signal CK is input to the gate of the p-channel transistor. The switch 206 has an input terminal connected to the output terminal of the inverter 204, and an output terminal connected to the input terminal of the inverter 208 via the switch 223. Inverter 209 has an input terminal connected to the output terminal of inverter 208, and an output terminal connected to the input terminal of inverter 208. The slave latch 207 includes inverters 208 and 209. The buffer (inverter) 210 has an input terminal connected to the output terminal of the inverter 208 and an output terminal connected to the output terminal Q.
[0026]
Next, the configuration of the scan circuit 220 will be described. The scan circuit 220 has an input terminal SI and an output terminal SO. The input terminal SI is connected to the input terminal 102 (FIG. 1) or the output terminal SO of the preceding-stage latch 104 with a scan circuit. The output terminal SO is connected to the output terminal 103 (FIG. 1) or the input terminal SI of the latch 104 with a scan circuit at the subsequent stage. That is, the scan circuits 220 in the plurality of latches with scan circuits 104 are serially connected.
[0027]
The input terminal SI is connected to the input terminal of the buffer (inverter) 221. An input terminal of the process monitor PM is connected to an output terminal of the buffer 221. The process monitor PM is a wiring pattern and / or a via pattern for testing the quality of a semiconductor process, and is used for testing without being used during the original operation of the semiconductor device 101. Details of the process monitor PM will be described later with reference to FIGS. 7A and 7B. Switch 222 includes an n-channel transistor and a p-channel transistor. The clock signal ACK is input to the gate of the n-channel transistor, and the clock signal / ACK is input to the gate of the p-channel transistor. The clock signals ACK and / ACK are logically inverted signals of each other. The switch 222 has an input terminal connected to the output terminal of the process monitor PM, and an output terminal connected to the input terminal of the inverter 204.
[0028]
The switch 223 includes an n-channel transistor and a p-channel transistor. The clock signal BCK is input to the gate of the n-channel transistor, and the clock signal / BCK is input to the gate of the p-channel transistor. The clock signals BCK and / BCK are signals that are logically inverted from each other. The switch 223 has an input terminal connected to the output terminal of the switch 206, and an output terminal connected to the input terminal of the inverter 208. The input terminal of the buffer (inverter) 224 is connected to the output terminal of the inverter 209. The buffer (inverter) 225 has an input terminal connected to the output terminal of the buffer 224, and an output terminal connected to the output terminal SO.
[0029]
Next, a normal latch operation without using the scan circuit 220 will be described. At this time, the switch 222 is turned off by setting the clock signal ACK to low level, and the switch 223 is turned on by setting the clock signal BCK to high level. First, a method of writing to the master latch 203 will be described. When the clock signal CK is set to a high level, the switch 202 turns on and the switch 206 turns off. As a result, the input signal input to the input terminal D is written to the master latch 203 via the buffer 201 and the switch 202. Since the switch 206 is off, the storage state of the slave latch 207 is not affected. Next, a method of writing to the slave latch 207 will be described. When the clock signal CK is set to a low level, the switch 202 turns off and the switch 206 turns on. Since the switch 202 is turned off, the storage state of the master latch 203 does not change. Since the switch 206 is turned on, the output signal of the master latch 203 is written to the slave latch 207 via the switches 206 and 223. The output signal of slave latch 207 is output to output terminal Q via buffer 210.
[0030]
Next, an operation in which the scan circuit 220 tests the function of the latch unit will be described. At this time, by turning the clock signal CK to low level, the switch 202 is turned off and the switch 206 is turned on. First, a method for test writing to the master latch 203 will be described. When the clock signal ACK goes high, the test signal input to the input terminal SI is written to the master latch 203 via the buffer 221, the process monitor PM, and the switch 222. At this time, the clock signal BCK is at a low level, and the switch 223 is turned off. Since the switch 223 is off, the storage state of the slave latch 207 is not affected. If the pattern of the process monitor PM is normal, the test signal is normally stored in the master latch 203. If the pattern of the process monitor PM is abnormal, the test signal is not normally stored in the master latch 203.
[0031]
Next, a method of test writing to the slave latch 207 will be described. The switch 222 is turned off by setting the clock signal ACK to low level, and the switch 223 is turned on by setting the clock signal BCK to high level. Since the switch 222 is turned off, the storage state of the master latch 203 does not change. Since the switch 223 is turned on, the output signal of the master latch 203 is written to the slave latch 207 via the switches 206 and 223. The storage signal of the slave latch 207 is output to the output terminal SO via the buffers 224 and 225.
[0032]
If the master latch 204, the slave latch 207, and the process monitor PM are normal, the test signal input to the input terminal SI is output from the output terminal SO. By checking the signal of the output terminal SO, it is possible to determine whether the latch unit and the process monitor PM are normal or abnormal. Further, as shown in FIG. 1, when a plurality of latches 104 with scan circuits are serially connected, if the latch units in all the latches 104 with scan circuits and the process monitor PM are normal, the input is made to the input terminal 102. The test signal is output from the output terminal 103.
[0033]
Next, a circuit configuration for setting or resetting the master latch 203 for a test will be described. The p-channel transistor 241 has a gate connected to the reset signal RST, a source connected to the power supply voltage, and a drain connected to the input terminal of the inverter 204. The n-channel transistor 242 has a gate connected to the set signal ST, a source connected to the ground, and a drain connected to the input terminal of the inverter 204. The switches 202, 222, and 223 are turned off by setting the clock signals CK, ACK, and BCK to low level. When the set signal ST is set to a high level, the n-channel transistor 242 is turned on, a low level is input to the input terminal of the inverter 204, and the storage state of the master latch 203 is set. On the other hand, when the reset signal RST is set to low level, the p-channel transistor 241 is turned on, a high level is input to the input terminal of the inverter 204, and the storage state of the master latch 203 is reset. At times other than set or reset, transistors 241 and 242 are off. Next, the switch 223 is turned on by setting the clock signal BCK to high level, and the output signal of the master latch 203 can be written to the slave latch 207. By examining the signal at the output terminal SO, the functions of the master latch 203 and the slave latch 207 can be tested.
[0034]
Further, as shown in FIG. 1, by connecting the scan circuit 220 serially, a master latch 203, a slave latch 207, and a process monitor PM are included in the path of the scan circuit 220. Therefore, by examining the signal of the output terminal 103 in FIG. 1, the location of the defective latch unit or the process monitor PM can be specified. The details of this test method will be described later with reference to FIGS. 9 (A) and 9 (B).
[0035]
As described above, by providing the process monitor PM in the path of the scan circuit 220, not only the latch unit (semiconductor element) but also the process monitor PM can be tested. Further, since the process monitor PM can be provided not in the scribe line but in an empty area of the semiconductor device 101, the process monitor PM having a large area can be formed. As a result, the process monitoring capability is improved, and the failure analysis result can be more efficiently fed back to the process to improve the yield of the semiconductor device.
[0036]
(Second embodiment)
FIG. 3 is a circuit diagram of the latch with scan circuit 104 (FIG. 1) according to the second embodiment of the present invention. This embodiment is different from the first embodiment (FIG. 2) in the position of the process monitor PM, and the other points are the same as the first embodiment. The process monitor PM is provided between the buffers 224 and 225. The output terminal of the buffer 221 is connected to the input terminal of the switch 222.
[0037]
(Third embodiment)
FIG. 4 is a circuit diagram of the latch with scan circuit 104 (FIG. 1) according to the third embodiment of the present invention. This embodiment is different from the first embodiment (FIG. 2) in the position of the process monitor PM, and the other points are the same as the first embodiment. The process monitor PM is provided between the buffer 225 and the output terminal SO. The output terminal of the buffer 221 is connected to the input terminal of the switch 222.
[0038]
(Fourth embodiment)
FIG. 5 is a circuit diagram of the latch with scan circuit 104 (FIG. 1) according to the fourth embodiment of the present invention. This embodiment is different from the first embodiment (FIG. 2) in the position of the process monitor PM, and the other points are the same as the first embodiment. The process monitor PM is provided between the input terminal SI and the buffer 221. The output terminal of the buffer 221 is connected to the input terminal of the switch 222.
As described in the first to fourth embodiments, the process monitor PM can be provided at various positions in the path of the scan circuit 220.
[0039]
(Fifth embodiment)
FIG. 6 is a circuit diagram of the latch with scan circuit 104 (FIG. 1) according to the fifth embodiment of the present invention. This embodiment is different from the first embodiment (FIG. 2) in that a switching circuit 601 is added, and the other points are the same as in the first embodiment. The switching circuit 601 is provided between the buffer 221 and the process monitor PM. The switching circuit 602 is provided between the process monitor PM and the switch 222. By controlling the switching circuits 601 and 602, the output terminal of the buffer 221 can be connected to the input terminal of the switch 222, bypassing the process monitor PM. As a result, the process monitor PM can be inserted or removed during the path of the scan circuit 220. If the process monitor PM is disconnected, the latch unit can be tested without testing the process monitor PM. For example, even if the process monitor PM is defective, there is a case where it is desired to ship the semiconductor device if other parts are normal. In this case, the process monitor PM can be disconnected and a subsequent test by the scan circuit 220 can be performed.
[0040]
(Sixth embodiment)
FIG. 7A shows a process monitor PM for testing the quality of the process of the second via layer V2. The process monitor PM has, for example, conductive patterns of a first wiring layer M1, a first via layer V1, a second wiring layer M2, a second via layer V2, and a third wiring layer M3. The wiring layers (metal layers) M1, M2, M3 have a metal wiring pattern MT. The via layers V1 and V2 have a via pattern VA. The terminal TM of the process monitor PM is connected to the scan circuit 220 (FIGS. 2 to 6). By increasing the number of vias VA in the second via layer V2, a process monitor PM for testing the quality of the process of the second via layer V2 can be formed. By increasing the number of vias in a predetermined via layer, a process monitor PM for the via layer can be formed.
[0041]
One or more process monitors PM are preferably conductive patterns having 50 or more vias in the same via layer, or conductive patterns having 90% or more of the total number of vias in the same via layer. Further, one or more process monitors PM may be a conductive pattern having 50 or more vias in the same via layer and 90% or more of the total number of vias in the same via layer. preferable. When a plurality of latches with scan circuits are provided, a plurality of process monitors are provided. When the plurality of process monitors are for testing a via layer, the number of vias in the target via layer of each process monitor is preferably the same.
[0042]
FIG. 7B shows a process monitor PM for testing the quality of the process of the third wiring layer M3. The process monitor PM has, for example, conductive patterns of a first wiring layer M1, a first via layer V1, a second wiring layer M2, a second via layer V2, and a third wiring layer M3. The wiring layers (metal layers) M1, M2, and M3 have metal wiring patterns MT, and the via layers V1 and V2 have via patterns VA. The terminal TM of the process monitor PM is connected to the scan circuit 220 (FIGS. 2 to 6). By increasing the length of the wiring pattern MT in the third wiring layer M3, a process monitor PM for testing the quality of the process of the third wiring layer M3 can be formed. By increasing the wiring length of a predetermined wiring layer, a process monitor PM for that wiring length can be formed.
[0043]
One or more process monitors PM are preferably conductive patterns having a wiring of 100 μm or more in the same wiring layer, or conductive patterns having a wiring of 90% or more of the wirings in the same wiring layer. Further, it is more preferable that one or a plurality of process monitors PM is a conductive pattern having a wiring of 100 μm or more in the same wiring layer and having 90% or more of the wirings in the same wiring layer. When a plurality of latches with scan circuits are provided, a plurality of process monitors are provided. When the plurality of process monitors are for testing a wiring layer, it is preferable that the wiring length in the target wiring layer of each process monitor is the same.
[0044]
FIG. 8 shows another example of the process monitor PM. The process monitor PM includes, for example, a first wiring layer M1, a first via layer V1, a second wiring layer M2, a second via layer V2, a third wiring layer M3, a third via layer V3, a fourth wiring layer M4, It has conductive patterns of a four via layer V4, a fifth wiring layer M5, a fifth via layer V5, and a sixth wiring layer M6. The wiring layers M1, M2, M3, M4, M5, M6 have a metal wiring pattern MT, and the via layers V1, V2, V3, V4, V5 have a via pattern VA. As described above, the process monitor PM for each via layer or wiring layer can be formed by adjusting the number of vias or the wiring length.
[0045]
(Seventh embodiment)
FIG. 9A shows a method for estimating the cause of a defect in a semiconductor device according to the seventh embodiment of the present invention. The semiconductor wafer 901 has a first chip CP1, a second chip CP2,..., An n-th chip CPn. The test using the scan circuit is performed in a state of the semiconductor wafer 901, in a state in which the chips CP1 to CPn are separated, or in a state in which the chips CP1 to CPn are packaged. As described above, each of the chips CP1 to CPn has the input terminal IN and the output terminal OUT, and for example, five latches 911 to 915 with scan circuits are serially connected.
[0046]
The first latch with scan circuit 911 has a process monitor PM for the first via layer V1. The second scan circuit latch 912 has a process monitor PM for the second via layer V2. The third latch with scan circuit 913 has a process monitor PM for the third via layer V3. The fourth scan circuit latch 914 includes a process monitor PM for the fourth via layer V4. The fifth latch with scan circuit 915 has a process monitor PM for the fifth via layer V5. The process monitor in the path of the plurality of latches 911 to 915 with scan circuits serially connected is a process monitor for monitoring different wiring layers or via layers.
[0047]
For example, by resetting the latch unit using the reset signal RST shown in FIG. 2 or the like, a low level is stored in all the latches 911 to 915 with scan circuits. The data stored in the latch 911 is the data at the address “1”, the data stored in the latch 912 is the data at the address “2”, the data stored in the latch 913 is the data at the address “3”, and the data stored in the latch 914 is the data at the address “4”. The data stored in the latch 915 is the data at the address “5”.
[0048]
Next, when the clock signal is controlled, data of addresses “1” to “5” are sequentially output from the output terminal OUT. Data at an address whose output is at a low level is normal, and data at an address whose output is at a high level is abnormal. For example, in FIG. 2, when the process monitor PM of the third via layer is short-circuited to the ground due to a process defect, the data stored in the scan circuit latch 913 in FIG. 9A is fixed at a high level. Would.
[0049]
FIG. 9B shows output data of each address in the above case. When a low level is output, it is indicated by "O" as normal, and when a high level is output, it is indicated by "x" as abnormal. For example, when there is a cause of failure in the process of the third via layer, the latch 913 including the process monitor PM of the third via layer is likely to be abnormal. As a result, in the first chip CP1 to the n-th chip CP, the addresses “1” and “2” are likely to be normal, and the addresses “3” to “5” are likely to be abnormal. If the address "3" is at the high level, the data at the addresses "4" and "5" are necessarily output as the high level. As described above, when the output of the first chip CP1 to the n-th chip CPn is statistically viewed and the probability that the address to which the high level is first output is “3” is high, the third via layer Can be presumed to be caused by the above process or by the latch portion of the latch 913. If there is a cause in the process of the third via layer, the result of the failure analysis can be fed back to the process to improve the yield.
[0050]
(Eighth embodiment)
FIG. 10 shows a method for estimating the cause of a defect in a semiconductor device according to the eighth embodiment of the present invention. The semiconductor chip 1000 has a first serial connection CN1, a second serial connection CN2,..., An n-th serial connection CNn. Each serial connection CN1 to CNn has an input terminal IN and an output terminal OUT. For example, a plurality of latches 1001 with scan circuits are serially connected to the first serial connection CN1. All of the plurality of latches with scan circuits 1001 include the process monitor PM of the first via layer. In the second serial connection CN2, a plurality of latches 1002 with scan circuits are serially connected. All of the plurality of latches with scan circuits 1002 include the process monitor PM of the second via layer. A plurality of latches 1005 with scan circuits are serially connected to the n-th serial connection CNn. All of the plurality of latches with scan circuits 1005 include the process monitor PM of the fifth via layer.
[0051]
As described above, the process monitor in the path of the plurality of scan circuits of the serial connections CN1 to CNn is a process monitor for monitoring the same wiring layer or via layer, and the plurality of serial connections CN1 to CNn are respectively different wirings. Includes a process monitor for monitoring layers or via layers. It is preferable that the number of latches with a scan circuit in each of the serial connections CN1 to CNn is the same. By dividing the type of the process monitor for each of the serial connections CN1 to CNn, a difference occurs in the failure rate of each of the serial connections CN1 to CNn, so that the process causing the failure can be estimated. For example, by examining statistics of a plurality of semiconductor chips 1000, if the probability that the serial connection CN1 becomes defective is high, it can be estimated that there is a cause in the process of the first via layer. In this manner, a defective process can be estimated only by the test using the scan circuit.
[0052]
(Ninth embodiment)
FIG. 11 shows a semiconductor device 1101 including a parallel scan circuit according to the ninth embodiment of the present invention. A semiconductor device (semiconductor chip) 1101 has an input terminal 1102 and an output terminal 1103, and a plurality of latches 1104 with scan circuits are connected in parallel. Each scan circuit latch 104 has an input terminal D, an output terminal Q, and a clock terminal CK for a latch (flip-flop), and further has an input terminal SI and an output terminal SO for a scan circuit. It has a selection terminal SEL for selecting a scan circuit. The input terminal 1102 is connected to the input terminals SI of the plurality of latches with scan circuits 1104. The multiplexer 1106 receives the signals of the output terminals SO of the plurality of latches with scan circuits 1104, selects one of them, and outputs the selected one to the output terminal 1103. The selection terminal SEL of the latch with scan circuit 1104 corresponds to the clock terminals ACK and BCK in FIG. The selector 1107 outputs the selection signal SEL to each scan circuit-equipped latch 1104. The control circuit 105 controls a plurality of latches 1104 with scan circuits, a multiplexer 1106, and a selector 1107. The circuit configuration of the latch with scan circuit 1104 is the same as in FIGS. One of the latches with scan circuit 1104 to be tested is selected by the selection signal SEL. The output of the latch with scan circuit 1104 is output to the output terminal 1103 via the multiplexer 1106. In the parallel scan circuit, since a test can be performed for each latch 1104 with a scan circuit, it is easy to specify a defective portion.
[0053]
According to the first to ninth embodiments, a scan circuit that can be connected to a semiconductor element (latch unit), tests a function of the semiconductor element, and a process monitor provided in a path where the scan circuit performs a test. And a semiconductor device having: By providing the process monitor in the path of the scan circuit, not only the semiconductor device but also the process monitor can be tested. Further, since the process monitor can be provided not in the scribe line but in an empty area of the semiconductor device, a large-area process monitor can be formed. As a result, the process monitoring capability is improved, and the failure analysis result can be more efficiently fed back to the process to improve the yield of the semiconductor device.
[0054]
Further, since the scan circuit dedicated to the test is used, the system performance of the semiconductor device is not reduced. Further, by using a dummy wiring inserted for the purpose of reducing the variation in the finished wiring layer and flattening as a process monitor, an increase in the chip area can be minimized.
[0055]
It should be noted that each of the above-described embodiments is merely an example of a concrete example in carrying out the present invention, and the technical scope of the present invention should not be interpreted in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features.
[0056]
Various embodiments can be applied to the embodiment of the present invention, for example, as follows.
(Supplementary Note 1) A semiconductor element,
A scan circuit connectable to the semiconductor element, for testing the function of the semiconductor element,
A process monitor provided in a path where the scan circuit performs a test;
A semiconductor device having:
(Supplementary Note 2) The semiconductor element is used during an original operation of the semiconductor device,
The semiconductor device according to claim 1, wherein the scan circuit and the process monitor are used for a test without being used during an original operation of the semiconductor device.
(Supplementary note 3) The semiconductor device according to supplementary note 1, wherein the process monitor is a wiring pattern and / or a via pattern for testing the quality of the process.
(Supplementary Note 4) The semiconductor device according to supplementary note 1, wherein the process monitor is a conductive pattern having 50 or more vias in the same via layer.
(Supplementary Note 5) The semiconductor device according to Supplementary Note 1, wherein the process monitor is a conductive pattern having 90% or more of the total number of vias in the same via layer.
(Supplementary Note 6) The semiconductor according to Supplementary Note 1, wherein the process monitor is a conductive pattern having 50 or more vias in the same via layer and having 90% or more of all vias in the same via layer. apparatus.
(Supplementary Note 7) The semiconductor device according to supplementary note 1, wherein the process monitor is a conductive pattern having a wiring of 100 μm or more in the same wiring layer.
(Supplementary Note 8) The semiconductor device according to supplementary note 1, wherein the process monitor is a conductive pattern having 90% or more of wirings in the same wiring layer.
(Supplementary note 9) The semiconductor device according to supplementary note 1, wherein the process monitor is a conductive pattern having a wiring of 100 µm or more in the same wiring layer and having 90% or more of wirings in the same wiring layer.
(Supplementary note 10) The semiconductor device according to supplementary note 1, wherein there are a plurality of the scan circuits and the semiconductor elements, each of the scan circuits is connectable to a different one of the semiconductor elements, and the plurality of scan circuits are serially connected.
(Supplementary Note 11) There are a plurality of the scan circuits and the semiconductor elements, each of the scan circuits can be connected to a different one of the semiconductor elements, and the plurality of scan circuits are connected in parallel and can selectively output. 2. The semiconductor device according to 1. (Supplementary note 12) The semiconductor device according to supplementary note 1, further comprising a switching circuit for bypassing a process monitor in a path of the scan circuit.
(Supplementary Note 13) The semiconductor device according to supplementary note 10, wherein the process monitors in the paths of the plurality of scan circuits are process monitors for monitoring different wiring layers or via layers, respectively.
(Supplementary note 14) A process monitor for monitoring the via layer includes a conductive pattern having 50 or more vias in the same via layer, or having 90% or more of all vias in the same via layer. And
14. The process monitor according to claim 13, wherein the process monitor for monitoring the wiring layer is a conductive pattern having a wiring of 100 μm or more in the same wiring layer, or a wiring having 90% or more of the wirings in the same wiring layer. Semiconductor device.
(Supplementary Note 15) There are a plurality of sets of the serially connected scan circuits, and a process monitor in the path of each of the serially connected scan circuits is a process monitor for monitoring the same wiring layer or via layer; 11. The semiconductor device according to claim 10, wherein each set of the plurality of serially connected scan circuits includes a process monitor for monitoring a different wiring layer or via layer.
(Supplementary Note 16) The process monitor for monitoring the via layer includes a conductive pattern having 50 or more vias in the same via layer, or having 90% or more of all vias in the same via layer. And
16. The process monitor according to claim 15, wherein the process monitor for monitoring the wiring layer is a conductive pattern having a wiring of 100 μm or more in the same wiring layer, or having 90% or more of wirings in the same wiring layer. Semiconductor device.
[0057]
【The invention's effect】
As described above, by providing the process monitor in the path of the scan circuit, not only the semiconductor device but also the process monitor can be tested. Further, since the process monitor can be provided not in the scribe line but in an empty area of the semiconductor device, a large-area process monitor can be formed. As a result, the process monitoring capability is improved, and the failure analysis result can be more efficiently fed back to the process to improve the yield of the semiconductor device.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a semiconductor device including a serial scan circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram of a latch with a scan circuit according to the first embodiment of the present invention.
FIG. 3 is a circuit diagram of a latch with a scan circuit according to a second embodiment of the present invention.
FIG. 4 is a circuit diagram of a latch with a scan circuit according to a third embodiment of the present invention.
FIG. 5 is a circuit diagram of a latch with a scan circuit according to a fourth embodiment of the present invention.
FIG. 6 is a circuit diagram of a latch with a scan circuit according to a fifth embodiment of the present invention.
FIGS. 7A and 7B are diagrams showing an example of a process monitor for testing the quality of a process. FIG.
FIG. 8 is a diagram showing another example of the process monitor.
FIGS. 9A and 9B are diagrams illustrating a method of estimating a cause of a defect in a semiconductor device.
FIG. 10 is a diagram showing another method of estimating the cause of the failure of the semiconductor device.
FIG. 11 is a diagram illustrating a semiconductor device including a parallel scan circuit.
FIGS. 12A and 12B are views showing a semiconductor device including a conventional serial scan circuit.
FIG. 13 is a view showing a process monitor formed on a scribe line of a semiconductor wafer.
[Explanation of symbols]
101 Semiconductor device (semiconductor chip)
102 input terminal
103 output terminal
104 Latch with scan circuit
105 control circuit
203 Master Latch
207 Slave latch
220 scan circuit
PM process monitor
1101 Semiconductor device (semiconductor chip)
1102 input terminal
1103 output terminal
1104 Latch with scan circuit
1105 Control circuit
1106 Multiplexer
1107 Selector

Claims

A semiconductor element;
A scan circuit connectable to the semiconductor element, for testing the function of the semiconductor element,
A semiconductor device comprising: a process monitor provided in a path where the scan circuit performs a test.

2. The semiconductor device according to claim 1, wherein there are a plurality of said scan circuits and said semiconductor elements, each of said scan circuits is connectable to a different one of said semiconductor elements, and said plurality of scan circuits are serially connected.

3. The semiconductor device according to claim 2, wherein the process monitors in the paths of the plurality of scan circuits are process monitors for monitoring different wiring layers or via layers.

A plurality of sets of the serially connected scan circuits are provided, a process monitor in a path of each of the serially connected scan circuits is a process monitor for monitoring the same wiring layer or via layer, and the plurality of serial connections are provided. 3. The semiconductor device according to claim 2, wherein each of the set of scan circuits includes a process monitor for monitoring a different wiring layer or via layer.

The process monitor includes a conductive pattern having 50 or more vias in the same via layer, or having 90% or more of the total number of vias in the same via layer, or a wiring of 100 μm or more in the same wiring layer. 5. The semiconductor device according to claim 1, wherein the conductive pattern comprises a conductive pattern having 90% or more of wirings in the same wiring layer. 6.