JP2004133969A

JP2004133969A - 半導体装置

Info

Publication number: JP2004133969A
Application number: JP2002295130A
Authority: JP
Inventors: Tsukasa Oishi; 大石　司
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-10-08
Filing date: 2002-10-08
Publication date: 2004-04-30
Also published as: TW200406010A; US20050195664A1; US6999342B2; US20040066669A1; CN1489063A; CN1252600C; US6914845B2; TW594757B

Abstract

【課題】内部情報を保持しつつ、消費電力が低減された待機モードに高速に移行できる半導体装置を提供する。
【解決手段】電源制御部２は、待機状態にする該当回路ブロックの電源オフまたはチップ全体の電源オフに先だって該当回路ブロックに対して制御信号ＳＴを活性化し、その回路ブロックがデータを処理した演算結果をメモリ部４に退避させる。電源制御部２は、待機状態にしていた該当回路ブロックに再び電源を供給するときには、電源供給開始後制御信号ＲＥＳを活性化してメモリ部４に退避させていたデータを該当回路ブロックにリストアする。回路ブロック中のフリップフロップはデータの退避、リストアを行なうときは直列接続されて通常時とは異なる経路でデータ転送を行なう。
【選択図】　　　　図２

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、電源オフ時に処理データを内蔵する薄膜磁性体記憶素子に退避できる半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置に大規模な回路が集積可能になり、ロジック回路と大容量メモリが１チップに集積されたシステムＬＳＩ（ｌａｒｇｅ−ｓｃａｌｅ　ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）が開発されている。このようなシステムＬＳＩにおいて、ロジック回路部とメモリ部は、アドレス、コマンド、データ等の情報を所定のポートを介してやり取りを行なう。
【０００３】
また、さらなる高性能化を目指し、トランジスタのゲート酸化膜が薄膜化され、また、トランジスタのゲート長も縮小されている。このようなゲート酸化膜の薄膜化は、新たにゲートリーク電流の増大を引き起こしている。また、ゲート長の縮小は、オフ状態のトランジスタのソース−ドレイン間リーク電流の増大を引き起こしている。
【０００４】
これらのリーク電流の増大に対する解決方法として、待機時に電源電圧をオフさせる方法がある。しかし、電源電圧をオフさせると、ロジック回路内のフリップフロップや揮発性のメモリのデータは消失してしまう。そこで、電源電圧をオフすることにより、消費電流の低減を図る場合には、システムＬＳＩが搭載されるプリント配線基板等に別途配置されている退避用メモリにデータを事前に退避させる。退避用メモリとしては、たとえば、フラッシュＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ　ｅｒａｓａｂｌｅ　ｐｒｏｇｒａｍｍａｂｌｅ　ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）等がある。
【０００５】
また、従来の半導体装置としては、スタティックメモリ（ＳＲＡＭ）の高速性を保ちながら、不揮発性を実現できるようにしたものが提案されている（例えば、特許文献１参照）。
【０００６】
この技術では、２つのトランジスタでもってフリップフロップを構成するとともに、この２つのトランジスタに２つの選択トランジスタを接続してＳＲＡＭメモリセル部を構成する。また、各々にフローティングゲートとコントロールゲートの２つのゲートを備え、ドレインが電源ラインに接続された２つの不揮発性トランジスタにより、ＳＲＡＭメモリセル部の状態を記憶する不揮発性メモリセル部を構成する。この不揮発性メモリセル部をＳＲＡＭメモリセル部に接続することにより、ＳＲＡＭの高速性とＥＰＲＯＭやＦｌａｓｈ−ＥＰＲＯＭ等の不揮発性とを同時に実現できるようにしている。
【０００７】
【特許文献１】
特開平７−２２６０８８号公報（第３−４頁、第１図）
【０００８】
【発明が解決しようとする課題】
しかし、フローティングゲートにデータを書込むフラッシュＥＥＰＲＯＭ等は、書込段階で数ｍｓの時間を必要とする。この時間が非常に長いため、電源電圧をオフさせる前の処理時間が多く必要となる。その結果、消費電流の低減が図られた待機モードに移行するのがその分遅くなってしまう。
【０００９】
また、フラッシュＥＥＰＲＯＭは、データの読出時間も比較的長いので、電源を復帰させてからデータを読出して、揮発性メモリやフリップフロップのデータをもと通りの状態に戻すために時間を多く必要とする。したがって、装置の起動にも時間がかかってしまう。
【００１０】
また、外部のプリント配線基板上に一時退避用のメモリを設けることは、システム全体の素子数が増加するうえに、外部のプリント配線基板の面積も増加し不経済である。
【００１１】
この発明は、上述のような課題を解決するためになされたものである。この発明の目的は、内部情報を保持しつつ、消費電力が低減された待機モードに高速に移行できる半導体装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明に従う半導体装置は、第１、第２のモードを動作モードとして有する半導体装置であって、不揮発的にデータを記憶する記憶部と、第１、第２のモードにおいてそれぞれ第１、第２のデータ転送経路を用いて記憶部にデータを送信する論理回路部とを備える。論理回路部は、記憶部および論理回路部に与える電源電位を標準動作電位から待機電位に変化させる予告信号に応じて、第１のモードで処理していた結果情報を第２のモードにおいて第２のデータ転送経路を用いて記憶部に退避させる。
【００１３】
この発明の他の局面に従う半導体装置は、データ保持回路を備える。データ保持回路は、揮発的にデータを保持するラッチ回路と、ラッチ回路の保持情報および活性化信号を受ける書込制御回路と、活性化信号が活性状態にあるときに保持情報に応じた電流を書込制御回路から受けて、電流に応じた磁場によって記憶データを不揮発に書換える薄膜磁性体メモリセルとを含む。
【００１４】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１５】
［実施の形態１］
図１は、本発明の実施の形態１の半導体装置１の電源制御に関する全体構成を示す概略ブロック図である。
【００１６】
図１を参照して、半導体装置１は、外部から与えられる電源電位ＶＣＣを受ける電源端子Ｔ１と、外部から与えられる接地電位ＧＮＤを受ける接地端子Ｔ２と、外部と信号をやり取りするための端子ＥＸＩＯとを含む。
【００１７】
半導体装置１は、さらに、ロジック部３と、メモリ部４と、スイッチ回路ＳＷＬ１〜ＳＷＬｎおよびＳＷＭと、電源制御部２とを含む。
【００１８】
ロジック部３は、ロジック回路３．１〜３．ｎを含む。後に説明するように、ロジック回路３．１〜３．ｎは、フリップフロップ等に代表されるデータを一時的に記憶する回路と、ＡＮＤ回路等に代表される組合せ回路とを含む。
【００１９】
電源制御部２は、スイッチ回路ＳＷＬ１〜ＳＷＬｎおよびＳＷＭのオン／オフ制御を行なうとともにロジック部３およびメモリ部４に対して制御信号ＳＴ，ＲＥＳを出力する。
【００２０】
ロジック部３は、通常動作時は、所定の演算処理を行ない、その結果をメモリ部４にデータ入力信号ＤＩとして出力する。また、ロジック部３は、所定の演算処理に必要なデータとしてメモリ部４からデータ出力信号ＤＯを受ける。ロジック部３は、メモリ部４に対してデータ授受に必要なクロック信号ＣＬＫ、コマンド信号ＣＭＤ、アドレス信号ＡＤＤを出力する。
【００２１】
電源制御部２は、消費電力を低減するために、ロジック回路３．１〜３．ｎおよびメモリ部４にそれぞれ電源電位ＶＣＣを供給するスイッチ回路ＳＷＬ１〜ＳＷＬｎおよびＳＷＭを、動作に必要なときのみ導通させ、動作に不要な回路ブロックについては電源を遮断して待機状態にする。
【００２２】
電源制御部２は、電源の遮断に先だって待機状態にする該当回路ブロックに対して制御信号ＳＴを活性化し、その回路ブロックがデータを処理した演算結果をメモリ部４に退避させる。
【００２３】
電源制御部２は、待機状態にしていた該当回路ブロックに再び電源を供給するときには、電源供給開始後制御信号ＲＥＳを活性化してメモリ部４に退避させていたデータを該当回路ブロックにリストアする。
【００２４】
また、電源制御部２は、外部からチップの電源電位ＶＣＣのオフが予告されたときにはロジック回路３．１〜３．ｎに制御信号ＳＴを送り、これらの回路がデータを処理した演算結果をメモリ部４に退避させる。
【００２５】
電源制御部２は、オフ状態にされていた電源電位ＶＣＣが再び供給された場合には、ロジック回路３．１〜３．ｎに電源供給開始後制御信号ＲＥＳを活性化してメモリ部４に退避させていたデータをロジック回路３．１〜３．ｎにリストアする。
【００２６】
図２は、メモリ部４の構成をより詳細に示した半導体装置１のブロック図である。
【００２７】
図２を参照して、メモリ部４は、後に説明するトンネル磁気抵抗素子をメモリセルとして含むＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）である。
【００２８】
メモリ部４は、相補なクロック信号ＣＬＫ、／ＣＬＫと、メモリ部４への入力を可能とするイネーブル信号ＣＫＥと、コマンドの入力を識別する信号／ＣＳと、ロウ系のコマンドが入力されたことを示す信号／ＲＡＳと、コラム系のコマンドが入力されたことを示す信号／ＣＡＳと、リード、ライトの識別信号である信号／ＷＥと、入力信号のＨレベル／Ｌレベルを判定する基準電位Ｖｒｅｆと、アドレス信号Ａ０〜Ａ１２と、内蔵する８個のメモリバンクの３ビットのバンクアドレスＢＡ０〜ＢＡ２と、データ入力信号ＤＩ０〜ＤＩｍ，ＳＩ０〜ＳＩｎとを、ロジック部３から受ける。そして、メモリ部４は、データ出力信号ＤＯ０〜ＤＯｍ，ＳＯＵＴ０〜ＳＯＵＴｎをロジック部３に対して出力する。ここで、ｍはｎより大きい数とする。
【００２９】
信号／ＣＳが活性化されている間は、メモリ部４は、クロックの立上がりエッジにてコマンドを認識する。
【００３０】
アドレス信号Ａ０〜Ａ１２は、ロウアドレスの入力およびコラムアドレスの入力をするために使用される。また、モードレジスタ１６への書込用としてもアドレス信号の一部が使用される。
【００３１】
メモリ部４は、入力されるコマンドを認識するモードデコーダ６と、動作モードを保持するモードレジスタ１６と、アドレス端子からロウアドレスを取込むロウアドレスラッチ８と、アドレス端子からコラムアドレスを取込むコラムアドレスラッチ１２と、バンクアドレスからバンクアドレス信号を取込むバンクアドレスラッチ１８と、バンクアドレスラッチ１８の出力するバンクアドレスをデコードして対応するバンクを活性化するバンクデコーダ２０とを含む。
【００３２】
メモリ部４は、さらに、ロウアドレスラッチ８の出力するアドレスを受けて対応する信号をロウデコーダＲＤに出力するロウプリデコーダ１０と、バースト動作時に連続したコラムアドレスを発生するバーストアドレスカウンタ２８と、バーストアドレスカウンタ２８の出力するアドレスを受けて対応する信号をコラムデコーダＣＤに出力するコラムプリデコーダ１４とを含む。
【００３３】
メモリ部４は、さらに、データ選択部５０と、データ変換部２２と、グローバルデータバスＧ−Ｉ／Ｏと、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７とを含む。
【００３４】
データ選択部５０は、データ入力信号ＤＩ０〜ＤＩｎを入力する経路とデータ入力信号ＳＩ０〜ＳＩｎを入力する経路のいずれか一方を選択する。また、データ選択部５０は、データ出力信号ＤＯ０〜ＤＯｎを出力する経路とデータ出力信号ＳＯＵＴ０〜ＳＯＵＴｎを出力する経路のいずれか一方を選択する。
【００３５】
データ変換部２２は、データ選択部５０とグローバルデータバスＧ−Ｉ／Ｏとの間でデータレートを変換しデータ授受を行なう。
【００３６】
グローバルデータバスＧ−Ｉ／Ｏは８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７とデータの授受を行なう。メモリバンクＢＡＮＫ０〜ＢＡＮＫ７は、後に説明するように薄膜磁性体をメモリアレイＭＡの記憶素子として含んでおり、不揮発的にデータを保持することができる。
【００３７】
近年、低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭデバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【００３８】
特に、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。
【００３９】
図３は、図２のメモリアレイＭＡに含まれる磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【００４０】
図３を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成するためのアクセス素子ＡＴＲとを備える。アクセス素子ＡＴＲは、代表的には電界効果型トランジスタで形成されるので、以下においては、アクセス素子ＡＴＲをアクセストランジスタＡＴＲとも称する。アクセストランジスタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと固定電圧（接地電圧Ｖｓｓ）との間に結合される。
【００４１】
ＭＴＪメモリセルに対して、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を実行するためのリードワード線ＲＷＬと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとがメモリアレイＭＡに配置される。
【００４２】
図４は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図４を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【００４３】
データ読出時においては、リードワード線ＲＷＬの活性化に応じてアクセストランジスタＡＴＲが導通状態となる。これにより、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲを経て接地ノードに至る電流経路に、センス電流Ｉｓを流すことができる。
【００４４】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向と、自由磁化層ＶＬの磁化方向とが同じ向きである場合には、両者の磁化方向が反対向きである場合に比べてトンネル磁気抵抗素子ＴＭＲの電気抵抗値は小さくなる。
【００４５】
したがって、自由磁化層ＶＬを記憶データに応じた方向に磁化すれば、センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、メモリセルデータの読出時に、メモリセルに定電圧を印加して、センス電流Ｉｓが保持されているデータに応じて変化するのを電流検出型のセンスアンプで検知すれば、データの読出ができる。また、たとえば、ビット線ＢＬを一定電位にプリチャージした後に、トンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００４６】
図５は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
図５を参照して、データ書込時においては、リードワード線ＲＷＬが非活性化され、応じてアクセストランジスタＡＴＲは非導通状態となる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ビット線ＢＬを流れるデータ書込電流によって発生する磁界Ｈ（ＢＬ）に応じて決定される。
【００４７】
図６は、ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【００４８】
図６を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ　Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Ｈａｒｄ　Ａｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトワード線ＷＷＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００４９】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと同じ向きあるいは逆向きに磁化される。以下、本明細書においては、自由磁化層ＶＬの２種類の磁化方向にそれぞれ対応するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲ１およびＲ０（ただし、Ｒ１＞Ｒ０）でそれぞれ示すこととする。ＭＴＪメモリセルは、このような自由磁化層ＶＬの２種類の磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００５０】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００５１】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化方向を変化させるのに必要な磁化容易軸に沿った磁界のしきい値を下げることができる。
【００５２】
図６の例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨ_ＷＲとなるように設計される。すなわち、このデータ書込磁界Ｈ_ＷＲが得られるように、ビット線ＢＬまたはライトワード線ＷＷＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界Ｈ_ＷＲは、磁化方向の切換えに必要なスイッチング磁界Ｈ_ＳＷと、マージン分ΔＨとの和で示される。すなわち、Ｈ_ＷＲ＝Ｈ_ＳＷ＋ΔＨで示される。
【００５３】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬの磁化の向きと同じ向きもしくは逆向きに磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００５４】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化する。トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬの２通りの磁化方向と、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００５５】
図７は、図２におけるデータ選択部５０の構成を示した回路図である。
図７を参照して、データ選択部５０は、入力バッファ回路５１，５２，６１，６２と、出力バッファ回路５６，５８，６６，６８と、マルチプレクサ５４，６４と、デマルチプレクサ５９，６９とを含む。
【００５６】
入力バッファ回路５１は、参照電位Ｖｒｅｆをしきい値レベルとして信号ＤＩ０のレベルを判定して内部に伝達する。入力バッファ回路５２は、参照電位Ｖｒｅｆをしきい値レベルとして信号ＳＩＮ０のレベルを判定して内部に伝達する。入力バッファ回路６１は、参照電位Ｖｒｅｆをしきい値レベルとして信号ＤＩｎのレベルを判定して内部に伝達する。入力バッファ回路６２は、参照電位Ｖｒｅｆをしきい値レベルとして信号ＳＩＮｎのレベルを判定して内部に伝達する。
【００５７】
マルチプレクサ５４は、入力バッファ回路５１，５２の出力のいずれか一方を信号ＳＴに応じて選択して内部に信号ＩＤＩ０として出力する。マルチプレクサ６４は、入力バッファ回路６１，６２の出力のいずれか一方を信号ＳＴに応じて選択して内部に信号ＩＤＩｎとして出力する。
【００５８】
デマルチプレクサ５９は、図２のデータ変換部２２から与えられる信号ＩＤＯ０を信号ＲＥＳに応じて出力バッファ回路５６，５８のいずれか一方に選択的に与える。出力バッファ回路５６はロジック部３に向けて信号ＤＯ０を出力する。出力バッファ回路５８は、ロジック部３に向けて信号ＳＯＵＴ０を出力する。
【００５９】
デマルチプレクサ６９は、図２のデータ変換部２２から与えられる信号ＩＤＯｎを信号ＲＥＳに応じて出力バッファ回路６６，６８のいずれか一方に選択的に与える。出力バッファ回路６６はロジック部３に対して信号ＤＯｎを出力する。出力バッファ回路６８は、ロジック部３に対して信号ＳＯＵＴｎを出力する。
【００６０】
データ選択部５０は、さらに、入力バッファ回路７０，７２と、出力バッファ回路７１，７３とを含む。入力バッファ回路７０，７２と、出力バッファ回路７１，７３においては、信号ＳＴや信号ＲＥＳに応じたデータ転送経路の切替えは行われない。
【００６１】
入力バッファ回路７０は、参照電位Ｖｒｅｆをしきい値レベルとして信号ＤＩｎ＋１のレベルを判定し、メモリ部４に向けて信号ＩＤＩｎ＋１を出力する。入力バッファ回路７２は、参照電位Ｖｒｅｆをしきい値レベルとして信号ＤＩｍのレベルを判定し、メモリ部４に向けて信号ＩＤＩｍを出力する。
【００６２】
出力バッファ回路７１は、メモリ部４から信号ＩＤＯｎ＋１を受けてロジック部３に対して信号ＤＯｎ＋１を出力する。出力バッファ回路７３は、メモリ部４から信号ＩＤＯｍを受けてロジック部３に対して信号ＤＯｍを出力する。
【００６３】
図８は、図１におけるロジック回路３．ｎの構成を示した回路図である。
図８を参照して、ロジック回路３．ｎは、信号ＳＴ，ＲＥＳに応じてメモリ部４に対してコマンド信号ＣＭＤおよびアドレス信号ＡＤＤを出力するメモリ制御部７５と、信号ＳＴ，ＲＥＳに応じてクロック信号ＣＫ，／ＣＫ，ＴＲ，／ＴＲ，ＴＲＢを発生するクロック発生部７４とを含む。
【００６４】
ロジック回路３．ｎは、クロック発生部７４の出力に応じてデータの授受を行なうデータ保持部７６と、データ保持部７６から出力される信号Ｑ１〜Ｑｋに応じて所定の演算を行ない信号Ｄ１〜Ｄｋを出力する組合せ回路７８とを含む。
【００６５】
組合せ回路７８は、以前の状態にかかわらず入力信号が定まるとそれに対する出力信号が一意的に定まる回路であり、たとえばＡＮＤ回路やＮＡＮＤ回路やＮＯＲ回路やＯＲ回路などの論理ゲート回路の組合せによって構成されている。
【００６６】
データ保持部７６は、メモリ部から与えられる信号ＳＯＵＴｎを信号ＤＴ１として受け組合せ回路が出力する信号Ｄ１を入力として受けるフリップフロップ８１と、フリップフロップが出力する信号Ｑ１を受けるラッチ９１と、ラッチ９１が出力する信号ＤＴ２と組合せ回路７８が出力する信号Ｄ２を受け信号Ｑ２を出力するフリップフロップ８２と、信号Ｑ２を受けて信号ＤＴ３を出力するラッチ９２と、信号ＤＴｋと組合せ回路７８が出力する信号Ｄｋを受けて信号Ｑｋを出力するフリップフロップ８ｋとを含む。フリップフロップ８ｋから出力される信号Ｑｋは、組合せ回路７８に与えられるとともにメモリ部４に対して信号ＳＩＮｎとして与えられる。
【００６７】
通常動作時は、メモリ部４から読出されたデータＤＯｎは、組合せ回路７８に与えられ所定の処理が行なわれた後、その処理結果が信号Ｄ１〜Ｄｎとしてフリップフロップ８１〜８ｋに一時的に保持される。また、フリップフロップ８１〜８ｋに保持されたデータは、信号Ｑ１〜Ｑｋとして組合せ回路７８に入力されて所定の処理が行なわれメモリ部４に対して処理結果が信号ＤＩｎとして出力される。
【００６８】
電源制御２が、制御信号ＳＴを活性化すると、フリップフロップ８１〜８ｋは直列接続状態となる。それまでの処理の結果を一時的に保持していたフリップフロップ８１〜８ｋの保持内容は順次シフトされ、通常動作時とは異なる経路で信号ＳＩＮｎとしてメモリ部４に送られる。
【００６９】
また、電源制御２が、制御信号ＲＥＳを活性化すると、フリップフロップ８１〜８ｋは直列接続状態となる。メモリ部４に退避されていたそれまでの処理の結果は、信号ＳＯＵＴｎとしてメモリ部４から読出され、フリップフロップ８１〜８ｋに順次読み込まれる。このように、通常動作時とは異なる経路メモリ部４からデータがロジック回路３．ｎに読み込まれる。ロジック回路３．ｎは、以前に行なっていた処理結果を生かして続きの処理を行なうことができる。
【００７０】
図９は、データ保持部７６の構成をより詳細に示す回路図である。
図９を参照して、データ保持部７６は、フリップフロップ８１〜８３と、ラッチ９１，９２とを含む。
【００７１】
フリップフロップ８１は、転送クロック信号ＴＲに応じて導通するトランスミッションゲート１０１と、マスタラッチ１０２と、スレーブラッチ１０３とを含む。
【００７２】
マスタラッチ１０２は、クロック信号／ＣＫがＨレベルのときに活性化され信号Ｄ１を受けて反転するクロックドインバータ１１１と、クロックドインバータ１１１の出力を受けて反転するインバータ１１２と、クロック信号ＣＫがＨレベルのときに活性化してインバータ１１２の出力を受けて反転しインバータ１１２の入力ノードに帰還するクロックドインバータ１１３とを含む。
【００７３】
スレーブラッチ１０３は、クロック信号ＣＫがＨレベルのときに導通するトランスミッションゲート１１４と、インバータ１１６と、クロック信号ＴＲＢがＨレベルのときに活性化するクロックドインバータ１１７とを含む。
【００７４】
トランスミッションゲート１１４は、インバータ１１２の出力とインバータ１１６の入力との間に接続される。インバータ１１６の出力はクロックドインバータ１１７によってインバータ１１６の入力にフィードバックされる。トランスミッションゲート１０１は、メモリ部４から与えられる信号ＳＯＵＴｎを受けるノードとインバータ１１６の入力ノードとの間に接続される。
【００７５】
フリップフロップ８１は、さらに、インバータ１１６の出力を受けて反転し信号Ｑ１を出力するインバータ１０４を含む。
【００７６】
ラッチ９１は、トランスミッションゲート１２１と、インバータ１２２，１２４と、クロックドインバータ１２３とを含む。トランスミッションゲート１２１は、インバータ１０４の出力とインバータ１２２の入力との間に設けられる。トランスミッションゲート１２１は、クロック信号／ＴＲがＨレベルのときに導通する。クロックドインバータ１２３は、転送クロック信号ＴＲがＨレベルのときに活性化されてインバータ１２２の出力をインバータ１２２の入力にフィードバックする。インバータ１２４は、インバータ１２２の出力を受けて反転し信号ＤＴ２を出力しこの信号ＤＴ２はフリップフロップ８２に与えられる。
【００７７】
なお、フリップフロップ８２，８３の構成はフリップフロップ８１と同様であり、対応する要素には同一の符号を付してその説明は繰返さない。
【００７８】
また、ラッチ９２は、ラッチ９１と同様の構成を有しており、対応する要素には同一の符号を付してその説明は繰返さない。
【００７９】
フリップフロップ８１，８２，８３は、２個のラッチつまりマスタラッチ１０２とスレーブラッチ１０３を接続したものである。そして、通常はこの２個のラッチに入力される信号は相補のクロックＣＫ，／ＣＫに応じて制御され入力Ｄ１，Ｄ２，Ｄ３からそれぞれ出力Ｑ１，Ｑ２，Ｑ３にデータを１クロック分シフトして転送する動作を行なう。クロック信号ＣＫ，／ＣＫが停止すれば、そのときのデータがラッチに保持された状態となる。
【００８０】
ここで、電源をオフする際や電源をオンする際に保持データをシリアル転送する場合には、通常動作用のクロック信号ＣＫ，／ＣＫを停止した状態で、他の転送クロックＴＲ，ＴＲを利用して転送を行なう。この場合には、各フリップフロップは直列的に接続された状態となり、各フリップフロップにラッチされているデータを順次転送できるようになる。
【００８１】
したがって、電源をオフする際ロジック部３にラッチされたデータをメモリ部４へ転送するときには、シリアル接続の最前列にあるフリップフロップに保持されているデータから順次メモリ部４にデータが転送される。また、逆に電源を復帰する際のメモリ部４からロジック部３へのデータ転送においては、シリアル接続の最後列にあるフリップフロップに順次メモリ部４からのデータが入力され、これが直列接続されているフリップフロップに順次転送される。
【００８２】
ここでは、システムＬＳＩ中の保持データの例としてフリップフロップを挙げたが、システムＬＳＩ中のデータの保持されているノードすべてがその転送の対象となり得る。
【００８３】
たとえば、ＳＲＡＭのメモリセルデータや、ＤＲＡＭアレイのメモリセルデータなどの揮発性メモリアレイ中のデータも同様にＭＲＡＭに転送することが可能である。また、他の不揮発性メモリであっても、フラッシュＥＥＰＲＯＭのようにデータの書込速度が遅いものは、データを書込む時間がないような瞬時停電のような場合には一時的にＭＲＡＭにデータを記憶させる。そして、電源復帰後の然るべき時期にフラッシュＥＥＰＲＯＭに一時記憶させたデータを書戻せばよい。
【００８４】
このように、フリップフロップに対し、電源オフ時のデータ転送用の転送用経路を通常のデータ転送経路と別途に設けるので、通常動作を妨げることなくデータ退避ができる。またロジック部３のフリップフロップを直列接続させることにより転送経路の配線本数を削減しこれによるエリアペナルティを削減した上に、いずれの場所にあるフリップフロップであってもこの経路を用いて転送することができる。
【００８５】
図１０は、実施の形態１の半導体装置１のデータ転送動作を説明するための動作波形図である。
【００８６】
図２、図１０を参照して、時刻ｔ１〜ｔ２における通常動作時には、システムＬＳＩ中に配置されたロジック部３とメモリ部４とはアドレス、コマンド、データなどの信号をメモリ部４の所定のポートをインターフェイスとしてデータのやり取りを行なう。メモリバンクＢＡＮＫ０〜ＢＡＮＫ７とデータのシリアル−パラレル変換，パラレル−シリアル変換を行なうデータ変換部２２とはグローバルデータバスＧ−Ｉ／Ｏで接続される。このデータ変換部とメモリ部４の入出力ポートとの間にはデータ選択部５０が配置されている。通常動作時においては、データ選択部は信号ＤＩ０〜ＤＩｎ，ＤＯ０〜ＤＯｎを伝達する経路でロジック部３との間のデータのやり取りを行なう。
【００８７】
時刻ｔ２において、外部からこのシステムＬＳＩの電源を遮断する予告であるパワーオフコマンドが入力される。なお、このパワーコマンドはこのシステムＬＳＩ自身が所定のタイマ動作によって発信する場合も考えられる。このパワーオフコマンドに応じて、電源制御部２は信号ＳＴを活性化させる。この信号ＳＴはロジック部の所定のロジック回路が処理中であるデータを退避させるためのものである。このため対応するロジック回路はこれに応じてファンクションロック状態となる。このファンクションロック状態では、クロック信号ＣＫ，／ＣＫが停止し、ロジック回路のフリップフロップ内のデータはフリップフロップ内のラッチに保持された状態を維持する。
【００８８】
そして、フリップフロップのシリアル転送を行なうために、転送用のクロック信号ＴＲ，／ＴＲが図８のクロック発生部７４によって発生される。
【００８９】
時刻ｔ３〜ｔ４では、対応するロジック回路からデータがシリアルに出力され、このデータはメモリ部４に信号ＳＩＮ０〜ＳＩＮｎとして与えられる。そしてこのデータを書込むために必要なコマンドＣＭＤ，アドレス信号ＡＤＤは図８のメモリ制御部７２で発生される。
【００９０】
アドレスはメモリ部４内のメモリブロックの空きアドレス空間が指定される。たとえば、空き空間の設定は、各メモリブロックに対応して電源オフ時にデータを保持する必要があるか否かを示すフラグを設けておき、このフラグ信号が活性化されていないブロックに対して順次書込を行なうようにすればよい。
【００９１】
そして、ロジック部３のデータがメモリ部４に転送が終了した後に、時刻ｔ４において電源がオフ状態とされてシステムＬＳＩは動作を停止する。
【００９２】
次に、電源を復帰させる場合について説明する。
電源復帰後時刻ｔ５でクロック信号の入力が再開され、時刻ｔ６でパワーオンコマンドが発せられる。このコマンドに応じて復帰動作が開始される。電源制御部２はパワーオンコマンドに応じて信号ＲＥＳを活性化させる。この時点では、またファンクションロックが解除されていないため、ロジック部のフリップフロップやメモリ部のデータ選択部５０の設定はシリアル転送状態を維持している。
【００９３】
時刻ｔ７〜ｔ８では転送クロックＴＲが発生されてシリアル転送が行なわれ、ＭＲＡＭ内の空き空間に書込まれていたデータが読出されロジック部３のフリップフロップにデータがリストアされる。フリップフロップ内のラッチにデータが元通りに保持された状態になった後に、時刻ｔ８において信号ＲＥＳが非活性化されファンクションロックが解除されて通常のロジック部の処理が開始される。
【００９４】
以上説明したように、メモリ部４としてＭＲＡＭを内蔵することにより、待機状態において半導体装置の電源電圧ＶＣＣを完全に遮断しても情報が失われることはない。また、転送に通常の経路と異なる経路を用いてシリアル転送することで、ロジック部の多くのデータ保持ノードにアクセスすることが容易となる。なお、電源電位ＶＣＣは、完全に０Ｖにする場合以外にも、消費電力を低減するために動作時よりも低い電位に設定してもよい。
【００９５】
［実施の形態２］
システムＬＳＩは、複数の回路ブロックにより構成されており、最近ではトランジスタの微細化とともにその集積度が年々増加している。しかし、この一方で、動作電圧の低減に伴うトランジスタしきい値の低減は、トランジスタのリーク電流を増加させる原因となる。また、トランジスタのゲート酸化膜の薄膜化は、ゲート酸化膜のリーク電流を増大させる。さらに、トランジスタのソース／ドレインと基板との間には、寄生ＰＮダイオードが形成されている。ＰＮダイオードには、逆方向の電圧がかかっているが、微細化に伴い、トランジスタのソース／ドレインの不純物濃度が上昇し、ＰＮダイオードの逆方向リーク電流が増大する。
【００９６】
以上３つのリーク電流の問題は、システムＬＳＩ全体としての待機時の電流を増加させる結果となる。実施の形態２では、システムＬＳＩの待機時の電流を低減させる他の構成について説明する。
【００９７】
システムＬＳＩ中の複数の回路ブロックにおいて動作させる回路ブロックのみ電源を活性化し、待機状態の回路ブロックの電源をオフさせる技術が検討されている。しかし、電源を非活性化させると、回路ブロック中の各ノードの電位情報も同時に消失する。これを防ぐために、回路中のラッチなどのノードにたとえばフローティングゲートを有する不揮発性メモリセルを付加して電源を非活性化しても情報が消失しないようにする試みがある。しかし、これらの不揮発性メモリは、ラッチ情報をプログラムするのに時間がかかり有効でない。
【００９８】
回路ブロックの電源制御の点でも、電源オンからオフに遷移する遷移時間や電源オフからオンに遷移する遷移時間の許容時間が短いため、高速にデータを退避したり復帰したりすることが要求されている。実施の形態２では、不揮発性メモリ素子としてＭＲＡＭ等で使用されるトンネル磁気抵抗素子を用いる。トンネル磁気抵抗素子はプログラムに必要な時間は１ｎｓ以下が可能であり高速書込が可能である点が特徴である。
【００９９】
図１１は、実施の形態２の半導体装置２０１の構成を示すブロック図である。
図１１を参照して、半導体装置２０１は、外部から電源電位ＶＣＣ，接地電位ＧＮＤがそれぞれ与えられる端子Ｔ１Ａ，Ｔ２Ａと、スイッチ回路ＳＷＡ〜ＡＷＤと、回路ブロック２０３Ａ〜２０３Ｄとを含む。半導体装置２０１は、大規模ロジック回路を回路ブロック２０３〜２０３Ｄとして含むシステムＬＳＩである。
【０１００】
スイッチ回路ＳＷＡは、端子Ｔ１Ａと回路ブロック２０３Ａとの間に接続される。スイッチ回路ＳＷＢは、端子Ｔ１Ａと回路ブロック２０３Ｂとの間に接続される。スイッチ回路ＳＷＣは、端子Ｔ１Ａと回路ブロック２０３Ｃとの間に接続される。スイッチ回路ＳＷＤは、端子Ｔ１Ａと回路ブロック２０３Ｄとの間に接続される。
【０１０１】
半導体装置２０１は、さらに、スイッチ回路ＳＷＡ〜ＳＷＤの導通制御を行なうとともに回路ブロック２０３Ａ〜２０３Ｄにそれぞれ制御信号ＳＴＡ〜ＳＴＤを与える電源制御部２０２を含む。
【０１０２】
図１２は、図１１における回路ブロック２０３Ａ〜２０３Ｄに含まれるデータ保持回路２１０の構成を示した回路図である。
【０１０３】
図１２を参照して、データ保持回路２１０は、インバータ２１２と、ラッチ回路２１４と、ＯＲ回路２１５と、メモリセル２１６と、電流ドライバ回路２１８，２２０と、ＮチャネルＭＯＳトランジスタ２２２，２２４，２２６，２２８とを含む。
【０１０４】
インバータ２１２は、信号ＰＯＲ１を受けて反転する。ＯＲ回路２１５は、信号ＰＲＯと信号／ＰＯＲ１とを受ける。ラッチ回路２１４は、ノードＮ１とノードＮ２に相補なデータを保持する。ＮチャネルＭＯＳトランジスタ２２２は、信号ＰＯＲ１Ｄに応じて導通しノードＮ１の電位を信号ＰＯとして出力する。信号ＰＯＲ１Ｄは、信号ＰＯＲが遅延された信号である。ＮチャネルＭＯＳトランジスタ２２４は信号ＰＯＲ１Ｄに応じて導通してノードＮ２の電位を信号／ＰＯとして出力する。
【０１０５】
ＮチャネルＭＯＳトランジスタ２２６はノードＮ１とノードＮ３との間に接続されゲートに信号／ＰＯＲ２を受ける。ＮチャネルＭＯＳトランジスタ２２８は、ノードＮ２とノードＮ４との間に接続されゲートに信号／ＰＯＲ２を受ける。
【０１０６】
ラッチ回路２１４は、電源ノードとノードＮ１との間に接続されゲートがノードＮ２に接続されるＰチャネルＭＯＳトランジスタ２３０と、ノードＮ１と接地ノードとの間に接続されノードＮ２にゲートど接続されるＮチャネルＭＯＳトランジスタ２３２と、電源ノードとノードＮ２との間に接続されゲートがノードＮ１に接続されるＰチャネルＭＯＳトランジスタ２３４と、ノードＮ２と接地ノードとの間に接続されゲートがノードＮ１に接続されるＮチャネルＭＯＳトランジスタ２３６と、ノードＮ１とノードＮ２との間に接続されゲートに信号ＰＯＲ１を受けるＰチャネルＭＯＳトランジスタ２３８と、ノードＮ１とノードＮ２との間に接続されゲートにインバータ２１２の出力を受けるＮチャネルＭＯＳトランジスタ２４０とを含む。
【０１０７】
ノードＮ１の電位は信号Ｗ１として電流ドライバ回路２１８，２２０に与えられる。また、ノードＮ２の電位は信号Ｗ０として電流ドライバ回路２１８，２２０に与えられる。
【０１０８】
電流ドライバ回路２１８は、信号Ｗ０と信号ＰＲＯとを受けるＡＮＤ回路２４２と、信号Ｗ１と信号ＰＲＯとを受けるＡＮＤ回路２４４と、電源ノードとノードＮ３との間に接続されゲートにＡＮＤ回路２４２の出力を受けるＮチャネルＭＯＳトランジスタ２４６と、ノードＮ３と接地ノードとの間に接続されゲートにＡＮＤ回路２４４の出力を受けるＮチャネルＭＯＳトランジスタ２４８とを含む。
【０１０９】
電流ドライバ回路２２０は、信号Ｗ１と信号ＰＯＲとを受けるＡＮＤ回路２５２と、信号Ｗ０と信号ＰＲＯとを受けるＡＮＤ回路２５４と、電源ノードとノードＮ４との間に接続されゲートにＡＮＤ回路２５２の出力を受けるＮチャネルＭＯＳトランジスタ２５６と、ノードＮ４と接地ノードとの間に接続されゲートにＡＮＤ回路２５４の出力を受けるＮチャネルＭＯＳトランジスタ２５８とを含む。
【０１１０】
メモリセル２１６は、ＯＲ回路２１５の出力を受けて反転するインバータ２６６と、ノードＮ３とノードＮ４との間に接続されゲートにＯＲ回路２１５の出力を受けるＮチャネルＭＯＳトランジスタ２６８と、ノードＮ３とノードＮ４との間に接続されゲートにインバータ２６６の出力を受けるＰチャネルＭＯＳトランジスタ２７０とを含む。
【０１１１】
メモリセル２１６は、ノードＮ３と接地ノードとの間に接続されるトンネル磁気抵抗素子２６４と、ノードＮ４と接地ノードとの間に接続されるトンネル磁気抵抗素子２６２と、トンネル磁気抵抗素子２６２，２６４に書込用の磁界を発生させるためのライトデジット線ＷＤＬと、ライトデジット線ＷＤＬの一方端を信号ＰＲＯに応じて導通して電源ノードに接続するＮチャネルＭＯＳトランジスタ２６０とを含む。ライトデジット線ＷＤＬの他方端は接地ノードに接続されている。
【０１１２】
実施の形態２では、フリップフロップ内に用いられるラッチ部分などのデータ保持回路２１０において、データ保持ノードにＭＲＡＭで用いられるトンネル磁気抵抗素子２６２，２６４を付加している。トランジスタ２６８，２７０からなるトランスミッションゲートが導通すると、ノードＮ３とノードＮ４とを接続する経路が形成されこの経路は、図５で示した書込時のビット線ＢＬとして働く。
【０１１３】
これによって電源オフ時に単純な動作でラッチデータをトンネル磁気抵抗素子に書込むことができる。
【０１１４】
また、電源復帰時にはノードＮ３とノードＮ４とを切り離し、ノードＮ３，Ｎ４をラッチ回路のノードＮ１，Ｎ２にそれぞれ接続することにより、自動的にラッチデータを復元させることができる。実施の形態１に比べて電源オフ時と復帰時の制御が簡略化され、また時間も大幅に短縮される。
【０１１５】
図１３は、データ保持回路２１０のトンネル磁気抵抗素子にデータ“１”を書込む説明をするための図である。
【０１１６】
図１４は、データ書込を説明するための動作波形図である。
図１３、図１４を参照して、時刻ｔ０〜ｔ１にいおては、ラッチ回路２１４は他の回路とトランジスタ２２２，２２４を介して信号ＰＯ，／ＰＯをやり取りしており通常のラッチ動作を行なっている。この状態においてＰＯＲ１はＨレベルであり、信号／ＰＯＲ２はＬレベルである。その結果、トランジスタ２２６，２２８はオフ状態となっており、またトランジスタ２３８，２４０もオフ状態となっている。
【０１１７】
これによってラッチ回路２１４では、トランジスタ２３０、２３２が１つのインバータとして動作し、またトランジスタ２３４，２３６が１つのインバータとして動作する。そして、ラッチ回路２１４はこれら２つのインバータがクロスカップルされた通常のラッチ回路として動作を行ない、その出力であるノードＮ１，Ｎ２はトランジスタ２２２，２２４によって他の回路と接続される。
【０１１８】
このときノードＮ１，Ｎ２の電位は信号Ｗ１，Ｗ０として電流ドライバ回路２１８，２２０に常に与えられている。
【０１１９】
時刻ｔ１において、待機モードに突入する前にラッチ回路２１４の保持データを退避させるための書込制御信号ＰＲＯが活性化される。これに応じてトランジスタ２６８，２７０は導通状態となる。するとたとえばラッチ回路２１４の保持値がノードＮ１がＨレベルでノードＮ２の保持値がＬレベルである場合には、信号Ｗ１はＨレベルとなりメモリセル２１６に“１”を書込むことが行なわれる。このとき書込信号ＰＲＯがＨレベルとなるのでＡＮＤ回路２４４，２５２の出力はともにＨレベルとなる。するとＮチャネルＭＯＳトランジスタ２４８，２５６は導通状態となる。そして電源ノードから接地ノードに向けて電流経路が形成される。
【０１２０】
この電流経路は、トランジスタ２５６，２６８，２７０，２４８によって形成される。同時にＮチャネルＭＯＳトランジスタ２６０が導通してライトデジット線ＷＤＬに電流が流れる。すると自由磁化層が磁化されて、トンネル磁気抵抗素子２６２の抵抗値はＲｍｉｎとなりトンネル磁気抵抗素子２６４の抵抗値はＲｍａｘとなる。このように２つのトンネル磁気抵抗素子の抵抗値が設定されることによりメモリセル２１６へのデータ“１”の書込が完了したことになる。
【０１２１】
時刻ｔ２においてこのトンネル磁気抵抗素子への書込が完了した後に書込信号ＰＲＯが非活性化される。そして時刻ｔ３〜ｔ４において電源電位ＶＣＣが立下げられて、時刻ｔ４以降はシステムＬＳＩは待機モードとなる。
【０１２２】
待機モードでは、電源電位ＶＣＣがオフ状態にされて、トランジスタに流れているソースドレイン間のリーク電流やゲート酸化膜を流れるゲートリーク電流およびソース／ドレインと基板間の間に流れる接合リーク電流等の不要な電流は消費電流から排除される。
【０１２３】
図１５は、メモリセル２１６に“０”を書込む場合を示した図である。
図１５を参照して、ラッチ回路２１４のノードＮ２がＨレベルとなり、ノードＮ１がＬレベルとなっている場合に書込が行なわれた場合が示されている。この時には制御信号Ｗ０がＨレベルとなり制御信号Ｗ１がＬレベルとなる。
【０１２４】
書込信号ＰＲＯが活性化されるとＡＮＤ回路２４２，２５４の出力がＨレベルとなり、ＮチャネルＭＯＳトランジスタ２４６，２５８が導通する。書込制御信号ＰＲＯに応じてトランジスタ２６８，２７０も導通状態となっているので、ノードＮ３からノードＮ４に向けて電流が流れる。ライトデジット線ＷＤＬにも書込制御信号ＰＲＯに応じて電流が流れるので、自由磁化層が磁化されてトンネル磁気抵抗素子２６４の抵抗値はＲｍｉｎとなり、トンネル磁気抵抗素子２６２の抵抗値はＲｍａｘとなる。そしてデータ“０”の書込が終了する。
【０１２５】
図１６は、データ保持回路２１０のメモリセル２１６からデータ“１”の読出が行なわれる場合を示した図である。
【０１２６】
図１７は、メモリセル２１６からのデータ読出の動作を説明するための動作波形図である。
【０１２７】
図１６、図１７を参照して、予めメモリセル２１６にはデータ“１”が書込まれており、トンネル磁気抵抗素子２６４の抵抗値がＲｍａｘ，トンネル磁気抵抗素子２６２の抵抗値がＲｍｉｎに設定されている場合について説明する。
【０１２８】
まず時刻ｔ１において電源電位ＶＣＣの立上げが開始される。時刻ｔ１〜ｔ２においては信号ＰＯＲ１はＬレベルであり、信号／ＰＯＲ１，／ＰＯＲ２はＨレベルである。時刻ｔ１〜ｔ２においては、トランジスタ２２６，２２８が導通状態とされ、またトランジスタ２３８，２４０も導通状態とされている。
【０１２９】
最初は電源電位ＶＣＣの活性化とともにラッチ回路２１４の電源電位も上昇する。しかしトランジスタ２３８，２４０によってノードＮ１とノードＮ２が短絡されているので、相補なノードＮ１とノードＮ２の間には電位差が発生していない。
【０１３０】
時刻ｔ２において信号ＰＯＲ１がＬレベルからＨレベルに変化するとトランジスタ２３８，２４０は導通状態から非導通状態となる。このとき信号／ＰＯＲ２はＨレベルであるのでトランジスタ２２６，２２８は導通状態を保っている。トンネル磁気抵抗素子２６４の抵抗値Ｒｍａｘの方がトンネル磁気抵抗素子２６２の抵抗値Ｒｍｉｎよりも大きいので、電流Ｉ１よりも電流Ｉ２の方が大きい。したがってノードＮ１よりもノードＮ２の電位が低くなるように相補なノードの電位のバランスが崩れる。するとラッチ回路２１４の内部のクロスカップルされたインバータの増幅動作によって時刻ｔ２〜ｔ３においてトンネル磁気抵抗素子に書込まれていたデータがラッチ回路２１４の相補なノードＮ１，Ｎ２の電位に反映される。これによってノードＮ１の電位はＨレベルとなり、ノードＮ２の電位はＬレベルとなる。
【０１３１】
時刻ｔ３において信号／ＰＯＲがＨレベルからＬレベルに変化すると、トランジスタ２２６，２２８は非導通状態となり、ラッチ回路２１４からメモリセル２１６が切離される。ただし、次のデータ退避に備えて電流ドライバ回路２１８，２２０には信号Ｗ１，Ｗ０としてラッチ回路の保持値が常に与えられている。
【０１３２】
以上説明したように、メモリセル２１６のトンネル磁気抵抗素子２６２，２６４の抵抗値がラッチ回路２１４の保持データとして読出される。
【０１３３】
図１８は、メモリセル２１６に書込まれているデータ“０”を読出す説明をするための図である。
【０１３４】
図１８を参照して、メモリセル２１６にデータ“０”が書込まれている場合には、トンネル磁気抵抗素子２６４の抵抗値がＲｍｉｎに設定されトンネル磁気抵抗素子２６２の抵抗値がＲｍａｘに設定されている。この場合においてトランジスタ２３８，２４０が導通しノードＮ１，Ｎ２の電位が同じ電位に設定された後にトランジスタ２３８，２４０が非導通状態にされると、ノードＮ１からトンネル磁気抵抗素子２６４を介して流れる電流Ｉ１とノードＮ２からトンネル磁気抵抗素子２６２を介して流れる電流Ｉ２との間に差が生ずる。電流Ｉ１の方が電流Ｉ２よりも大きいので、ノードＮ１の方がノードＮ２よりもわずかに低くなる。するとラッチ回路２６４のクロスカップルされたインバータの増幅動作によりノードＮ１がＬレベルに設定されノードＮ２の電位はＨレベルに設定される。このようにして読出動作が終了した後にトランジスタ２２６，２２８が非導通状態とされて読出が終了する。
【０１３５】
このようにラッチ回路の電位を電流ドライバ回路２１８，２２０に常に与えておけば、書込信号ＰＲＯを活性化する操作のみで書込動作を行なうこどができる。これにより電源オフ時の処理の短縮および電源が瞬間的に低下した場合のデータの退避が可能となる。
【０１３６】
図１９は、図１２に示したデータ保持回路２１０の構成を適用したフリップフロップ３００の構成を示した回路図である。
【０１３７】
図１９を参照してフリップフロップ３００は、クロック信号ＣＫ，ＣＫＢに応じてデータ信号Ｄを取込むマスタラッチ３０２と、クロック信号ＣＫに応じてマスタラッチの出力を受けて保持するスレーブラッチ３０４とを含む。
【０１３８】
マスタラッチ３０２は、クロック信号ＣＫＢの活性化に応じてデータ信号Ｄを反転するクロックドインバータ３０６と、クロックドインバータ３０６の出力を受けて反転するインバータ３０８と、クロック信号ＣＫに応じて活性化してインバータ３０８の出力を受けて反転しインバータ３０８の入力に帰還させるクロックドインバータ３１０とを含む。
【０１３９】
スレーブラッチ３０４は、インバータ３０８の出力を受けて反転するインバータ３１２と、クロック信号ＣＫの活性化に応じて活性化しインバータ３０８の出力を受けて反転するクロックドインバータ３１４と、クロック信号ＣＫの活性化に応じて活性化しインバータ３１２の出力を受けて反転するクロックドインバータ３１６と、クロックドインバータ３１４，３１６の出力を受けるデータ保持回路３１８とを含む。
【０１４０】
データ保持回路３１８は、図１２に示したデータ保持回路２１０の構成において、ノードＮ１にクロックドインバータ３１６の出力が接続されノードＮ２にクロックドインバータ３１４の出力が接続されている。そしてノードＮ１からは信号Ｑが出力されノードＮ２からは信号／Ｑが出力され、ＮチャネルＭＯＳトランジスタ２２２，２２４が削除されている点が、データ保持回路３１８は、データ保持回路２１０と構成が異なる。データ保持回路３１８の他の部分の構成については、データ保持回路２１０と同様であるので説明は繰返さない。
【０１４１】
マスタラッチ３０２の出力はインバータ３１２によって相補信号に変換され、クロック信号ＣＫで制御されるクロックドインバータ３１４，３１６によってノードＮ１，Ｎ２に伝達される。ノードＮ１，Ｎ２は通常動作時にはフリップフロップの出力信号Ｑ，／Ｑを出力しており、次段のロジック回路にノードの電位を伝達する。
【０１４２】
このようにフリップフロップのマスタラッチのデータ保持ノードＮ１，Ｎ２に不揮発性メモリ素子を付加している。これにより電源オフ時に書込信号ＰＲＯの活性化のみでラッチデータを不揮発性メモリセルに書込むことができ、データ退避時間の短縮を図ることができる。また、電源復帰時にも実施の形態１と比べて余分なデータ転送時間なしでラッチデータをリストアすることができる。
【０１４３】
図２０は、図１１に示した半導体装置２０１の電源制御を説明するための動作波形図である。
【０１４４】
図１１，２０を参照して、時刻ｔ１においてスイッチ回路ＳＷＡが非導通状態から導通状態に変更される。時刻ｔ１において回路ブロック２０３Ａの電源電位ＩＮＴＶＣＣＡが立上がってからしばらくすると回路ブロック２０３Ａの内部に含まれているデータ保持回路のラッチノードＮＡにトンネル磁気抵抗素子に保持されていたデータがリストアされる。
【０１４５】
時刻ｔ２においては、スイッチ回路ＳＷＢが非導通状態から導通状態に制御され回路ブロック２０３Ｂの電源電位ＩＮＴＶＣＣＢが立上がる。そして回路ブロック２０３Ｂの内部に含まれているデータ保持回路のラッチノードＮＢにトンネル磁気抵抗素子のデータがリストアされる。
【０１４６】
回路ブロック２０３Ａの処理が一旦終了しデータを退避させるために、時刻ｔ３において電源制御部２０２は制御信号ＳＴＡを活性化させる。制御信号ＳＴＡの活性化に応じて回路ブロック２０３Ａに含まれているデータ保持回路では、ラッチノードからトンネル磁気抵抗素子へのデータの退避が行なわれる。このデータの退避に応じてプログラム電流ＩＰＡが消費される。
【０１４７】
時刻ｔ４においてデータの書込が終了すると制御信号ＳＴＡはＬレベルに非活性化され、同時にスイッチ回路ＳＷＡは非導通状態とされ回路ブロック２０３Ａは待機状態となる。
【０１４８】
時刻ｔ５においては、回路ブロック２０３Ｂの処理が終了し回路ブロック２０３Ｂの内部に含まれているデータ保持回路のデータを退避させるために、電源制御部２０２は制御信号ＳＴＢを活性化させる。これに応じてプログラム電流ＩＰＢが流れデータ保持回路のラッチノードの保持データがトンネル磁気抵抗素子に退避される。
【０１４９】
時刻ｔ６において回路ブロック２０３Ｂのデータの退避が終了すると制御信号ＳＴＢがＨレベルからＬレベルに非活性化されてスイッチ回路ＳＷＢが非活性化される。この処理と並行して時刻ｔ５において再び電源制御部２０２によってスイッチ回路ＳＷＡが導通状態に制御されるとラッチノードＮＡのデータが復帰され回路ブロック２０３Ａにおいて処理の続きが続行される。そして時刻ｔ７において処理結果を退避するために制御信号ＳＴＡが活性化されてデータ保持回路のラッチノードのデータがトンネル磁気抵抗素子に書込まれる。
【０１５０】
時刻ｔ８において書込が終了すると制御信号ＳＴＡは非活性化されてスイッチ回路ＳＷＡは非導通状態とされる。
【０１５１】
以上説明したように、電源電位をオフ状態からオン状態にする場合には、各回路ブロックに含まれているラッチ回路の電源電位の上昇に伴い、トンネル磁気抵抗素子の抵抗差を検出しながらラッチ内の相補なノードの電位に発生する電位差が増幅されラッチ回路にデータが読出される。
【０１５２】
一方、電源電位をオン状態からオフ状態にする場合には、その直前に発生される制御信号ＳＴＡ〜ＳＴＤに従ってトンネル磁気抵抗素子に書込電流を流しながらラッチ回路のデータを書込む。このように、データ退避動作／データ復帰動作を高速に行なうことができるので、電源オン／オフ動作を短時間で行なうことができ、かつ低消費電力化を効率よく行なうことができる。
【０１５３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１５４】
【発明の効果】
この発明は、以上説明したように、データ退避時のデータ転送用の転送用経路を通常のデータ転送経路と別途に設けることにより、通常動作を妨げることなくデータ退避ができ、電源電位を標準動作電位から待機電位に変化させることで待機時の消費電流を低減させることができる。
【０１５５】
また、揮発性のラッチ回路に薄膜磁性体メモリセルを付加することによって、ラッチ回路のデータを退避させたい場合に複雑な転送動作が不要で高速にデータを退避でき、待機モードにおいて電源電位を待機電位にすることで待機時の消費電流を効率良く低減させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置１の電源制御に関する全体構成を示す概略ブロック図である。
【図２】メモリ部４の構成をより詳細に示した半導体装置１のブロック図である。
【図３】図２のメモリアレイＭＡに含まれる磁気トンネル接合部を有するメモリセルの構成を示す概略図である。
【図４】ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図５】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図６】ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【図７】図２におけるデータ選択部５０の構成を示した回路図である。
【図８】図１におけるロジック回路３．ｎの構成を示した回路図である。
【図９】データ保持部７６の構成をより詳細に示す回路図である。
【図１０】実施の形態１の半導体装置１のデータ転送動作を説明するための動作波形図である。
【図１１】実施の形態２の半導体装置２０１の構成を示すブロック図である。
【図１２】図１１における回路ブロック２０３Ａ〜２０３Ｄに含まれるデータ保持回路２１０の構成を示した回路図である。
【図１３】データ保持回路２１０のトンネル磁気抵抗素子にデータ“１”を書込む説明をするための図である。
【図１４】データ書込を説明するための動作波形図である。
【図１５】メモリセル２１６に“０”を書込む場合を示した図である。
【図１６】データ保持回路２１０のメモリセル２１６からデータ“１”の読出が行なわれる場合を示した図である。
【図１７】メモリセル２１６からのデータ読出の動作を説明するための動作波形図である。
【図１８】メモリセル２１６に書込まれているデータ“０”を読出す説明をするための図である。
【図１９】図１２に示したデータ保持回路２１０の構成を適用したフリップフロップ３００の構成を示した回路図である。
【図２０】図１１に示した半導体装置２０１の電源制御を説明するための動作波形図である。
【符号の説明】
１，２０１　半導体装置、２　電源制御部、３　ロジック部、３．１〜３．ｎロジック回路、４　メモリ部、６　モードデコーダ、８　ロウアドレスラッチ、１０　ロウプリデコーダ、１２　コラムアドレスラッチ、１４　コラムプリデコーダ、１６　モードレジスタ、１８　バンクアドレスラッチ、２０　バンクデコーダ、２２　データ変換部、２８　バーストアドレスカウンタ、５０　データ選択部、５１，５２，６１，６２　入力バッファ回路、５４，６４　マルチプレクサ、５６，５８，６６，６８　出力バッファ回路、５９，６９　デマルチプレクサ、７５　メモリ制御部、７４　クロック発生部、７６　データ保持部、７８組合せ回路、８１〜８ｋ，３００　フリップフロップ、９１，９２　ラッチ、１０２，３０２　マスタラッチ、１０３，３０４　スレーブラッチ、２０２　電源制御部、２０３Ａ〜２０３Ｄ　回路ブロック、２１０，３１８　データ保持回路、２１４，２６４　ラッチ回路、２１５　ＯＲ回路、２１６　メモリセル、２１８，２２０　電流ドライバ回路、２６２，２６４　トンネル磁気抵抗素子、ＢＡＮＫ０〜ＢＡＮＫ７　メモリバンク、ＢＬ　ビット線、ＣＤ　コラムデコーダ、ＥＸＩＯ，Ｔ１Ａ，Ｔ２Ａ　端子、ＦＬ　固定磁化層、Ｇ−Ｉ／Ｏ　グローバルデータバス、ＭＡ　メモリアレイ、ＲＤ　ロウデコーダ、ＲＷＬ　リードワード線、ＳＷＡ〜ＳＷＤ，ＳＷＬ１　スイッチ回路、Ｔ１　電源端子、Ｔ２　接地端子、ＴＢ　トンネルバリア、ＴＭＲ　トンネル磁気抵抗素子、ＶＬ　自由磁化層、ＷＤＬ　ライトデジット線、ＷＷＬ　ライトワード線。

Claims

第１、第２のモードを動作モードとして有する半導体装置であって、
不揮発的にデータを記憶する記憶部と、
前記第１、第２のモードにおいてそれぞれ第１、第２のデータ転送経路を用いて前記記憶部にデータを送信する論理回路部とを備え、
前記論理回路部は、前記記憶部および前記論理回路部に与える電源電位を標準動作電位から待機電位に変化させる予告信号に応じて、前記第１のモードで処理していた結果情報を前記第２のモードにおいて前記第２のデータ転送経路を用いて前記記憶部に退避させる、半導体装置。
前記待機電位は、電源電流を低減させるために前記標準動作電位よりも低く設定された電位であり、
前記論理回路部は、
前記第１のモードで処理した結果を揮発的に保持する複数のフリップフロップ回路を含む、請求項１に記載の半導体装置。
前記論理回路部は、前記電源電位を前記待機電位から前記標準動作電位に復帰させる際に前記記憶部からデータを読出して前記第２のデータ転送経路を用いて前記複数のフリップフロップ回路にデータを設定する、請求項２に記載の半導体装置。
前記論理回路部は、
前記第１のモードで処理した結果を揮発的に保持する複数の保持回路を含み、
前記複数の保持回路は、前記第２のデータ転送経路上に直列に接続され、
前記複数の保持回路の保持データは前記第２のデータ転送経路を用いて前記記憶部にシリアル転送される、請求項１に記載の半導体装置。
データ保持回路を備え、
前記データ保持回路は、
揮発的にデータを保持するラッチ回路と、
前記ラッチ回路の保持情報および活性化信号を受ける書込制御回路と、
前記活性化信号が活性状態にあるときに前記保持情報に応じた電流を前記書込制御回路から受けて、前記電流に応じた磁場によって記憶データを不揮発に書換える薄膜磁性体メモリセルとを含む、半導体装置。
前記データ保持回路は、クロック信号に同期してデータ転送動作を行なうフリップフロップ回路である、請求項５に記載の半導体装置。
前記ラッチ回路は、
第１、第２の保持ノードにそれぞれ入力、出力が接続される第１のインバータと、
前記第１、第２の保持ノードにそれぞれ出力、入力が接続される第２のインバータと、
前記第１、第２の保持ノードを接続するスイッチ回路とを含み、
前記薄膜磁性体メモリセルは、
前記電流に応じて相補な２つの抵抗値に設定される第１、第２のトンネル磁気抵抗素子を含み、
前記第１のトンネル磁気抵抗素子は、前記第１の保持ノードから固定電位に至る経路上に接続され、
前記第２のトンネル磁気抵抗素子は、前記第２の保持ノードから前記固定電位に至る経路上に接続される、請求項５に記載の半導体装置。