JP2004127968A

JP2004127968A - 半導体装置およびその製造方法

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Publication number: JP2004127968A
Application number: JP2002285651A
Authority: JP
Inventors: Tetsuya Okada; 岡田　哲也; Mitsuhiro Yoshimura; 吉村　充弘
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-09-30
Filing date: 2002-09-30
Publication date: 2004-04-22
Also published as: KR20040028520A; CN1487600A; US20040061195A1; TW200405568A

Abstract

【課題】従来、ショットキーバリアダイオードのＶＦ、ＩＲ特性はトレードオフの関係にあり、低ＶＦ化を実現するにはリーク電流の増大が避けられない問題があった。
【解決手段】ショットキー接合領域に、正六角形状のＰ＋型半導体領域を複数設ける。互いの離間距離が等しくなるので、逆方向電圧印加時にはＰ＋型半導体領域から空乏層が広がり、エピタキシャル層を埋め尽くす。つまり、ショットキー接合界面で発生したリーク電流がカソード側に漏れるのを遮断できる。高いリーク電流が発生していても空乏層により遮断できるので、ＶＦとＩＲのトレードオフの関係が結果的に無くなり、ＩＲを考慮することなく低ＶＦを実現できる。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にショットキーバリアダイオードの低ＶＦ低ＩＲ特性を向上する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
シリコン半導体基板と金属層とで形成されるショットキー接合は、その障壁により整流作用を有するため、ショットキーバリアダイオードとして一般的に良く知られた素子である。
【０００３】
図８には、従来のショットキーバリアダイオードを示す。図８（Ａ）は平面図であり、図８（Ｂ）は図８（Ａ）のＢ−Ｂ線断面図である。
【０００４】
Ｎ型半導体基板１にＮ−型エピタキシャル層２を積層し、その表面とショットキー接合を形成するショットキー金属層６を設ける。この金属層は例えばＴｉである。更に金属層全面を覆ってアノード電極７となるＡｌ層を設ける。半導体基板外周には耐圧を確保するためにＰ＋型不純物を拡散した高濃度不純物領域４が設けられ、その一部がショットキー金属層６とコンタクトする。
【０００５】
仕事関数の異なる金属と半導体基板とが接触するとフェルミ準位が一致するように両者のエネルギーバンド図が変化して両者の間にショットキー障壁が発生する。この障壁の高さ、すなわち仕事関数差（以下本明細書ではこの仕事関数差をφＢｎと称する）は、ショットキーバリアダイオードの特性を決定する要因となる。また、このφＢｎは金属に固有の値である。
【０００６】
ショットキーバリアダイオードのＮ型シリコン側に負、金属層側に正の電圧を印加すると電流が流れ、このときの電圧が順方向電圧ＶＦである。一方その逆方向、すなわちＮ型シリコン側に正、金属層側に負の電圧を印加すると電流は流れない。この時の電圧を以降逆方向の電圧と称する。ショットキーバリアダイオードのショットキー金属層は、擬似的なＰ型領域と考えることができる。
【０００７】
あるショットキーバリアダイオードについて考えた場合、φＢｎが大きくなると、ショットキーバリアダイオードの順方向電圧ＶＦが高くなり、逆に逆方向電圧時のリーク電流ＩＲは低減する。すなわち順方向電圧ＶＦとリーク電流ＩＲはトレードオフの関係にある。
【０００８】
図９を用いて従来のショットキーバリアダイオードの製造方法を説明する。
【０００９】
まず、Ｎ＋型半導体基板１にＮ−型エピタキシャル層２を積層し、所定の耐圧を確保するために基板周囲にはＰ＋型不純物を注入し拡散した高濃度不純物領域４を形成する（図９（Ａ））。
【００１０】
その後、例えばＴｉ等のショットキー金属層６をエピタキシャル層２表面に蒸着して、シリサイド化のための熱処理を行う。これにより、エピタキシャル層と金属層とでショットキー接合を形成する。φＢｎはショットキー金属層およびショットキー接合面積によって変化するため、チップサイズと所望の特性とを考慮してショットキー金属層を適宜選択する（図９（Ｂ））。
【００１１】
更に、全面にアノード電極７となるＡｌ層を形成し、裏面にはカソード電極８を形成して最終構造を得る（図９（Ｃ））。
【００１２】
このように、従来のショットキーバリアダイオードにおいては、Ｎ−型エピタキシャル層のほぼ全面に、ショットキー金属層を蒸着させている。（例えば、特許文献１参照。）
【００１３】
【特許文献１】
特公平６−２２４４１０号公報　（第２頁、第２図）
【００１４】
【発明が解決しようとする課題】
ショットキーバリアダイオードの立ち上がり電圧となる順方向電圧ＶＦや逆方向電圧印加時のリーク電流ＩＲは、ショットキー金属層と半導体基板とのショットキー接合で得られるφＢｎにより決定する。図１０には、φＢｎとＶＦ、ＩＲの関係を示す。図の如くこれらはφＢｎが高ければＶＦは高くなり、ＩＲは下がるトレードオフの関係にある。
【００１５】
また、φＢｎが同じ場合、ショットキー接合面積により、ＶＦおよびＩＲの値が変動する。
【００１６】
このため、ショットキーバリアダイオードでは、ＶＦおよびＩＲ特性のトレードオフで所望の特性に近づくように、ショットキー接合面積、すなわちチップサイズによってφＢｎを選択している。
【００１７】
例えば、小信号用途ではチップサイズが小さいことから相対的にＩＲは小さくなるので、低ＶＦを優先して低いφＢｎを採用する。一方大信号用ではある程度のチップサイズが必要となるため、リーク電流ＩＲの影響が相対的に大きくなる。そのためリーク電流ＩＲの抑制を優先して高いφＢｎを採用している。
【００１８】
ここで、φＢｎの値は金属に固有のものであり、この値を詳細なレンジで選択することはできない。また、ＶＦおよびＩＲの値を計算する上で、φＢｎの変動は、ＶＦおよびＩＲの値を大きく変動させるものである。例えば小信号系では上記の理由により低いφＢｎを採用しているが、順方向電圧ＶＦは前述の如く装置の立ち上がり電圧であり、電源電圧を効率的に利用するためにも低い方が望ましい。このＶＦの低減を図りたい場合、φＢｎの変更では特性の変動が大きすぎるため、接合面積を大きくすることで解決するのが一般的である。ところが接合面積の増大はチップサイズを大きくすることになるので、コストがかかる上、小型化を阻む大きな要因となる。
【００１９】
【課題を解決するための手段】
本発明は、かかる課題に鑑みてなされ、第１に、一導電型半導体基板と、基板上に設けられた一導電型エピタキシャル層と、エピタキシャル層に複数設けられた第１の逆導電型半導体領域と、複数の第１の逆導電型半導体領域を囲んでエピタキシャル層周囲に設けられた第２の逆導電型半導体領域と、エピタキシャル層および第１の逆導電型半導体領域表面とショットキー接合を形成する金属層とを具備することにより解決するものである。
【００２０】
また、第１の逆導電型半導体領域は、エピタキシャル層に設けたトレンチに逆導電型の半導体材料を埋設してなることを特徴とするものである。
【００２１】
また、第１の逆導電型半導体領域は、エピタキシャル層に逆導電型不純物を拡散した領域であることを特徴とするものである。
【００２２】
また、互いに隣接する第１の逆導電型半導体領域は、逆方向の電圧印加時に第１の逆導電型半導体領域間のエピタキシャル層が空乏層で埋め尽くされる間隔で離間して配置されることを特徴とするものである。
【００２３】
また、互いに隣接する第１の逆導電型半導体領域は、等間隔に離間して配置されることを特徴とするものである。
【００２４】
また、第１の逆導電型半導体領域は、エピタキシャル層の厚みよりも浅く設けることを特徴とするものである。
【００２５】
また、第２の逆導電型半導体領域は、拡散領域であることを特徴とするものである。
【００２６】
また、第２の逆導電型半導体領域は、エピタキシャル層に設けた複数のトレンチに半導体材料を埋設して成ることを特徴とするものである。
【００２７】
第２に、一導電型半導体基板上に一導電型エピタキシャル層を積層する工程と、
エピタキシャル層に複数の第１の逆導電型半導体領域と複数の第１の逆導電型半導体領域を囲む第２の逆導電型半導体領域とを形成する工程と、
エピタキシャル層および第１の逆導電型半導体領域表面とショットキー接合を形成する金属層を形成する工程とを具備することにより解決するものである。
【００２８】
また、第１の逆導電型半導体領域は不純物をイオン注入し拡散して形成することを特徴とするものである。
【００２９】
また、第１の逆導電型半導体領域はエピタキシャル層にトレンチを形成し、逆導電型の半導体材料を埋設して形成することを特徴とするものである。
【００３０】
また、第２の逆導電型半導体領域はエピタキシャル層に複数のトレンチを形成し、逆導電型の半導体材料を埋設して形成することを特徴とするものである。
【００３１】
また、第１の逆導電型半導体領域および第２の逆導電型半導体領域とを同時に形成することを特徴とするものである。
【００３２】
【発明の実施の形態】
本発明の実施の形態を図１から図７を用いて詳細に説明する。
【００３３】
図１には、本発明のショットキーバリアダイオードを示す。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）のＡ−Ａ線の断面図、図１（Ｃ）は図１（Ｂ）の拡大図である。尚、図１（Ａ）では基板表面のショットキー金属層およびアノード電極を省略している。
【００３４】
本発明のショットキーバリアダイオードは、一導電型半導体基板１と、一導電型エピタキシャル層２と、第１の逆導電型半導体領域３と、第２の逆導電型半導体領域４と、ショットキー金属層６とから構成される。尚、図８および図９に示す従来構造と同一構成要素は同一符号とする。
【００３５】
第１の逆導電型半導体領域３は、Ｎ＋型半導体基板１上にＮ−型エピタキシャル層２を積層し、そのエピタキシャル層２に設けられたＰ＋型の半導体領域である。エピタキシャル層２にトレンチ３ａを設け、Ｐ＋型不純物を含むポリシリコン３ｂを埋設し、熱処理によりＰ＋型不純物をトレンチ周囲に拡散してＰ＋型半導体領域３とする。トレンチ３ａは、例えば開口幅（対角線幅）１μｍの正六角形状を有し、それぞれ１μｍ〜１０μｍ程度で離間されてエピタキシャル層２に多数個設けられる。後に詳述するが、互いに隣接するＰ＋型半導体領域３は等間隔で配置する必要からその形状は正六角形状が望ましい。
【００３６】
第２の逆導電型半導体領域４は、ショットキーバリアダイオードの逆方向電圧印加時の耐圧を確保するため、全てのＰ＋型半導体領域３外周を囲んで設けられたＰ＋型の高濃度不純物領域である。この高濃度不純物領域４は、その一部をショットキー金属層６とコンタクトさせる必要からマスクの合わせずれを考慮して２０μｍ程度の幅で設けられる。Ｐ＋型半導体領域３と同じパターンのトレンチ３ａをラインアンドスペースで複数本設け、Ｐ＋型ポリシリコン３ｂが埋設されたものである。ポリシリコン３ｂ埋設後の熱処理により不純物が拡散して一体化し、幅の広い高濃度不純物領域４となっている。また、この領域は従来同様Ｐ＋型不純物をイオン注入および拡散して形成したものであっても良い。
【００３７】
この高濃度不純物領域４の内側に配置されたＰ＋型半導体領域３の全てとエピタキシャル層２がショットキー接合領域となる。
【００３８】
ショットキー金属層６は、例えばＭｏ等である。エピタキシャル層２およびすべてのＰ＋型半導体領域３上に設けられ、ショットキー接合を形成する。このショットキー金属層６の上にアノード電極７として例えばＡｌ層等を設け、Ｎ＋型半導体基板１裏面には、カソード電極８を設ける。従来構造においては、最外周に設けた高濃度領域の内側（ショットキー接合領域）でショットキー金属層６がコンタクトするのはエピタキシャル層２のみであったが、本発明の構造においては、エピタキシャル層２およびＰ＋型半導体領域３がショットキー金属層６とコンタクトする。
【００３９】
本発明の特徴は、エピタキシャル層２に等間隔で複数のＰ＋型半導体領域３を設けることにある。ショットキーバリアダイオードのショットキー金属層６は、擬似的なＰ型領域と考えることができ、Ｐ＋型半導体領域３とコンタクトしている。つまり、ショットキー金属層６およびＰ＋型半導体領域３は連続したＰ型領域と見なすことができる。
【００４０】
従って、ショットキーバリアダイオードの逆方向電圧印加時には、図１（Ｃ）の破線の如く、Ｐ＋型半導体領域３およびショットキー金属層６と、Ｎ−型エピタキシャル層２とのＰＮ接合により、Ｐ＋型半導体領域３間のエピタキシャル層に空乏層１０が広がる。前述の如く、Ｐ＋型半導体領域３はそれぞれ均等な所定の間隔で離間されて配置されている。この所定の距離とは、逆方向電圧印加時にＰ＋型半導体領域３から広がる空乏層１０により、エピタキシャル層２が埋め尽くされる範囲であり、本実施形態では１μｍ〜１０μｍ程度とする。
【００４１】
本発明の構造では、逆方向電圧印加時には従来通りショットキー金属層６の種類に応じたリーク電流がエピタキシャル層２とショットキー金属層６との界面で発生する。しかし、逆方向電圧（ＶＲ）がある程度になると、空乏層１０がエピタキシャル層２を埋め尽くしてピンチオフし、界面で発生したリーク電流が遮断されカソード電極８側への漏れを防ぐことができるものである。すなわち、従来と同じ順方向電圧ＶＦを得られる特性を保持しつつ、逆方向電圧（ＶＲ）が増加することによるリーク電流（ＩＲ）の増加を抑制することができる。
【００４２】
ここで、Ｐ＋型半導体領域３は、ショットキーバリアダイオードの順方向電圧印加時には無効領域となる。ショットキーバリアダイオードはショットキー金属層６とエピタキシャル層２との接合面積が大きい方が順方向電圧（ＶＦ）を低くできるので望ましいが、本発明の構造によると、そのショットキー接合面積が低減することになる。しかし、その問題はショットキー金属層をφＢｎのより低いものに変更することにより解決できる。φＢｎが低い金属層は、順方向電圧（ＶＦ）を低くできる反面リーク電流（ＩＲ）が高くなってしまうが、ショットキー接合の界面のリーク電流ＩＲが増加しても、空乏層１０により遮断することができる。つまり、リーク電流ＩＲを考慮せずに所定の順方向電圧ＶＦが得られるφＢｎを有する金属層を採用することが可能となるからである。
【００４３】
すなわち、本発明の構造によれば、従来の大きな問題であったＶＦとＩＲのトレードオフの関係を無くし、ＶＦのみを考慮して商品を設計することが可能となるものである。
【００４４】
図２の特性図を参照し、更に詳細に説明する。図２（Ａ）は逆方向電圧ＶＲおよび逆方向電圧印加時のリーク電流ＩＲの関係を示し、図２（Ｂ）には、順方向電圧（ＶＦ）および順方向電流（ＩＦ）の関係を示す。なお実線は本実施形態の構造による特性であり、点線は従来構造による特性である。また、図中ａは高いφＢｎの金属層（例えばＭｏ）を採用した場合であり、ｂは低いφＢｎの金属層（例えばＴｉ）を採用した場合である。
【００４５】
本発明の構造により、図２（Ａ）の実線ａ、ｂの如く、ショットキーバリアダイオードの特性を作りこむことができる。初期段階においては従来同様の特性であるが、逆方向電圧（ＶＲ）を増加させると、空乏層１０の広がりにより、ＶＲａおよびＶＲｂでピンチオフし、その後はリーク電流ＩＲの増加を抑制できる。
【００４６】
また、Ｐ＋型半導体領域３を設けることでショットキー接合面積が低減するため、図２（Ｂ）の点線ａで示す従来と比較して、実線ａの本実施形態では、順方向電圧ＶＦが増加する。しかし、このような場合には、実線ｂで示す低φＢｎの金属層を採用することで解決できる。低φＢｎの金属層を採用することで、高いφＢｎを採用していた従来構造（点線ａ）よりも順方向電圧ＶＦを低減することができる（実線ｂ）。
【００４７】
図２（Ａ）においては、本実施形態の構造で低φＢｎの金属層を採用した場合が実線ｂである。すなわち、逆方向電圧ＶＲｂにおいて、高φＢｎ金属層の従来構造（点線ａ）を逆転して、ＩＲを抑制することができる。
【００４８】
このように、本発明においては、ショットキー接合界面でリーク電流が発生していても空乏層により遮断できる点が優れている。ショットキー接合領域界面でのリーク電流は避けられないが、カソード電極側へ漏れなければショットキーバリアダイオードとしてのリーク電流は抑制できる。つまり、従来と同じショットキ金属層を用いても、順方向電圧ＶＦが多少増加はするものの、逆方向電圧の増加によるリーク電流を抑制することができる。
【００４９】
また、例えばＰ＋型半導体領域３を設けることでショットキー接合面積が低減し順方向電圧ＶＦが増大するようであれば、低ＶＦのφＢｎを有する金属層を利用すれば良い。逆方向電圧時のリーク電流ＩＲはある電圧においてピンチオフにより増加がなくなり、高φＢｎ金属層を用いた従来構造の特性を逆転できる。つまりＶＦとＩＲのトレードオフの関係をなくすことができるわけである。
【００５０】
ここで、Ｐ＋型半導体領域３の形状は、逆方向電圧印加時に空乏層１０が均等に広がってエピタキシャル層２を埋め尽くせるよう、各々均等な離間距離で配置されることが必要であるので、正六角形状が最適である。尚、一箇所でも空乏層の広がりが不足するところがあるとそこからカソード電極８側へ電流が漏れるので、全てのＰ＋型半導体領域３間において、逆方向電圧印加時に空乏層１０の広がりで埋め尽くされる距離が確保できるのであれば、Ｐ＋型半導体領域３の形状は正六角形状に限らない。
【００５１】
また、Ｐ＋型半導体領域３の離間距離がある程度確保できる場合は、正六角形状に開口されたマスクを用いてエピタキシャル層２にＰ＋型不純物をイオン注入して拡散した拡散領域でもよい。しかし、離間距離が狭い場合は不純物拡散領域では横方向への広がりが避けられないため、トレンチ３ａにポリシリコン３ｂを埋設したＰ＋型半導体領域３を採用する方が好ましい。
【００５２】
次に、図３から図７を用いて本発明のショットキーバリアダイオードの製造方法を詳細に説明する。
【００５３】
本発明の製造方法は、一導電型半導体基板１上に一導電型エピタキシャル層２を積層する工程と、エピタキシャル層２に複数の第１の逆導電型半導体領域３と該第１の逆導電型半導体領域３を囲む第２の逆導電型半導体領域４とを形成する工程と、エピタキシャル層２および第１の逆導電型半導体領域３表面とショットキー接合を形成する金属層６を形成する工程とから構成される。
【００５４】
本発明の第１の工程は、図３の如く一導電型半導体基板１上に一導電型エピタキシャル層２を積層することにある。
【００５５】
Ｎ＋型半導体基板１にＮ−型エピタキシャル層２を積層し、酸化膜（不図示）を全面に生成する。また、図示は省略するが基板の最外周は、酸化膜を開口してＮ＋型不純物をデポジション後拡散し、アニュラーリングを形成する。
【００５６】
本発明の第２の工程は、図４から図６に示す如く、エピタキシャル層２に複数の第１の逆導電型半導体領域３と複数の第１の逆導電型半導体領域の外周を囲む第２の逆導電型半導体領域４とを形成することにある。
【００５７】
本工程は、本発明の特徴となる工程であり、まず図４に第１の実施の形態を示す。
【００５８】
第１の実施の形態は、Ｐ＋型半導体領域３および高濃度不純物領域４を同時に形成するものである。
【００５９】
図４（Ａ）では、開口幅（対角線幅）１μｍ程度の六角形状に開口したマスクを用いてエピタキシャル層２にトレンチ３ａを形成する。このトレンチ３ａは、多数のＰ＋型半導体領域３となり、また複数のＰ＋型半導体領域３の外周を囲んむ高濃度不純物領域４となる。Ｐ＋型半導体領域３は、逆方向電圧印加時に空乏層でエピタキシャル層２が完全に埋め尽くされる幅をもってそれぞれ均等に離間する。一方高濃度不純物領域４のためのトレンチ３ａは、同じ六角形状のパターンを用いて例えば１μｍのラインアンドスペースで複数配置する。
【００６０】
図４（Ｂ）では、全てのトレンチ３ａにＰ＋型不純物が導入されたポリシリコン３ｂを埋設する。全面にノンドープのポリシリコンを堆積後、Ｐ＋型不純物を導入しても良いし、Ｐ＋型不純物が導入されたポリシリコンを堆積しても良い。その後、図４（Ｃ）の如く、全面をエッチバックしてトレンチ３ａにポリシリコン３ｂを埋設し、エピタキシャル層２表面と、予定のＰ＋型半導体領域３および高濃度不純物領域４表面を露出する。
【００６１】
図４（Ｄ）では、熱処理によりＰ＋型不純物を活性化し、Ｐ＋型半導体領域３を形成する。同時に外周では熱処理により近接した複数のトレンチからＰ＋型不純物が微量に拡散することで不純物領域が一体化し、２０μｍ程度の幅の広い高濃度不純物領域４が形成される。高濃度不純物領域４もショットキー金属層とコンタクトする必要があるため、マスクの合わせずれを考慮してある程度の幅が必要となる。
【００６２】
また、図５には、Ｐ＋型不純物のイオン注入と拡散で形成する場合を示す。Ｐ＋型半導体領域３間が空乏層で完全に埋め尽くされる条件と、高濃度不純物領域４における合わせずれを考慮した所定の幅が確保できる条件とを兼ね備えればＰ＋型半導体領域３および高濃度不純物領域４は、不純物をイオン注入した後拡散する拡散領域で同時に形成しても良い。
【００６３】
このように、本発明の製造方法によれば、Ｐ＋型半導体領域３を、ショットキーバリアダイオードの必要構成要素である高濃度不純物領域４と同時に形成できる。トレンチ３ａにポリシリコン３ｂを埋設して形成する場合にはその工程が増えるが、チップサイズを変更することなくＶＦ特性をコントロールできるショットキーバリアダイオードを製造できる。つまり、従来と比較して低ＶＦのショットキーバリアダイオードをコストを増大させずに製造できる利点を有する。また、Ｐ＋型半導体領域３として不純物の拡散領域を採用するのであれば、従来工程の高濃度不純物領域４形成のマスクを変更するだけで実施できる利点を有する。
【００６４】
次に図６を用いて本工程の第２の実施の形態を示す。
【００６５】
例えば、高耐圧のショットキーバリアダイオードにおいては、高濃度不純物領域４はトレンチ３ａより十分深く形成することも有る。またその断面形状として曲率が大きいほうが好ましい。このような場合は、Ｐ＋型半導体領域３と高濃度不純物領域４を別工程で形成すると良い。
【００６６】
その場合はまず図６（Ａ）の如くショットキー接合領域外周にＰ＋型不純物を注入後、拡散して高濃度不純物領域４を形成する。拡散領域であるので、断面形状でみると底部付近の曲率が緩和でき、この部分の電界集中を抑制できるので、高耐圧の機種には適切である。その後、図６（Ｂ）の如くエピタキシャル層２に、トレンチ３ａを形成し、Ｐ＋型ポリシリコン３ｂを埋設してＰ＋型半導体領域３を形成する。あるいは、Ｐ＋不純物を注入後、拡散によりＰ＋型半導体領域３を形成する。
【００６７】
このように、第２の実施の形態の場合は、第１の実施の形態に比べて工程は増えるが、高耐圧ショットキーバリアダイオードを実現することが出来る。
【００６８】
本発明の第３の工程は、図７に示す如く、エピタキシャル層２および第１の逆導電型半導体領域３表面とショットキー接合を形成する金属層６を形成することにある。
【００６９】
図７（Ａ）の如く、拡散工程などにより、全面に付着した酸化膜５を除去し、ショットキー接合領域９部分すなわち、全てのＰ＋型半導体領域３とエピタキシャル層２表面を露出する。また、高濃度不純物領域４もショットキー金属層６をコンタクトさせるため、その一部を露出させる。すなわち、高濃度不純物領域４の一部を含んで、高濃度不純物領域４の内側の酸化膜５をエッチングにより除去し、ショットキー接合領域９を露出する。
【００７０】
更に、図７（Ｂ）の如くショットキー金属層６として例えばＭｏを蒸着する。少なくともショットキー接合領域９を覆う所望の形状にパターニング後、シリサイド化のために５００〜６００℃でアニール処理を行う。ここで、例えばショットキー接合領域９のＰ＋型半導体領域３は、順方向バイアス時には無効領域となるため、ショットキー接合面積の低下によるＶＦの増大がある場合には、Ｍｏに変えてφＢｎの低いＮｉ、Ｃｒ、Ｔｉ等を用いても良い。
【００７１】
その後図７（Ｃ）の如く、アノード電極７となるＡｌ層を全面に蒸着し、所望の形状にパターニングし、裏面には例えばＴｉ／Ｎｉ／Ａｕ等のカソード電極８を形成し、図１に示す最終構造を得る。
【００７２】
【発明の効果】
本発明の特徴は、エピタキシャル層２に等間隔で複数のＰ＋型半導体領域３を設けることにある。これにより、第１に、従来と同程度のＶＦ特性を維持しつつ、逆方向電圧の増加に伴うリーク電流ＩＲの増加を抑制することができる。逆方向電圧印加時には、ショットキー金属層に応じたリーク電流がエピタキシャル層とショットキー金属層との界面で発生するが、本発明の構造によれば、エピタキシャル層を埋め尽くす空乏層によりこのリーク電流が遮断され、裏面電極側への漏れを防ぐことができるものである。
【００７３】
第２に、リーク電流ＩＲを考慮せずに低ＶＦのφＢｎを有するショットキー金属層を採用することができる。Ｐ＋型半導体領域３は、ショットキーバリアダイオードの順方向電圧印加時には無効領域である。ショットキーバリアダイオードはショットキー金属層と、エピタキシャル層との接合面積が大きい方が、ＶＦを低くできるので望ましいが、本発明の構造によると、そのショットキー接合面積が少なくなる。しかし、その問題もショットキー金属層をφＢｎのより低いものに変更することにより解決できる。φＢｎが低い金属層は、ＶＦを低くできる反面ＩＲが高くなってしまうが、ショットキー接合の界面で発生する大きいリーク電流も空乏層により遮断できるため、リーク電流を考慮することなく所定のＶＦが得られるφＢｎを有する金属層を採用することが可能となるからである。
【００７４】
このように、従来同様、ショットキー接合界面発生するリーク電流は避けられないが、本発明においては、ＰＮ接合によりエピタキシャル層に広がる空乏層によりピンチオフし、発生したリーク電流を遮断できる点が優れている。カソード電極側へ漏れることがなく、すなわちＩＲを考慮する必要がないので、従来の大きな問題であったＶＦとＩＲのトレードオフの関係が無くなり、ＶＦのみを考慮して装置を設計することが可能となるものである。
【００７５】
また、本発明の製造方法によれば、第１に、Ｐ＋型半導体領域３を、ショットキーバリアダイオードの必要構成要素である高濃度不純物領域４と同時に形成できる。トレンチにポリシリコンを埋設する場合にはその工程が増えるが、チップサイズを変更することなくＶＦ特性をコントロールできるショットキーバリアダイオードを製造できる。つまり、従来と比較して低ＶＦ、低ＩＲのショットキーバリアダイオードをコストを増大させずに製造できる利点を有する。また、Ｐ＋型半導体領域３として不純物の拡散領域を採用するのであれば、従来通りの工程でマスクの変更のみで実施できる利点を有する。
【００７６】
また、第２に、高濃度不純物領域４を形成後に、Ｐ＋型半導体領域３を形成するれば、工程は増えるが高耐圧ショットキーバリアダイオードを実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明するための（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。
【図２】本発明の半導体装置を説明するための特性図である。
【図３】本発明の半導体装置の製造方法を説明するための断面図である。
【図４】本発明の半導体装置の製造方法を説明するための断面図である。
【図５】本発明の半導体装置の製造方法を説明するための断面図である。
【図６】本発明の半導体装置の製造方法を説明するための断面図である。
【図７】本発明の半導体装置の製造方法を説明するための断面図である。
【図８】従来の半導体装置を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図９】従来の半導体装置の製造方法を説明する断面図である。
【図１０】従来の半導体装置を説明するための特性図である。
【符号の説明】
１　　半導体基板
２　　Ｎ−型エピタキシャル層
３　　Ｐ＋型半導体領域
３ａ　ポリシリコン
３ｂ　トレンチ
４　　高濃度不純物領域
５　　酸化膜
６　　ショットキー金属層
７　　アノード電極
８　　カソード電極
９　　ショットキー接合領域
１０　空乏層

Claims

一導電型半導体基板と、
該基板上に設けられた一導電型エピタキシャル層と、
前記エピタキシャル層に複数設けられた第１の逆導電型半導体領域と、
前記複数の第１の逆導電型半導体領域を囲んで前記エピタキシャル層周囲に設けられた第２の逆導電型半導体領域と、
前記エピタキシャル層および前記第１の逆導電型半導体領域表面とショットキー接合を形成する金属層とを具備することを特徴とする半導体装置。
前記第１の逆導電型半導体領域は、前記エピタキシャル層に設けたトレンチに逆導電型の半導体材料を埋設してなることを特徴とする請求項１に記載の半導体装置。
前記第１の逆導電型半導体領域は、前記エピタキシャル層に逆導電型不純物を拡散した領域であることを特徴とする請求項１に記載の半導体装置。
互いに隣接する前記第１の逆導電型半導体領域は、逆方向の電圧印加時に前記第１の逆導電型半導体領域間のエピタキシャル層が空乏層で埋め尽くされる間隔で離間して配置されることを特徴とする請求項１に記載の半導体装置。
互いに隣接する前記第１の逆導電型半導体領域は、等間隔に離間して配置されることを特徴とする請求項１に記載の半導体装置。
前記第１の逆導電型半導体領域は、前記エピタキシャル層の厚みよりも浅く設けることを特徴とする請求項１に記載の半導体装置。
前記第２の逆導電型半導体領域は、拡散領域であることを特徴とする請求項１に記載の半導体装置。
前記第２の逆導電型半導体領域は、前記エピタキシャル層に設けた複数のトレンチに半導体材料を埋設して成ることを特徴とする請求項１に記載の半導体装置。
一導電型半導体基板上に一導電型エピタキシャル層を積層する工程と、
前記エピタキシャル層に複数の第１の逆導電型半導体領域と該複数の第１の逆導電型半導体領域を囲む第２の逆導電型半導体領域とを形成する工程と、
前記エピタキシャル層および前記第１の逆導電型半導体領域表面とショットキー接合を形成する金属層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
前記第１の逆導電型半導体領域は不純物をイオン注入し拡散して形成することを特徴とする請求項９に記載の半導体装置の製造方法。
前記第１の逆導電型半導体領域は前記エピタキシャル層にトレンチを形成し、逆導電型の半導体材料を埋設して形成することを特徴とする請求項９に記載の半導体装置の製造方法。
前記第２の逆導電型半導体領域は前記エピタキシャル層に複数のトレンチを形成し、逆導電型の半導体材料を埋設して形成することを特徴とする請求項９に記載の半導体装置の製造方法。
前記第１の逆導電型半導体領域および前記第２の逆導電型半導体領域とを同時に形成することを特徴とする請求項９に記載の半導体装置の製造方法。