【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するもので、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（電気的消去、書き込み可能な半導体メモリ）に適用される。
【０００２】
【従来の技術】
図２６及び図２７は、ＮＡＮＤ型フラッシュメモリのセルアレイ構造の一例を示している。
【０００３】
メモリセルアレイは、ＮＡＮＤセルユニットを有し、ＮＡＮＤセルユニットは、メモリセルＭＣ１，ＭＣ２，・・・ＭＣ３，ＭＣ４及びセレクトゲートトランジスタＳＴ１，ＳＴ２から構成される。メモリセルＭＣ１，ＭＣ２，・・・ＭＣ３，ＭＣ４及びセレクトゲートトランジスタＳＴ１，ＳＴ２は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有する素子分離領域３２の間に配置される。
【０００４】
メモリセルＭＣ１，ＭＣ２，・・・ＭＣ３，ＭＣ４は、例えば、フローティングゲート電極とコントロールゲート電極を有するｎチャネルＭＯＳＦＥＴから構成される。メモリセルＭＣ１，ＭＣ２，・・・ＭＣ３，ＭＣ４は、互いに直列接続され、ＮＡＮＤ列を構成している。ＮＡＮＤ列の一端は、セレクトゲートトランジスタＳＴ１を経由してビット線コンタクト部３１に接続され、その他端は、セレクトゲートトランジスタＳＴ２を経由してソース線Ｓに接続される。
【０００５】
メモリセルＭＣ１，ＭＣ２，・・・ＭＣ３，ＭＣ４及びセレクトゲートトランジスタＳＴ１，ＳＴ２は、例えば、同一のウェル領域内に配置される。メモリセルＭＣ１，ＭＣ２，・・・ＭＣ３，ＭＣ４のコントロールゲート電極ＣＧ１，ＣＧ２，・・・ＣＧ３，ＣＧ４は、ロウ方向に延び、ワード線ＷＬ１，ＷＬ２，・・・ＷＬ３，ＷＬ４として機能している。セレクトゲートトランジスタＳＴ１，ＳＴ２のゲート電極ＳＧ１，ＳＧ２は、ロウ方向に延び、セレクトゲート線ＳＧＬ１，ＳＧＬ２として機能している。
【０００６】
ＮＡＮＤ型フラッシュメモリでは、一般に、メモリセルアレイ部は、半導体素子に比較的低電圧が印加される低電圧素子領域となっており、周辺回路部は、半導体素子に比較的高電圧が印加される高電圧素子領域となっている。いずれの素子領域においても、素子分離領域は、素子間のリークを防止するために必要な厚さを有していなければならない。
【０００７】
図２８乃至図３４は、ＮＡＮＤ型フラッシュメモリの製造方法の一例を示している。
【０００８】
まず、図２８に示すように、熱酸化法を用いて、高電圧素子領域内のシリコン基板（例えば、ｐ型シリコン基板）１１上に、厚さ３０ｎｍ程度の酸化シリコン膜１２を形成する。また、熱酸化法を用いて、低電圧素子領域内及び高電圧素子領域内のシリコン基板１１上に、それぞれ厚さ１０ｎｍ程度の酸化シリコン膜１３を形成する。結果として、高電圧素子領域内には、厚さ約４０ｎｍの酸化シリコン膜１２，１３が形成され、低電圧素子領域内には、厚さ約１０ｎｍの酸化シリコン膜１３が形成される。
【０００９】
この後、ＬＰＣＶＤ法を用いて、高電圧素子領域内の酸化シリコン膜１２，１３上及び低電圧素子領域内の酸化シリコン膜１３上に、不純物としてリンが添加された厚さ４０ｎｍ程度の多結晶シリコン膜１４を形成する。
【００１０】
次に、図２９に示すように、多結晶シリコン膜１４上に、レジスト膜１５を塗布し、さらに、フォトリソグラフィー法を用いて、このレジスト膜１５をパターニングする。
【００１１】
次に、図３０に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法などのドライエッチング法を用いて、レジスト膜１５をマスクに、多結晶シリコン膜１４、酸化シリコン膜１２，１３及びシリコン基板１１を、順次、エッチングする。その結果、多結晶シリコン膜１４には、フローティングゲート電極を形成するために必要なスリットが形成される。
【００１２】
また、このエッチングにより、シリコン基板１１内には、トレンチ１６Ａ，１６Ｂが形成される。トレンチ１６Ａは、低電圧素子領域（メモリセルアレイ領域）内に形成され、その深さは、Ａ１となっており、トレンチ１６Ｂは、高電圧素子領域（周辺回路領域）内に形成され、その深さは、Ａ０となっている。これらトレンチ１６Ａ，１６Ｂの深さの差は、酸化シリコン膜１２の厚さにほぼ等しくなっている。
【００１３】
トレンチ１６Ａ，１６Ｂの深さＡ１，Ａ０は、共に、素子間のリークを防ぐために十分な深さでなければならない。この深さは、トレンチ１６Ａ側とトレンチ１６Ｂ側とで当然に異なる。つまり、高電圧が印加されるトレンチ１６Ｂ側に必要な深さは、低電圧が印加されるトレンチ１６Ａ側に必要な深さよりも深くなる。
【００１４】
本例では、トレンチ１６Ａ，１６Ｂが同時に形成されるため、上記条件を満たすためには、トレンチ１６Ａ，１６Ｂの深さＡ１，Ａ０は、共に、素子間のリークを防ぐために必要なトレンチ１６Ｂの最低の深さ又はそれ以上でなければならない。また、この場合、トレンチ１６Ａの深さＡ１は、トレンチ１６Ｂの深さＡ０に依存することになる。その結果、低電圧素子領域内のトレンチ１６Ａの深さＡ１は、必要以上に深くなる。
【００１５】
この後、イオン注入法を用いて、レジスト膜１５をマスクに、トレンチ１６Ａ，１６Ｂの底部のシリコン基板１１内に、反転防止層（例えば、ｐ型不純物領域）１７を形成する。また、アッシャー及びレジスト剥離液を用いて、レジスト膜１５を剥離する。
【００１６】
次に、図３１に示すように、プラズマＣＶＤ法を用いて、トレンチ１６Ａ，１６Ｂを完全に満たす酸化シリコン膜１８を形成する。この後、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて、酸化シリコン膜１８を研磨する。酸化シリコン膜１８の研磨は、酸化シリコン膜１８の表面が、フローティングゲート電極としての多結晶シリコン膜１４の表面に一致する程度まで行う。
【００１７】
次に、図３２に示すように、ＬＰＣＶＤ法を用いて、多結晶シリコン膜１４上及び酸化シリコン膜１８上に、厚さ１５ｎｍ程度の絶縁膜（例えば、ＯＮＯ膜）１９を形成する。続けて、ＬＰＣＶＤ法を用いて、絶縁膜１９上に、不純物としてリンが添加された多結晶シリコン膜２０を形成する。この多結晶シリコン膜２０は、後述するパターニングステップにより、コントロールゲート電極となる。また、ＬＰＣＶＤ法を用いて、多結晶シリコン膜２０上に、酸化シリコン膜２１を形成する。
【００１８】
次に、図３３に示すように、酸化シリコン膜２１上に、レジスト膜２２を塗布し、さらに、フォトリソグラフィー法を用いて、このレジスト膜２２をパターニングする。
【００１９】
次に、図３４に示すように、ＲＩＥ法などのドライエッチング法を用いて、レジスト膜２２（図３３参照）をマスクに、酸化シリコン膜２１、多結晶シリコン膜２０、絶縁膜１９及び多結晶シリコン膜１４を、順次、エッチングする。その結果、多結晶シリコン膜２０は、コントロールゲート電極としての第二電極となり、多結晶シリコン膜１４は、フローティングゲート電極としての第一電極となる。この後、レジスト膜２２（図３３参照）は、剥離される。
【００２０】
最後に、イオン注入法を用いて、酸化シリコン膜２１をマスクに、シリコン基板１１内に自己整合的にｎ型不純物を注入し、さらに、熱アニールを行って、ＭＯＳＦＥＴのソース・ドレインを形成する。
【００２１】
以上のステップにより、ＮＡＮＤ型フラッシュメモリのセルトランジスタが形成される。ここで、本例の製造方法では、上述のように、トレンチ１６Ａ，１６Ｂの深さは、共に、高電圧素子領域（周辺回路領域）内において要求される深さで定義される。これは、トレンチ１６Ａ，１６Ｂを同時に形成することにより製造ステップ数の削減を実現すると共に、低電圧素子領域及び高電圧素子領域の双方において、フィールド反転や、素子間耐圧の劣化などを防ぐためである。
【００２２】
しかし、一般的に、高電圧素子領域において要求されるトレンチの深さは、低電圧素子領域において要求されるトレンチの深さよりも深くなる。つまり、低電圧素子領域内のトレンチ１６Ａの深さが必要以上に深くなる。しかも、トレンチ１６Ａの深さＡ１は、酸化シリコン膜１２の厚さ分だけ、トレンチ１６Ｂの深さＡ０よりも深くなる。
【００２３】
従って、低電圧素子領域内のトレンチ１６Ａの埋め込みアスペクトが増大し、酸化シリコン膜１８の埋め込みが困難になる。酸化シリコン膜１８の埋め込み不良が発生すると、コントロールゲート電極とシリコン基板のショート、ゲート耐圧劣化などの問題を引き起こす。また、このような問題を回避するためには、埋め込みアスペクト比の増大を抑える必要があるが、この場合、素子分離領域の幅が広くなり、素子の高密度化に不利となる。
【００２４】
【発明が解決しようとする課題】
このように、従来では、低電圧素子領域内の素子分離のためのトレンチの深さが、高電圧素子領域内の素子分離のためのトレンチの深さと同じ又はそれ以上となるため、低電圧素子領域内の素子分離のためのトレンチのアスペクト比が増大する問題があった。
【００２５】
本発明の目的は、低電圧素子領域内の素子分離のためのトレンチの深さを必要以上に深くすることなく、低電圧素子領域及び高電圧素子領域の素子分離能力の向上を実現することにある。
【００２６】
【課題を解決するための手段】
本発明の半導体装置は、低電圧で動作する素子が配置される低電圧素子領域内に設けられるＳＴＩ構造の第１素子分離層と、前記低電圧よりも高い高電圧で動作する素子が配置される高電圧素子領域内に設けられるＳＴＩ構造の第２素子分離層とを備え、前記第２素子分離層の上面は、前記第１素子分離層の上面よりも高い位置にある。
【００２７】
前記第１素子分離層の半導体基板の表面からの深さは、前記第２素子分離層の前記半導体基板の表面からの深さよりも深い。
【００２８】
前記第２素子分離層は、トレンチ内に満たされる第１絶縁層と、前記第１絶縁層上に積み重ねられる第２絶縁層とから構成される。
【００２９】
前記第１絶縁層と前記第２絶縁層は、同一の材料から構成される。前記第１絶縁層と前記第２絶縁層は、共に、酸化シリコンから構成される。
【００３０】
前記第１絶縁層と前記第２絶縁層は、異なる材料から構成される。前記第１絶縁層は、酸化シリコンから構成され、前記第２絶縁層は、窒化シリコンから構成される。
【００３１】
前記第２絶縁層の幅は、前記第１絶縁層の幅よりも狭い。前記第２絶縁層の幅は、前記第１絶縁層の幅に等しい。前記第２絶縁層の幅は、前記第１絶縁層の幅よりも広い。
【００３２】
前記第２素子分離層は、トレンチ内に満たされる第１部分と、前記トレンチから突出する第２部分とを持つ絶縁層から構成される。前記絶縁層は、酸化シリコン又は窒化シリコンから構成される。
【００３３】
前記第２部分の幅は、前記第１部分の幅よりも狭い。前記第２部分の幅は、前記第１部分の幅に等しい。前記第２部分の幅は、前記第１部分の幅よりも広い。
【００３４】
前記低電圧素子領域は、メモリセルアレイ領域であり、前記高電圧素子領域は、前記メモリセルアレイ領域の周辺に設けられる周辺回路領域である。
【００３５】
前記第１素子分離層の上面は、前記メモリセルアレイ領域内のフローティングゲート電極の上面に実質的に一致している。前記第１素子分離層の上面は、前記メモリセルアレイ領域内のフローティングゲート電極の上面よりも低い位置にある。
【００３６】
前記第１素子分離層上には、前記低電圧が印加される配線が配置され、前記第２素子分離層上には、前記高電圧が印加される配線が配置される。前記第２素子分離層の直下に導電型の反転を防止する反転防止層が配置される。
【００３７】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態に関わる半導体装置及びその製造方法について詳細に説明する。
【００３８】
（１） 第１実施の形態
▲１▼ デバイス構造
図１は、本発明の第１実施の形態に関わるＮＡＮＤ型フラッシュメモリのデバイス構造を示している。
【００３９】
シリコン基板（例えば、ｐ型シリコン基板。ウェルでもよい。）１１上には、酸化シリコン膜１２，１３が配置される。酸化シリコン膜１２，１３上には、不純物を含む多結晶シリコン膜１４が配置される。低電圧素子領域においては、多結晶シリコン膜１４は、フローティングゲート電極として機能している。
【００４０】
シリコン基板１１、酸化シリコン膜１２，１３及び多結晶シリコン膜１４には、トレンチ１６Ａ，１６Ｂが形成される。トレンチ１６Ａ，１６Ｂの最上部は、多結晶シリコン膜１４の表面にほぼ一致し、その底部は、シリコン基板１１内に存在する。低電圧素子領域におけるトレンチ１６Ａのシリコン基板１１の表面からの深さＡ４は、高電圧素子領域におけるトレンチ１６Ｂのシリコン基板１１の表面からの深さＡ３よりも、ほぼ酸化シリコン膜１２の厚さｔ分だけ、深くなっている。
【００４１】
トレンチ１６Ａ，１６Ｂ内には、酸化シリコン膜１８が満たされており、低電圧素子領域及び高電圧素子領域の双方で、ＳＴＩ構造の素子分離層が実現されている。
【００４２】
ここで、トレンチ１６Ａ，１６Ｂの深さは、共に、素子間のリークを防ぐために十分な深さでなければならない。この深さは、トレンチ１６Ａ側とトレンチ１６Ｂ側とで当然に異なる。つまり、低電圧が印加されるトレンチ１６Ａ側に必要な深さは、高電圧が印加されるトレンチ１６Ｂ側に必要な深さよりも浅くなる。本例では、素子間のリークを防ぐために必要なトレンチ１６Ａの最低の深さをＡ４とし、素子間のリークを防ぐために必要なトレンチ１６Ｂの最低の深さをＡ０（＞Ａ４）とする。
【００４３】
本例では、第一に、トレンチ１６Ａの深さは、Ａ４に設定し、トレンチ１６Ｂの深さは、Ａ４に依存した値、Ａ３（＝Ａ４−ｔ）に設定する。即ち、トレンチ１６Ａ，１６Ｂの深さは、共に、素子間のリークを防ぐために必要なトレンチ１６Ａの最低の深さに基づいて決定する。その結果、低電圧素子領域内のトレンチ１６Ａの深さは、最適な値（必要以上に深くならない値）Ａ４に設定される。
【００４４】
しかし、この場合、高電圧素子領域内のトレンチ１６Ｂの深さは、Ａ３となり、この深さＡ３は、高電圧素子領域内において素子間のリークを防ぐために十分な値Ａ０に達していない。
【００４５】
そこで、本例では、第二に、高電圧素子領域内の素子分離のための酸化シリコン膜１８上に、さらに、素子分離のための絶縁層（例えば、酸化シリコン。ＳＴＩを構成する絶縁層の種類と異なっていてもよい。）１８Ａを積み増しする。絶縁層１８Ａの厚さは、Ａ０からトレンチ１６Ｂの深さＡ３を引いた値Ａ５（＝Ａ０−Ａ３）と同じ又はそれ以上の値に設定される。
【００４６】
これにより、高電圧素子領域内の素子分離のための絶縁層の厚さの合計は、トレンチ１６Ｂの深さＡ３に、絶縁層１８Ａの厚さＡ５を足した値、即ち、Ａ０、又は、それ以上の値となるため、高電圧素子領域内においても、素子間のリークを十分に防ぐことができる。
【００４７】
多結晶シリコン膜１４上、素子分離のための酸化シリコン膜１８上、及び、ＳＴＩ構造の厚さの積み増しのための絶縁層１８Ａ上には、絶縁膜１９が配置される。絶縁膜１９上には、ワード線（コントロールゲート電極）として機能する不純物を含む多結晶シリコン膜２０が配置される。この多結晶シリコン膜２０に代えて、多結晶シリコンと金属とを積み重ねた膜、又は、多結晶シリコンと金属シリサイドとを積み重ねた膜を、ワード線として使用してもよい。多結晶シリコン膜２０上には、酸化シリコン膜２１が配置される。
【００４８】
以上のような半導体装置によれば、低電圧素子領域及び高電圧素子領域の双方において、素子分離のためのトレンチ１６Ａ，１６Ｂの深さは、低電圧素子領域で素子間のリークを防ぐために必要な値に基づいて決定される。また、この場合、高電圧素子領域においては、素子分離のためのトレンチ１６Ｂの深さが十分に深くなく、素子間のリークを防げなくなるため、酸化シリコン膜１８上に、さらに、絶縁層１８Ａを積み増している。
【００４９】
そして、本例の半導体装置のデバイス構造上の特徴は、高電圧素子領域内における素子分離のための絶縁層１８Ａの上面が、低電圧素子領域内における素子分離のための絶縁層（酸化シリコン膜）１８の上面よりも高い位置にある点となる。このような構造により、低電圧素子領域内の素子分離のためのトレンチの深さを必要以上に深くすることなく、低電圧素子領域及び高電圧素子領域の素子分離能力の向上を実現することができる。
【００５０】
▲２▼ プロセス
次に、本例の半導体装置の製造方法、即ち、ＳＴＩ（素子分離領域）を形成した後に、高電圧素子領域内のＳＴＩを構成する絶縁層の厚さを選択的に積み増しする方法について、ＮＡＮＤ型フラッシュメモリを例に説明する。
【００５１】
図２乃至図１０は、本発明の第１実施の形態に関わるＮＡＮＤ型フラッシュメモリの製造方法の一例を示している。
【００５２】
まず、図２に示すように、熱酸化法を用いて、高電圧素子領域内のシリコン基板（例えば、ｐ型シリコン基板）１１上に、厚さ３０ｎｍ程度の酸化シリコン膜１２を形成する。また、熱酸化法を用いて、低電圧素子領域内及び高電圧素子領域内のシリコン基板１１上に、それぞれ厚さ１０ｎｍ程度の酸化シリコン膜１３を形成する。結果として、高電圧素子領域内には、厚さ約４０ｎｍの酸化シリコン膜１２，１３が形成され、低電圧素子領域内には、厚さ約１０ｎｍの酸化シリコン膜１３が形成される。
【００５３】
この後、ＬＰＣＶＤ法を用いて、高電圧素子領域内の酸化シリコン膜１２，１３上及び低電圧素子領域内の酸化シリコン膜１３上に、不純物としてリンが添加された厚さ４０ｎｍ程度の多結晶シリコン膜１４を形成する。
【００５４】
次に、図３に示すように、多結晶シリコン膜１４上に、レジスト膜１５を塗布し、さらに、フォトリソグラフィー法を用いて、このレジスト膜１５をパターニングする。
【００５５】
次に、図４に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法などのドライエッチング法を用いて、レジスト膜１５をマスクに、多結晶シリコン膜１４、酸化シリコン膜１２，１３及びシリコン基板１１を、順次、エッチングする。その結果、多結晶シリコン膜１４には、フローティングゲート電極を形成するために必要なスリットが形成される。
【００５６】
また、このエッチングにより、シリコン基板１１内には、トレンチ１６Ａ，１６Ｂが形成される。トレンチ１６Ａは、低電圧素子領域（メモリセルアレイ領域）内に形成され、シリコン基板１１の表面からの深さは、Ａ４となっており、トレンチ１６Ｂは、高電圧素子領域（周辺回路領域）内に形成され、シリコン基板１１の表面からの深さは、Ａ３となっている。これらトレンチ１６Ａ，１６Ｂの深さの差は、酸化シリコン膜１２の厚さｔにほぼ等しくなっている（Ａ４＝Ａ３＋ｔ・・・（１））。
【００５７】
本例では、低電圧素子領域内のトレンチ１６Ａのアスペクト比が必要以上に大きくなることを防止するため、トレンチ１６Ａ，１６Ｂの深さＡ４，Ａ３は、共に、素子間のリークを防ぐために必要なトレンチ１６Ａの最低の深さに基づいて決定する。つまり、トレンチ１６Ａの深さは、例えば、素子間のリークを防ぐために必要な最低の深さＡ４に設定し、トレンチ１６Ｂの深さＡ３は、トレンチ１６Ａの深さＡ４に依存した値（上記（１）式）にする。
【００５８】
この場合、高電圧素子領域内のトレンチ１６Ｂの深さＡ３は、素子間のリークを防ぐために必要な最低の深さＡ０に達していない（Ａ３＜Ａ０）。
【００５９】
そこで、高電圧素子領域内のトレンチ１６Ｂにより構成されるＳＴＩ（素子分離層）に対しては、後述する工程により、絶縁層を、最低、Ａ５（＝Ａ０−Ａ３）の厚さ分だけ積み増し、素子分離能力の向上を実現する。
【００６０】
この後、イオン注入法を用いて、レジスト膜１５をマスクに、トレンチ１６Ａ，１６Ｂの底部のシリコン基板１１内に、反転防止層（例えば、ｐ型不純物領域）１７を形成する。また、アッシャー及びレジスト剥離液を用いて、レジスト膜１５を剥離する。
【００６１】
次に、図５に示すように、プラズマＣＶＤ法を用いて、トレンチ１６Ａ，１６Ｂを完全に満たす酸化シリコン膜１８を形成する。この後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて、酸化シリコン膜１８を研磨する。酸化シリコン膜１８の研磨は、フローティングゲート電極としての多結晶シリコン膜１４をストッパとして用いることにより、酸化シリコン膜１８の表面が、多結晶シリコン膜１４の表面に実質的に一致する程度まで行う。
【００６２】
なお、このＣＭＰにおいては、フローティングゲート電極とコントロールゲート電極とのカップリング比を向上させるために、酸化シリコン膜１８の表面が、多結晶シリコン膜１４の表面よりも低くなるまで、研磨を行ってもよい。
【００６３】
次に、図６に示すように、ＬＰＣＶＤ法を用いて、多結晶シリコン膜１４上及び酸化シリコン膜１８上に、厚さＡ５（＝Ａ０−Ａ３）又はそれ以上の絶縁膜１８Ａを形成する。絶縁層１８Ａの厚さは、絶縁層１８Ａ上の配線に印加される電圧により、高電圧素子領域内のＳＴＩ（素子分離層）の直下のシリコン基板１１にチャネルが形成されない厚さに設定される。
【００６４】
なお、絶縁層１８Ａは、トレンチ１６Ｂ内の絶縁層と同じ、即ち、酸化シリコンであっても、又は、トレンチ１６Ｂ内の絶縁層と異なっていてもよい。また、絶縁層１８Ａ上に、レジスト膜２３を塗布し、さらに、フォトリソグラフィー法を用いて、このレジスト膜２３をパターニングする。
【００６５】
この後、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法などのドライエッチング法を用いて、レジスト膜２３をマスクに、絶縁層１８Ａをエッチングする。その結果、絶縁層１８Ａは、高電圧素子領域内の酸化シリコン膜１８上に積み増しされる。この後、アッシャー及びレジスト剥離液を用いて、レジスト膜２３を剥離する。
【００６６】
ここで、本例では、絶縁層１８Ａの幅は、ＳＴＩ（素子分離層）の幅よりも狭くなっているが、例えば、図７に示すように、絶縁層１８Ａの幅は、ＳＴＩの幅と略同じであってもよく、また、図８に示すように、絶縁層１８Ａの幅は、ＳＴＩの幅よりも広くなっていてもよい。
【００６７】
次に、図９に示すように、ＬＰＣＶＤ法を用いて、多結晶シリコン膜１４上、酸化シリコン膜１８上及び絶縁層１８Ａ上に、厚さ１５ｎｍ程度の絶縁膜（例えば、ＯＮＯ膜）１９を形成する。続けて、ＬＰＣＶＤ法を用いて、絶縁膜１９上に、不純物としてリンが添加された多結晶シリコン膜２０を形成する。この多結晶シリコン膜２０は、後述するパターニングステップにより、コントロールゲート電極となる。また、ＬＰＣＶＤ法を用いて、多結晶シリコン膜２０上に、酸化シリコン膜２１を形成する。
【００６８】
この後、酸化シリコン膜２１上に、レジスト膜２２を塗布し、さらに、フォトリソグラフィー法を用いて、このレジスト膜２２をパターニングする。
【００６９】
次に、図１０に示すように、ＲＩＥ法などのドライエッチング法を用いて、レジスト膜２２（図９参照）をマスクに、酸化シリコン膜２１、多結晶シリコン膜２０、絶縁膜１９及び多結晶シリコン膜１４を、順次、エッチングする。その結果、多結晶シリコン膜２０は、コントロールゲート電極としての第二電極となり、多結晶シリコン膜１４は、フローティングゲート電極としての第一電極となる。
【００７０】
また、特に、図示しないが、例えば、絶縁膜１９の形成後に、絶縁膜１９の一部を除去することにより、多結晶シリコン膜１４，２０を互いに接触させることができる。このように、互いに電気的に接続された多結晶シリコン膜１４，２０は、高電圧素子領域内におけるセレクトゲート電極や、低電圧素子領域内におけるゲート電極として機能する。
【００７１】
この後、レジスト膜２２（図９参照）は、剥離される。
【００７２】
最後に、イオン注入法を用いて、酸化シリコン膜２１をマスクに、シリコン基板１１内に自己整合的にｎ型不純物を注入し、さらに、熱アニールを行って、ＭＯＳＦＥＴのソース・ドレインを形成する。
【００７３】
以上のステップにより、本発明の第１実施の形態に関わるＮＡＮＤ型フラッシュメモリのセルトランジスタが形成される。
【００７４】
ここで、本例の製造方法では、第一に、低電圧素子領域内において要求される素子分離のためのトレンチの深さに基づいて、低電圧素子領域内及び高電圧素子領域内の素子分離のためのトレンチの深さを決定している。このため、低電圧素子領域内のトレンチの埋め込みアスペクトが不必要に増大することがない。
【００７５】
また、第二に、高電圧素子領域内の素子分離のためのトレンチの深さは、高電圧素子領域において要求される深さよりも浅くなるが、その足りない分は、トレンチ内に満たされる絶縁層上に、さらに、絶縁層を積み増しすることで、充足させている。このため、高電圧素子領域内において、素子分離能力が低下することもない。
【００７６】
なお、素子分離層の積み増しに使用する絶縁層１８Ａの材質については、例えば、酸化シリコン、窒化シリコン、塗布型の絶縁材料などを用いることができる。絶縁層１８Ａを酸化シリコンから構成する場合、例えば、図８に示すように、絶縁層１８Ａの幅をトレンチ１６Ｂの幅よりも広くすることで、絶縁層１８Ａの選択的エッチングが可能になる。なぜなら、絶縁層１８Ａの下地が多結晶シリコン膜１４となるからである。
【００７７】
また、例えば、図６に示すように、絶縁層１８Ａの幅をトレンチ１６Ｂの幅よりも狭くする場合には、絶縁層１８Ａは、絶縁層１８の材質と異なる材質からなるものを採用するのがよい。
【００７８】
本例では、積み増しのための絶縁層のパターニングに際して、ドライエッチング法を用いたが、例えば、多結晶シリコン膜１４に対して絶縁層１８Ａを選択的にエッチングできる希弗酸や弗化アンモニウムなどによるウェットエッチング法や、弗酸蒸気を利用する方法などを用いてもよい。
【００７９】
また、積み増しのための絶縁層のパターニングのマスクとなるレジストの加工に用いるレチクルのパターンを、反転防止層を形成するためのイオン注入のマスクとなるレジストの加工に使用してもよい。
【００８０】
この場合、積み増しのための絶縁層のパターニングに用いるレチクルのパターンと、イオン注入のマスクとなるレジストの加工に用いるレチクルのパターンとは、互いに反転パターンとなる。このため、容易に、これらのレチクルを作成できると共に、高電圧素子領域内のＳＴＩ直下の領域についてのみ、イオン注入により、選択的に、反転防止層を形成することができる。
【００８１】
本例では、低電圧素子領域内の素子分離のためのトレンチの深さは、高電圧素子領域内において素子間リークを防ぐために必要なトレンチの深さに関係なく、低電圧素子領域内におけるトレンチ埋め込み技術に基づいて独立に決定できる。このため、低電圧素子領域における素子の微細化を実現できる。一方、高電圧素子領域内のＳＴＩについては、そのＳＴＩ上に絶縁層を積み増すことで、フィールド反転問題などを防止できる。
【００８２】
▲３▼ 変形例
図１１及び図１２は、本発明の第１実施の形態に関わる半導体装置及びその製造方法の変形例を示している。
【００８３】
図１１のデバイス構造は、フローティングゲート電極としての多結晶シリコン膜１４と絶縁膜１９との間に、窒化シリコン膜２４が設けられている点に特徴を有する。窒化シリコン膜２４は、トレンチ１６Ａ，１６Ｂを形成するときのマスク材、トレンチ１６Ａ，１６Ｂ内に酸化シリコン膜１８を満たすときのストッパとして使用できる。
【００８４】
窒化シリコン膜２４は、図１１に示すように、最終工程まで、残存させておいてもよいし、途中の工程で、剥離してしまってもよい。
【００８５】
図１２のデバイス構造は、トレンチ内に満たされる絶縁層（酸化シリコン膜１８）の表面を、フローティングゲート電極としての多結晶シリコン膜１４の表面よりも低くした点に特徴を有する。このような構造にすることで、フローティングゲート電極（多結晶シリコン膜１４）とコントロールゲート電極（多結晶シリコン膜２０）とが対向する部分の面積を増やすことができ、カップリング比の向上に貢献できる。
【００８６】
（２） 第２実施の形態
▲１▼ デバイス構造
図１３は、本発明の第２実施の形態に関わるＮＡＮＤ型フラッシュメモリのデバイス構造を示している。
【００８７】
シリコン基板（例えば、ｐ型シリコン基板。ウェルでもよい。）１１上には、酸化シリコン膜１２，１３が配置される。酸化シリコン膜１２，１３上には、不純物を含む多結晶シリコン膜１４が配置される。低電圧素子領域においては、多結晶シリコン膜１４は、フローティングゲート電極として機能している。
【００８８】
シリコン基板１１、酸化シリコン膜１２，１３及び多結晶シリコン膜１４には、トレンチ１６Ａ，１６Ｂが形成される。トレンチ１６Ａ，１６Ｂの最上部は、多結晶シリコン膜１４の表面にほぼ一致し、その底部は、シリコン基板１１内に存在する。低電圧素子領域におけるトレンチ１６Ａのシリコン基板１１の表面からの深さＡ４は、高電圧素子領域におけるトレンチ１６Ｂのシリコン基板１１の表面からの深さＡ３よりも、ほぼ酸化シリコン膜１２の厚さｔ分だけ、深くなる。
【００８９】
トレンチ１６Ａ，１６Ｂ内には、酸化シリコン膜１８が満たされており、低電圧素子領域及び高電圧素子領域の双方で、ＳＴＩ構造の素子分離層が実現されている。また、本例のデバイス構造では、高電圧素子領域内のＳＴＩ構造の素子分離層は、トレンチ１６Ｂから突出している。その突出した部分の厚さＡ５は、Ａ０−Ａ３又はそれ以上となっている。
【００９０】
ここで、Ａ０は、高電圧素子領域内で素子分離機能を十分に発揮するために必要なトレンチの最低の深さであり、Ａ３は、高電圧素子領域内の素子分離のためのトレンチ１６Ｂの深さを表している。
【００９１】
本例のデバイス構造では、高電圧素子領域内の素子分離層の上面は、低電圧素子領域内の素子分離層の上面よりも高い位置にある。
【００９２】
本例では、トレンチ１６Ａの深さは、Ａ４に設定し、トレンチ１６Ｂの深さは、Ａ４に依存した値、Ａ３（＝Ａ４−ｔ）に設定する。即ち、トレンチ１６Ａ，１６Ｂの深さは、共に、素子間のリークを防ぐために必要なトレンチ１６Ａの最低の深さに基づいて決定する。その結果、低電圧素子領域内のトレンチ１６Ａの深さは、最適な値（必要以上に深くならない値）Ａ４に設定される。
【００９３】
しかし、この場合、高電圧素子領域内のトレンチ１６Ｂの深さは、Ａ３となり、この深さＡ３は、高電圧素子領域内において素子間のリークを防ぐために十分な値Ａ０に達していない。
【００９４】
そこで、本例では、高電圧素子領域内の素子分離のための酸化シリコン膜１８をトレンチ１６Ｂから突出させ、さらに、その突出量を、素子間のリークを防ぐために十分な値Ａ０からトレンチ１６Ｂの深さＡ３を引いた値Ａ５（＝Ａ０−Ａ３）と同じ値又はそれ以上の値に設定する。
【００９５】
これにより、高電圧素子領域内のＳＴＩ（素子分離層）の厚さの合計は、トレンチ１６Ｂの深さＡ３に、酸化シリコン膜１８の突出量Ａ５を足した値、即ち、Ａ０、又は、それ以上の値となるため、高電圧素子領域内においても、素子間のリークを十分に防ぐことができる。
【００９６】
多結晶シリコン膜１４上、及び、素子分離のための酸化シリコン膜１８上には、絶縁膜１９が配置される。絶縁膜１９上には、ワード線（コントロールゲート電極）として機能する不純物を含む多結晶シリコン膜２０が配置される。この多結晶シリコン膜２０に代えて、多結晶シリコンと金属とを積み重ねた膜、又は、多結晶シリコンと金属シリサイドとを積み重ねた膜を、ワード線として使用してもよい。多結晶シリコン膜２０上には、酸化シリコン膜２１が配置される。
【００９７】
以上のような半導体装置によれば、低電圧素子領域及び高電圧素子領域の双方において、素子分離のためのトレンチ１６Ａ，１６Ｂの深さは、低電圧素子領域で素子間のリークを防ぐために必要な値に基づいて決定される。また、この場合、高電圧素子領域においては、素子分離のためのトレンチ１６Ｂの深さが十分に深くなく、素子間のリークを防げなくなるため、ＳＴＩを、トレンチ１６Ｂから突出させる。
【００９８】
そして、本例の半導体装置のデバイス構造上の特徴は、高電圧素子領域内における素子分離のための絶縁層１８の上面が、低電圧素子領域内における素子分離のための絶縁層１８の上面よりも高い位置にある点となる。このような構造により、低電圧素子領域内の素子分離のためのトレンチの深さを必要以上に深くすることなく、低電圧素子領域及び高電圧素子領域の素子分離能力の向上を実現することができる。
【００９９】
▲２▼ プロセス
次に、本例の半導体装置の製造方法、即ち、ＳＴＩ構造の素子分離層を形成するに当たって、高電圧素子領域内の素子分離層をトレンチから突出させる方法について、ＮＡＮＤ型フラッシュメモリを例に説明する。
【０１００】
図１４乃至図２３は、本発明の第２実施の形態に関わるＮＡＮＤ型フラッシュメモリの製造方法の一例を示している。
【０１０１】
まず、図１４に示すように、熱酸化法を用いて、高電圧素子領域内のシリコン基板（例えば、ｐ型シリコン基板）１１上に、厚さ３０ｎｍ程度の酸化シリコン膜１２を形成する。また、熱酸化法を用いて、低電圧素子領域内及び高電圧素子領域内のシリコン基板１１上に、それぞれ厚さ１０ｎｍ程度の酸化シリコン膜１３を形成する。結果として、高電圧素子領域内には、厚さ約４０ｎｍの酸化シリコン膜１２，１３が形成され、低電圧素子領域内には、厚さ約１０ｎｍの酸化シリコン膜１３が形成される。
【０１０２】
この後、ＬＰＣＶＤ法を用いて、高電圧素子領域内の酸化シリコン膜１２，１３上及び低電圧素子領域内の酸化シリコン膜１３上に、不純物としてリンが添加された厚さ４０ｎｍ程度の多結晶シリコン膜１４を形成する。
【０１０３】
次に、図１５に示すように、多結晶シリコン膜１４上に、レジスト膜１５を塗布し、さらに、フォトリソグラフィー法を用いて、このレジスト膜１５をパターニングする。
【０１０４】
次に、図１６に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法などのドライエッチング法を用いて、レジスト膜１５をマスクに、多結晶シリコン膜１４、酸化シリコン膜１２，１３及びシリコン基板１１を、順次、エッチングする。その結果、多結晶シリコン膜１４には、フローティングゲート電極を形成するために必要なスリットが形成される。
【０１０５】
また、このエッチングにより、シリコン基板１１内には、トレンチ１６Ａ，１６Ｂが形成される。トレンチ１６Ａは、低電圧素子領域（メモリセルアレイ領域）内に形成され、シリコン基板１１の表面からの深さは、Ａ４となっており、トレンチ１６Ｂは、高電圧素子領域（周辺回路領域）内に形成され、シリコン基板１１の表面からの深さは、Ａ３となっている。これらトレンチ１６Ａ，１６Ｂの深さの差は、酸化シリコン膜１２の厚さｔにほぼ等しくなっている（Ａ４＝Ａ３＋ｔ・・・（２））。
【０１０６】
本例では、低電圧素子領域内のトレンチ１６Ａのアスペクト比が必要以上に大きくなることを防止するため、トレンチ１６Ａ，１６Ｂの深さＡ４，Ａ３は、共に、素子間のリークを防ぐために必要なトレンチ１６Ａの最低の深さに基づいて決定する。つまり、トレンチ１６Ａの深さは、例えば、素子間のリークを防ぐために必要な最低の深さＡ４に設定し、トレンチ１６Ｂの深さＡ３は、トレンチ１６Ａの深さＡ４に依存した値（上記（２）式）にする。
【０１０７】
この場合、高電圧素子領域内のトレンチ１６Ｂの深さＡ３は、素子間のリークを防ぐために必要な最低の深さＡ０に達していない（Ａ３＜Ａ０）。
【０１０８】
そこで、高電圧素子領域内のトレンチ１６Ｂにより構成されるＳＴＩ（素子分離層）に対しては、後述する工程により、ＳＴＩを、最低、Ａ５（＝Ａ０−Ａ３）だけ、トレンチ１６Ｂから突出させ、素子分離能力の向上を実現する。
【０１０９】
この後、イオン注入法を用いて、レジスト膜１５をマスクに、トレンチ１６Ａ，１６Ｂの底部のシリコン基板１１内に、反転防止層（例えば、ｐ型不純物領域）１７を形成する。また、アッシャー及びレジスト剥離液を用いて、レジスト膜１５を剥離する。
【０１１０】
次に、図１７に示すように、プラズマＣＶＤ法を用いて、トレンチ１６Ａ，１６Ｂを完全に満たす酸化シリコン膜１８を形成する。この後、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて、酸化シリコン膜１８を研磨する。酸化シリコン膜１８の研磨は、フローティングゲート電極としての多結晶シリコン膜１４より上の酸化シリコン膜１８の厚さが、Ａ５、又は、それ以上になる程度にまで行う。
【０１１１】
また、本例では、酸化シリコン膜１８は、塗布法により形成することもできる。塗布法を用いる場合には、酸化シリコン膜１８の表面は、ＣＭＰを行わなくても、平坦になるため、ここでのＣＭＰを省略できる。この場合、多結晶シリコン膜１４より上の酸化シリコン膜１８の厚さが、Ａ５、又は、それ以上になるような量の酸化シリコン膜１８を塗布する。
【０１１２】
次に、図１８に示すように、酸化シリコン膜１８上に、レジスト膜２５を塗布し、さらに、フォトリソグラフィー法を用いて、このレジスト膜２５をパターニングする。この後、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法などのドライエッチング法を用いて、レジスト膜２５をマスクに、酸化シリコン膜１８をエッチングする。
【０１１３】
その結果、図１９に示すように、高電圧素子領域内のＳＴＩ（酸化シリコン膜１８）は、トレンチ１６Ｂから、Ａ５又はそれ以上、突出した構造を有するようになる。この後、アッシャー及びレジスト剥離液を用いて、レジスト膜２５（図１８参照）を剥離する。
【０１１４】
ここで、本例では、レジスト膜２５の幅は、ＳＴＩ（酸化シリコン膜１８）の幅よりも狭くなっているが、例えば、図２０に示すように、レジスト膜２５の幅は、ＳＴＩの幅と略同じであってもよく、また、図２１に示すように、レジスト膜２５の幅は、ＳＴＩの幅よりも広くなっていてもよい。
【０１１５】
次に、図２２に示すように、ＬＰＣＶＤ法を用いて、多結晶シリコン膜１４上及び酸化シリコン膜１８上に、厚さ１５ｎｍ程度の絶縁膜（例えば、ＯＮＯ膜）１９を形成する。続けて、ＬＰＣＶＤ法を用いて、絶縁膜１９上に、不純物としてリンが添加された多結晶シリコン膜２０を形成する。この多結晶シリコン膜２０は、後述するパターニングステップにより、コントロールゲート電極となる。また、ＬＰＣＶＤ法を用いて、多結晶シリコン膜２０上に、酸化シリコン膜２１を形成する。
【０１１６】
この後、酸化シリコン膜２１上に、レジスト膜２２を塗布し、さらに、フォトリソグラフィー法を用いて、このレジスト膜２２をパターニングする。
【０１１７】
次に、図２３に示すように、ＲＩＥ法などのドライエッチング法を用いて、レジスト膜２２（図２２参照）をマスクに、酸化シリコン膜２１、多結晶シリコン膜２０、絶縁膜１９及び多結晶シリコン膜１４を、順次、エッチングする。その結果、多結晶シリコン膜２０は、コントロールゲート電極としての第二電極となり、多結晶シリコン膜１４は、フローティングゲート電極としての第一電極となる。
【０１１８】
また、特に、図示しないが、例えば、絶縁膜１９の形成後に、絶縁膜１９の一部を除去することにより、多結晶シリコン膜１４，２０を互いに接触させることができる。このように、互いに電気的に接続された多結晶シリコン膜１４，２０は、高電圧素子領域内におけるセレクトゲート電極や、低電圧素子領域内におけるゲート電極として機能する。
【０１１９】
この後、レジスト膜２２（図２２参照）は、剥離される。
【０１２０】
最後に、イオン注入法を用いて、酸化シリコン膜２１をマスクに、シリコン基板１１内に自己整合的にｎ型不純物を注入し、さらに、熱アニールを行って、ＭＯＳＦＥＴのソース・ドレインを形成する。
【０１２１】
以上のステップにより、本発明の第２実施の形態に関わるＮＡＮＤ型フラッシュメモリのセルトランジスタが形成される。
【０１２２】
ここで、本例の製造方法では、第一に、低電圧素子領域において要求される深さに基づいて、低電圧素子領域及び高電圧素子領域のトレンチの深さを決定している。このため、低電圧素子領域内のトレンチの埋め込みアスペクトが不必要に増大することがない。
【０１２３】
また、第二に、高電圧素子領域のトレンチの深さは、高電圧素子領域において要求されるトレンチの深さよりも浅くなるが、その足りない分は、ＳＴＩをトレンチから突出させることで、充足させている。このため、高電圧素子領域の素子分離能力が低下することもない。
【０１２４】
なお、本例によれば、上述の第１実施の形態に関わる製造方法に比べて、ＳＴＩ上に、さらに、絶縁層を積み増しする必要がないため、製造プロセスを簡略化することができる。
【０１２５】
また、トレンチ内に満たす絶縁層の材質については、例えば、酸化シリコン、窒化シリコン、塗布型の絶縁材料などを用いることができる。特に、トレンチ内に、塗布型の絶縁材料を満たせば、平坦化のためのＣＭＰ工程が不要となる。
【０１２６】
本例では、酸化シリコン膜をトレンチ内に満たすに当たって、ドライエッチング法を用いたが、例えば、多結晶シリコン膜１４に対して酸化シリコン膜１８を選択的にエッチングできる希弗酸や弗化アンモニウムなどによるウェットエッチング法や、弗酸蒸気を利用する方法などを用いてもよい。
【０１２７】
また、ＳＴＩの突出部を形成するためのマスクとなるレジスト膜２５の加工に用いるレチクルのパターンを、反転防止層を形成するためのイオン注入のマスクとなるレジスト膜の加工に使用してもよい。
【０１２８】
この場合、突出部を形成するためのレジストの加工に用いるレチクルのパターンと、イオン注入のマスクとなるレジストの加工に用いるレチクルのパターンとは、互いに反転パターンとなる。このため、容易に、これらのレチクルを作成できると共に、高電圧素子領域内のＳＴＩ直下の領域についてのみ、イオン注入により、選択的に、反転防止層を形成することができる。
【０１２９】
本例においても、低電圧素子領域内の素子分離のためのトレンチの深さは、高電圧素子領域内において素子間リークを防ぐために必要なトレンチの深さに関係なく、低電圧素子領域内におけるトレンチ埋め込み技術に基づいて独立に決定できる。このため、低電圧素子領域における素子の微細化を実現できる。一方、高電圧素子領域内のＳＴＩについては、そのＳＴＩをトレンチから突出させることで、フィールド反転問題などを防止できる。
【０１３０】
▲３▼ 変形例
図２４及び図２５は、本発明の第２実施の形態に関わる半導体装置及びその製造方法の変形例を示している。
【０１３１】
図２４のデバイス構造は、フローティングゲート電極としての多結晶シリコン膜１４と絶縁膜１９との間に、窒化シリコン膜２４が設けられている点に特徴を有する。窒化シリコン膜２４は、トレンチ１６Ａ，１６Ｂを形成するときのマスク材、トレンチ１６Ａ，１６Ｂ内に酸化シリコン膜１８を満たすときのストッパとして使用できる。
【０１３２】
窒化シリコン膜２４は、図２４に示すように、最終工程まで、残存させておいてもよいし、途中の工程で、剥離してしまってもよい。
【０１３３】
図２５のデバイス構造は、低電圧素子領域内で、ＳＴＩ構造の素子分離層（酸化シリコン膜１８）の表面を、フローティングゲート電極としての多結晶シリコン膜１４の表面よりも低くした点に特徴を有する。このような構造にすることで、フローティングゲート電極（多結晶シリコン膜１４）とコントロールゲート電極（多結晶シリコン膜２０）とが対向する部分の面積を増やすことができ、カップリング比の向上に貢献できる。
【０１３４】
（３） その他
本発明に関わる以上の説明は、ＮＡＮＤ型フラッシュメモリを例として説明したが、本発明は、このようなフラッシュメモリを含む半導体メモリの他、高電圧素子領域と低電圧素子領域とを有し、ＳＴＩ構造の素子分離層を採用する半導体装置全般に適用できる。
【０１３５】
【発明の効果】
以上、説明したように、本発明によれば、低電圧素子領域内の素子分離のためのトレンチの深さを不必要に大きくすることなく、高電圧素子領域内の素子分離のためのＳＴＩに関しては、ＳＴＩ上に絶縁層を積み増したり、又は、ＳＴＩをトレンチから突出させることで、素子分離耐圧の向上を実現している。このように、本発明では、低電圧素子領域内のＳＴＩのアスペクト比を独自に設定し、素子の高密度化を実現すると同時に、高電圧素子領域の素子分離能力の向上も実現する。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わる半導体装置を示す斜視図。
【図２】本発明の第１実施の形態に関わる製造方法の一工程を示す断面図。
【図３】本発明の第１実施の形態に関わる製造方法の一工程を示す断面図。
【図４】本発明の第１実施の形態に関わる製造方法の一工程を示す断面図。
【図５】本発明の第１実施の形態に関わる製造方法の一工程を示す断面図。
【図６】本発明の第１実施の形態に関わる製造方法の一工程を示す断面図。
【図７】本発明の第１実施の形態に関わる製造方法の一工程を示す断面図。
【図８】本発明の第１実施の形態に関わる製造方法の一工程を示す断面図。
【図９】本発明の第１実施の形態に関わる製造方法の一工程を示す斜視図。
【図１０】本発明の第１実施の形態に関わる製造方法の一工程を示す斜視図。
【図１１】本発明の第１実施の形態に関わる製造方法の変形例を示す斜視図。
【図１２】本発明の第１実施の形態に関わる製造方法の変形例を示す斜視図。
【図１３】本発明の第２実施の形態に関わる半導体装置を示す斜視図。
【図１４】本発明の第２実施の形態に関わる製造方法の一工程を示す断面図。
【図１５】本発明の第２実施の形態に関わる製造方法の一工程を示す断面図。
【図１６】本発明の第２実施の形態に関わる製造方法の一工程を示す断面図。
【図１７】本発明の第２実施の形態に関わる製造方法の一工程を示す断面図。
【図１８】本発明の第２実施の形態に関わる製造方法の一工程を示す断面図。
【図１９】本発明の第２実施の形態に関わる製造方法の一工程を示す断面図。
【図２０】本発明の第２実施の形態に関わる製造方法の一工程を示す断面図。
【図２１】本発明の第２実施の形態に関わる製造方法の一工程を示す断面図。
【図２２】本発明の第２実施の形態に関わる製造方法の一工程を示す斜視図。
【図２３】本発明の第２実施の形態に関わる製造方法の一工程を示す斜視図。
【図２４】本発明の第２実施の形態に関わる製造方法の変形例を示す斜視図。
【図２５】本発明の第２実施の形態に関わる製造方法の変形例を示す斜視図。
【図２６】ＮＡＮＤ型ＥＥＰＲＯＭのセルユニットのレイアウトを示す平面図。
【図２７】ＮＡＮＤ型ＥＥＰＲＯＭのセルユニットを示す回路図。
【図２８】従来の製造方法の一工程を示す断面図。
【図２９】従来の製造方法の一工程を示す断面図。
【図３０】従来の製造方法の一工程を示す断面図。
【図３１】従来の製造方法の一工程を示す断面図。
【図３２】従来の製造方法の一工程を示す断面図。
【図３３】従来の製造方法の一工程を示す斜視図。
【図３４】従来の製造方法の一工程を示す斜視図。
【符号の説明】
１１ ：シリコン基板、
１２，１３，１８，１８Ａ，２１ ：酸化シリコン膜、
１４，２０ ：多結晶シリコン膜、
１５，２２，２３，２５ ：レジスト膜、
１６Ａ，１６Ｂ ：トレンチ、
１７ ：反転防止層、
１９ ：絶縁膜、
２４ ：窒化シリコン膜、
３１ ：ビット線コンタクト部、
３２ ：素子分離層。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and is applied to, for example, a NAND type EEPROM (an electrically erasable and writable semiconductor memory).
[0002]
[Prior art]
FIGS. 26 and 27 show an example of a cell array structure of a NAND flash memory.
[0003]
The memory cell array has a NAND cell unit, and the NAND cell unit includes memory cells MC1, MC2,... MC3, MC4 and select gate transistors ST1, ST2. The memory cells MC1, MC2,... MC3, MC4 and the select gate transistors ST1, ST2 are arranged between element isolation regions 32 having, for example, an STI (Shallow Trench Isolation) structure.
[0004]
The memory cells MC1, MC2,..., MC3, MC4 are composed of, for example, n-channel MOSFETs having a floating gate electrode and a control gate electrode. The memory cells MC1, MC2,... MC3, MC4 are connected in series to each other to form a NAND string. One end of the NAND string is connected to the bit line contact section 31 via the select gate transistor ST1, and the other end is connected to the source line S via the select gate transistor ST2.
[0005]
The memory cells MC1, MC2,... MC3, MC4 and the select gate transistors ST1, ST2 are arranged, for example, in the same well region. The control gate electrodes CG1, CG2,... CG3, CG4 of the memory cells MC1, MC2,... MC3, MC4 extend in the row direction and function as word lines WL1, WL2,. . The gate electrodes SG1, SG2 of the select gate transistors ST1, ST2 extend in the row direction and function as select gate lines SGL1, SGL2.
[0006]
In a NAND flash memory, generally, a memory cell array section is a low-voltage element area where a relatively low voltage is applied to a semiconductor element, and a peripheral circuit section is a high voltage element area where a relatively high voltage is applied to a semiconductor element. It is a voltage element region. In any element region, the element isolation region must have a thickness necessary to prevent leakage between elements.
[0007]
28 to 34 show an example of a method for manufacturing a NAND flash memory.
[0008]
First, as shown in FIG. 28, a silicon oxide film 12 having a thickness of about 30 nm is formed on a silicon substrate (for example, a p-type silicon substrate) 11 in a high-voltage element region by using a thermal oxidation method. Further, a silicon oxide film 13 having a thickness of about 10 nm is formed on the silicon substrate 11 in the low-voltage element region and the high-voltage element region by using a thermal oxidation method. As a result, silicon oxide films 12 and 13 having a thickness of about 40 nm are formed in the high voltage element region, and a silicon oxide film 13 having a thickness of about 10 nm is formed in the low voltage element region.
[0009]
Thereafter, using LPCVD, polycrystalline silicon with a thickness of about 40 nm doped with phosphorus as an impurity is formed on the silicon oxide films 12 and 13 in the high-voltage element region and on the silicon oxide film 13 in the low-voltage element region. A silicon film 14 is formed.
[0010]
Next, as shown in FIG. 29, a resist film 15 is applied on the polycrystalline silicon film 14, and the resist film 15 is patterned using a photolithography method.
[0011]
Next, as shown in FIG. 30, the polycrystalline silicon film 14, the silicon oxide films 12, 13 and the silicon substrate 11 are formed by dry etching such as RIE (Reactive Ion Etching) using the resist film 15 as a mask. Are sequentially etched. As a result, a slit necessary for forming a floating gate electrode is formed in the polycrystalline silicon film 14.
[0012]
In addition, trenches 16A and 16B are formed in silicon substrate 11 by this etching. The trench 16A is formed in a low-voltage element region (memory cell array region) and has a depth of A1, and the trench 16B is formed in a high-voltage element region (peripheral circuit region) and has a depth of A1. Is A0. The difference between the depths of the trenches 16A and 16B is substantially equal to the thickness of the silicon oxide film 12.
[0013]
Both the depths A1 and A0 of the trenches 16A and 16B must be deep enough to prevent leakage between elements. This depth naturally differs between the trench 16A side and the trench 16B side. That is, the depth required on the trench 16B side to which a high voltage is applied is deeper than the depth required on the trench 16A side to which a low voltage is applied.
[0014]
In this example, since the trenches 16A and 16B are formed at the same time, in order to satisfy the above conditions, the depths A1 and A0 of the trenches 16A and 16B are both the minimum of the trench 16B required to prevent leakage between elements. The depth must be greater than or equal to. In this case, the depth A1 of the trench 16A depends on the depth A0 of the trench 16B. As a result, the depth A1 of the trench 16A in the low-voltage element region becomes deeper than necessary.
[0015]
Thereafter, an inversion prevention layer (for example, a p-type impurity region) 17 is formed in the silicon substrate 11 at the bottom of the trenches 16A and 16B using the resist film 15 as a mask by ion implantation. Further, the resist film 15 is stripped using an asher and a resist stripper.
[0016]
Next, as shown in FIG. 31, a silicon oxide film 18 that completely fills the trenches 16A and 16B is formed by using a plasma CVD method. Thereafter, the silicon oxide film 18 is polished by using a CMP (Chemical Mechanical Polishing) method. Polishing of the silicon oxide film 18 is performed until the surface of the silicon oxide film 18 coincides with the surface of the polycrystalline silicon film 14 as a floating gate electrode.
[0017]
Next, as shown in FIG. 32, an insulating film (for example, an ONO film) 19 having a thickness of about 15 nm is formed on the polycrystalline silicon film 14 and the silicon oxide film 18 by using the LPCVD method. Subsequently, a polycrystalline silicon film 20 to which phosphorus is added as an impurity is formed on the insulating film 19 by using the LPCVD method. This polycrystalline silicon film 20 becomes a control gate electrode by a patterning step described later. Further, a silicon oxide film 21 is formed on the polycrystalline silicon film 20 by using the LPCVD method.
[0018]
Next, as shown in FIG. 33, a resist film 22 is applied on the silicon oxide film 21, and the resist film 22 is patterned using a photolithography method.
[0019]
Next, as shown in FIG. 34, using a resist film 22 (see FIG. 33) as a mask, a silicon oxide film 21, a polycrystalline silicon film 20, an insulating film 19 and a polycrystalline silicon are formed by dry etching such as RIE. The silicon film 14 is sequentially etched. As a result, the polycrystalline silicon film 20 becomes a second electrode as a control gate electrode, and the polycrystalline silicon film 14 becomes a first electrode as a floating gate electrode. Thereafter, the resist film 22 (see FIG. 33) is peeled off.
[0020]
Finally, using a silicon oxide film 21 as a mask, an n-type impurity is implanted into the silicon substrate 11 in a self-aligned manner by ion implantation, and thermal annealing is performed to form the source and drain of the MOSFET. .
[0021]
Through the above steps, a cell transistor of the NAND flash memory is formed. Here, in the manufacturing method of this example, as described above, the depths of the trenches 16A and 16B are both defined by the depth required in the high-voltage element region (peripheral circuit region). This is because the number of manufacturing steps can be reduced by forming the trenches 16A and 16B at the same time, and at the same time, in both the low-voltage element region and the high-voltage element region, field inversion and deterioration of the withstand voltage between elements are prevented. is there.
[0022]
However, in general, the trench depth required in the high-voltage element region is deeper than the trench depth required in the low-voltage element region. That is, the depth of the trench 16A in the low-voltage element region becomes deeper than necessary. Moreover, the depth A1 of the trench 16A is greater than the depth A0 of the trench 16B by the thickness of the silicon oxide film 12.
[0023]
Therefore, the filling aspect of the trench 16A in the low voltage element region increases, and it becomes difficult to fill the silicon oxide film 18. When the embedding failure of the silicon oxide film 18 occurs, problems such as a short circuit between the control gate electrode and the silicon substrate and deterioration of the gate breakdown voltage are caused. In order to avoid such a problem, it is necessary to suppress an increase in the embedded aspect ratio. However, in this case, the width of the element isolation region is increased, which is disadvantageous in increasing the density of elements.
[0024]
[Problems to be solved by the invention]
As described above, conventionally, the depth of the trench for element isolation in the low-voltage element region is equal to or greater than the depth of the trench for element isolation in the high-voltage element region. There is a problem that the aspect ratio of the trench for element isolation in the region increases.
[0025]
SUMMARY OF THE INVENTION It is an object of the present invention to realize an improvement in element isolation capability of a low-voltage element region and a high-voltage element region without making a trench for element isolation in a low-voltage element region unnecessarily deep. is there.
[0026]
[Means for Solving the Problems]
In the semiconductor device of the present invention, a first element isolation layer having an STI structure provided in a low voltage element region in which an element operating at a low voltage is arranged, and an element operating at a high voltage higher than the low voltage are arranged. A second element isolation layer having an STI structure provided in the high voltage element region. The upper surface of the second element isolation layer is higher than the upper surface of the first element isolation layer.
[0027]
The depth of the first element isolation layer from the surface of the semiconductor substrate is greater than the depth of the second element isolation layer from the surface of the semiconductor substrate.
[0028]
The second element isolation layer includes a first insulating layer filled in the trench and a second insulating layer stacked on the first insulating layer.
[0029]
The first insulating layer and the second insulating layer are made of the same material. The first insulating layer and the second insulating layer are both made of silicon oxide.
[0030]
The first insulating layer and the second insulating layer are made of different materials. The first insulating layer is made of silicon oxide, and the second insulating layer is made of silicon nitride.
[0031]
The width of the second insulating layer is smaller than the width of the first insulating layer. The width of the second insulating layer is equal to the width of the first insulating layer. The width of the second insulating layer is wider than the width of the first insulating layer.
[0032]
The second element isolation layer includes an insulating layer having a first portion filled in the trench and a second portion protruding from the trench. The insulating layer is made of silicon oxide or silicon nitride.
[0033]
The width of the second part is smaller than the width of the first part. The width of the second part is equal to the width of the first part. The width of the second portion is wider than the width of the first portion.
[0034]
The low-voltage element region is a memory cell array region, and the high-voltage element region is a peripheral circuit region provided around the memory cell array region.
[0035]
An upper surface of the first element isolation layer substantially coincides with an upper surface of a floating gate electrode in the memory cell array region. The upper surface of the first element isolation layer is at a position lower than the upper surface of the floating gate electrode in the memory cell array region.
[0036]
Wiring to which the low voltage is applied is arranged on the first element isolation layer, and wiring to which the high voltage is applied is arranged on the second element isolation layer. An inversion prevention layer for preventing inversion of the conductivity type is disposed immediately below the second element isolation layer.
[0037]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a semiconductor device and a method for manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the drawings.
[0038]
(1) First embodiment
▲ 1 ▼ Device structure
FIG. 1 shows a device structure of a NAND flash memory according to a first embodiment of the present invention.
[0039]
On a silicon substrate (for example, a p-type silicon substrate, which may be a well), silicon oxide films 12 and 13 are arranged. Polysilicon film 14 containing impurities is arranged on silicon oxide films 12 and 13. In the low-voltage element region, the polysilicon film 14 functions as a floating gate electrode.
[0040]
In the silicon substrate 11, the silicon oxide films 12, 13 and the polycrystalline silicon film 14, trenches 16A, 16B are formed. The tops of the trenches 16A and 16B substantially coincide with the surface of the polycrystalline silicon film 14, and the bottoms exist in the silicon substrate 11. The depth A4 of the trench 16A from the surface of the silicon substrate 11 in the low-voltage element region is substantially equal to the depth t3 of the silicon oxide film 12 than the depth A3 of the trench 16B from the surface of the silicon substrate 11 in the high-voltage element region. It's getting deeper by the minute.
[0041]
The trenches 16A and 16B are filled with a silicon oxide film 18, and an element isolation layer having an STI structure is realized in both the low-voltage element region and the high-voltage element region.
[0042]
Here, both the depths of the trenches 16A and 16B must be sufficient to prevent leakage between elements. This depth naturally differs between the trench 16A side and the trench 16B side. That is, the depth required on the trench 16A side to which a low voltage is applied is smaller than the depth required on the trench 16B side to which a high voltage is applied. In this example, the minimum depth of the trench 16A required to prevent leakage between elements is A4, and the minimum depth of the trench 16B required to prevent leakage between elements is A0 (> A4).
[0043]
In this example, first, the depth of the trench 16A is set to A4, and the depth of the trench 16B is set to A3 (= A4-t), which depends on A4. That is, the depths of the trenches 16A and 16B are both determined based on the minimum depth of the trench 16A necessary to prevent leakage between elements. As a result, the depth of the trench 16A in the low-voltage element region is set to an optimum value (a value that does not become deeper than necessary) A4.
[0044]
However, in this case, the depth of the trench 16B in the high voltage element region is A3, and the depth A3 does not reach a value A0 sufficient to prevent leakage between elements in the high voltage element region.
[0045]
Therefore, in the present embodiment, secondly, on the silicon oxide film 18 for element isolation in the high-voltage element region, an insulating layer for element isolation (for example, silicon oxide. The type may be different.) Add 18A. The thickness of the insulating layer 18A is set to a value equal to or more than a value A5 (= A0-A3) obtained by subtracting the depth A3 of the trench 16B from A0.
[0046]
Accordingly, the total thickness of the insulating layers for element isolation in the high-voltage element region is a value obtained by adding the thickness A5 of the insulating layer 18A to the depth A3 of the trench 16B, that is, A0 or that value. Because of the above values, leakage between elements can be sufficiently prevented even in the high voltage element region.
[0047]
An insulating film 19 is provided on the polycrystalline silicon film 14, on the silicon oxide film 18 for element isolation, and on the insulating layer 18A for increasing the thickness of the STI structure. Polycrystalline silicon film 20 containing impurities functioning as a word line (control gate electrode) is arranged on insulating film 19. Instead of this polycrystalline silicon film 20, a film in which polycrystalline silicon and a metal are stacked or a film in which polycrystalline silicon and a metal silicide are stacked may be used as a word line. On polycrystalline silicon film 20, silicon oxide film 21 is arranged.
[0048]
According to the semiconductor device as described above, in both the low-voltage element region and the high-voltage element region, the depth of the trenches 16A and 16B for element isolation is necessary to prevent leakage between elements in the low-voltage element region. Is determined based on the appropriate value. In this case, in the high-voltage element region, the depth of the trench 16B for element isolation is not sufficiently large, so that leakage between elements cannot be prevented. Therefore, the insulating layer 18A is further formed on the silicon oxide film 18. It is accumulating.
[0049]
The device structure of the semiconductor device according to the present embodiment is characterized in that the upper surface of the insulating layer 18A for element isolation in the high-voltage element region is an insulating layer (silicon oxide film) for element isolation in the low-voltage element region. ) 18 is located at a position higher than the upper surface. With such a structure, it is possible to improve the element isolation capability of the low-voltage element region and the high-voltage element region without making the trench for element isolation in the low-voltage element region unnecessarily deep. it can.
[0050]
▲ 2 ▼ Process
Next, a method of manufacturing the semiconductor device of the present example, that is, a method of selectively increasing the thickness of the insulating layer constituting the STI in the high-voltage element region after forming the STI (element isolation region) is described in the NAND. A flash memory will be described as an example.
[0051]
2 to 10 show an example of a method for manufacturing a NAND flash memory according to the first embodiment of the present invention.
[0052]
First, as shown in FIG. 2, a silicon oxide film 12 having a thickness of about 30 nm is formed on a silicon substrate (for example, a p-type silicon substrate) 11 in a high-voltage element region by using a thermal oxidation method. Further, a silicon oxide film 13 having a thickness of about 10 nm is formed on the silicon substrate 11 in the low-voltage element region and the high-voltage element region by using a thermal oxidation method. As a result, silicon oxide films 12 and 13 having a thickness of about 40 nm are formed in the high voltage element region, and a silicon oxide film 13 having a thickness of about 10 nm is formed in the low voltage element region.
[0053]
Thereafter, using LPCVD, polycrystalline silicon with a thickness of about 40 nm doped with phosphorus as an impurity is formed on the silicon oxide films 12 and 13 in the high-voltage element region and on the silicon oxide film 13 in the low-voltage element region. A silicon film 14 is formed.
[0054]
Next, as shown in FIG. 3, a resist film 15 is applied on the polycrystalline silicon film 14, and the resist film 15 is patterned using a photolithography method.
[0055]
Next, as shown in FIG. 4, the polycrystalline silicon film 14, the silicon oxide films 12, 13 and the silicon substrate 11 are formed by dry etching such as RIE (Reactive Ion Etching) using the resist film 15 as a mask. Are sequentially etched. As a result, a slit necessary for forming a floating gate electrode is formed in the polycrystalline silicon film 14.
[0056]
In addition, trenches 16A and 16B are formed in silicon substrate 11 by this etching. The trench 16A is formed in the low voltage element region (memory cell array region), the depth from the surface of the silicon substrate 11 is A4, and the trench 16B is formed in the high voltage element region (peripheral circuit region). It is formed and the depth from the surface of the silicon substrate 11 is A3. The difference between the depths of the trenches 16A and 16B is substantially equal to the thickness t of the silicon oxide film 12 (A4 = A3 + t... (1)).
[0057]
In this example, both the depths A4 and A3 of the trenches 16A and 16B are necessary to prevent leakage between elements in order to prevent the aspect ratio of the trench 16A in the low-voltage element region from becoming unnecessarily large. It is determined based on the minimum depth of the trench 16A. That is, the depth of the trench 16A is set to, for example, the minimum depth A4 required to prevent leakage between elements, and the depth A3 of the trench 16B is a value dependent on the depth A4 of the trench 16A. 1) Equation)
[0058]
In this case, the depth A3 of the trench 16B in the high-voltage element region does not reach the minimum depth A0 required to prevent leakage between elements (A3 <A0).
[0059]
Therefore, with respect to the STI (element isolation layer) constituted by the trench 16B in the high-voltage element region, an insulating layer is added at least by the thickness of A5 (= A0-A3) by a process described later. An improvement in element isolation capability is realized.
[0060]
Thereafter, an inversion prevention layer (for example, a p-type impurity region) 17 is formed in the silicon substrate 11 at the bottom of the trenches 16A and 16B using the resist film 15 as a mask by ion implantation. Further, the resist film 15 is stripped using an asher and a resist stripper.
[0061]
Next, as shown in FIG. 5, a silicon oxide film 18 that completely fills the trenches 16A and 16B is formed by using a plasma CVD method. Thereafter, the silicon oxide film 18 is polished by using a CMP (Chemical Mechanical Polishing) method. Polishing of the silicon oxide film 18 is performed until the surface of the silicon oxide film 18 substantially matches the surface of the polycrystalline silicon film 14 by using the polycrystalline silicon film 14 as a floating gate electrode as a stopper.
[0062]
In this CMP, polishing is performed until the surface of the silicon oxide film 18 becomes lower than the surface of the polycrystalline silicon film 14 in order to improve the coupling ratio between the floating gate electrode and the control gate electrode. Is also good.
[0063]
Next, as shown in FIG. 6, an insulating film 18A having a thickness A5 (= A0-A3) or more is formed on the polycrystalline silicon film 14 and the silicon oxide film 18 by using the LPCVD method. The thickness of the insulating layer 18A is set by a voltage applied to the wiring on the insulating layer 18A so that a channel is not formed on the silicon substrate 11 immediately below the STI (element isolation layer) in the high-voltage element region. .
[0064]
Note that the insulating layer 18A may be the same as the insulating layer in the trench 16B, that is, may be silicon oxide, or may be different from the insulating layer in the trench 16B. In addition, a resist film 23 is applied on the insulating layer 18A, and the resist film 23 is patterned using a photolithography method.
[0065]
Thereafter, the insulating layer 18A is etched using the resist film 23 as a mask by a dry etching method such as an RIE (Reactive Ion Etching) method. As a result, the insulating layer 18A is accumulated on the silicon oxide film 18 in the high voltage element region. Thereafter, the resist film 23 is stripped using an asher and a resist stripper.
[0066]
Here, in this example, the width of the insulating layer 18A is smaller than the width of the STI (element isolation layer). For example, as shown in FIG. 7, the width of the insulating layer 18A is smaller than the width of the STI. The width may be substantially the same, and as shown in FIG. 8, the width of the insulating layer 18A may be wider than the width of the STI.
[0067]
Next, as shown in FIG. 9, an insulating film (for example, an ONO film) 19 having a thickness of about 15 nm is formed on the polycrystalline silicon film 14, the silicon oxide film 18, and the insulating layer 18A by using the LPCVD method. Form. Subsequently, a polycrystalline silicon film 20 to which phosphorus is added as an impurity is formed on the insulating film 19 by using the LPCVD method. This polycrystalline silicon film 20 becomes a control gate electrode by a patterning step described later. Further, a silicon oxide film 21 is formed on the polycrystalline silicon film 20 by using the LPCVD method.
[0068]
Thereafter, a resist film 22 is applied on the silicon oxide film 21, and the resist film 22 is patterned using a photolithography method.
[0069]
Next, as shown in FIG. 10, the silicon oxide film 21, the polycrystalline silicon film 20, the insulating film 19 and the polycrystalline silicon film 21 are formed by dry etching such as RIE using the resist film 22 (see FIG. 9) as a mask. The silicon film 14 is sequentially etched. As a result, the polycrystalline silicon film 20 becomes a second electrode as a control gate electrode, and the polycrystalline silicon film 14 becomes a first electrode as a floating gate electrode.
[0070]
In addition, although not particularly shown, for example, after forming the insulating film 19, by removing a part of the insulating film 19, the polycrystalline silicon films 14 and 20 can be brought into contact with each other. As described above, the polycrystalline silicon films 14 and 20 electrically connected to each other function as a select gate electrode in the high-voltage element region and a gate electrode in the low-voltage element region.
[0071]
Thereafter, the resist film 22 (see FIG. 9) is peeled off.
[0072]
Finally, using a silicon oxide film 21 as a mask, an n-type impurity is implanted into the silicon substrate 11 in a self-aligned manner by ion implantation, and thermal annealing is performed to form the source and drain of the MOSFET. .
[0073]
Through the above steps, the cell transistor of the NAND flash memory according to the first embodiment of the present invention is formed.
[0074]
Here, in the manufacturing method of the present example, first, the element isolation in the low-voltage element region and the high-voltage element region is performed based on the trench depth required for element isolation in the low-voltage element region. Determine the depth of the trench. For this reason, the filling aspect of the trench in the low-voltage element region does not increase unnecessarily.
[0075]
Second, the depth of the trench for element isolation in the high-voltage element region is smaller than the depth required in the high-voltage element region. It is satisfied by adding an insulating layer on the layer. For this reason, in the high voltage element region, the element isolation ability does not decrease.
[0076]
In addition, as a material of the insulating layer 18A used for stacking the element isolation layers, for example, silicon oxide, silicon nitride, a coating-type insulating material, or the like can be used. When the insulating layer 18A is made of silicon oxide, for example, as shown in FIG. 8, by making the width of the insulating layer 18A wider than the width of the trench 16B, the insulating layer 18A can be selectively etched. This is because the underlying layer of the insulating layer 18A becomes the polycrystalline silicon film 14.
[0077]
Further, for example, as shown in FIG. 6, when the width of the insulating layer 18A is smaller than the width of the trench 16B, it is preferable that the insulating layer 18A be made of a material different from the material of the insulating layer 18. Good.
[0078]
In this example, a dry etching method was used in patterning the insulating layer for stacking. For example, dilute hydrofluoric acid or ammonium fluoride which can selectively etch the insulating layer 18A with respect to the polycrystalline silicon film 14 is used. A wet etching method, a method using hydrofluoric acid vapor, or the like may be used.
[0079]
Further, a reticle pattern used for processing a resist serving as a mask for patterning an insulating layer for stacking may be used for processing a resist serving as a mask for ion implantation for forming an inversion prevention layer.
[0080]
In this case, the pattern of the reticle used for patterning the insulating layer for stacking and the pattern of the reticle used for processing the resist used as a mask for ion implantation are mutually inverted patterns. Therefore, these reticles can be easily formed, and the inversion prevention layer can be selectively formed only by ion implantation only in the region immediately below the STI in the high-voltage element region.
[0081]
In this example, the depth of the trench for element isolation in the low-voltage element region is the same as that of the trench in the low-voltage element region, regardless of the depth of the trench required to prevent inter-element leakage in the high-voltage element region. It can be determined independently based on the embedding technology. For this reason, miniaturization of elements in the low-voltage element region can be realized. On the other hand, with respect to the STI in the high voltage element region, the field inversion problem and the like can be prevented by adding an insulating layer on the STI.
[0082]
▲ 3 ▼ Modification
FIGS. 11 and 12 show a modification of the semiconductor device and the method of manufacturing the semiconductor device according to the first embodiment of the present invention.
[0083]
The device structure of FIG. 11 is characterized in that a silicon nitride film 24 is provided between a polycrystalline silicon film 14 as a floating gate electrode and an insulating film 19. The silicon nitride film 24 can be used as a mask material when forming the trenches 16A and 16B, and as a stopper when filling the silicon oxide film 18 in the trenches 16A and 16B.
[0084]
As shown in FIG. 11, the silicon nitride film 24 may be left until the final step, or may be peeled off in an intermediate step.
[0085]
The device structure of FIG. 12 is characterized in that the surface of the insulating layer (silicon oxide film 18) filling the trench is lower than the surface of the polycrystalline silicon film 14 as the floating gate electrode. With such a structure, the area of the portion where the floating gate electrode (polycrystalline silicon film 14) and the control gate electrode (polycrystalline silicon film 20) face each other can be increased, contributing to the improvement of the coupling ratio. it can.
[0086]
(2) Second embodiment
▲ 1 ▼ Device structure
FIG. 13 shows a device structure of a NAND flash memory according to the second embodiment of the present invention.
[0087]
On a silicon substrate (for example, a p-type silicon substrate, which may be a well), silicon oxide films 12 and 13 are arranged. Polysilicon film 14 containing impurities is arranged on silicon oxide films 12 and 13. In the low-voltage element region, the polysilicon film 14 functions as a floating gate electrode.
[0088]
In the silicon substrate 11, the silicon oxide films 12, 13 and the polycrystalline silicon film 14, trenches 16A, 16B are formed. The tops of the trenches 16A and 16B substantially coincide with the surface of the polycrystalline silicon film 14, and the bottoms exist in the silicon substrate 11. The depth A4 of the trench 16A from the surface of the silicon substrate 11 in the low-voltage element region is substantially equal to the depth t3 of the silicon oxide film 12 than the depth A3 of the trench 16B from the surface of the silicon substrate 11 in the high-voltage element region. It gets deeper by the minute.
[0089]
The trenches 16A and 16B are filled with a silicon oxide film 18, and an element isolation layer having an STI structure is realized in both the low-voltage element region and the high-voltage element region. In the device structure of this example, the STI structure element isolation layer in the high voltage element region protrudes from the trench 16B. The thickness A5 of the protruding portion is A0-A3 or more.
[0090]
Here, A0 is the minimum depth of the trench required to sufficiently exhibit the element isolation function in the high-voltage element region, and A3 is the depth of the trench 16B for element isolation in the high-voltage element region. Represents depth.
[0091]
In the device structure of this example, the upper surface of the element isolation layer in the high-voltage element region is located higher than the upper surface of the element isolation layer in the low-voltage element region.
[0092]
In this example, the depth of the trench 16A is set to A4, and the depth of the trench 16B is set to A3 (= A4-t), which depends on A4. That is, the depths of the trenches 16A and 16B are both determined based on the minimum depth of the trench 16A necessary to prevent leakage between elements. As a result, the depth of the trench 16A in the low-voltage element region is set to an optimum value (a value that does not become deeper than necessary) A4.
[0093]
However, in this case, the depth of the trench 16B in the high voltage element region is A3, and the depth A3 does not reach a value A0 sufficient to prevent leakage between elements in the high voltage element region.
[0094]
Therefore, in this example, the silicon oxide film 18 for element isolation in the high voltage element region is made to protrude from the trench 16B, and the amount of projection is changed from a value A0 sufficient to prevent leakage between elements from the value of A0. It is set to a value equal to or greater than the value A5 (= A0-A3) obtained by subtracting the depth A3.
[0095]
Thus, the total thickness of the STI (element isolation layer) in the high-voltage element region is a value obtained by adding the protrusion amount A5 of the silicon oxide film 18 to the depth A3 of the trench 16B, that is, A0 or that value. Because of the above values, leakage between elements can be sufficiently prevented even in the high voltage element region.
[0096]
An insulating film 19 is disposed on the polycrystalline silicon film 14 and on the silicon oxide film 18 for element isolation. Polycrystalline silicon film 20 containing impurities functioning as a word line (control gate electrode) is arranged on insulating film 19. Instead of this polycrystalline silicon film 20, a film in which polycrystalline silicon and a metal are stacked or a film in which polycrystalline silicon and a metal silicide are stacked may be used as a word line. On polycrystalline silicon film 20, silicon oxide film 21 is arranged.
[0097]
According to the semiconductor device as described above, in both the low-voltage element region and the high-voltage element region, the depth of the trenches 16A and 16B for element isolation is necessary to prevent leakage between elements in the low-voltage element region. Is determined based on the appropriate value. In this case, in the high voltage element region, the trench 16B for element isolation is not deep enough to prevent leakage between elements, so that the STI is projected from the trench 16B.
[0098]
The feature of the device structure of the semiconductor device of this example is that the upper surface of the insulating layer 18 for element isolation in the high voltage element region is higher than the upper surface of the insulating layer 18 for element isolation in the low voltage element region. Is also a point at a higher position. With such a structure, it is possible to improve the element isolation capability of the low-voltage element region and the high-voltage element region without making the trench for element isolation in the low-voltage element region unnecessarily deep. it can.
[0099]
▲ 2 ▼ Process
Next, a method of manufacturing the semiconductor device of the present example, that is, a method of projecting an element isolation layer in a high-voltage element region from a trench in forming an element isolation layer of an STI structure will be described using a NAND flash memory as an example. I do.
[0100]
14 to 23 show an example of a method for manufacturing a NAND flash memory according to the second embodiment of the present invention.
[0101]
First, as shown in FIG. 14, a silicon oxide film 12 having a thickness of about 30 nm is formed on a silicon substrate (for example, a p-type silicon substrate) 11 in a high-voltage element region by using a thermal oxidation method. Further, a silicon oxide film 13 having a thickness of about 10 nm is formed on the silicon substrate 11 in the low-voltage element region and the high-voltage element region by using a thermal oxidation method. As a result, silicon oxide films 12 and 13 having a thickness of about 40 nm are formed in the high voltage element region, and a silicon oxide film 13 having a thickness of about 10 nm is formed in the low voltage element region.
[0102]
Thereafter, using LPCVD, polycrystalline silicon with a thickness of about 40 nm doped with phosphorus as an impurity is formed on the silicon oxide films 12 and 13 in the high-voltage element region and on the silicon oxide film 13 in the low-voltage element region. A silicon film 14 is formed.
[0103]
Next, as shown in FIG. 15, a resist film 15 is applied on the polycrystalline silicon film 14, and the resist film 15 is patterned using a photolithography method.
[0104]
Next, as shown in FIG. 16, using a resist film 15 as a mask, the polycrystalline silicon film 14, the silicon oxide films 12, 13 and the silicon substrate 11 are formed using a dry etching method such as RIE (Reactive Ion Etching). Are sequentially etched. As a result, a slit necessary for forming a floating gate electrode is formed in the polycrystalline silicon film 14.
[0105]
In addition, trenches 16A and 16B are formed in silicon substrate 11 by this etching. The trench 16A is formed in the low voltage element region (memory cell array region), the depth from the surface of the silicon substrate 11 is A4, and the trench 16B is formed in the high voltage element region (peripheral circuit region). It is formed and the depth from the surface of the silicon substrate 11 is A3. The difference between the depths of the trenches 16A and 16B is substantially equal to the thickness t of the silicon oxide film 12 (A4 = A3 + t... (2)).
[0106]
In this example, both the depths A4 and A3 of the trenches 16A and 16B are necessary to prevent leakage between elements in order to prevent the aspect ratio of the trench 16A in the low-voltage element region from becoming unnecessarily large. It is determined based on the minimum depth of the trench 16A. That is, the depth of the trench 16A is set to, for example, the minimum depth A4 necessary to prevent leakage between elements, and the depth A3 of the trench 16B is a value dependent on the depth A4 of the trench 16A. 2) Equation)
[0107]
In this case, the depth A3 of the trench 16B in the high-voltage element region does not reach the minimum depth A0 required to prevent leakage between elements (A3 <A0).
[0108]
Therefore, with respect to the STI (element isolation layer) constituted by the trench 16B in the high-voltage element region, the STI is projected from the trench 16B by at least A5 (= A0-A3) by a process described later. An improvement in element isolation capability is realized.
[0109]
Thereafter, an inversion prevention layer (for example, a p-type impurity region) 17 is formed in the silicon substrate 11 at the bottom of the trenches 16A and 16B using the resist film 15 as a mask by ion implantation. Further, the resist film 15 is stripped using an asher and a resist stripper.
[0110]
Next, as shown in FIG. 17, a silicon oxide film 18 that completely fills the trenches 16A and 16B is formed by using a plasma CVD method. Thereafter, the silicon oxide film 18 is polished by using a CMP (Chemical Mechanical Polishing) method. Polishing of the silicon oxide film 18 is performed until the thickness of the silicon oxide film 18 above the polycrystalline silicon film 14 as the floating gate electrode becomes A5 or more.
[0111]
Further, in this example, the silicon oxide film 18 can be formed by a coating method. In the case of using the application method, the surface of the silicon oxide film 18 becomes flat without performing CMP, so that the CMP here can be omitted. In this case, the silicon oxide film 18 is applied in such an amount that the thickness of the silicon oxide film 18 above the polycrystalline silicon film 14 is A5 or more.
[0112]
Next, as shown in FIG. 18, a resist film 25 is applied on the silicon oxide film 18, and the resist film 25 is patterned by using a photolithography method. Thereafter, the silicon oxide film 18 is etched using the resist film 25 as a mask by using a dry etching method such as an RIE (Reactive Ion Etching) method.
[0113]
As a result, as shown in FIG. 19, the STI (silicon oxide film 18) in the high voltage element region has a structure protruding from the trench 16B by A5 or more. Thereafter, the resist film 25 (see FIG. 18) is stripped using an asher and a resist stripper.
[0114]
Here, in this example, the width of the resist film 25 is smaller than the width of the STI (silicon oxide film 18), but, for example, as shown in FIG. And the width of the resist film 25 may be wider than the width of the STI, as shown in FIG.
[0115]
Next, as shown in FIG. 22, an insulating film (for example, an ONO film) 19 having a thickness of about 15 nm is formed on the polycrystalline silicon film 14 and the silicon oxide film 18 by using the LPCVD method. Subsequently, a polycrystalline silicon film 20 to which phosphorus is added as an impurity is formed on the insulating film 19 by using the LPCVD method. This polycrystalline silicon film 20 becomes a control gate electrode by a patterning step described later. Further, a silicon oxide film 21 is formed on the polycrystalline silicon film 20 by using the LPCVD method.
[0116]
Thereafter, a resist film 22 is applied on the silicon oxide film 21, and the resist film 22 is patterned using a photolithography method.
[0117]
Next, as shown in FIG. 23, the silicon oxide film 21, the polycrystalline silicon film 20, the insulating film 19, and the polycrystalline silicon film 21 are formed by dry etching such as RIE using the resist film 22 (see FIG. 22) as a mask. The silicon film 14 is sequentially etched. As a result, the polycrystalline silicon film 20 becomes a second electrode as a control gate electrode, and the polycrystalline silicon film 14 becomes a first electrode as a floating gate electrode.
[0118]
In addition, although not particularly shown, for example, after forming the insulating film 19, by removing a part of the insulating film 19, the polycrystalline silicon films 14 and 20 can be brought into contact with each other. As described above, the polycrystalline silicon films 14 and 20 electrically connected to each other function as a select gate electrode in the high-voltage element region and a gate electrode in the low-voltage element region.
[0119]
Thereafter, the resist film 22 (see FIG. 22) is peeled off.
[0120]
Finally, using a silicon oxide film 21 as a mask, an n-type impurity is implanted into the silicon substrate 11 in a self-aligned manner by ion implantation, and thermal annealing is performed to form the source and drain of the MOSFET. .
[0121]
Through the above steps, the cell transistor of the NAND flash memory according to the second embodiment of the present invention is formed.
[0122]
Here, in the manufacturing method of the present example, first, the depths of the trenches in the low-voltage element region and the high-voltage element region are determined based on the depth required in the low-voltage element region. Therefore, the filling aspect of the trench in the low-voltage element region does not increase unnecessarily.
[0123]
Second, the depth of the trench in the high-voltage element region is smaller than the required trench depth in the high-voltage element region. Let me. For this reason, the element isolation ability of the high voltage element region does not decrease.
[0124]
According to this example, compared to the manufacturing method according to the above-described first embodiment, there is no need to add an insulating layer on the STI, and thus the manufacturing process can be simplified.
[0125]
Further, as a material of the insulating layer filling the trench, for example, silicon oxide, silicon nitride, a coating type insulating material, or the like can be used. In particular, if the trench is filled with a coating type insulating material, a CMP step for flattening becomes unnecessary.
[0126]
In this example, a dry etching method was used to fill the trench with the silicon oxide film. For example, dilute hydrofluoric acid or ammonium fluoride which can selectively etch the silicon oxide film 18 with respect to the polycrystalline silicon film 14 is used. May be used, or a method using hydrofluoric acid vapor may be used.
[0127]
Further, a reticle pattern used for processing the resist film 25 serving as a mask for forming the STI protrusion may be used for processing a resist film serving as an ion implantation mask for forming the inversion prevention layer. .
[0128]
In this case, the pattern of the reticle used for processing the resist for forming the protruding portion and the pattern of the reticle used for processing the resist serving as a mask for ion implantation are mutually inverted patterns. Therefore, these reticles can be easily formed, and the inversion prevention layer can be selectively formed only by ion implantation only in the region immediately below the STI in the high-voltage element region.
[0129]
Also in this example, the depth of the trench for element isolation in the low-voltage element region is independent of the depth of the trench required to prevent inter-element leakage in the high-voltage element region. It can be determined independently based on the trench filling technique. For this reason, miniaturization of elements in the low-voltage element region can be realized. On the other hand, with respect to the STI in the high-voltage element region, the STI protrudes from the trench to prevent the field inversion problem and the like.
[0130]
▲ 3 ▼ Modification
FIGS. 24 and 25 show a modification of the semiconductor device and the method of manufacturing the same according to the second embodiment of the present invention.
[0131]
The device structure of FIG. 24 is characterized in that a silicon nitride film 24 is provided between a polycrystalline silicon film 14 as a floating gate electrode and an insulating film 19. The silicon nitride film 24 can be used as a mask material when forming the trenches 16A and 16B, and as a stopper when filling the silicon oxide film 18 in the trenches 16A and 16B.
[0132]
As shown in FIG. 24, the silicon nitride film 24 may be left until the final step, or may be peeled off in an intermediate step.
[0133]
The device structure of FIG. 25 is characterized in that the surface of the element isolation layer (silicon oxide film 18) having the STI structure is lower than the surface of the polycrystalline silicon film 14 as a floating gate electrode in the low-voltage element region. Have. With such a structure, the area of the portion where the floating gate electrode (polycrystalline silicon film 14) and the control gate electrode (polycrystalline silicon film 20) face each other can be increased, contributing to the improvement of the coupling ratio. it can.
[0134]
(3) Other
Although the above description related to the present invention has been described by taking a NAND flash memory as an example, the present invention has a high-voltage element region and a low-voltage element region, in addition to a semiconductor memory including such a flash memory, The present invention can be applied to all semiconductor devices employing an element isolation layer having an STI structure.
[0135]
【The invention's effect】
As described above, according to the present invention, without unnecessarily increasing the depth of the trench for element isolation in the low-voltage element region, the STI for element isolation in the high-voltage element region can be reduced. Achieves an improvement in element isolation withstand voltage by adding an insulating layer on the STI or projecting the STI from the trench. As described above, according to the present invention, the aspect ratio of the STI in the low-voltage element region is uniquely set to realize high-density elements, and at the same time, improve the element isolation capability in the high-voltage element area.
[Brief description of the drawings]
FIG. 1 is a perspective view showing a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a sectional view showing one step of a manufacturing method according to the first embodiment of the present invention.
FIG. 3 is a sectional view showing one step of a manufacturing method according to the first embodiment of the present invention.
FIG. 4 is a sectional view showing one step of a manufacturing method according to the first embodiment of the present invention.
FIG. 5 is a sectional view showing one step of a manufacturing method according to the first embodiment of the present invention.
FIG. 6 is a sectional view showing one step of a manufacturing method according to the first embodiment of the present invention.
FIG. 7 is a sectional view showing one step of a manufacturing method according to the first embodiment of the present invention.
FIG. 8 is a sectional view showing one step of a manufacturing method according to the first embodiment of the present invention.
FIG. 9 is a perspective view showing one step of a manufacturing method according to the first embodiment of the present invention.
FIG. 10 is a perspective view showing one step of a manufacturing method according to the first embodiment of the present invention.
FIG. 11 is a perspective view showing a modification of the manufacturing method according to the first embodiment of the present invention.
FIG. 12 is a perspective view showing a modification of the manufacturing method according to the first embodiment of the present invention.
FIG. 13 is a perspective view showing a semiconductor device according to a second embodiment of the present invention.
FIG. 14 is a sectional view showing one step of a manufacturing method according to the second embodiment of the present invention.
FIG. 15 is a sectional view showing one step of a manufacturing method according to the second embodiment of the present invention.
FIG. 16 is a sectional view showing one step of a manufacturing method according to the second embodiment of the present invention.
FIG. 17 is a sectional view showing one step of a manufacturing method according to the second embodiment of the present invention.
FIG. 18 is a sectional view showing one step of a manufacturing method according to the second embodiment of the present invention.
FIG. 19 is a sectional view showing one step of a manufacturing method according to the second embodiment of the present invention.
FIG. 20 is a sectional view showing one step of a manufacturing method according to the second embodiment of the present invention.
FIG. 21 is a sectional view showing one step of a manufacturing method according to the second embodiment of the present invention.
FIG. 22 is a perspective view showing one step of a manufacturing method according to the second embodiment of the present invention.
FIG. 23 is a perspective view showing one step of a manufacturing method according to the second embodiment of the present invention.
FIG. 24 is a perspective view showing a modification of the manufacturing method according to the second embodiment of the present invention.
FIG. 25 is a perspective view showing a modification of the manufacturing method according to the second embodiment of the present invention.
FIG. 26 is a plan view showing a layout of a cell unit of a NAND type EEPROM.
FIG. 27 is a circuit diagram showing a cell unit of a NAND type EEPROM.
FIG. 28 is a sectional view showing one step of a conventional manufacturing method.
FIG. 29 is a sectional view showing one step of a conventional manufacturing method.
FIG. 30 is a sectional view showing one step of a conventional manufacturing method.
FIG. 31 is a sectional view showing one step of a conventional manufacturing method.
FIG. 32 is a sectional view showing one step of a conventional manufacturing method.
FIG. 33 is a perspective view showing one step of a conventional manufacturing method.
FIG. 34 is a perspective view showing one step of a conventional manufacturing method.
[Explanation of symbols]
11: silicon substrate,
12, 13, 18, 18A, 21: silicon oxide film,
14, 20: polycrystalline silicon film,
15, 22, 23, 25: resist film,
16A, 16B: trench,
17: Inversion prevention layer,
19: insulating film,
24: silicon nitride film,
31: bit line contact portion,
32: element isolation layer.
