JP2004080234A

JP2004080234A - 可変遅延回路

Info

Publication number: JP2004080234A
Application number: JP2002236239A
Authority: JP
Inventors: Yoshiaki Kitamura; 北村　義昭
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2002-08-14
Filing date: 2002-08-14
Publication date: 2004-03-11
Anticipated expiration: 2022-08-14
Also published as: JP3853715B2

Abstract

【課題】可変遅延回路における高速動作を阻止するセレクタの出力端子に付加される寄生容量を削減し、同時に寄生容量のアンバランスの発生を阻止する可変遅延回路を提供すること。
【解決手段】直列接続された複数の差動増幅器５０ａ〜５０ｎよりなる第１遅延回路５およびセレクタ７間に出力遮断回路又は出力遮断機能を有する第２遅延回路６を挿入し、制御信号Ｓで選択した第１遅延回路５内の差動増幅器以外の差動増幅器の出力を全て「Ｌ」レベルに固定する。この作用により、セレクタ７内で制御信号Ｓにより選択されなかった差動対がオフ状態となり、ＮＭＯＳを介した差動対のコモンソースの容量と、電流源の容量が出力端子に接続されるのを阻止する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は可変遅延回路に関し、特に入力信号を遅延させた遅延時間の異なる複数の遅延信号から、制御信号によって１つの信号を選択し所望の時間だけ遅延した信号を得る可変遅延回路に関する。
【０００２】
【従来の技術】
種々のデジタル又はアナログ電子回路において、複数の信号の位相を調整するために可変遅延回路が使用される。図４は、従来の可変遅延回路の一例を示すブロック図である。図５は、図４に示す可変遅延回路を構成する遅延回路５の差動増幅器５０ａ〜５０ｎ（以下、各差動増幅器の参照符号を５０という）の具体例の回路図である。また、図６は、図４に示す可変遅延回路を構成するセレクタ７の具体例の回路図である。
【０００３】
可変遅延回路は、遅延回路５およびセレクタ７により構成される。遅延回路５は、直列又は縦続接続（即ち、前段の出力を、後段の入力に順次接続）された複数（ｎ個）段の差動増幅器５０ａ〜５０ｎにより構成される。これら複数段の差動増幅器５０は、それぞれ一定の遅延時間を有し、任意段の出力をセレクタ７により選択して出力することにより、遅延時間を各差動増幅器の遅延時間の整数倍でステップ状に可変する。
【０００４】
次に、図５を参照して、図４に示す従来の可変遅延回路を構成する遅延回路５の各差動増幅器５０について説明する。各差動増幅器５０は、ソースが共通接続された１対のＮＭＯＳトランジスタ５２および５３よりなる差動対５１を構成する。これらトランジスタ５２、５３のドレインは、それぞれ負荷抵抗５５，５６を介して電源ＶＤＤに接続される。一方、これらトランジスタ５２、５３の共通ソースは、電流源５４を介して接地（ＧＮＤ）に接続されている。トランジスタ５２のゲートおよびドレインが、それぞれ正相（非反転）入力端子および逆相（反転）出力端子となる。一方、トランジスタ５３のゲートおよびドレインが、それぞれ逆相入力端子および正相出力端子となる。
【０００５】
上述の如く、図４に示す従来の可変遅延回路における遅延回路５は、それぞれ遅延時間の等しいｎ（２以上の整数又は複数）個の差動増幅器５０ａ〜５０ｎを直列（縦続）接続して構成している。即ち、差動増幅器５０ａ〜５０ｎの接続は、１段目の差動増幅器５０ａの正相出力を２段目の差動増幅器５０ｂの正相入力に接続し、１段目の差動増幅器５０ａの逆相出力を２段目の差動増幅器５０ｂの逆相入力に接続する構成である。２段目以降ｎ段目の差動増幅器５０ｂ〜５０ｎも、上述と同様に直列（縦続）に接続される。遅延回路５は、このように複数の差動増幅器５０ａ〜５０ｎを直列接続する構成により、正相入力端子の信号（ＩＮ）と逆相入力端子の信号（ＩＮＢ）から、差動増幅器５０の１段の遅延時間のステップで遅延時間が異なる複数の信号を差動増幅器５０の段数（ｎ）に応じて作り出し、セレクタ７に出力している。
【０００６】
次に、図６を参照して、図４に示す従来の可変遅延回路を構成する他の構成要素であるセレクタ７の具体例の回路図を説明する。このセレクタ７は、図４に示す縦続接続された差動増幅器５０の個数と同じｎ個のＮＭＯＳトランジスタ７１−７２より構成される差動対７０ａ〜７０ｎを含んでいる。これら各差動対７０のソースは、相互接続されると共に、それぞれ別のトランジスタ７３のドレインに接続される。そして、これら複数の差動対７０ａ〜７０ｎのトランジスタ７３のソースは、電流源７４に共通接続され、接地（ＧＮＤ）に接続される。一方、差動対７０ａ〜７０ｎのトランジスタ７１のドレインは、共通接続され、負荷抵抗７５を介して電源ＶＤＤに接続されている。同様に、差動対７０ａ〜７０ｎのトランジスタ７１のドレインは、共通接続され、負荷抵抗７６を介して電源ＶＤＤに接続されている。換言すると、複数の差動対７０ａ〜７０ｎおよびそれらの共通ソースに接続されたトランジスタ７３は、電流源７４および負荷抵抗７５−７６間に並列接続されている。
【０００７】
ここで、差動対７０ａ〜７０ｎのトランジスタ７１および７２のゲートには、それぞれ図４に示す遅延回路５を構成する差動増幅器５０ａ〜５０ｎの正相出力および逆相出力が接続される。また、差動対７０ａ〜７０ｎのトランジスタ７１のドレインは、全て正相出力（ＯＵＴ）に接続され、トランジスタ７２のドレインは、逆相出力（ＯＵＴＢ）に接続される。更に、差動対７０ａ〜７０ｎのトランジスタ７３のゲートには、制御信号Ｓａ〜Ｓｎが入力され、オン・オフ制御される。即ち、差動対７０ａ〜７０ｎは、それぞれ対応するトランジスタ７３のゲートに制御信号が印加されることにより能動状態にされる。
【０００８】
即ち、上述の如き構成のセレクタ７は、トランジスタ７３ａ〜７３ｎのゲートに入力される制御信号Ｓａ〜Ｓｎにより、遅延回路５を構成する差動増幅器５０ａ〜５０ｎの差動増幅器出力から１つのみを選択して出力することが可能である。例えば、制御信号Ｓｂが「Ｈ」レベルで他の制御信号が全て「Ｌ」レベルであるとき、トランジスタ７３ｂのみがオンとなり、トランジスタ７３ａ〜７３ｎのうち他の全てのトランジスタはオフとなる。従って、電流源７４の電流は、全て差動対７０ｂのみに流れ、この差動対７０ｂのみが動作状態となり、他の差動対は全てオフ状態、即ち差動対としての動作をしない状態となる。このように、セレクタ７は、制御信号Ｓａ〜Ｓｎの信号により、遅延回路５の差動増幅器５０ａ〜５０ｎ出力の中から、唯一の差動増幅器（例えば５０ｂ）のみを選択して出力することを可能としている。
【０００９】
要するに、従来の可変遅延回路において、先ず、遅延回路５は、正相入力端子１の信号（ＩＮ）および逆相入力端子２の信号（ＩＮＢ）から、差動増幅器５０の１段の遅延時間のステップで異なる遅延時間の複数の信号を差動増幅器の段数に相当するｎ個作り出し、次段のセレクタ７に出力する。そして、次段のセレクタ７が制御信号Ｓａ〜Ｓｎに応じて遅延回路５の複数の出力の中から、１つの出力のみを選択出力することにより、所望の遅延時間を得る。
【００１０】
【発明が解決しようとする課題】
しかし、上述した従来の可変遅延回路は、次の如き課題を有する。先ず、従来技術においてセレクタ７の出力端子３、４での容量性負荷が大きく且つ容量性負荷のバランスが異なる状態が起こる。その結果、高速動作の阻止および差動出力波形に歪みを生じさせることである。その理由は、セレクタ７では、制御信号Ｓａ〜Ｓｎにより選択されたトランジスタ７３ａ〜７３ｎのうち、唯一の動作状態となる差動対（例えば、作動対７０ｂ）以外の差動対にも常に遅延回路５からの信号が供給されているため、オフ状態である差動対でもトランジスタ７１、７２のゲート電圧が「Ｈ」レベルである側のトランジスタ７１又は７２がオンした状態となっている。即ち、遅延回路５からの信号によりオフ状態の差動対のトランジスタＮＭＯＳがオンすることで、トランジスタのチャネルを介して差動対自身のコモンソースの容量と、コモンソースと電流源７４間に接続したトランジスタ７３ａ〜７３ｎのドレイン容量が出力端子に接続されることになる。
【００１１】
また、セレクタ７の各差動対７０の入力は、遅延回路５からの位相の異なる信号が入力されているため、オフ状態である差動対のトランジスタがオンするタイミングも全て異なる状態となり、差動出力端子３、４に付加される容量性負荷の大きさが異なる状態が起こり得る。このように、従来の可変遅延回路では、その動作時に余計な容量性負荷がセレクタ７の出力端子３、４に付加されるにより、特にＧＨｚ級の高速動作の実現を阻止することになる。また、出力端子３、４での容量正負荷のバランスが異なる状態が起こることにより、差動出力波形を歪ませることになり、結果的にＧＨｚ級の高速動作を阻止することになる。
【００１２】
【発明の目的】
本発明は、従来技術の上述した課題に鑑みなされたものであり、一層高速・高周波動作、特にＧＨｚ級の高速動作に適した可変遅延回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
前述の課題を解決するため、本発明の可変遅延回路は、次のような特徴的な構成を採用している。
【００１４】
（１）直列接続されたｎ（複数）段の差動増幅器を含む遅延回路と、該遅延回路の前記ｎ段の差動増幅器のうち選択された差動増幅器段の出力を選択して出力するセレクタとを有する可変遅延回路において、
前記遅延回路の前記差動増幅器および前記セレクタ間に挿入された出力遮断回路を備える可変遅延回路。
【００１５】
（２）前記出力遮断回路は、前記遅延回路の前記ｎ段の差動増幅器の各段の出力および前記セレクタ間に接続される上記（１）に記載の可変遅延回路。
【００１６】
（３）前記出力遮断回路は、前記遅延回路の前記ｎ段の差動増幅器のうち選択された差動増幅器段の出力および前記セレクタ間に接続される上記（１）に記載の可変遅延回路。
【００１７】
（４）前記出力遮断回路は、前記遅延回路の差動増幅器の出力信号が入力される第１差動対および該第１差動対と並列接続された第２差動対により構成される上記（１）、（２）又は（３）に記載の可変遅延回路。
【００１８】
（５）前記第１差動対および前記第２差動対は、相補的に動作する上記（４）に記載の可変遅延回路。
【００１９】
（６）前記第１差動対および前記第２差動対は、それぞれ電流源に接続され、前記第２差動対の前記電流源は、前記第１差動対の前記電流源の約２倍の大きさに選定される上記（４）又は（５）に記載の可変遅延回路。
【００２０】
（７）入力信号を順次増幅するよう直列接続されたｎ（複数）段の差動増幅器を含む第１遅延回路と、該第１遅延回路の前記差動増幅器の出力に接続された複数の差動増幅器を含む第２遅延回路と、該第２遅延回路の前記差動増幅器の出力を選択して出力するセレクタとを備える可変遅延回路。
【００２１】
（８）前記第２遅延回路の前記差動増幅器は、それぞれ相補的に動作する並列接続された１対の差動対を含むこと上記（７）に記載の可変遅延回路。
【００２２】
【発明の実施の形態】
次に、本発明による可変遅延回路の好適実施形態の構成および動作を、添付図面を参照して詳細に説明する。
【００２３】
先ず、図１は、本発明による可変遅延回路の好適実施形態の全体構成を示すブロック図である。図２は、図１中の出力遮断回路（又は第２遅延回路）の具体例の回路図である。また、図３は、図１に示す本発明の可変遅延回路の動作を説明するタイミングチャートである。尚、説明の便宜上、上述した従来の可変遅延回路の構成要素に対応する構成要素には、同様の参照符号を使用することとする。
【００２４】
本発明による可変遅延回路１０は、図１に示す如く、遅延回路（以下、第１遅延回路という）５、出力遮断（又は隔離）回路又は出力遮断機能付き遅延回路（以下、第２遅延回路という）６およびセレクタ７により構成される。図４に示す従来の可変遅延回路と比較すると明らかな如く、本発明の可変遅延回路１０は、第１遅延回路５およびセレクタ７間に第２遅延回路６を挿入することを特徴とする。
【００２５】
図１に示す可変遅延回路１０において、第１遅延回路５は、直列接続されたｎ（複数）段の差動増幅器５０ａ〜５０ｎにより構成され、初段の差動増幅器５０ａには入力端子１、２から、それぞれ正相入力信号（ＩＮ）および逆相入力信号（ＩＮＢ）が入力される。この遅延回路５の各差動増幅器５０は、例えば図５に示す如き差動増幅器とすることができる。即ち、ソースが共通電流源５４を介して接地（ＧＮＤ）に接続され、ドレインが、それぞれ負荷抵抗５５、５６を介して電源ＶＤＤに接続された１対のＮＭＯＳトランジスタ５２、５３を含む差動対５１により構成される。
【００２６】
次に、可変遅延回路１０を構成する第２遅延回路６について説明する。図１に示す好適実施形態では、この第２遅延回路６は、第１遅延回路５を構成する縦続接続された差動増幅器５０ａ〜５０ｎと同じ個数（ｎ）の差動増幅器６０ａ〜６０ｎにより構成される。これら各差動増幅器６０の具体例は、図２の回路図に示す。各差動増幅器６０は、それぞれソースが共通接続された１対のＮＭＯＳトランジスタ６２−６３により構成される１対の差動対６１Ａおよび６１Ｂを含んでいる。
【００２７】
差動対６１Ａのトランジスタ６２−６３のソースは、別のトランジスタ６４および電流源６５を介して接地（ＧＮＤ）に接続される。また、トランジスタ６２−６３のドレインは、それぞれ負荷抵抗６８、６９を介して電源ＶＤＤに接続される。他方、差動対６１Ｂのトランジスタ６２−６３のソースは、電流源６６を介して接地に接続される。また、トランジスタ６２−６３のドレインは、それぞれ上述した負荷抵抗６８、６９を介して電源ＶＤＤに接続される。トランジスタ６４のゲートとトランジスタ６２−６３のゲート間には、インバータ（位相反転器）６７が接続されている。
【００２８】
トランジスタ６４のゲートに制御信号Ｓが入力される。従って、差動対６１Ｂのトランジスタ６２−６３のゲートには、インバータ６７により反転された制御信号が共通入力される。差動対６１Ａのトランジスタ６２−６３のゲートには、それぞれ正相入力信号（ＩＮ）および逆相入力信号（ＩＮＢ）が入力される。従って、トランジスタ６２および６３のドレインから、それぞれ逆相出力（ＯＵＴＢ）および正相出力（ＯＵＴ）が得られる。尚、電流源６６の電流値は、電流源６５電流値の約２倍になるように設定する。
【００２９】
尚、図１に示す可変遅延回路１０では、第１遅延回路５の差動増幅器５０ａの出力を第２遅延回路６の差動増幅器６０ａの入力とし、以下同様に、差動増幅器５０ｂ〜５０ｎに対応して、それぞれ第２遅延回路６の差動増幅器６０ｂ〜６０ｎを設ける構成としている。しかしながら、第２遅延回路６の差動増幅器６０の数は、所望する遅延時間の分解能等により、必ずしも第１遅延回路５の差動増幅器５０と同数設ける必要はない。場合により、第１遅延回路５を構成する差動増幅器５０の２段毎又は３段毎に第２遅延回路６の差動増幅器６０を配置することも可能である。
【００３０】
次に、図２に示す第２遅延回路６の差動増幅器６０の出力遮断機能について説明する。トランジスタ６４のゲートおよびインバータ６７に入力される制御信号Ｓが「Ｈ」レベルとなると、トランジスタ６４がオンするため、電流源６５の電流が差動対６１Ａに流れて通常の動作状態となる。同時に、差動対６１Ｂのトランジスタ６２−６３のゲート電圧は「Ｌ」レベルになり、差動対６１Ｂがオフ状態となる。逆に、制御信号Ｓが「Ｌ」レベルになると、トランジスタ６４がオフするため、差動対６１Ａはオフ状態となる。同時に、差動対６１Ｂのトランジスタ６２−６３のゲート電圧は「Ｈ」レベルになり、差動対６１Ｂはオン状態となる。このとき、電流源６６の電流は、トランジスタ６２−６３を介して負荷抵抗６８、６９に半分ずつ流れることになる。従って、出力信号（ＯＵＴ）、および（ＯＵＴＢ）の電圧は、両方ともに通常動作時の「Ｌ」レベルに固定され、入力端子ＩＮ、ＩＮＢに信号が入力されても信号が出力されることはない。即ち、インバータ６７の使用により、差動対６１Ａおよび６１Ｂは、相補的に動作する。
【００３１】
第２遅延回路６を上述の如く構成をすることにより、第１遅延回路５を構成する差動増幅回路５０からの遅延時間の異なる信号を、制御信号Ｓにより１つだけ選択し、セレクタ７へ送出する。同時に、選択された１つの差動増幅器以外の差動増幅器の出力を「Ｌ」レベルに固定していることに注目されたい。
【００３２】
次に、図３のタイミングチャートを参照して、図１に示す本発明による可変遅延回路１０動作を説明する。図３において、（ａ）は、第１遅延回路５の入力端子１−２間に入力される入力信号である。（ｂ）は、第１遅延回路５を構成する初段の差動増幅器５０ａの出力信号である。（ｃ）、（ｄ）および（ｅ）は、それぞれ第１遅延回路５を構成する差動増幅器５０ｂ、５０ｃおよび５０ｎの出力信号である。図から明らかな如く、差動増幅器５０の遅延時間をｔｄ１とすると、図３（ｂ）〜（ｅ）に示す信号は、図３（ａ）の入力信号に対して、それぞれｔｄ１、ｔｄ１×２、ｔｄ１×３およびｔｄ１×ｎだけ遅延している。
【００３３】
更に、図３（ｆ）は、１例として制御信号Ｓｃであり、この特定例では、「Ｈ」レベルである。図３（ｇ）は、Ｓｃ以外の制御信号であり、「Ｌ」レベルである。図３（ｈ）は、第２遅延回路６の差動増幅器６０ｃの出力信号である。図３（ｉ）は、第２遅延回路６の差動増幅器６０ｃ以外の差動増幅器の出力信号である。また、図３（ｊ）は、セレクタ７の出力端子３、４に出力される出力信号である。
【００３４】
即ち、図３は、（ｆ）に示す制御信号Ｓｃが「Ｈ」レベルとなり、それ以外の制御信号は、（ｇ）に示す如く全て「Ｌ」レベルとなった場合（換言すると、第１遅延回路５の第３段目の作動増幅器５０ｃの出力が選択された場合）の動作図である。説明の簡単のために、先ずこの状態を説明する。図３の（ａ）のｘｉｎは、可変遅延回路１０の入力端子１―２の差電圧、即ち入力信号を示す。ず３（ｂ）のｘａ１は、第１遅延回路５の差動増幅器５０ａの出力、（ｃ）〜（ｅ）のｘａ２〜ｎは、同様に第１遅延回路５の各差動増幅器５０ｂ〜５０ｎの出力である。また、（ｈ）のｘｂ３は、第２遅延回路６の３段目の差動増幅器６０ｃの出力信号、（ｉ）は、第２遅延回路６の差動増幅器６０ｃ以外の出力を示す。更に、（ｊ）のｘｏｕｔは、セレクタ７の出力であり、即ち本発明の可変遅延回路１０の最終的に得られる出力信号である。
【００３５】
第１遅延回路５を構成する差動増幅器５０の１段当たりの遅延時間をｔｄ１で示している。差動増幅器５０ａ〜５０ｎの遅延時間は全て等しいため、図３中のｘａ１は、ｘｉｎをｔｄ１だけ遅延した信号となる。同様に、ｘａ２はｔｄ１×２の遅延時間、ｘａ３はｔｄ１×３の遅延時間を有する信号となる。制御信号Ｓｃのみが「Ｈ」レベルであり、それ以外は「Ｌ」レベルであるため、第２遅延回路６の差動増幅器６０ｃのみが動作状態となり、それ以外の差動増幅器は自身の出力遮断機能によりオフ状態となる。従って、差動増幅器６０ｃの出力ｘｂ３では、上述した第１遅延回路５の差動増幅器５０ｃの出力が、自身の遅延時間ｔｄ２だけ遅延した信号、即ちｔｄ１×３＋ｔｄ２の遅延時間が得られる。また、差動増幅器６０ｃ以外の差動増幅器には出力遮断機能により、全て「Ｌ」レベルに固定されるため、信号が出力されない。
【００３６】
上述の如く、セレクタ７は、図６に示す如き構成である。図６によれば、制御信号Ｓｃが「Ｈ」レベルで、それ以外は「Ｌ」レベルであることから、差動対７０ｃ（図示せず）のみが動作状態となり、それ以外の差動対は全てオフ状態となる。従って、差動対７０ｃに入力された第２遅延回路６の差動対６０ｃの出力信号ｘｂ３を、自身の遅延時間ｔｄ３だけ遅延して出力することになる。この結果、可変遅延回路１０の出力信号ｘｏｕｔで得られる信号の遅延時間は、ｔｄ１×３＋ｔｄ２＋ｔｄ３となる。ｔｄ２は第２遅延回路６の差動増幅器６０の遅延時間であり、全ての差動増幅器が同じ遅延を有している。同様に、ｔｄ３は、セレクタ７の遅延時間であり、制御信号Ｓによりどの差動対が選択されても変わる値ではない。従って、制御信号Ｓの状態によりｔｄ２、ｔｄ３は変化することなく、変化するのはｔｄ１の倍数のみとなる。ｔｄ１の倍数は制御信号Ｓにより信号がどのパスを通るかにより決定できる。
【００３７】
上述した動作により、従来技術に内在していた問題点である、セレクタ７の出力端子３―４での容量性負荷が大きく且つ容量性負荷のバランスが違う状態が起ることによる高速動作の阻止差動出力波形に歪みの発生を解消することが可能となる。その理由は、第２遅延回路６の出力遮断機能により、セレクタ７の制御信号Ｓａ〜Ｓｎにより選択された唯一の動作状態となる差動対以外の差動対に信号が入力されていないからである。具体的には、動作状態である差動対以外の差動対の入力が、全て「Ｌ」レベルとなるため、トランジスタが常にオフしており、ＮＭＯＳのチャネルを介して差動対自身のコモンソースの容量と、コモンソースと電流源６５間に接続したトランジスタ６４のドレイン容量が出力端子に接続されることがないからである。このように、本発明の可変遅延回路１０は、動作時に余計な容量性負荷がセレクタ７の出力端子３―４に付加されることがなく、ＧＨｚ級の高速動作の実現に最適な可変遅延回路を提供可能にする。
【００３８】
図３を参照して制御信号Ｓｃが「Ｈ」レベルの場合の動作説明を行ったが、他の制御信号Ｓが「Ｈ」レベルになった場合の動作も全く同様である。相違点は、信号が第１遅延回路５の差動対の何段目の出力から選択されて最終的な信号出力になるかということだけである。第１遅延回路５の差動対を通る段数が多ければ遅延時間が長くなり、逆に少なければ遅延時間が短くなるのは容易に理解できよう。以上の説明の如く、本発明の可変遅延回路１０は、制御信号により、出力信号の遅延時間が、第１遅延回路５を構成する差動増幅器５０の１段分の遅延時間の分解能で可変する可変遅延回路として動作する。
【００３９】
以上、本発明による可変遅延回路の好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。
【００４０】
【発明の効果】
以上の説明から明らかな如く、本発明の可変遅延回路によると、次の如き実用上の顕著な効果が得られる。即ち、ＧＨｚ級の高速動作に対しても出力波形を劣化させることなく、回路の高速化に最適である。その理由は、第２遅延回路６の出力遮断機能により、セレクタ７の制御信号Ｓａ〜Ｓｎにより選択された差動対６０ａ〜６０ｎのうち、唯一動作状態となる差動対以外の差動対に信号が入力されていないからである。具体的には、動作状態である差動対以外の差動対の入力が、全て「Ｌ」レベルとなるため、ＮＭＯＳトランジスタが常にオフしており、ＮＭＯＳのチャネルを介して差動対自身のコモンソースの容量と、コモンソースおよび電流源６５間に接続したＮＭＯＳトランジスタ６４のドレイン容量が出力端子に接続されることがないからである。
【図面の簡単な説明】
【図１】本発明による可変遅延回路の好適実施形態の全体構成を示すブロック図である。
【図２】図１中の第２遅延回路又は出力遮断回路の具体例の回路図である。
【図３】図１に示す可変遅延回路の動作を説明するタイミングチャートである。
【図４】従来の可変遅延回路の構成を示すブロック図である。
【図５】図４中の遅延回路を構成する差動増幅器の具体例の回路図である。
【図６】図４中のセレクタの具体例の回路図である。
【符号の説明】
１　正相入力端子
２　逆送入力端子
３　正相出力端子
４　逆相出力端子
５　第１遅延回路
６　第２遅延回路（出力遮断回路）
７　セレクタ
１０　可変遅延回路
５０ａ〜５０ｎ、６０ａ〜６０ｎ、７０ａ〜７０ｎ　差動増幅器
６１Ａ、６１Ｂ　差動対
６２、６３、６４　トランジスタ
６５、６６　電流源
６７　　　　インバータ
６８、６９　負荷抵抗
Ｓａ〜Ｓｎ　制御信号

Claims

直列接続されたｎ（複数）段の差動増幅器を含む遅延回路と、該遅延回路の前記ｎ段の差動増幅器のうち選択された差動増幅器段の出力を選択して出力するセレクタとを有する可変遅延回路において、
前記遅延回路の前記差動増幅器および前記セレクタ間に挿入された出力遮断回路を備えることを特徴とする可変遅延回路。
前記出力遮断回路は、前記遅延回路の前記ｎ段の差動増幅器の各段の出力および前記セレクタ間に接続されることを特徴とする請求項１に記載の可変遅延回路。
前記出力遮断回路は、前記遅延回路の前記ｎ段の差動増幅器のうち選択された差動増幅器段の出力および前記セレクタ間に接続されることを特徴とする請求項１に記載の可変遅延回路。
前記出力遮断回路は、前記遅延回路の差動増幅器の出力信号が入力される第１差動対および該第１差動対と並列接続された第２差動対により構成されることを特徴とする請求項１、２又は３に記載の可変遅延回路。
前記第１差動対および前記第２差動対は、相補的に動作することを特徴とする請求項４に記載の可変遅延回路。
前記第１差動対および前記第２差動対は、それぞれ電流源に接続され、前記第２差動対の前記電流源は、前記第１差動対の前記電流源の約２倍の大きさに選定されることを特徴とする請求項４又は５に記載の可変遅延回路。
入力信号を順次増幅するよう直列接続されたｎ（複数）段の差動増幅器を含む第１遅延回路と、該第１遅延回路の前記差動増幅器の出力に接続された複数の差動増幅器を含む第２遅延回路と、該第２遅延回路の前記差動増幅器の出力を選択して出力するセレクタとを備えることを特徴とする可変遅延回路。
前記第２遅延回路の前記差動増幅器は、それぞれ相補的に動作する並列接続された１対の差動対を含むことを特徴とする請求項７に記載の可変遅延回路。