JP2004061782A

JP2004061782A - Liquid crystal display

Info

Publication number: JP2004061782A
Application number: JP2002219024A
Authority: JP
Inventors: Hideaki Yabuuchi; 藪内　英明
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-07-29
Filing date: 2002-07-29
Publication date: 2004-02-26

Abstract

<P>PROBLEM TO BE SOLVED: To easily and surely detect off-characteristic failure of a TFT (thin-film transistor). <P>SOLUTION: If each TFT 205 has off-characteristic failure of the TFT, variations in brightness of display images are caused at switching times and switching positions of off-voltage periods. For example, the display screens are darkened after a n-th screen, as compared up to (n-1)-th screens in a normally white mode, if normal operations (one pulse drives) to apply gate-on voltages one time to the TFTs 205 are performed up to the (n-1)-th screens and element characteristic inspection operations (two pulses drives) are performed after the n-th screens, so that it becomes possible to easily and surely recognize the off-characteristic failures of the TFTs 205 by variations in brightness of one screen; and it becomes unnecessary to compare the brightness by taking much time with a large-scale device while lighting both of a device to be inspected and a device to be compared, as in conventional practice. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、トランジスタ特性を検出するための機能を搭載したアクティブマトリックス型液晶表示装置などの液晶表示装置に関する。
【０００２】
【従来の技術】
以下に、従来のアクティブマトリックス型液晶表示装置の構成について説明する。
【０００３】
図９は、従来のアクティブマトリックス型液晶表示装置の構成例を示すブロック図である。
【０００４】
このアクティブマトリックス型液晶表示装置１００は、表示画面を持つ液晶表示パネル２００と、映像信号を液晶表示パネル２００に供給するソースドライバ（制御信号線駆動手段）３００と、映像信号を液晶表示パネル２００に供給するタイミングを制御するゲートドライバ（制御信号線駆動手段）４００と、ソースドライバ３００およびゲートドライバ４００に対して制御信号を供給する制御ＩＣ５００とを備えている。
【０００５】
液晶表示パネル２００は、複数の絵素電極２０１がマトリクス状に配設されたガラス板などの透明絶縁性基板（以下、アクティブマトリクス基板と称する）と、一膜状の共通電極２０２が絵素電極２０１に対向して配設されたガラス板などの透明絶縁性基板（以下、対向基板と称する）との間に、液晶層ＬＣが挟持されている。
【０００６】
アクティブマトリクス基板は、複数のゲート信号線（制御信号線）２０３と複数のソース信号線（映像信号線）２０４とが互いに交叉して設けられ、各ゲート信号線２０３と各ソース信号線２０４との交叉部毎に、絵素を選択駆動する絵素電極駆動素子２０５と、各絵素電極駆動素子２０５を介してソース信号線２０４に接続された絵素電極２０１とが設けられている。
【０００７】
この絵素電極駆動素子２０５としては、アモルファスシリコンにより構成した薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｅｒ）や、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）素子などが挙げられる。
【０００８】
ソースドライバ３００は、スタートパルスＳＰをクロック信号ＣＬＫに同期させて順次遅延させたサンプリング信号を順次出力するＨシフトレジスタ３０１と、映像信号の各色成分であるＲＧＢ信号が供給されるＲＧＢ信号線３０２と、Ｈシフトレジスタ３０１からのサンプリング信号によって順次オンオフ制御されてＲＧＢ信号線３０２に供給される各色信号をそれぞれ出力する複数のサンプリングスイッチ（以下、サンプリングＳＷと称する）３０３と、サンプリングＳＷ３０３から出力される各色信号をそれぞれ一旦保持する複数のサンプリングコンデンサ３０４と、転送信号ＴＲＳによって制御されて各サンプリングコンデンサ３０４にそれぞれ保持された１水平表示期間分の各色信号を一斉に転送する複数の転送スイッチ３０５（以下、転送ＳＷと称する）と、各転送ＳＷ３０５から転送された各色信号をそれぞれ一旦保持する複数の転送コンデンサ３０６と、各転送コンデンサ３０６に保持された各色信号を増幅して複数のソース信号線２０４にそれぞれ出力する複数のオペアンプ３０７とを有している。
【０００９】
ゲートドライバ４００は、スタートパルス信号ＳＰＧをゲートクロック信号ＣＬＧに同期させて順次遅延させたゲート信号線選択信号を出力するＶシフトレジスタ４０１と、ゲート信号線選択信号により制御されて外部から供給されるゲートオン電圧（ＴＦＴをオン状態にする電圧）ＶＧＨをゲート信号線２０３に出力する複数の出力バッファ４０２とを有している。この出力バッファ４０２はゲート信号線２０３毎に設けられている。
【００１０】
制御ＩＣ５００は、シリアルパラレル変換回路５０１と、シリアルパラレル変換回路５０１からの制御信号によってゲートクロック信号ＣＬＧを発生させるＣＬＧ発生回路５０２とを有しており、スタートパルス信号ＳＰ、クロック信号ＣＬＫおよび転送信号ＴＲＳをソースドライバ３００に出力すると共に、スタートパルス信号ＳＰＧおよびゲートクロック信号ＣＬＧをゲートドライバ４００に出力する。
【００１１】
次に、このように構成された液晶表示装置１００の動作について説明する。
【００１２】
まず、ソースドライバ３００では、Ｈシフトレジスタ３０１から出力されるスタートパルス信号ＳＰをクロック信号ＣＬＫに同期させて順次遅延させたサンプリング信号に応じて、ＲＧＢ信号線３０２に供給されている１水平表示期間分の映像信号（各色成分）が、液晶表示パネル２００に表示すべき映像信号として各サンプリングＳＷ３０３にて順次サンプリングされる。このサンプリングされた映像信号の各色成分は、各サンプリングコンデンサ３０４に順次保持される。
【００１３】
このようにして１水平表示期間分の映像信号がサンプリングされると、次のサンプリング動作までの間に制御ＩＣ５００から出力される転送信号ＴＲＳによって各転送ＳＷ３０５がオン状態となり、１水平表示期間分の映像信号は、各サンプリングコンデンサ３０４から各転送ＳＷ３０５を介して各転送コンデンサ３０６にそれぞれ転送される。そして、各転送コンデンサ３０６に充電された各映像信号電圧は、各オペアンプ３０７によってそれぞれ増幅された後、各ソース信号線２０４にそれぞれ転送される。
【００１４】
一方、ゲートドライバ４００の出力バッファ４０２から各ゲート信号線２０３に順次出力される制御信号（ゲート制御信号のオンタイミング）によって、ゲート信号線２０３に接続される１ライン分（横一列）の複数のＴＦＴ２０５が一斉にオン状態となる。これによって、各ソース信号線２０４に出力された１水平表示期間分の映像信号は、それぞれ、各ＴＦＴ２０５を通して各絵素電極２０１に書き込まれる。
【００１５】
次に、ゲートドライバ４００から出力されるゲート制御信号の出力タイミングについて説明する。
【００１６】
図１０は、図９に示すゲートドライバ４００から出力される各ゲート制御信号の出力タイミングを示すタイミングチャートである。この例では、ゲート信号線が８ラインである場合について示している。
【００１７】
図１０に示すように、ゲートドライバ４００のＶシフトレジスタ４０１に、制御ＩＣ５００からのスタートパルス信号ＳＰＧが入力されると、所定周波数のゲートクロック信号ＣＬＧに同期して、液晶表示パネル２００の画面１行目（１ライン目）のゲート信号線２０３に対して一番上の出力バッファ４０２を通ってゲート制御信号Ｇ１（ゲートオンパルスｇ１１）が出力され、これによって画面１行目が表示される。さらに、所定周波数のゲートクロック信号ＣＬＧに同期して、画面２行目（２ライン目）のゲート信号線２０３に対して上から二番目の出力バッファ４０２からゲート制御信号Ｇ２（ゲートオンパルスｇ２１）が出力される。これがゲートクロック信号ＣＬＧの周期で繰り返されて、１垂直期間内で１画面が表示される。なお、出力バッファ４０２を通ってゲート信号線２０３に出力されるゲート制御信号Ｇ１〜Ｇ８において、ゲートオン電圧ＶＧＨが出力されるゲートオン期間（オン電圧期間）はＴ（ＯＮ）であり、ゲートオフ電圧ＧＮＤが出力されるゲートオフ期間（オフ電圧期間）はＣＬＧ１１クロック分Ｔ（１１）であり、これらが垂直同期信号ＶＤに同期して出力される。
【００１８】
【発明が解決しようとする課題】
従来の液晶表示装置１００において、絵素電極駆動素子として設けられているＴＦＴ２０５に特性不良がある場合には、同じ電圧レベルの映像信号を液晶パネル２００に印加しても、特性が正常なＴＦＴを有する液晶表示装置と比べて、画面表示に輝度差が生じる場合があった。
【００１９】
以下に、ＴＦＴ特性の不良により画面表示に生じる輝度差について説明する。
【００２０】
図１１は、従来の液晶表示装置１００の動作を説明するための信号波形図である。
【００２１】
図１１（ａ）は、ｎライン目のゲート信号線に出力される制御信号（ゲート制御信号）の信号波形図である。ゲートドライバ４００から出力されるゲート制御信号は、ゲートクロック信号ＣＬＧのハイレベル電圧によって画面表示期間（フィールド期間ＴＦ）の初めのオン電圧期間Ｔ（ＯＮ）にハイレベル電圧（ゲートオン電圧ＶＧＨ）となり、これによってＴＦＴ２０５のゲート電極（Ｇ）がオン状態となる。また、ゲート制御信号は、オン電圧期間Ｔ（ＯＮ）に続くオフ電圧期間Ｔ（１１）には、ゲートクロック信号ＣＬＧのローレベル電圧によってローレベル電圧（ゲートオフ電圧ＶＧＬ）となり、これによってＴＦＴ２０５のゲート電極（Ｇ）がオフ状態となる。
【００２２】
また、図１１（ｂ）はソースドライバ３００から出力される映像信号の信号波形図である。ソースドライバ３００から出力される映像信号は、ハイレベル電圧ＶＳ＋とローレベル電圧ＶＳ−とが１水平表示期間毎に交互に出力されている。
【００２３】
また、図１１（ｃ）は正常なＴＦＴのドレインへの出力信号波形図である。ＴＦＴ特性が正常な液晶表示装置（良品）では、ゲート制御信号がハイレベル電圧（ゲートオン電圧ＶＧＨ）であるタイミングで、正常なＴＦＴを介して、ソースドライバ３００から出力される映像信号のハイレベル電圧ＶＳ＋とローレベル電圧ＶＳ−とが１フィールド（ＴＦ）期間毎に交互に絵素電極２０１に書き込まれる。そして、ゲート制御信号がローレベル電圧（ゲートオフ電圧ＶＧＬ）である期間、絵素電極２０１に書き込まれた電圧が保持される。
【００２４】
また、図１１（ｄ）は特性不良のＴＦＴのドレインへの出力信号波形図である。ＴＦＴ特性が不良な液晶表示装置（不良品）では、ゲート制御信号がハイレベル電圧（ゲートオン電圧ＶＧＨ）であるタイミングで、特性不良のＴＦＴを介して、ソースドライバ３００から出力される映像信号のハイレベル電圧ＶＳ＋とローレベル電圧ＶＳ−とが１フィールド（ＴＦ）期間毎に交互に絵素電極２０１に書き込まれる。そして、ゲート制御信号がローレベル電圧（ゲートオフ電圧ＶＧＬ）である期間、絵素電極２０１に書き込まれた電圧が保持される。
【００２５】
図１２は、ＴＦＴのゲート電極に印加される電圧ＶＧとソース電極・ドレイン電極間に流れる電流ＩＤＳとの関係（ＴＦＴ特性）を示すグラフである。この図１２において、実線は正常なＴＦＴ特性を示し、点線はオフ特性（ＯＦＦ特性）が不良なＴＦＴ特性を示している。
【００２６】
この図１２に示すように、オフ特性不良を有するＴＦＴ（不良品）では、正常な特性を有するＴＦＴ（良品）に比べて、ゲート電極にゲートオフ電圧（ＴＦＴをオフ状態にする電位）が印加されたときにソース電極・ドレイン電極間に流れる電流ＩＤＳが多くなっている。
【００２７】
上記図１１（ａ）に示すように、第１フィールド（ＴＦ１）でｎライン目のゲート信号線２０３にゲートドライバ４００からゲートオン電圧ＶＧＨが供給されると、このゲート信号線２０３にゲート電極（Ｇ）が接続されたＴＦＴ２０５はオン状態となり、図１１（ｂ）および図１１（ｃ）に示すように、ソースドライバ３００から供給されている映像信号のハイレベル電圧Ｖｓ＋がＴＦＴ２０５のソース電極（Ｓ）およびドレイン電極（Ｄ）を介して絵素電極２０１に書き込まれる。
【００２８】
次に、図１１（ａ）に示すように、ゲート信号線２０３にゲートオフ電圧ＶＧＬが供給されてＴＦＴ２０５がオフ状態になると、図１１（ｃ）および図１１（ｄ）に示すように、ＴＦＴ２０５のゲート電極（Ｇ）とドレイン電極（Ｄ）間の寄生容量ＣｇｄによってΔＶ０だけドレイン電極（Ｄ）への出力電圧が降下する。
【００２９】
絵素電極２０１は、次のフィールド（ＴＦ２）でゲートオン電圧ＶＧＨが供給されるまで、絵素電位（ドレイン電位）（Ｖｓ＋）−（ΔＶ０）を保持しようとするが、図１２のＴＦＴ特性に示すように、ゲート電極にゲートオフ電圧（ＴＦＴ−オフ電位）が印加されている場合でも、ソース電極・ドレイン電極間に流れる電流ＩＤＳは完全に０（ゼロ）Ａとはならないため、液晶層ＬＣに蓄積された電荷はＴＦＴ２０５がオフ状態である期間にＴＦＴ２０５を介して放電される。このため、ＴＦＴ特性が正常な液晶表示装置では、第２フィールド（ＴＦ２）でゲートオン電圧ＶＧＨが供給されてＴＦＴがオン状態になるまでの間に、絵素電位（ドレイン電位）はΔＶ１だけ電圧降下して、（Ｖｓ＋）−（ΔＶ０）−（ΔＶ１）となる。
【００３０】
一方、対向電極は、対向電極駆動回路ＣＯＭによって所定の対向電位ＶＣＯＭに設定されており、絵素電極２０１と対向電極との間に挟持されている液晶層（液晶組成物）ＬＣは、絵素電位（Ｖｓ＋）−（ΔＶ０）−（ΔＶ１）と対向電位ＶＣＯＭとの電位差に応じて配向状態が変化し、画像が表示される。
【００３１】
同様に、図１１（ａ）に示すように、第２フィールド（ＴＦ２）でｎライン目のゲート信号線２０３にゲートドライバ４００からゲートオン電圧ＶＧＨが供給されると、このゲート信号線２０３にゲート電極（Ｇ）が接続されたＴＦＴ２０５はオン状態となり、図１１（ｂ）および図１１（ｃ）に示すように、ソースドライバ３００から供給されている映像信号のハイレベル電圧Ｖｓ−がＴＦＴ２０５のソース電極（Ｓ）およびドレイン電極（Ｄ）を介して絵素電極２０１に書き込まれる。
【００３２】
次に、図１１（ａ）に示すように、ゲート信号線２０３にゲートオフ電圧ＶＧＬが供給されてＴＦＴ２０５がオフ状態になると、図１１（ｃ）および図１１（ｄ）に示すように、ＴＦＴ２０５のゲート電極（Ｇ）とドレイン電極（Ｄ）間の寄生容量ＣｇｄによってΔＶ０だけドレイン電極（Ｄ）への出力電圧が降下する。
【００３３】
絵素電極２０１は、次のフィールド（ＴＦ３）でゲートオン電圧ＶＧＨが供給されるまで、絵素電位（ドレイン電位）（Ｖｓ−）−（ΔＶ０）を保持しようとするが、図１２のＴＦＴ特性に示すように、ゲート電極にゲートオフ電圧（ＴＦＴ−オフ電位）が印加されている場合でも、ソース電極・ドレイン電極間に流れる電流ＩＤＳは完全に０（ゼロ）Ａとはならないため、液晶層ＬＣに蓄積された電荷はＴＦＴ２０５がオフ状態である期間にＴＦＴ２０５を介して充電される。このため、正常なＴＦＴ特性を有する液晶表示装置では、第３フィールド（ＴＦ３）でゲートオン電圧ＶＧＨが供給されてＴＦＴがオン状態になるまでの間に、絵素電位（ドレイン電位）はΔＶ１だけ電圧上昇して、（Ｖｓ−）−（ΔＶ０）＋（ΔＶ１）となる。
【００３４】
絵素電極２０１と対向電極との間に挟持されている液晶層（液晶組成物）ＬＣは、絵素電位（Ｖｓ−）−（ΔＶ０）＋（ΔＶ１）と対向電位ＶＣＯＭとの電位差に応じて配向状態が変化し、画像が表示される。このようにして、第１フィールドと第２フィールドとで液晶層に印加される電圧が対向電位に対して反転され、交流駆動される。
【００３５】
ところで、正常なＴＦＴ特性を有する液晶表示装置では、図１２に実線で示すように、ゲートオフ電圧（ＴＦＴ−オフ電位）印加時にＴＦＴのソース電極・ドレイン電極間に流れる電流ＩＤＳが少ないため、ΔＶ１は（ＶＳ＋）−（ＶＣＯＭ）と比べて０（ゼロ）に近い。
【００３６】
これに対して、ＴＦＴのオフ特性不良を有する液晶表示装置では、図１２に点線で示すように、ゲートオフ電圧（ＴＦＴ−オフ電位）印加時にＴＦＴのソース電極・ドレイン電極間に流れる電流ＩＤＳが多いため、ＴＦＴがオフ状態のときに電荷を保持する特性が悪い。このため、図１１（ｄ）に示すように、第１フィールド（ＴＦ１）ではＴＦＴがオフ状態である期間に電圧降下ΔＶ２が生じ、第２フィールド（ＴＦ２）ではＴＦＴがオフ状態である期間に電圧上昇ΔＶ２が生じる。
【００３７】
従って、ＴＦＴのオフ特性不良を有する液晶表示装置では、正常なＴＦＴ特性を有する液晶表示装置に比べて、同じ電圧レベルの映像信号を液晶パネル２００に印加しても、例えばノーマリホワイトモードの場合、明るく表示される。
【００３８】
このように、ＴＦＴのオフ特性がシフトした液晶表示装置を検査する場合、従来の検査方法では、液晶層ＬＣに印加される映像信号の電圧レベルを固定値として、良品（正常なＴＦＴ特性を有する液晶表示装置）の輝度を決めて、検査対象の液晶表示装置の輝度を測定することにより、良品の輝度と比較して、良品であるか不良品であるかを判定している。この場合、検査対象の液晶表示装置の輝度を測定する時間が必要となり、処理スピードの低下の大きな要因になっていた。
【００３９】
また、良品の液晶表示装置を点灯させて、検査対象の液晶表示装置と比較することによって、良品であるか不良品であるかを判定する検査方法も用いられている。この場合には、検査対象の液晶表示装置と比較される良品の液晶表示装置を点灯させる必要があるため、検査装置が大きくなり、良品の液晶表示装置を駆動させるための駆動回路も必要となるため、コストアップにつながっていた。
【００４０】
さらに、従来の液晶表示装置におけるＴＦＴ特性の検査方法では、液晶表示装置が検査されて出荷された後に、その液晶表示装置が使用された各種製品が完成するまでの工程や運搬時に、静電気などによってＴＦＴ特性がわずかにシフトする場合があり、極端なＴＦＴ特性ずれの場合には不良品を判定することができても、わずかなＴＦＴ特性ずれの場合には不良品判定が困難であり、検出されない場合があった。
【００４１】
本発明は、上記従来の課題を解決するためのものであり、ＴＦＴのオフ特性不良を容易かつ確実に検出することができる液晶表示装置を提供することを目的とする。
【００４２】
【課題を解決するするための手段】
本発明の液晶表示装置は、複数の映像信号線と複数の制御信号線の各交叉部近傍毎に複数の絵素電極がそれぞれ設けられ、制御信号による各絵素電極駆動素子の駆動タイミング毎に映像信号を各絵素電極にそれぞれ供給して画像表示する液晶表示装置において、各絵素電極駆動素子に供給される素子特性検査用の制御信号のオフ電圧期間を画面表示期間内で切換えて画像表示可能とする画像表示制御手段を有し、そのことにより上記目的が達成される。
【００４３】
好ましくは、画像表示制御手段は、複数の映像信号線から順次選択した映像信号線に映像信号を供給する映像信号線駆動手段と、複数の制御信号線から順次選択した制御信号線に制御信号を供給する制御信号線駆動手段とを有し、該制御信号駆動手段は、１垂直表示期間内に各制御信号線に対して絵素電極駆動素子をオン状態とするオン電圧信号を１回供給する通常動作および２回以上供給する素子特性検査動作を切換え可能なオン電圧信号発生手段を有する。
【００４４】
好ましくは、前記オン電圧信号発生手段に対して、オフ電圧期間切換制御信号を供給する切換制御信号発生手段を有し、該オン電圧信号発生手段は、該オフ電圧期間切換制御信号に基づいて、１垂直表示期間内に各制御信号線に対して制御信号のオン電圧を１回供給する通常動作と２回以上供給する素子特性検査動作とを切換える。
【００４５】
好ましくは、前記切換制御信号発生手段は、画面表示の少なくともｎ（ｎは自然数）フィールド期間毎に信号レベルを切り換える。
【００４６】
好ましくは、前記画像表示制御手段は、画面表示の１フィールド内で、１フィールド毎に同一表示ライン位置のタイミングで、各絵素電極駆動素子に供給される素子特性検査用の制御信号のオフ電圧期間を画面表示期間内で切換えて画像表示可能とする画像表示制御手段を有する。
【００４７】
好ましくは、前記画像表示制御手段は、複数の映像信号線から順次選択した映像信号線に映像信号を供給する映像信号線駆動手段と、１垂直表示期間内に各制御信号線に対して絵素電極駆動素子をオン状態とするオン電圧信号を１回供給する通常動作および２回以上供給する素子特性検査動作を切換え可能なオン電圧信号発生手段を有し、複数の制御信号線から制御信号線を順次選択して制御信号を供給する制御信号線駆動手段と、該オン電圧信号発生手段に対して供給されるクロック信号を、素子特性検査動作時に間引くための制御信号を発生するクロック信号制御手段とを有する。
【００４８】
好ましくは、前記画面表示の１フィールド内において、制御信号のオフ電圧期間切換えライン位置は一箇所または複数箇所である。
【００４９】
好ましくは、前記制御信号のオフ電圧期間切換えライン位置において、２つの異なるオフ電圧期間の切換えをｍ（ｍは自然数）フィールド毎に逆方向に行う。
【００５０】
以下に、本発明の作用について説明する。
【００５１】
本発明にあっては、各絵素電極駆動素子（トランジスタ）に対して、素子特性検査用の制御信号のオフ電圧期間を画面表示期間内で切換えて画像表示させる。素子特性不良を有する液晶表示装置では、例えばノーマリホワイトモードの場合にはオフ電圧期間が短くなると表示画像が明るくなるため、オフ電圧期間の切換え時間や切換え位置において表示画像の明るさに変化が生じる。従って、１画面の輝度変化により、わずかな素子特性のシフトによる不良品でも、容易に、かつ、確実に検出することが可能となる。従来のように、良品の液晶表示装置と輝度を比較する必要がなく、また、液晶表示装置の表示画面の明るさを測定する必要がなくなるため、素子特性の良否検査作業が簡単になり、作業効率を向上させることができる。また、従来のように、検査対象の液晶表示装置と比較される良品の液晶表示装置とを共に点灯させ、大掛かりな検査装置によって時間をかけて輝度を比較する必要もなくなる。
【００５２】
オフ電圧期間は、１垂直表示期間内に各制御信号線（ゲート信号線）に対して、絵素電極駆動素子をオン状態とするためのオン電圧（ゲートオン電圧）を２回以上供給して、各制御信号線に連続したオフ電圧期間（例えば第１のオフ電圧期間と第２のオフ電圧期間）を生じさせることによって、１画面表示期間内で切換えることができる。
【００５３】
また、オフ電圧期間の切換えは、切換制御信号（ＰＷ）の信号レベルを切換えることによって制御することができ、例えば、ｎフィールド期間の間、切換制御信号をハイレベルとすることによって、１垂直表示期間内に２回以上のオフ電圧期間を設ける素子特性検査動作を行うことができる。また、制御信号線に出力される制御信号のオフ電圧期間をｎフィールド目から切換えることによって、ｎ−１画面までとｎ画面目以降とで表示画面の明るさに変化が生じるため、素子特性の良否判定を容易に、かつ、確実に行うことが可能となる。
【００５４】
例えば、液晶表示装置の制御ＩＣ内部に、１垂直表示期間内に各制御信号線に対して絵素電極駆動素子をオン状態とするオン電圧信号を１回供給する通常動作と、２回以上供給する素子特性検査動作の切換えタイミングを制御可能な切換制御信号（ＰＷ信号）発生手段を設けてオフ電圧期間を切換えることによって、液晶表示装置として製品に組み込んだ後の静電気などによる素子特性の良否判定についても、容易に、かつ、確実に行うことが可能となる。
【００５５】
また、切換制御信号のハイレベルとローレベルとをｎフィールド期間毎に切換えることによって、１垂直表示期間内に１回のオフ電圧期間を設ける通常動作と、２回以上のオフ電圧期間を設ける素子特性検査動作とを交互に行ってもよい。この場合、素子特性不良を有する液晶表示装置では、ｎフィールド毎に表示画面の明るさが変化してフリッカのように見えるため、素子特性の良否判定を容易に、かつ、確実に行うことが可能となる。
【００５６】
さらに、制御信号線駆動回路（ゲートドライバ）に供給されるクロック信号（ＣＬＧ）を間引き、制御信号線に出力される制御信号のオフ電圧期間を１画面の途中で切換えることにより、素子特性不良を有する液晶表示装置では、画面上部と画面下部との輝度差によって素子特性の良否判定を容易に、かつ、確実に行うことができる。また、１画面内で素子特性不良を検出することが可能となるため、制御信号のオフ電圧期間をｎフィールド期間またはｎフィールド毎に切換える場合に比べて、短時間で素子特性の良否を判定することができる。この場合、オフ電圧期間の切換え方向をｍフィールド毎に逆方向にすることによって、画面上部と画面下部とで素子特性が異なり、異なるオフ電圧期間に対して電圧降下または電圧上昇が同じになるオフ特性不良を有する場合においても、素子特性の良否判定を容易に、かつ、確実に行うことが可能となる。
【００５７】
さらに、表示画面上の所定ライン（例えば４ライン）毎に制御信号のオフ電圧期間を切換えることによって、素子特性不良を有する液晶表示装置では、１画面内で所定ライン毎に表示の明るさが変化し、それが横縞状の模様となって現れるため、その横縞状の模様を確認するだけで、素子特性の良否判定を容易に、かつ、確実に行うことが可能となる。
【００５８】
【発明実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００５９】
（実施形態１）
図１は、本発明の一実施形態である液晶表示装置の要部構成を示すブロック図である。なお、図９に示す従来の液晶表示装置と同様の機能を有する部材については、同じ符号を付してその説明を省略する。
【００６０】
この液晶表示装置１０は、画像表示手段としての液晶パネル２００と、複数の映像信号線２０３から一つの映像信号線２０３を順次選択して映像信号の各色信号を供給する映像信号線駆動手段としてのソースドライバ３００と、複数のゲート信号線２０３から一つのゲート信号線２０３を順次選択してゲート制御信号を供給する制御信号線駆動手段としてのゲートドライバ１２と、切換制御信号発生手段を含む制御ＩＣ１１とを有している。
【００６１】
上記切換制御信号発生手段、ソースドライバ３００およびゲートドライバ１２により構成される画像表示制御手段は、各絵素電極駆動素子としてのＴＦＴ２０５に対して素子特性検査用の制御信号のオフ電圧期間（ゲートオフ電圧ＶＧＬの供給期間）を切換えて、液晶パネル２００にて画像表示させる。切換え間隔は、例えば画面表示のｎフィールド期間（ｎは自然数）である。
【００６２】
制御ＩＣ１１のシリアルパラレル変換回路５０１は、切換制御信号発生手段を含んでおり、入力されるシリアル信号ＳＩに応じて、切換制御信号として２パルス信号発生信号ＰＷ（以下、ＰＷ信号と称する）を発生する。
【００６３】
制御ＩＣ１１から供給されるＰＷ信号は、ゲートドライバ１２のＶシフトレジスタ４０１に供給され、ＰＷ信号に基づいて、１垂直表示期間内にゲート信号線２０３にゲートオン電圧ＶＧＨを１回供給する通常駆動動作（１パルス駆動）と、２回以上（本実施形態では２回）供給する素子特性検査動作（２パルス駆動）とを切換えるようになっている。
【００６４】
次に、このように構成された液晶表示装置１０の動作について、説明する。
【００６５】
図２は、図１のゲートドライバ１２の駆動タイミングと１表示画面毎のゲートオフ期間（オフ電圧期間）の分布を示す図である。
【００６６】
図１および図２に示すように、ゲートドライバ１２のＶシフトレジスタ４０１にスタートパルス信号ＳＰＧが入力されると、Ｖシフトレジスタ４０１は、スタートパルス信号ＳＰＧをゲートクロック信号ＣＬＧに同期して順次遅延させるように選択的にパルス信号を出力する。そして、パルス信号の出力により、まず第１ライン目のゲート信号線２０３用のバッファ回路４０２から最終ライン目のゲート信号線２０３用のバッファ回路４０２まで順次動作し、複数のゲート信号線２０３に順次、ゲートオン電圧ＶＧＨが印加され、１画面の表示が行われる。
【００６７】
図２に示すｎ−１画面（ｎ−１フィールド期間）までは、制御ＩＣ１１に入力されるシリアル信号ＳＩがシリアルパラレル変換回路５０１からローレベルのＰＷ信号として出力される。このときには、１垂直表示期間に、Ｖシフトレジスタ４０１から出力バッファ４０２を通って１ライン目のゲート信号線２０３から最終ラインのゲート信号線２０３までゲートオン電圧ＶＧＨが順次供給される通常動作（１パルス駆動）が行われる。従って、ｎ−１画面までは、ゲート信号線２０３を介してＴＦＴ２０５のゲート電圧（制御端子Ｇ）に、１パルス（Ｔ（ＯＮ））のゲートオン電圧ＶＧＨが印加され、１１クロック分（Ｔ（１１））のゲートオフ電圧ＶＧＬが印加される。
【００６８】
次に、シリアル信号ＳＩが切り替わると、制御ＩＣ１１からのＰＷ信号が、表示画面のｎ−１画面（ｎ−１フィールド期間）とｎ画面（ｎフィールド期間）との間で、ローレベル電圧からハイレベル電圧に切換わる。これによって、Ｖシフトレジスタ４０１から出力バッファ４０２を通って１ライン目のゲート信号線２０３から最終ラインのゲート信号線２０３まで、ゲートオン電圧ＶＧＨが順次供給されると共に、各ゲートオン電圧ＶＧＨが供給されてからゲートクロック信号ＣＬＧ（ＣＬＧ１）の１クロック後に再度ゲートオン電圧ＶＧＨが供給される素子特性検査動作（２パルス駆動）が行われる。従って、ｎ画面からは、ゲート信号線２０３を介してＴＦＴ２０５のゲート電圧（制御端子Ｇ）に、１パルス（Ｔ（ＯＮ））のゲートオン電圧ＶＧＨが印加され、１クロック分（Ｔ（１））のゲートオフ電圧ＶＧＬが印加された後に、続いて、１パルス（Ｔ（ＯＮ））のゲートオン電圧ＶＧＨが印加され、９クロック分（Ｔ（９））のゲートオフ電圧ＶＧＬが印加される。
【００６９】
上記２パルス駆動時に、１クロック期間を開けて再度ゲートオン電圧ＶＧＨを出力する理由は、ソースドライバ３００からの出力信号がゲートクロック信号ＣＬＧと同期して１水平表示期間毎に極性反転されているため、１回目のゲートオン電圧ＶＧＨ印加時と、２回目のゲートオン電圧ＶＧＨ印加時とで、同一極性のソース信号がＴＦＴ２０５を介して絵素電極２０１に供給されるようにするためである。
【００７０】
次に、以上のように駆動される本実施形態の液晶表示装置１０において、ＴＦＴのオフ特性が正常であるか、または特性不良を有しているかを判定する方法について、図１、図２、図３、図１１および図１２を用いて説明する。
【００７１】
図３（ａ）は、本実施形態の液晶表示装置１０において、２パルス駆動時にゲート信号線２０３に出力される制御信号（ゲート制御信号）の信号波形図であり、図３（ｂ）はソースドライバ３００から出力される映像信号（ソース信号）の信号波形図である。また、図３（ｃ）は正常なＴＦＴのドレインへの出力信号波形図であり、図３（ｄ）はオフ特性不良のＴＦＴのドレインへの出力信号波形図である。
【００７２】
図３（ｂ）および図１１（ｂ）に示すように、ＴＦＴのオフ特性検査において入力されるソース信号は、同一振幅で１Ｈ（水平表示期間）毎に極性反転されると共に１Ｖ（垂直表示期間）毎に極性反転される固定パターンの信号とすることができ、１パルス駆動時および２パルス駆動時とも、同じ電圧をＴＦＴがオン状態のときにＴＦＴのドレイン電極（Ｄ）を介して絵素電極２０１に供給することができる。
【００７３】
画面表示期間のｎ−１画面目までは１パルス駆動が行われ、１垂直表示期間内にゲートオン電圧ＶＧＨが各ゲート信号線２０３に順次１回ずつ供給される。この１パルス駆動の１フィールド目（ＴＦ１）にＴＦＴ２０５がオン状態になると、図１１（ｃ）および図１１（ｄ）に示すように、正常なＴＦＴ特性を有する良品の液晶表示装置およびＴＦＴがオフ特性不良を有する不良品の液晶表示装置ともに、ＴＦＴ２０５のオン電圧期間Ｔ（ＯＮ）において、ドレイン電極（Ｄ）にソースドライバ３００から出力されるソース信号がＶＳ＋まで充電される。そして、ＴＦＴ２０５がオン状態からオフ状態に変わる瞬間に、ＴＦＴ２０５のドレイン電極（Ｄ）とゲート電極（Ｄ）との間の寄生容量Ｃｇｄによって、ドレイン電極の電位はΔＶ０だけ下がり、ＴＦＴ２０５のオフ直後にはドレイン電位は（ΔＶＳ＋）−（ΔＶ０）となる。
【００７４】
ＴＦＴ２０５がオフ状態になってから、次のフィールド（ＴＦ２）でＴＦＴ２０５が再度オン状態になるまでのオフ電圧期間Ｔ（１１）では、図１２に実線で示すＴＦＴ特性のように、ＴＦＴのゲート電極（Ｇ）にゲートオフ電圧ＶＧＬが供給されていてもソース電極（Ｓ）・ドレイン電極（Ｄ）間に若干のＩＤＳ電流が流れるため、完全にオフ状態とはならない。このため、図１１（ｃ）に示すように、このオフ電圧期間にドレイン電極の電位はΔＶ１だけ下がり、次のフィールド（ＴＦ２）でＴＦＴ２０５がオン状態になる直前のドレイン電位は（ΔＶＳ＋）−（ΔＶ０）−（ΔＶ１）となる。ただし、ＴＦＴのオフ特性が正常である場合には、ΔＶ１は、ほとんど０に近い電圧である。
【００７５】
一方、ＴＦＴがオフ特性不良を有する液晶表示装置では、図１２に点線で示すＴＦＴ特性のように、ＴＦＴのゲート電極（Ｇ）にゲートオフ電圧ＶＧＬが供給されているときにソース電極（Ｓ）・ドレイン電極（Ｄ）間に流れるＩＤＳ電流が正常なＴＦＴ特性（実線）よりも大きくなるため、図１１（ｄ）に示すように、上記オフ電圧期間にドレイン電極の電位はΔＶ２だけ下がり、次のフィールド（ＴＦ２）でＴＦＴ２０５がオン状態になる直前のドレイン電位は（ΔＶＳ＋）−（ΔＶ０）−（ΔＶ２）となる。
【００７６】
次に、２フィールド目（ＴＦ２）にＴＦＴ２０５がオン状態になると、図１１（ｃ）および図１１（ｄ）に示すように、正常なＴＦＴ特性を有する良品の液晶表示装置およびＴＦＴのオフ特性不良を有する不良品の液晶表示装置ともに、ＴＦＴ２０５のオン電圧期間Ｔ（ＯＮ）において、ドレイン電極（Ｄ）にソースドライバ３００から出力されるソース信号がＶＳ−まで充電される。そして、ＴＦＴ２０５がオン状態からオフ状態に変わる瞬間に、ＴＦＴ２０５のドレイン電極（Ｄ）とゲート電極（Ｄ）との間の寄生容量Ｃｇｄによって、ドレイン電極の電位はΔＶ０だけ下がり、ＴＦＴ２０５のオフ直後にはドレイン電位は（ΔＶＳ−）−（ΔＶ０）となる。
【００７７】
ＴＦＴ２０５がオフ状態になってから、次のフィールド（ＴＦ３）でＴＦＴ２０５が再度オン状態になるまでのオフ電圧期間Ｔ（１１）では、図１１（ｃ）に示すように、ドレイン電極の電位はΔＶ１だけ上がり、次のフィールド（ＴＦ３）でＴＦＴ２０５がオン状態になる直前のドレイン電位は（ΔＶＳ−）−（ΔＶ０）＋（ΔＶ１）となる。ただし、ＴＦＴのオフ特性が正常である場合には、ΔＶ１は、ほとんど０に近い電圧である。
【００７８】
一方、ＴＦＴがオフ特性不良を有する液晶表示装置では、図１１（ｄ）に示すように、上記オフ電圧期間にドレイン電極の電位はΔＶ２だけ上がり、次のフィールド（ＴＦ３）でＴＦＴ２０５がオン状態になる直前のドレイン電位は（ΔＶＳ−）−（ΔＶ０）＋（ΔＶ２）となる。
【００７９】
従って、ＴＦＴがオフ特性不良を有する液晶表示装置においては、正常なＴＦＴ特性を有する液晶表示装置に比べて、ＴＦＴ２０３のドレイン電極を介して絵素電極に印加される電圧がΔＶ２−ΔＶ１だけ低くなり、例えばノーマリホワイトモードでは、表示画面の輝度が明るくなる。
【００８０】
次に、画面表示期間のｎ画面目のスタート時に、制御ＩＣ１１に２パルス信号を発生させるＳＩ信号が入力されると、制御ＩＣ１１からゲートドレイン１２に供給される２パルス信号発生信号ＰＷがアクティブ（ローレベルからハイレベル）となり、ｎ画面目から、１垂直表示期間内にゲートオン電圧ＶＧＨが各ゲート信号線に２回供給される２パルス駆動に切換る。
【００８１】
これによって、図３（ａ）に示すように、ＴＦＴ２０５のオフ電圧期間は１垂直表示期間内で各ゲート信号線２０３に対して２回発生することになり、第１のオフ電圧期間は、ほぼ１クロック期間Ｔ（１）となり、第２のオフ電圧期間は、ほぼ９クロック期間Ｔ（９）となる。このようなオフ電圧期間が各ゲート信号線Ｇ１〜Ｇ８まで、１クロックずつ遅れて発生し、第１のオフ電圧期間がＴ（１）、第２のオフ電圧期間がＴ（９）の画面表示期間となる。
【００８２】
第１のオフ電圧期間では、期間が１クロックと短いため、ドレイン電極（Ｄ）の電位変化は、人間の目では表示画面の輝度変化として検知することができない。
【００８３】
ＴＦＴ特性が正常な液晶表示装置では、図３（ｃ）に示すように、第１フィールド（ＴＦ１）の第２オフ電圧期間において、次のフィールド（ＴＦ２）でＴＦＴ２０５がオン状態になる直前のドレイン電位は（ΔＶＳ＋）−（ΔＶ０）−（ΔＶ１−ｖａ）となり、図１１（ｃ）に示す１パルス駆動時に比べて、オフ電圧期間が短い分、ｖａだけ電位が高くなる。また、次のフィールド（ＴＦ２）では、第２のオフ電圧期間に、次のフィールド（ＴＦ３）でＴＦＴ２０５がオン状態になる直前のドレイン電位は（ΔＶＳ−）−（ΔＶ０）＋（ΔＶ１−ｖａ）となり、図１１（ｃ）に示す１パルス駆動時に比べて、オフ電圧期間が短い分、ｖａだけ電位が低くなる。ここで、ｖａの電圧値は、１パルス駆動時のオフ電圧期間Ｔ（１１）と２パルス駆動時の第２のオフ電圧期間Ｔ（９）の時間差Ｔ（２）に生じるドレイン電極からの放電量である。
【００８４】
図１２に実線で示す正常なＴＦＴ特性より、ゲート電極（Ｇ）のゲートオフ電圧（例えばゲートオフ電圧ＶＧＬ＝−１０Ｖ）が印加されているときに放電される電流は１．０Ｅ−１４（Ａ）となり、Ｔ（２）の期間に放電される量としては極微量である。よって、ｖａ電圧はほとんど０（ゼロ）に近い値となるため、１パルス駆動から２パルス駆動に切換えても、表示画面としては、ほとんど輝度変化が生じることはない。また、液晶表示装置の設計においても、Ｔ（２）のオフ電圧期間で輝度変化が認識されるようでは、液晶表示装置としての表示品位が不十分であるため、Ｔ（２）のオフ電圧期間では輝度変化を生じさせないように設計を行っている。
【００８５】
一方、ＴＦＴのオフ特性が不良な液晶表示装置では、図３（ｄ）に示すように、第１フィールド（ＴＦ１）の第２オフ電圧期間において、次のフィールド（ＴＦ２）でＴＦＴ２０５がオン状態になる直前のドレイン電位は（ΔＶＳ＋）−（ΔＶ０）−（ΔＶ２−ｖｂ）となり、図１１（ｄ）に示す１パルス駆動時に比べて、オフ電圧期間が短い分、ｖｂだけ電位が高くなる。また、次のフィールド（ＴＦ２）では、第２のオフ電圧期間に、次のフィールド（ＴＦ３）でＴＦＴ２０５がオン状態になる直前のドレイン電位は（ΔＶＳ−）−（ΔＶ０）＋（ΔＶ２−ｖｂ）となり、図１１（ｄ）に示す１パルス駆動時に比べて、オフ電圧期間が短い分、ｖｂだけ電位が低くなる。ここで、ｖｂの電圧値は、１パルス駆動時のオフ電圧期間Ｔ（１１）と２パルス駆動時の第２のオフ電圧期間Ｔ（９）の時間差Ｔ（２）に生じるドレイン電極からの放電量である。
【００８６】
図１２に点線で示すＴＦＴのオフ不良特性により、ゲート電極（Ｇ）のゲートオフ電圧（例えばゲートオフ電圧ＶＧＬ＝−１０Ｖ）が印加されているときに放電される電流は１．０Ｅ−１３（Ａ）となり、正常なＴＦＴ特性と比べて１０倍多く放電電流が流れることになる。また、Ｔ（２）の期間に放電される量としても正常なＴＦＴ特性に比べて１０倍多くなる。よって、ｖｂ電圧は、表示画面の輝度を変化させるために充分な値となり、１パルス駆動から２パルス駆動に切換えた場合に、表示画面に輝度変化が生じる。
【００８７】
このように、Ｔ（２）のオフ電圧期間で輝度変化が認識されないようであれば、液晶表示装置として正常であり、輝度変化が生じるようであれば不良な液晶表示装置として検出することができる。
【００８８】
従って、ＴＦＴのオフ特性に不良を有する場合には、１パルス駆動から２パルスに切換えて、図２に示すように、ｎ−１画面目までとｎ画面以降とでＴＦＴがオフ状態となる時間（オフ電圧印加期間）に差が生じると、例えば１パルス駆動時のオフ期間Ｔ（１１）と、２パルス駆動時における人間の目で感知可能な第２オフ期間Ｔ（９）との差、Ｔ（２）によって、ＴＦＴのオフ時に絵素電極２０１からＴＦＴ２０５を介して放電（または充電）される電荷量の差が生じる。ＴＦＴがオフ状態となる期間が短い２パルス駆動時の方が、絵素電極２０１からＴＦＴ２０５を介して放電（または充電）される電荷量が少なくなり、液晶層ＬＣへの印加電圧の減少が少なくなる。従って、例えばノーマリホワイトモードでは、ＴＦＴのオフ期間が短いｎ画面以降の画面の方が、ｎ−１画面目までに比べて表示画面が暗くなる。
【００８９】
以上のように、本実施形態によれば、ＴＦＴのオフ特性不良を有する液晶表示装置においては、画面表示のｎ−１画面目までとｎ画面以降とで、表示画面の明るさに差が生じ、ＴＦＴ特性が正常な液晶表示装置においては、画面表示のｎ−１画面目までとｎ画面以降とで、表示画面の明るさに差が生じないため、ＴＦＴのオフ特性不良を有する液晶表示装置を、１画面の輝度変化により容易に、かつ、確実に検出することができる。
【００９０】
このように、ｎ−１画面目までとｎ画面目とで１パルス駆動と２パルス駆動とを切換えてもよいが、ｎフィールド毎に１パルス駆動と２パルス駆動とを切換えることによって、表示画面の明るさをｎフィールド毎に変化させてフリッカ状の表示としても、ＴＦＴのオフ特性不良を有する液晶表示装置を容易に、かつ、確実に検出することができる。
【００９１】
（実施形態２）
図４は、本発明の他の実施形態である液晶表示装置の要部構成を示すブロック図である。なお、図１に示す実施形態１の液晶表示装置および図９に示す従来の液晶表示装置と同様の機能を有する部材については、同じ符号を付してその説明を省略する。
【００９２】
この液晶表示装置２０は、画像表示手段としての液晶パネル２００と、複数の映像信号線２０４から一つの映像信号線２０４を順次選択して映像信号の各色信号を供給する映像信号線駆動手段としてのソースドライバ３００と、複数のゲート信号線２０３から一つのゲート信号線２０３を順次選択してゲート制御信号を供給する制御信号線駆動手段としてのゲートドライバ１２と、切換制御信号発生手段を含む制御ＩＣ２１とを有している。
【００９３】
上記切換制御信号発生手段、ソースドライバ３００およびゲートドライバ１２により構成される画像表示制御手段は、各絵素電極駆動素子としてのＴＦＴ２０５に対して素子特性検査用の制御信号のオフ電圧期間（ゲートオフ電圧ＶＧＬの供給期間）を切換えて、液晶パネル２００にて画像表示させる。切換えは、例えば画面表示の１フィールド内で、１フィールド毎に同一表示ライン位置のタイミングで行われる。
【００９４】
制御ＩＣ２１のシリアルパラレル変換回路５０１は、切換制御信号発生手段を含んでおり、入力されるシリアル信号ＳＩに応じて、切換制御信号として２パルス信号発生信号ＰＷを発生する。制御ＩＣ２１から供給されるＰＷ信号は、ゲートドライバ１２のＶシフトレジスタ４０１に供給され、ＰＷ信号に基づいて、１垂直表示期間内にゲート信号線２０３にゲートオン電圧ＶＧＨを１回供給する通常駆動動作（１パルス駆動）と、２回以上（本実施形態では２回）供給する素子特性検査動作（２パルス駆動）とを切換えるようになっている。
【００９５】
また、制御ＩＣ２１は、ゲートドライバ１２に供給されるクロック信号（ＣＬＧ）を間引くためのＣＬＧ間引き回路２１１を含んでいる。ＣＬＧ間引き回路２１１は、ＣＬＧ発生回路５０２にて生成されるクロック信号ＣＬＧと、シリアルパラレル回路５０１から供給されるＣＬＧ−Ｍ１信号とが入力されて、２パルス駆動時にＣＬＧ信号を間引いたクロック信号ＣＬＧ１をゲートドライバ１２に出力する。ＣＬＧ−Ｍ１信号は、制御ＩＣ２１に入力されるシリアル信号ＳＩにより制御されており、制御ＩＣ２１内のシリアルパラレル変換回路５０１により、２パルス駆動時に、１画面表示期間内の同一表示ライン位置毎に、ゲートクロック信号ＣＬＧを間引くためのローレベル電圧が所定のタイミングで出力される。
【００９６】
次に、このように構成された液晶表示装置２０の動作について、説明する。
【００９７】
図５は、図４のゲートドライバ１２の駆動タイミングと１表示画面毎のゲートオフ期間（オフ電圧期間）の分布を示す図である。
【００９８】
図４および図５に示すように、まず、制御ＩＣ２１にＴＦＴのオフ特性判定を指示するＳＩ信号が入力されると、制御ＩＣ２１では、切換え制御信号発生手段を含むシリアルパラレル回路５０１により、所定のタイミング（Ａ、Ｂ、Ａ’、Ｂ’、Ａ”、Ｂ”、・・・）でローレベル電圧となったＣＬＧ−Ｍ１信号が生成されてＣＬＧ間引き回路２１１に入力される。この例では、１画面表示期間（１４クロック）の３クロック目と６クロック目とがローレベル電圧となっている。
【００９９】
また、制御ＩＣ２１のＣＬＧ発生回路５０２では、図５に示すように、オン期間（Ｔ（１））とオフ期間（Ｔ（オフ））とが規則正しく繰り返された波形のＣＬＧ信号が生成され、ＣＬＧ間引き回路２１１に入力される。
【０１００】
ＣＬＧ間引き回路２１１にはＡＮＤ回路が設けられており、入力されたＣＬＧ−Ｍ１信号とＣＬＧ信号とがＡＮＤ処理されて、ＣＬＧ１信号がゲートドライバ１２に出力される。この例では、ＣＬＧ信号の３クロック目と６クロック目とが間引かれたＣＬＧ１信号が生成されてゲートドライバ１２に供給される。
【０１０１】
ゲートドライバ１２のＶシフトレジスタ４０１にスタートパルス信号ＳＰＧが入力されると、Ｖシフトレジスタ４０１は、スタートパルス信号ＳＰＧをゲートクロック信号ＣＬＧ１に同期して順次遅延させるように選択的にパルス信号を出力する。そして、パルス信号の出力により、まず第１ライン目のゲート信号線２０３用のバッファ回路４０２から最終ライン目のゲート信号線２０３用のバッファ回路４０２まで順次動作し、複数のゲート信号線２０３に順次、ゲートオン電圧ＶＧＨが印加され、１画面の表示が行われる。このとき、Ｖシフトレジスタ４０１は、ＣＬＧ１がローレベル電圧である期間（Ａ、Ｂ、Ａ’、Ｂ’、Ａ”、Ｂ”、・・・）においてパルス信号の出力を休止することになる。
【０１０２】
また、制御ＩＣ２１に入力されるシリアル信号ＳＩによって、制御ＩＣ２１から入力されるＰＷ信号は、ローレベル電圧からハイレベル電圧に切換わる。これによって、Ｖシフトレジスタ４０１から出力バッファ４０２を通って１ライン目のゲート信号線２０３から最終ラインのゲート信号線２０３まで、ゲートオン電圧ＶＧＨが順次供給されると共に、各ゲートオン電圧ＶＧＨが供給されてからゲートクロック信号ＣＬＧ１の１クロック後に再度ゲートオン電圧ＶＧＨが供給される素子特性検査動作（２パルス駆動）が行われる。このとき、ゲートドライバ１２から、１ライン目〜８ライン目のゲート信号線２０３に順次出力されるゲート制御信号（ゲート電圧）の波形は、Ｇ１〜Ｇ８のようになる。
【０１０３】
１ライン目のゲート信号線２０３に供給されるゲート制御信号Ｇ１においては、垂直同期信号ＶＤの立上りタイミングとＣＬＧ１の立上りタイミングとに同期して、１パルス目の信号（ゲートオン電圧）ｇ１１が出力される。次に、ＣＬＧ１の１クロック後のＡポイントでは、通常、２パルス目の信号が出力されることになるが、このＡポイントでは、ＣＬＧ１はローレベルとなっており、Ｖシフトレジスタ４０１が休止するため、２パルス目の信号が出力されない。そして、次にＣＬＧ１がローレベルからハイレベルとなったときに、２パルス目の信号ｇ１２が出力される。従って、１パルス目の信号（ゲートオン電圧）ｇ１１と２パルス目の信号ｇ１２との間は、２クロック分の期間Ｔ（２）だけ間隔が空くことになり、そのゲート信号線（１ライン目のゲート信号線）に接続されたＴＦＴは、Ｔ（２）の期間だけオフ状態となる。
【０１０４】
また、パルス信号ｇ１２が出力された後、次に垂直同期信号ＶＤが立上る次のフィールド以降においても、同様に、ＣＬＧ−Ｍ１信号がＡ’、Ｂ’、Ａ”、Ｂ”、・・・のタイミングで出力され、パルス信号ｇ１３とｇ１４との間、およびｇ１５とｇ１６との間は、パルス信号ｇ１１とｇ１２との間隔と同様に、２クロック分の期間Ｔ（２）だけ間隔が空いて出力される。従って、パルス信号ｇ１２とｇ１３との間、およびパルス信号ｇ１４とｇ１５との間は、１０クロック分の期間Ｔ（１０）だけ間隔が空くことになり、そのゲート信号線（１ライン目のゲート信号線）に接続されたＴＦＴは、Ｔ（１０）の期間だけオフ状態となる。
【０１０５】
次に、２ライン目のゲート信号線２０３に供給されるゲート制御信号Ｇ２においては、上記Ｇ１の１パルス目の信号ｇ１１が出力された１クロック後に、１パルス目の信号ｇ２１が出力される。次に、Ａポイントでは１パルス目の信号と２パルス目の信号との間に１クロック分の間隔を空けることになるが、このＡポイントでは、ＣＬＧ１はローレベルとなっており、Ｖシフトレジスタ４０１が休止するため、１クロック分の間隔を空ける期間は次のクロック期間に先延ばしされる。よって、２パルス目の信号ｇ２２は、１パルス目の信号ｇ２１が出力された後、ＣＬＧ１の２クロック目に出力される。従って、１パルス目の信号（ゲートオン電圧）ｇ２１と２パルス目の信号ｇ２２とは、２クロック分の期間Ｔ（２）だけ間隔が空くことになり、そのゲート信号線（２ライン目のゲート信号線）に接続されたＴＦＴは、Ｔ（２）の期間だけオフ状態となる。
【０１０６】
また、パルス信号ｇ２２出力された後、次に垂直同期信号ＶＤが立上る次のフィールド以降においても、同様に、ＣＬＧ−Ｍ１信号がＡ’、Ｂ’、Ａ”、Ｂ”、・・・のタイミングで出力され、パルス信号ｇ２３とｇ２４との間，およびｇ２５とｇ２６との間は、パルス信号ｇ２１とｇ２２との間隔と同様に、２クロック分の期間Ｔ（２）だけ空いて出力される。従って、パルス信号ｇ２２とｇ２３との間、およびパルス信号ｇ２４とｇ２５との間は、１０クロック分の期間Ｔ（１０）だけ間隔が空くことになり、そのゲート信号線（２ライン目のゲート信号線）に接続されたＴＦＴは、Ｔ（１０）の期間だけオフ状態となる。
【０１０７】
３ライン目および４ライン目のゲート信号線２０３に供給されるゲート制御信号Ｇ３およびＧ４についても同様に、１パルス目の信号と２パルス目の信号との間のＢポイントにてクロック間引き信号ＣＬＧ−Ｍ１がローレベルとなり、上記Ｇ１およびＧ２と同様に、パルス信号ｇ３１とｇ３２との間、およびパルス信号ｇ４１とｇ４２との間は、２クロックＴ（２）の間隔が空くことになり、そのゲート信号線に接続されたＴＦＴは、Ｔ（２）の期間だけオフ状態となる。
【０１０８】
また、パルス信号ｇ３２およびｇ４２が出力された後、次に垂直同期信号ＶＤが立上る次のフィールド以降においても、同様に、ＣＬＧ−Ｍ１信号がＡ’、Ｂ’、Ａ”、Ｂ”、・・・のタイミングで出力され、パルス信号ｇ３２とｇ３３との間、パルス信号ｇ４２とｇ４３との間、パルス信号ｇ３４とｇ３５との間、およびパルス信号ｇ４４とｇ４５との間は、１０クロック分の期間Ｔ（１０）だけ間隔が空くことになり、そのゲート信号線に接続されたＴＦＴは、Ｔ（１０）の期間だけオフ状態となる。
【０１０９】
一方、５ライン目〜８ライン目のゲート信号線２０３に供給されるゲート制御信号Ｇ５〜Ｇ８については、ゲートオン信号（パルス信号）が出力される期間（Ｔ（ＯＮ））および１パルス目と２パルス目との間において、ＣＬＧ間引き信号はハイレベル状態が続くため、ＣＬＧ１信号は規則正しくオン期間とオフ期間とが繰り返されており、Ｖシフトレジスタ４０１が休止することなく動作する。よって、ゲートオン信号の１パルス目と２パルス目との間は１クロック分の期間Ｔ（１）だけ間隔が空くことになり、そのゲート信号線に接続されたＴＦＴは、Ｔ（１）の期間だけオフ状態となる。また、１フィールド目のゲートオン信号の２パルス目と２フィールド目のゲートオン信号の１パルス目との間は、１１クロック分の期間Ｔ（１１）だけ間隔が空くことになり、そのゲート信号線に接続されたＴＦＴは、Ｔ（１）の期間だけオフ状態となる。
【０１１０】
次に、以上のように駆動される本実施形態の液晶表示装置２０において、ＴＦＴのオフ特性が正常であるか、または特性不良を有しているかを判定する方法について、図４、図５、図６、図１１および図１２を用いて説明する。
【０１１１】
図６（ａ）は、本実施形態の液晶表示装置２０において、２パルス駆動時に５〜８ライン目のゲート信号線２０３に出力される制御信号（ゲート制御信号）の信号波形図であり、図６（ｂ）はソースドライバ３００から出力される映像信号（ソース信号）の信号波形図である。また、図６（ｃ）は正常なＴＦＴのドレインへの出力信号波形図であり、図６（ｄ）はオフ特性不良のＴＦＴのドレインへの出力信号波形図である。
【０１１２】
図５および図６（ａ）に示すように、１ライン目〜８ライン目のゲート信号線２０３に供給されるゲート制御信号Ｇ１〜Ｇ８において、ＴＦＴのオフ期間（オフ電圧期間）は１フィールド期間内で２回発生する。
【０１１３】
図６（ａ）に示すように、Ｇ１〜Ｇ４では、第１のオフ電圧期間は、ほぼ２クロック分の期間Ｔ（２）となり、第２のオフ電圧期間は、ほぼ１０ロック分の期間Ｔ（１０）となる。第１のオフ電圧期間は２クロックと短いため、人間の目ではドレイン電極（Ｄ）の電位変化を表示画面の輝度変化として検知することができない。
【０１１４】
また、図６（ｃ）に示すように、第１フィールド（ＴＦ１）の第２のオフ電圧期間において、ＴＦＴ特性が正常である場合には、次のフィールド（ＴＦ２）で１回目のパルス信号（ゲートオン電圧）が出力される直前における第１フィールド（ＴＦ１）のドレイン電位は（Ｖｓ＋）−（ΔＶ０）−（ΔＶ１−ｖｃ）となり、図１１（ｃ）に示す１パルス駆動時およびＧ５〜Ｇ８のドレイン電位に比べて、オフ電圧期間が短い分、ｖｃだけ電位が高くなる。
【０１１５】
また、図６（ｃ）に示すように、第２フィールド（ＴＦ２）の第２のオフ電圧期間において、次のフィールド（ＴＦ３）で１回目のパルス信号（ゲートオン電圧）が出力される直前における第１フィールド（ＴＦ１）のドレイン電位は（Ｖｓ−）−（ΔＶ０）＋（ΔＶ１−ｖｃ）となり、図１１（ｃ）に示す１パルス駆動時およびＧ５〜８のドレイン電位に比べて、オフ電圧期間が短い分、ｖｃだけ電位が低くなる。
【０１１６】
一方、Ｇ５〜Ｇ８では、第１のオフ電圧期間は、ほぼ１クロック分の期間Ｔ（１）となり、第２のオフ電圧期間は、ほぼ１１ロック分の期間Ｔ（１１）となる。第１のオフ電圧期間は１クロックと短いため、人間の目ではドレイン電極（Ｄ）の電位変化を表示画面の輝度変化として検知することができない。
【０１１７】
また、第１フィールド（ＴＦ１）の第２のオフ電圧期間においては、図１１に示す１パルス駆動時のオフ電圧期間と同様であるため、ＴＦＴ特性が正常である場合には、次のフィールド（ＴＦ２）で１回目のパルス信号（ゲートオン電圧）が出力される直前における第１フィールド（ＴＦ１）のドレイン電位は、１パルス駆動時と同様に、（Ｖｓ＋）−（ΔＶ０）−（ΔＶ１）となる。
【０１１８】
また、第２フィールド（ＴＦ２）の第２のオフ電圧期間において、次のフィールド（ＴＦ３）で１回目のパルス信号（ゲートオン電圧）が出力される直前における第１フィールド（ＴＦ１）のドレイン電位は、１パルス駆動時と同様に、（Ｖｓ−）−（ΔＶ０）＋（ΔＶ１）となる。ここで、ΔＶ１はほとんど０（ゼロ）に近い値であり、１パルス駆動時の表示画面と比較しても、ほとんど輝度変化が生じることはない。
【０１１９】
上記Ｇ１〜Ｇ４と、Ｇ５〜Ｇ８とを比較すると、第２オフ電圧期間において次のフィールドでゲートオン電圧が出力される直前のドレイン電位の差はｖｃである。ここで、ｖｃの電圧値は、Ｇ５〜Ｇ８のオフ電圧期間Ｔ（１１）とＧ１〜Ｇ２の第２のオフ電圧期間Ｔ（１０）との時間差Ｔ（１）に生じるドレイン電極からの放電量である。しかしながら、図１２に実線で示す正常なＴＦＴ特性から考えると、ｖｃはほとんど０（ゼロ）に近い値であるため、１パルス駆動時の表示画面と比較しても、ほとんど輝度変化が生じることはない。従って、正常なＴＦＴ特性を有する液晶表示装置においては、ほとんど均一な画面表示が得られる。
【０１２０】
一方、ＴＦＴがオフ特性不良を有する液晶表示装置では、Ｇ１〜Ｇ４においては、図６（ｄ）に示すように、第１フィールド（ＴＦ１）の第２のオフ電圧期間において、次のフィールド（ＴＦ２）でＴＦＴ２０５がオン状態になる直前のドレイン電位は（ΔＶＳ＋）−（ΔＶ０）−（ΔＶ２−ｖｄ）となり、図１１（ｃ）に示す１パルス駆動時およびＧ５〜８のドレイン電位に比べて、オフ電圧期間が短い分、ｖｄだけ電位が高くなる。
【０１２１】
また、図６（ｄ）に示すように、第２フィールド（ＴＦ２）の第２のオフ電圧期間において、次のフィールド（ＴＦ３）で１回目のパルス信号（ゲートオン電圧）が出力される直前における第１フィールド（ＴＦ１）のドレイン電位は（Ｖｓ−）−（ΔＶ０）＋（ΔＶ１−ｖｄ）となり、図１１（ｃ）に示す１パルス駆動時およびＧ５〜８のドレイン電位に比べて、オフ電圧期間が短い分、ｖｄだけ電位が低くなる。
【０１２２】
一方、Ｇ５〜Ｇ８では、第１フィールド（ＴＦ１）の第２のオフ電圧期間においては、図１１に示す１パルス駆動時のオフ電圧期間と同様であるため、ＴＦＴ特性が正常である場合には、次のフィールド（ＴＦ２）で１回目のパルス信号（ゲートオン電圧）が出力される直前における第１フィールド（ＴＦ１）のドレイン電位は、１パルス駆動時と同様に、（Ｖｓ＋）−（ΔＶ０）−（ΔＶ２）となる。
【０１２３】
また、第２フィールド（ＴＦ２）の第２のオフ電圧期間において、次のフィールド（ＴＦ３）で１回目のパルス信号（ゲートオン電圧）が出力される直前における第１フィールド（ＴＦ１）のドレイン電位は、１パルス駆動時と同様に、（Ｖｓ−）−（ΔＶ０）＋（ΔＶ２）となる。
【０１２４】
上記Ｇ１〜Ｇ４と、Ｇ５〜Ｇ８とを比較すると、第２オフ電圧期間において次のフィールドでゲートオン電圧が出力される直前のドレイン電位の差はｖｄである。ここで、ｖｄの電圧値は、Ｇ５〜Ｇ８のオフ電圧期間Ｔ（１１）とＧ１〜Ｇ２の第２のオフ電圧期間Ｔ（１０）との時間差Ｔ（１）に生じるドレイン電極からの放電量である。図１２に点線で示すＴＦＴのオフ不良特性から考えると、ｖｄは表示画面を輝度変化させるために充分な値となる。
【０１２５】
以上のように、本実施形態によれば、ＴＦＴのオフ特性不良を有する液晶表示装置では、画面の上下で明るさに差が生じ、例えばノーマリーホワイトモードでは、画面の上部の方が下部に比べて暗くなり、ＴＦＴ特性が正常な液晶表示装置においては均一が画面表示が得られる。よって、ＴＦＴのオフ特性不良を有する液晶表示装置を、１表示画面内の画面上部と画面下部との輝度変化により容易に、かつ、確実に検出することができる。
【０１２６】
（実施形態３）
図７は、本実施形態３の液晶表示装置におけるゲートドライバの駆動タイミングと表示１画面毎のゲートオフ期間（オフ電圧期間）の分布を示す図である。
【０１２７】
本実施形態３では、上記図４に示す液晶表示装置２０において、図５に示すようにゲートドライバ１２からゲート制御信号を出力して画像表示を行った後、ｍ（ｍは自然数）画面以降、図７に示すように、Ｇ１〜Ｇ４とＧ５〜Ｇ８とで、第１のオフ期間と第２のオフ期間とが図５とは逆になるようにＣＬＧ−Ｍ１信号がローレベルとなる位置を設定し、ＣＬＧ１およびＣＬＧ２でクロック信号が間引かれる位置を設定して画像表示を行う。
【０１２８】
以下に、本実施形態の液晶表示装置２０の動作について、図５および図７を用いて説明する。
【０１２９】
まず、図５に示すように、制御ＩＣ２１では、シリアルパラレル回路５０１により、所定のタイミング（Ａ、Ｂ、Ａ’、Ｂ’、Ａ”、Ｂ”、・・・）でローレベル電圧となったＣＬＧ−Ｍ１信号が生成されてＣＬＧ間引き回路２１１に入力され、ＣＬＧ発生回路５０２にて生成されるＣＬＧ信号とＡＮＤ処理されて、ＣＬＧ１信号がゲートドライバ１２に出力される。これによって、ゲートドライバ１２からは、１ライン目〜４ライン目のゲート信号線２０３にゲート制御信号Ｇ１〜Ｇ４がそれぞれ出力され、５ライン目〜８ライン目のゲート信号線２０３にゲート制御信号Ｇ５〜Ｇ８がそれぞれ出力される。
【０１３０】
ここでは、垂直同期信号ＶＤの立ち上がりから３クロック目と６クロック目にＣＬＧ−Ｍ１信号を発生させ、３クロック目と６クロック目の通常ハイレベルがローレベルとなったＣＬＧ信号１を出力している。これによって、Ｇ１〜Ｇ４では第１のオフ電圧期間がＴ（２）、第２のオフ電圧期間がＴ（１０）となり、Ｇ５〜Ｇ８では第１のオフ電圧期間がＴ（１）、第２のオフ電圧期間がＴ（１１）となる。
【０１３１】
次に、図７に示すように、制御ＩＣ２１では、シリアルパラレル回路５０１により、所定のタイミング（Ｃ、Ｄ、Ｃ’、Ｄ’、Ｃ”、Ｄ”、・・・）でローレベル電圧となったＣＬＧ−Ｍ２信号が生成されてＣＬＧ間引き回路２１１に入力され、ＣＬＧ発生回路５０２にて生成されるＣＬＧ信号とＡＮＤ処理されて、ＣＬＧ２信号がゲートドライバ１２に出力される。これによって、ゲートドライバ１２からは、１ライン目〜４ライン目のゲート信号線２０３にゲート制御信号Ｇ１〜Ｇ４がそれぞれ出力され、５ライン目〜８ライン目のゲート信号線２０３にゲート制御信号Ｇ５〜Ｇ８がそれぞれ出力される。
【０１３２】
ここでは、垂直同期信号ＶＤの立ち上がりから７クロック目と１０クロック目にＣＬＧ−Ｍ２信号を発生させ、７クロック目と１０クロック目の通常ハイレベルがローレベルとなったＣＬＧ２信号を出力している。これによって、このとき、Ｇ１〜Ｇ４では第１のオフ電圧期間がＴ（２）、第２のオフ電圧期間がＴ（１０）となり、Ｇ５〜Ｇ８では第１のオフ電圧期間がＴ（１）、第２のオフ電圧期間がＴ（１１）となる。
【０１３３】
これによって、図５に示すＧ１〜Ｇ４のオフ電圧期間は図７に示すＧ５〜Ｇ８のオフ電圧期間となり、図５に示すＧ５〜Ｇ８のオフ電圧期間は図７に示すＧ１〜Ｇ４のオフ電圧期間となり、オフ電圧期間がＧ１〜Ｇ４とＧ５〜Ｇ８とで逆になる。
【０１３４】
以上のように画面表示期間のｍフィールド毎にオフ電圧期間の切換え方向を逆方向にすることによって、ＴＦＴのオフ不良特性において、例えば図５に示すようにＧ１〜Ｇ４の第２のオフ電圧期間がＴ（１０）であり、Ｇ５〜Ｇ８の第２のオフ電圧期間がＴ（１１）である場合に、ドレイン電極の電圧変化が同じになるような特性を有する液晶表示装置においても、Ｇ１〜Ｇ４のオフ電圧期間とＧ５〜Ｇ８のオフ電圧期間とを切換えることにより、ＴＦＴのオフ不良特性を有する液晶表示装置を、容易に、かつ、正確に検出することができる。
【０１３５】
（実施形態４）
図８は、本実施形態４の液晶表示装置におけるゲートドライバの駆動タイミングと表示１画面毎のゲートオフ期間（オフ電圧期間）の分布を示す図である。
【０１３６】
本実施形態４では、上記実施形態２の図４に示す液晶表示装置２０において、ＴＦＴ特性検査用のゲートオフ電圧期間を、１画面表示期間（１フィールド）内で所定ライン毎（例えば４ライン毎）に切換えて画像表示を行う。
【０１３７】
以下に、本実施形態の液晶表示装置２０の動作について、図８を用いて説明する。
【０１３８】
まず、制御ＩＣ２１では、シリアルパラレル回路５０１により、所定のタイミング（Ｅ、Ｆ、Ｇ、Ｈ、Ｅ’、Ｆ’、Ｇ’、Ｈ’、Ｅ”、Ｆ”、Ｇ”、Ｈ”・・・）でローレベル電圧となったＣＬＧ−Ｍ３信号が生成されてＣＬＧ間引き回路２１１に入力され、ＣＬＧ発生回路５０２にて生成されるＣＬＧ信号とＡＮＤ処理されて、ＣＬＧ３信号がゲートドライバ１２に出力される。これによって、ゲートドライバ１２からは、１ライン目〜１６ライン目のゲート信号線２０３にゲート制御信号Ｇ１〜Ｇ１６がそれぞれ出力される。
【０１３９】
ここでは、垂直同期信号ＶＤの立ち上がりから７、１０、１７および２０クロック目にＣＬＧ−Ｍ３信号を発生させ、７、１０、１７および２０クロック目が通常ハイレベルがローレベルとなったＣＬＧ３信号としている。これによって、Ｇ５およびＧ６ではＣＬＧ−Ｍ３信号のローレベルのタイミングＥ、Ｅ’、Ｅ”、・・・によって、第１のオフ電圧期間がＴ（２）、第２のオフ電圧期間がＴ（２０）となる。また、Ｇ７およびＧ８ではＣＬＧ−Ｍ３信号のローレベルのタイミングＦ、Ｆ’、Ｆ”、・・・によって、第１のオフ電圧期間がＴ（２）、第２のオフ電圧期間がＴ（２０）となる。また、Ｇ１３およびＧ１４ではＣＬＧ−Ｍ３信号のローレベルのタイミングＧ、Ｇ’、Ｇ”、・・・によって、第１のオフ電圧期間がＴ（２）、第２のオフ電圧期間がＴ（２０）となる。また、Ｇ１５およびＧ１６ではＣＬＧ−Ｍ３信号のローレベルのタイミングＨ、Ｈ’、Ｈ”、・・・によって、第１のオフ電圧期間がＴ（２）、第２のオフ電圧期間がＴ（２０）となる。また、ＣＬＧ−Ｍ信号のローレベルのタイミングＥ、Ｆ、Ｇ、Ｈ、Ｅ’、Ｆ’、Ｇ’、Ｈ’、Ｅ”、Ｆ”、Ｇ”、Ｈ”・・・によって第１のオフ電圧期間がＴ（２）とならないＧ１〜Ｇ４およびＧ９〜Ｇ１２では、第１のオフ電圧期間がＴ（３）、第２のオフ電圧期間がＴ（２１）となる。
【０１４０】
これによって、第２のオフ電圧期間がゲート信号線２０３の上から４ライン毎に切換えられることになり、ＴＦＴ２０５のドレイン電極（Ｄ）から絵素電極２０１に充電された電荷が放電される時間がＴ（２１）とＴ（２０）とで切り替えられる。
【０１４１】
以上のように、画面表示内の所定ライン毎にオフ電圧期間を切換えた場合、正常なＴＦＴ特性を有する液晶表示装置では均一な表示画面となるが、ＴＦＴのオフ特性不良を有する液晶表示装置では、ＴＦＴのオフ期間によって絵素電極に充電された電荷が放電される時間に差が生じる。このため、Ｇ１〜Ｇ４およびＧ９〜Ｇ１２が供給される絵素では、Ｇ５〜Ｇ８およびＧ１３〜Ｇ１６に比べて放電時間が長くなり、絵素電極からの放電量が多くなって電圧が低くなり、例えばノーマリホワイトモードの場合には画面表示が明るくなる。従って、ＴＦＴのオフ特性不良を有する液晶表示装置では、１画面上に例えば４ライン毎に明るさが変わり、明暗の横縞状模様が発生しているように見えるため、ＴＦＴのオフ特性不良を表示画面に横縞状の模様が現れるか否かによって判定することができ、容易に、かつ、確実に検査を行うことができる。
【０１４２】
【発明の効果】
以上説明したように、本発明によれば、各絵素電極駆動素子に対して素子特性検査用の制御信号のオフ電圧期間を切換えて画像表示するため、ＴＦＴのオフ特性不良を有する液晶表示装置において、オフ電圧期間に応じて表示画像の輝度が変化し、わずかな素子特性のずれによる不良品であっても、容易に、かつ、確実に検出認することができる。また、従来のように、検査対象装置と比較対象装置とを共に点灯させる大掛かりな装置によって、時間をかけて輝度を比較する必要はないため、検査作業が簡単になり、作業効率を向上させることができる。
【０１４３】
ＴＦＴのオフ不良を有する液晶表示装置を、画面表示期間内（ｎフィールド期間、またはｎフィールド期間毎）に制御信号のオフ電圧期間（ゲートオフ電圧期間）を切換え、表示画面の輝度を変化させることによって検出することができるため、従来のように、良品の液晶表示装置と輝度を比較することもなく、また、液晶表示装置の表示画面の明るさを測定する必要もない。このため、素子特性の良否判定作業が簡単になり、作業効率が向上する。
【０１４４】
また、制御信号線に出力される制御信号のオフ期間を１画面の途中（例えば上下）で切換えることにより、ＴＦＴのオフ特性不良を有する液晶表示装置においては、画面上部と下部との輝度差によって容易に、かつ、確実に検出することができると共に、画面表示期間内で制御信号のゲートオフ電圧期間を切換える方法よりも、より短時間で、確実に、ＴＦＴのオフ特性不良を検出することができる。
【０１４５】
さらに、制御信号線に出力される制御信号のオフ電圧期間を、１画面の途中で切換えることに加えて、表示期間内に切換え方向を逆方向にすることで、表示画面の一部（例えば上下）でＴＦＴのオフ特性が異なる場合であっても、異なるオフ電圧期間に応じたドレイン電極の電圧変化を相殺して、ＴＦＴのオフ特性不良を検出することができる。
【０１４６】
さらに、表示画面上の所定ライン毎（例えば４ライン）に制御信号のオフ電圧期間を切換えることによって、ＴＦＴのオフ特性不良を有する液晶表示装置では、１画面内で所定ライン毎に表示の明るさが変り、それが横縞状の模様となって現れるため、その横縞状模様を確認するだけで、ＴＦＴのオフ特性不良を容易に、かつ、確実に検出することができる。また、表示画面の一部のみ、ＴＦＴのオフ特性不良を有している場合であっても、ＴＦＴのオフ特性不良を有する箇所が横縞状模様となって現れるため、ＴＦＴのオフ特性不良を有する部分を容易に、かつ、確実に検出することができる。
【０１４７】
さらに、例えば液晶表示装置の制御ＩＣ内部に、通常動作（１パルス駆動）に加えて、上記制御信号のオフ電圧期間を切換える素子特性検査動作（例えば２パルス駆動）を切換えるための切換制御信号発生手段を設けることにより、液晶表示装置として製品に組み込んだ後でも、静電気などによるＴＦＴのオフ特性不良を容易に、かつ確実に検出することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である液晶表示装置の要部構成を示すブロック図である。
【図２】実施形態１の液晶表示装置におけるゲートドライバの駆動タイミングと表示１画面毎のゲートオフ期間の印加分布を示す図である。
【図３】（ａ）は、実施形態１の液晶表示装置において、２パルス駆動時にゲート信号線に出力される制御信号の信号波形図であり、（ｂ）はソースドライバから出力される映像信号の信号波形図であり、（ｃ）は正常なＴＦＴのドレインへの出力信号波形図であり、（ｄ）はオフ特性不良のＴＦＴのドレインへの出力信号波形図である。
【図４】本発明の他の実施形態である液晶表示装置の要部構成を示すブロック図である。
【図５】実施形態２の液晶表示装置におけるゲートドライバの駆動タイミングと表示１画面毎のゲートオフ期間の印加分布を示す図である。
【図６】（ａ）は、実施形態２の液晶表示装置において、２パルス駆動時にゲート信号線に出力される制御信号の信号波形図であり、（ｂ）はソースドライバから出力される映像信号の信号波形図であり、（ｃ）は正常なＴＦＴのドレインへの出力信号波形図であり、（ｄ）はオフ特性不良のＴＦＴのドレインへの出力信号波形図である。
【図７】実施形態３の液晶表示装置におけるゲートドライバの駆動タイミングと表示１画面毎のゲートオフ期間の印加分布を示す図である。
【図８】実施形態４の液晶表示装置におけるゲートドライバの駆動タイミングと表示１画面毎のゲートオフ期間の印加分布を示す図である。
【図９】従来のアクティブマトリックス型液晶表示装置の一構成例を示すブロック図である。
【図１０】従来の液晶表示装置におけるゲートドライバの駆動タイミングと表示１画面毎のゲートオフ期間の印加分布を示す図である。
【図１１】（ａ）は、従来の液晶表示装置において、ゲート信号線に出力される制御信号の信号波形図であり、（ｂ）はソースドライバから出力される映像信号の信号波形図であり、（ｃ）は正常なＴＦＴのドレインへの出力信号波形図であり、（ｄ）はオフ特性不良のＴＦＴのドレインへの出力信号波形図である。
【図１２】ＴＦＴのゲート・ソース電圧ＶＧＳとソース・ドレイン電流ＩＤＳとの関係を示すＴＦＴ特性図である。
【符号の説明】
１０、２０、１００　　液晶表示装置
１１、２１、５００　　制御ＩＣ
１２、４００　　ゲートドライバ
２００　　液晶パネル
２０１　　絵素電極
２０３　　制御信号線（ゲート信号線）
２０４　　映像信号線（ソース信号線）
２０５　　ＴＦＴ
２１１　　ＣＬＧ間引き回路
３００　　ソースドライバ
３０１　　Ｈシフトレジスタ
３０２　　ＲＧＢ信号線
３０３　　サンプリングスイッチ
３０４　　サンプリングコンデンサ
３０５　　転送スイッチ
３０６　　転送コンデンサ
３０７　　オペアンプ
４０１　　Ｖシフトレジスタ
４０２　　出力バッファ
５０１　　シリアルパラレル変換回路
５０２　　ＣＬＧ発生回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a liquid crystal display device such as an active matrix liquid crystal display device having a function for detecting transistor characteristics.
[0002]
[Prior art]
Hereinafter, a configuration of a conventional active matrix type liquid crystal display device will be described.
[0003]
FIG. 9 is a block diagram showing a configuration example of a conventional active matrix type liquid crystal display device.
[0004]
The active matrix type liquid crystal display device 100 includes a liquid crystal display panel 200 having a display screen, a source driver (control signal line driving means) 300 for supplying a video signal to the liquid crystal display panel 200, and a video signal for the liquid crystal display panel 200. A gate driver (control signal line driving means) 400 for controlling the supply timing and a control IC 500 for supplying a control signal to the source driver 300 and the gate driver 400 are provided.
[0005]
The liquid crystal display panel 200 includes a transparent insulating substrate (hereinafter, referred to as an active matrix substrate) such as a glass plate on which a plurality of pixel electrodes 201 are arranged in a matrix, and a single-film common electrode 202 formed of a pixel electrode. A liquid crystal layer LC is sandwiched between a transparent insulating substrate (hereinafter, referred to as an opposite substrate) such as a glass plate disposed opposite to 201.
[0006]
In the active matrix substrate, a plurality of gate signal lines (control signal lines) 203 and a plurality of source signal lines (video signal lines) 204 are provided so as to cross each other. A picture element electrode driving element 205 for selectively driving a picture element and a picture element electrode 201 connected to the source signal line 204 via each picture element electrode driving element 205 are provided for each intersection.
[0007]
As the picture element electrode driving element 205, a thin film transistor (TFT: Thin Film Transistor) made of amorphous silicon, an MIM (Metal Insulator Metal) element, and the like can be given.
[0008]
The source driver 300 includes an H shift register 301 that sequentially outputs a sampling signal in which a start pulse SP is sequentially delayed in synchronization with a clock signal CLK, an RGB signal line 302 to which an RGB signal as each color component of a video signal is supplied. , A plurality of sampling switches (hereinafter referred to as sampling SWs) 303 that are sequentially turned on and off by the sampling signals from the H shift register 301 and output the respective color signals supplied to the RGB signal lines 302, and output from the sampling SW 303. A plurality of sampling capacitors 304 each of which temporarily holds each color signal, and a plurality of transfer switches 305 (at the same time, controlled by the transfer signal TRS, which simultaneously transfer each color signal for one horizontal display period held by each sampling capacitor 304 ( (Hereinafter, referred to as a transfer SW), a plurality of transfer capacitors 306 for temporarily holding each color signal transferred from each transfer SW 305, and a plurality of source signal lines 204 by amplifying each color signal held in each transfer capacitor 306. And a plurality of operational amplifiers 307 which output the respective signals.
[0009]
The gate driver 400 outputs a gate signal line selection signal in which the start pulse signal SPG is sequentially delayed in synchronization with the gate clock signal CLG, and is supplied from outside controlled by the gate signal line selection signal. A plurality of output buffers 402 for outputting a gate-on voltage (a voltage for turning on the TFT) VGH to the gate signal line 203; The output buffer 402 is provided for each gate signal line 203.
[0010]
The control IC 500 includes a serial / parallel conversion circuit 501 and a CLG generation circuit 502 that generates a gate clock signal CLG based on a control signal from the serial / parallel conversion circuit 501, and includes a start pulse signal SP, a clock signal CLK, and a transfer signal. It outputs TRS to the source driver 300 and outputs a start pulse signal SPG and a gate clock signal CLG to the gate driver 400.
[0011]
Next, the operation of the liquid crystal display device 100 thus configured will be described.
[0012]
First, in the source driver 300, one horizontal display period supplied to the RGB signal line 302 according to a sampling signal obtained by sequentially delaying the start pulse signal SP output from the H shift register 301 in synchronization with the clock signal CLK. The video signal (each color component) is sequentially sampled by each sampling SW 303 as a video signal to be displayed on the liquid crystal display panel 200. Each color component of the sampled video signal is sequentially held in each sampling capacitor 304.
[0013]
When the video signal for one horizontal display period is sampled in this manner, each transfer SW 305 is turned on by the transfer signal TRS output from the control IC 500 until the next sampling operation, and the transfer SW 305 is turned on for one horizontal display period. The video signal is transferred from each sampling capacitor 304 to each transfer capacitor 306 via each transfer SW 305. Then, each video signal voltage charged in each transfer capacitor 306 is amplified by each operational amplifier 307 and then transferred to each source signal line 204.
[0014]
On the other hand, a control signal (on timing of the gate control signal) sequentially output from the output buffer 402 of the gate driver 400 to each gate signal line 203 causes a plurality of one line (one horizontal line) connected to the gate signal line 203 to be connected. The TFTs 205 are simultaneously turned on. Thus, the video signal for one horizontal display period output to each source signal line 204 is written to each pixel electrode 201 through each TFT 205.
[0015]
Next, the output timing of the gate control signal output from the gate driver 400 will be described.
[0016]
FIG. 10 is a timing chart showing the output timing of each gate control signal output from the gate driver 400 shown in FIG. This example shows a case where the number of gate signal lines is eight.
[0017]
As shown in FIG. 10, when the start pulse signal SPG from the control IC 500 is input to the V shift register 401 of the gate driver 400, the screen 1 of the liquid crystal display panel 200 is synchronized with the gate clock signal CLG of a predetermined frequency. The gate control signal G1 (gate-on pulse g11) is output to the gate signal line 203 of the row (first line) through the uppermost output buffer 402, and thereby the first row of the screen is displayed. Further, in synchronization with the gate clock signal CLG of the predetermined frequency, the gate control signal G2 (gate-on pulse g21) from the second output buffer 402 from the top to the gate signal line 203 of the second line (second line) of the screen. Is output. This is repeated at the cycle of the gate clock signal CLG, and one screen is displayed within one vertical period. In the gate control signals G1 to G8 output to the gate signal line 203 through the output buffer 402, the gate-on period (on-voltage period) during which the gate-on voltage VGH is output is T (ON), and the gate-off voltage GND is The output gate-off period (off-voltage period) is T (11) for 11 clocks of CLG, and these are output in synchronization with the vertical synchronization signal VD.
[0018]
[Problems to be solved by the invention]
In the conventional liquid crystal display device 100, when the TFT 205 provided as a pixel electrode driving element has a characteristic defect, even if a video signal of the same voltage level is applied to the liquid crystal panel 200, a TFT having a normal characteristic is generated. In some cases, there is a difference in luminance in screen display as compared with a liquid crystal display device having the same.
[0019]
Hereinafter, a description will be given of a luminance difference generated on a screen display due to a defect in TFT characteristics.
[0020]
FIG. 11 is a signal waveform diagram for explaining the operation of the conventional liquid crystal display device 100.
[0021]
FIG. 11A is a signal waveform diagram of a control signal (gate control signal) output to the nth gate signal line. The gate control signal output from the gate driver 400 becomes a high-level voltage (gate-on voltage VGH) in the first on-voltage period T (ON) of the screen display period (field period TF) due to the high-level voltage of the gate clock signal CLG. Thus, the gate electrode (G) of the TFT 205 is turned on. Further, the gate control signal becomes a low-level voltage (gate-off voltage VGL) due to the low-level voltage of the gate clock signal CLG in the off-voltage period T (11) following the on-voltage period T (ON). The electrode (G) is turned off.
[0022]
FIG. 11B is a signal waveform diagram of a video signal output from the source driver 300. In the video signal output from the source driver 300, a high-level voltage VS + and a low-level voltage VS- are output alternately every horizontal display period.
[0023]
FIG. 11C is a waveform diagram of the output signal to the drain of the normal TFT. In a liquid crystal display device (non-defective product) having normal TFT characteristics, the high-level voltage of the video signal output from the source driver 300 via the normal TFT at the timing when the gate control signal is at the high-level voltage (gate-on voltage VGH). VS + and the low level voltage VS− are alternately written to the pixel electrode 201 every one field (TF) period. Then, while the gate control signal is at the low level voltage (gate-off voltage VGL), the voltage written to the pixel electrode 201 is held.
[0024]
FIG. 11D is a waveform diagram of an output signal to the drain of a TFT having a poor characteristic. In a liquid crystal display device (defective product) having poor TFT characteristics, at the timing when the gate control signal is at a high level voltage (gate-on voltage VGH), the high level of the video signal output from the source driver 300 via the TFT having poor characteristics. The level voltage VS + and the low level voltage VS− are alternately written to the pixel electrodes 201 every one field (TF). Then, while the gate control signal is at the low level voltage (gate-off voltage VGL), the voltage written to the pixel electrode 201 is held.
[0025]
FIG. 12 is a graph showing the relationship (TFT characteristics) between the voltage VG applied to the gate electrode of the TFT and the current IDS flowing between the source electrode and the drain electrode. In FIG. 12, a solid line indicates a normal TFT characteristic, and a dotted line indicates a TFT characteristic having a poor off characteristic (OFF characteristic).
[0026]
As shown in FIG. 12, in a TFT having defective off characteristics (defective product), a gate-off voltage (potential for turning off the TFT) is applied to the gate electrode as compared with a TFT having normal characteristics (non-defective product). The current IDS flowing between the source electrode and the drain electrode at the time is increased.
[0027]
As shown in FIG. 11A, when the gate driver 400 is supplied with the gate-on voltage VGH to the n-th gate signal line 203 in the first field (TF1), the gate electrode (G ) Is turned on, and the high level voltage Vs + of the video signal supplied from the source driver 300 is applied to the source electrode (S) of the TFT 205 as shown in FIGS. 11B and 11C. And the pixel electrode 201 is written via the drain electrode (D).
[0028]
Next, as shown in FIG. 11A, when the gate-off voltage VGL is supplied to the gate signal line 203 and the TFT 205 is turned off, as shown in FIG. 11C and FIG. The output voltage to the drain electrode (D) drops by ΔV0 due to the parasitic capacitance Cgd between the gate electrode (G) and the drain electrode (D).
[0029]
The pixel electrode 201 tries to hold the pixel potential (drain potential) (Vs +)-(ΔV0) until the gate-on voltage VGH is supplied in the next field (TF2), as shown in the TFT characteristics of FIG. As described above, even when the gate-off voltage (TFT-off potential) is applied to the gate electrode, the current IDS flowing between the source electrode and the drain electrode does not completely become 0 (zero) A, and thus the current IDS is accumulated in the liquid crystal layer LC. The generated charge is discharged through the TFT 205 during a period when the TFT 205 is in an off state. For this reason, in a liquid crystal display device having normal TFT characteristics, the pixel potential (drain potential) drops by ΔV1 until the gate-on voltage VGH is supplied in the second field (TF2) and the TFT is turned on. Thus, (Vs +) − (ΔV0) − (ΔV1).
[0030]
On the other hand, the counter electrode is set to a predetermined counter potential VCOM by the counter electrode drive circuit COM, and the liquid crystal layer (liquid crystal composition) LC sandwiched between the pixel electrode 201 and the counter electrode is a pixel. The orientation changes according to the potential difference between the potential (Vs +)-(ΔV0)-(ΔV1) and the counter potential VCOM, and an image is displayed.
[0031]
Similarly, as shown in FIG. 11A, when the gate driver 400 supplies the gate-on voltage VGH to the n-th gate signal line 203 in the second field (TF2), the gate signal line 203 11G is turned on, and the high level voltage Vs− of the video signal supplied from the source driver 300 is applied to the source electrode of the TFT 205 as shown in FIGS. 11B and 11C. (S) and the pixel electrode 201 is written via the drain electrode (D).
[0032]
Next, as shown in FIG. 11A, when the gate-off voltage VGL is supplied to the gate signal line 203 and the TFT 205 is turned off, as shown in FIG. 11C and FIG. The output voltage to the drain electrode (D) drops by ΔV0 due to the parasitic capacitance Cgd between the gate electrode (G) and the drain electrode (D).
[0033]
The pixel electrode 201 tries to hold the pixel potential (drain potential) (Vs −) − (ΔV0) until the gate-on voltage VGH is supplied in the next field (TF3). As shown, even when the gate-off voltage (TFT-off potential) is applied to the gate electrode, the current IDS flowing between the source electrode and the drain electrode does not become completely 0 (zero) A, so that the current IDS flows through the liquid crystal layer LC. The accumulated charge is charged through the TFT 205 while the TFT 205 is off. For this reason, in the liquid crystal display device having normal TFT characteristics, the pixel potential (drain potential) is ΔV1 until the gate-on voltage VGH is supplied in the third field (TF3) and the TFT is turned on. It rises to (Vs −) − (ΔV0) + (ΔV1).
[0034]
The liquid crystal layer (liquid crystal composition) LC sandwiched between the picture element electrode 201 and the counter electrode has a potential difference between the picture element potential (Vs −) − (ΔV0) + (ΔV1) and the counter potential VCOM. The orientation changes and an image is displayed. In this way, the voltage applied to the liquid crystal layer in the first field and the second field is inverted with respect to the opposing potential, and AC driving is performed.
[0035]
In a liquid crystal display device having normal TFT characteristics, as shown by a solid line in FIG. 12, since a current IDS flowing between a source electrode and a drain electrode of a TFT when a gate-off voltage (TFT-off potential) is applied is small, ΔV1 is It is closer to 0 (zero) than (VS +)-(VCOM).
[0036]
On the other hand, in a liquid crystal display device having a TFT off-characteristic defect, a large amount of current IDS flows between the source electrode and the drain electrode of the TFT when a gate-off voltage (TFT-off potential) is applied as shown by a dotted line in FIG. Therefore, the property of holding electric charge when the TFT is off is poor. For this reason, as shown in FIG. 11D, a voltage drop ΔV2 occurs during a period when the TFT is off in the first field (TF1), and a voltage drop occurs during a period when the TFT is off in the second field (TF2). A rise ΔV2 occurs.
[0037]
Therefore, in a liquid crystal display device having a TFT off-characteristic defect, even when a video signal of the same voltage level is applied to the liquid crystal panel 200 as compared with a liquid crystal display device having a normal TFT characteristic, for example, in a normally white mode, , Is displayed brightly.
[0038]
As described above, when inspecting a liquid crystal display device in which the off characteristic of the TFT is shifted, according to the conventional inspection method, the voltage level of the video signal applied to the liquid crystal layer LC is set to a fixed value, and a non-defective product (having normal TFT characteristics) is used. By determining the luminance of the liquid crystal display device to be inspected and measuring the luminance of the liquid crystal display device to be inspected, the luminance of the liquid crystal display device to be inspected is compared with the luminance of a non-defective product to determine whether it is a non-defective product or a defective product. In this case, it takes time to measure the luminance of the liquid crystal display device to be inspected, which has been a major factor in reducing the processing speed.
[0039]
An inspection method is also used in which a non-defective product is turned on and compared with a liquid crystal display device to be inspected to determine whether the device is non-defective or defective. In this case, it is necessary to light a non-defective liquid crystal display device to be compared with the liquid crystal display device to be inspected, so that the inspection device becomes large and a driving circuit for driving the non-defective liquid crystal display device is also required. As a result, costs were increased.
[0040]
Furthermore, in the conventional method of inspecting TFT characteristics in a liquid crystal display device, static electricity or the like occurs during the process of transporting the liquid crystal display device after it is inspected and shipped until various products using the liquid crystal display device are completed or during transportation. In some cases, the TFT characteristics are slightly shifted. In the case of an extreme TFT characteristic deviation, a defective product can be determined. However, in the case of a slight TFT characteristic deviation, the defective product is difficult to determine and is not detected. There was a case.
[0041]
An object of the present invention is to solve the above-mentioned conventional problems, and an object of the present invention is to provide a liquid crystal display device capable of easily and reliably detecting the off characteristic of a TFT.
[0042]
[Means for Solving the Problems]
In the liquid crystal display device of the present invention, a plurality of picture element electrodes are provided in the vicinity of each intersection of the plurality of video signal lines and the plurality of control signal lines, and each drive timing of each picture element electrode drive element by the control signal is provided. In a liquid crystal display device which supplies a picture signal to each picture element electrode to display an image, an off-voltage period of a control signal for element characteristic inspection supplied to each picture element electrode driving element is switched within a screen display period. An image display control means for enabling display is provided, whereby the object is achieved.
[0043]
Preferably, the image display control unit includes a video signal line driving unit that supplies a video signal to a video signal line sequentially selected from a plurality of video signal lines, and a control signal to a control signal line sequentially selected from the plurality of control signal lines. Control signal line driving means for supplying the ON voltage signal for turning on the pixel electrode driving element to each control signal line once within one vertical display period. An on-voltage signal generating means capable of switching between a normal operation and an element characteristic inspection operation to be supplied two or more times is provided.
[0044]
Preferably, there is provided switching control signal generating means for supplying an off voltage period switching control signal to the on voltage signal generating means, wherein the on voltage signal generating means is based on the off voltage period switching control signal. Switching between a normal operation of supplying the control signal ON voltage once to each control signal line within one vertical display period and an element characteristic inspection operation of supplying the control signal lines two or more times is performed.
[0045]
Preferably, the switching control signal generating means switches the signal level at least every n (n is a natural number) field period of the screen display.
[0046]
Preferably, the image display control means includes an off-voltage of a control signal for element characteristic inspection supplied to each picture element electrode driving element at a timing of the same display line position for each field within one field of screen display. An image display control means is provided for switching the period within the screen display period to enable image display.
[0047]
Preferably, the image display control means includes a video signal line driving means for supplying a video signal to a video signal line sequentially selected from a plurality of video signal lines, and a picture element for each control signal line within one vertical display period. On-voltage signal generating means capable of switching between a normal operation for supplying an on-voltage signal for turning on the electrode drive element once and an element characteristic inspection operation for supplying the element drive element two or more times is provided. Signal line driving means for sequentially selecting and supplying a control signal, and clock signal control means for generating a control signal for thinning out a clock signal supplied to the on-voltage signal generating means during an element characteristic inspection operation And
[0048]
Preferably, in one field of the screen display, the off-voltage period switching line position of the control signal is one or more.
[0049]
Preferably, at the off-voltage period switching line position of the control signal, two different off-voltage periods are switched in the opposite direction every m (m is a natural number) fields.
[0050]
Hereinafter, the operation of the present invention will be described.
[0051]
In the present invention, the image display is performed by switching the off-voltage period of the control signal for element characteristic inspection within the screen display period for each picture element electrode driving element (transistor). In a liquid crystal display device having an element characteristic defect, for example, in a normally white mode, the display image becomes brighter when the off-voltage period is shortened. Therefore, the brightness of the display image changes at the switching time and switching position of the off-voltage period. Occurs. Therefore, it is possible to easily and reliably detect a defective product due to a slight shift in element characteristics due to a change in luminance of one screen. Unlike the conventional case, there is no need to compare the brightness with a good liquid crystal display device, and there is no need to measure the brightness of the display screen of the liquid crystal display device. Efficiency can be improved. Further, unlike the related art, the liquid crystal display device to be inspected and the non-defective liquid crystal display device to be compared are both turned on, so that it is not necessary to compare luminance over time with a large-scale inspection device.
[0052]
In the off-voltage period, an on-voltage (gate-on voltage) for turning on the pixel electrode driving element is supplied twice or more to each control signal line (gate signal line) within one vertical display period. By generating a continuous off-voltage period (for example, a first off-voltage period and a second off-voltage period) on each control signal line, switching can be performed within one screen display period.
[0053]
The switching of the off-voltage period can be controlled by switching the signal level of the switching control signal (PW). For example, by setting the switching control signal to the high level during the n-field period, one vertical display can be performed. An element characteristic inspection operation in which two or more off-voltage periods are provided in the period can be performed. Further, by switching the off-voltage period of the control signal output to the control signal line from the n-th field, the brightness of the display screen changes between the (n-1) th screen and the nth and subsequent screens. Pass / fail judgment can be made easily and reliably.
[0054]
For example, in a control IC of a liquid crystal display device, a normal operation of supplying an ON voltage signal for turning on a picture element electrode driving element to each control signal line once within one vertical display period, and a normal operation of supplying an ON voltage signal two or more times A switching control signal (PW signal) generating means capable of controlling the switching timing of the element characteristic inspection operation is provided to switch the off-voltage period, thereby determining whether the element characteristic is good or bad due to static electricity or the like after being incorporated in a product as a liquid crystal display device. Can be easily and reliably performed.
[0055]
Also, by switching between the high level and the low level of the switching control signal every n field periods, a normal operation for providing one off-voltage period within one vertical display period, and an element for providing two or more off-voltage periods The characteristic inspection operation may be performed alternately. In this case, in a liquid crystal display device having an element characteristic defect, the brightness of the display screen changes every n fields and looks like flicker, so that the quality of the element characteristic can be easily and reliably determined. It becomes.
[0056]
Further, the clock signal (CLG) supplied to the control signal line drive circuit (gate driver) is thinned out, and the off-voltage period of the control signal output to the control signal line is switched in the middle of one screen, so that the element characteristic defect is reduced. With the liquid crystal display device having the above, it is possible to easily and reliably determine whether the element characteristics are good or not based on the luminance difference between the upper part of the screen and the lower part of the screen. In addition, since it is possible to detect an element characteristic defect within one screen, the quality of the element characteristic is determined in a shorter time as compared with a case where the off voltage period of the control signal is switched every n field periods or every n fields. be able to. In this case, by switching the switching direction of the off-voltage period every m fields, the element characteristics are different between the upper part of the screen and the lower part of the screen, and the voltage drop or voltage rise becomes the same for different off-voltage periods. Even in the case where there is a characteristic defect, it is possible to easily and reliably determine whether the element characteristic is good or not.
[0057]
Further, by switching the off-voltage period of the control signal for each predetermined line (for example, four lines) on the display screen, in a liquid crystal display device having a device characteristic defect, the display brightness changes for each predetermined line within one screen. However, since it appears as a horizontal stripe pattern, it is possible to easily and reliably determine the quality of the element characteristics simply by checking the horizontal stripe pattern.
[0058]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0059]
(Embodiment 1)
FIG. 1 is a block diagram showing a main configuration of a liquid crystal display device according to an embodiment of the present invention. Note that members having the same functions as those of the conventional liquid crystal display device shown in FIG. 9 are denoted by the same reference numerals, and description thereof will be omitted.
[0060]
The liquid crystal display device 10 includes a liquid crystal panel 200 as an image display unit and a video signal line driving unit that sequentially selects one video signal line 203 from a plurality of video signal lines 203 and supplies each color signal of a video signal. A source driver 300, a gate driver 12 as a control signal line driving unit for sequentially selecting one gate signal line 203 from the plurality of gate signal lines 203 and supplying a gate control signal, and a control IC 11 including a switching control signal generating unit And
[0061]
The image display control means constituted by the switching control signal generation means, the source driver 300 and the gate driver 12 supplies the TFT 205 as each pixel electrode drive element with an off-voltage period (gate-off voltage) of a control signal for element characteristic inspection. The VGL supply period is switched, and an image is displayed on the liquid crystal panel 200. The switching interval is, for example, an n-field period (n is a natural number) of screen display.
[0062]
The serial / parallel conversion circuit 501 of the control IC 11 includes a switching control signal generating means, and generates a two-pulse signal generation signal PW (hereinafter, referred to as a PW signal) as a switching control signal in accordance with the input serial signal SI. I do.
[0063]
The PW signal supplied from the control IC 11 is supplied to the V shift register 401 of the gate driver 12, and based on the PW signal, the normal driving operation of supplying the gate signal line 203 once with the gate-on voltage VGH within one vertical display period. (1 pulse drive) and an element characteristic inspection operation (2 pulse drive) to be supplied two or more times (two times in this embodiment) are switched.
[0064]
Next, the operation of the liquid crystal display device 10 thus configured will be described.
[0065]
FIG. 2 is a diagram showing the drive timing of the gate driver 12 in FIG. 1 and the distribution of the gate-off period (off-voltage period) for each display screen.
[0066]
As shown in FIGS. 1 and 2, when the start pulse signal SPG is input to the V shift register 401 of the gate driver 12, the V shift register 401 sequentially delays the start pulse signal SPG in synchronization with the gate clock signal CLG. A pulse signal is selectively output so as to cause the pulse signal to be output. Then, by the output of the pulse signal, first, the buffer circuit 402 for the gate signal line 203 of the first line operates sequentially from the buffer circuit 402 for the gate signal line 203 of the last line, and sequentially to the plurality of gate signal lines 203. , A gate-on voltage VGH is applied, and one screen is displayed.
[0067]
Until the n-1 screen (n-1 field period) shown in FIG. 2, the serial signal SI input to the control IC 11 is output from the serial / parallel conversion circuit 501 as a low-level PW signal. At this time, during one vertical display period, a normal operation (one pulse) in which the gate-on voltage VGH is sequentially supplied from the V shift register 401 through the output buffer 402 to the gate signal line 203 of the first line to the gate signal line 203 of the last line Drive). Therefore, up to the (n-1) th screen, the gate-on voltage VGH of one pulse (T (ON)) is applied to the gate voltage (control terminal G) of the TFT 205 via the gate signal line 203, and the signal is supplied for 11 clocks (T (11 )) Is applied.
[0068]
Next, when the serial signal SI is switched, the PW signal from the control IC 11 changes from the low level voltage to the high level between the n-1 screen (n-1 field period) and the n screen (n field period) of the display screen. Switch to level voltage. As a result, the gate-on voltage VGH is sequentially supplied from the V shift register 401 through the output buffer 402 to the gate signal line 203 of the first line to the gate signal line 203 of the last line, and each gate-on voltage VGH is supplied. After one clock of the gate clock signal CLG (CLG1), the element characteristic inspection operation (two-pulse drive) in which the gate-on voltage VGH is supplied again is performed. Therefore, from the n-th screen, one pulse (T (ON)) of the gate-on voltage VGH is applied to the gate voltage (control terminal G) of the TFT 205 via the gate signal line 203, and one clock (T (1)) After the gate-off voltage VGL is applied, one pulse (T (ON)) of the gate-on voltage VGH is applied, and the gate-off voltage VGL for nine clocks (T (9)) is applied.
[0069]
The reason why the gate-on voltage VGH is output again after one clock period during the two-pulse driving is that the output signal from the source driver 300 is inverted every horizontal display period in synchronization with the gate clock signal CLG. This is because a source signal having the same polarity is supplied to the pixel electrode 201 via the TFT 205 when the first gate-on voltage VGH is applied and when the second gate-on voltage VGH is applied.
[0070]
Next, in the liquid crystal display device 10 of the present embodiment driven as described above, a method of determining whether the off characteristic of the TFT is normal or has a characteristic defect will be described with reference to FIGS. This will be described with reference to FIGS. 3, 11, and 12.
[0071]
FIG. 3A is a signal waveform diagram of a control signal (gate control signal) output to the gate signal line 203 at the time of two-pulse driving in the liquid crystal display device 10 of the present embodiment, and FIG. FIG. 3 is a signal waveform diagram of a video signal (source signal) output from a driver 300. FIG. 3 (c) is a waveform diagram of an output signal to the drain of a normal TFT, and FIG. 3 (d) is a waveform diagram of an output signal to the drain of a TFT having a poor off characteristic.
[0072]
As shown in FIGS. 3 (b) and 11 (b), the polarity of the source signal input in the off-characteristic test of the TFT is inverted at 1H (horizontal display period) and 1V (vertical display period) at the same amplitude. ) Can be a signal of a fixed pattern whose polarity is inverted every time. In both the one-pulse drive and the two-pulse drive, the same voltage is applied to the picture element via the drain electrode (D) of the TFT when the TFT is on. It can be supplied to the electrode 201.
[0073]
One pulse drive is performed until the (n-1) th screen in the screen display period, and the gate-on voltage VGH is sequentially supplied to each gate signal line 203 once in one vertical display period. When the TFT 205 is turned on in the first field (TF1) of the one-pulse drive, as shown in FIGS. 11C and 11D, the non-defective liquid crystal display device having normal TFT characteristics and the TFT are turned off. In both the defective liquid crystal display devices having the characteristic failure, the source signal output from the source driver 300 is charged to the drain electrode (D) to VS + during the ON voltage period T (ON) of the TFT 205. At the moment when the TFT 205 changes from the on state to the off state, the potential of the drain electrode is reduced by ΔV0 due to the parasitic capacitance Cgd between the drain electrode (D) and the gate electrode (D) of the TFT 205, and immediately after the TFT 205 is turned off. Becomes the drain potential (ΔVS +) − (ΔV0).
[0074]
In the off-voltage period T (11) from the time when the TFT 205 is turned off to the time when the TFT 205 is turned on again in the next field (TF2), as shown by the solid line in FIG. Even if the gate-off voltage VGL is supplied to (G), a slight IDS current flows between the source electrode (S) and the drain electrode (D), so that the gate electrode is not completely turned off. Therefore, as shown in FIG. 11C, the potential of the drain electrode decreases by ΔV1 during this off-voltage period, and the drain potential immediately before the TFT 205 is turned on in the next field (TF2) is (ΔVS +) − ( ΔV0) − (ΔV1). However, when the off characteristic of the TFT is normal, ΔV1 is a voltage almost close to zero.
[0075]
On the other hand, in the liquid crystal display device in which the TFT has a poor off characteristic, as shown by the dotted line in FIG. 12, when the gate off voltage VGL is supplied to the gate electrode (G) of the TFT, the source electrode (S). Since the IDS current flowing between the drain electrodes (D) becomes larger than the normal TFT characteristics (solid line), the potential of the drain electrode drops by ΔV2 during the off-voltage period, as shown in FIG. The drain potential immediately before the TFT 205 is turned on in the field (TF2) is (ΔVS +) − (ΔV0) − (ΔV2).
[0076]
Next, when the TFT 205 is turned on in the second field (TF2), as shown in FIGS. 11C and 11D, a non-defective liquid crystal display device having normal TFT characteristics and poor off characteristics of the TFT. In the defective liquid crystal display device having the above, the source signal output from the source driver 300 is charged to the drain electrode (D) up to VS− during the ON voltage period T (ON) of the TFT 205. At the moment when the TFT 205 changes from the on state to the off state, the potential of the drain electrode is reduced by ΔV0 due to the parasitic capacitance Cgd between the drain electrode (D) and the gate electrode (D) of the TFT 205, and immediately after the TFT 205 is turned off. , The drain potential becomes (ΔVS −) − (ΔV0).
[0077]
In the off-voltage period T (11) from the time when the TFT 205 is turned off to the time when the TFT 205 is turned on again in the next field (TF3), the potential of the drain electrode is ΔV1 as shown in FIG. And the drain potential immediately before the TFT 205 is turned on in the next field (TF3) becomes (ΔVS −) − (ΔV0) + (ΔV1). However, when the off characteristic of the TFT is normal, ΔV1 is a voltage almost close to zero.
[0078]
On the other hand, in the liquid crystal display device in which the TFT has a poor off characteristic, as shown in FIG. 11D, the potential of the drain electrode increases by ΔV2 during the off voltage period, and the TFT 205 is turned on in the next field (TF3). Immediately before the drain potential becomes (ΔVS −) − (ΔV0) + (ΔV2).
[0079]
Therefore, in a liquid crystal display device in which the TFT has a poor off-characteristic, the voltage applied to the pixel electrode via the drain electrode of the TFT 203 becomes lower by ΔV2−ΔV1 than in a liquid crystal display device having a normal TFT characteristic. For example, in the normally white mode, the brightness of the display screen becomes bright.
[0080]
Next, when an SI signal for generating a two-pulse signal is input to the control IC 11 at the start of the n-th screen in the screen display period, the two-pulse signal generation signal PW supplied from the control IC 11 to the gate drain 12 is activated ( (From low level to high level), and switching from the n-th screen to two-pulse driving in which the gate-on voltage VGH is supplied twice to each gate signal line within one vertical display period.
[0081]
As a result, as shown in FIG. 3A, the off-voltage period of the TFT 205 occurs twice for each gate signal line 203 within one vertical display period, and the first off-voltage period is almost complete. One clock period T (1) is reached, and the second off-voltage period is approximately nine clock periods T (9). Such an off-voltage period occurs with a delay of one clock for each of the gate signal lines G1 to G8, and the first off-voltage period is T (1) and the second off-voltage period is T (9). Period.
[0082]
In the first off-voltage period, since the period is as short as one clock, a change in the potential of the drain electrode (D) cannot be detected by human eyes as a change in luminance of the display screen.
[0083]
In a liquid crystal display device having normal TFT characteristics, as shown in FIG. 3C, in the second off-voltage period of the first field (TF1), the drain immediately before the TFT 205 is turned on in the next field (TF2). The potential is (ΔVS +) − (ΔV0) − (ΔV1−va), and the potential is increased by va for the shorter off-voltage period as compared with the one-pulse driving shown in FIG. 11C. In the next field (TF2), the drain potential immediately before the TFT 205 is turned on in the next field (TF3) in the second off-voltage period is (ΔVS −) − (ΔV0) + (ΔV1-va). As compared with the one-pulse driving shown in FIG. 11C, the potential becomes lower by va for the shorter off-voltage period. Here, the voltage value of va is a discharge from the drain electrode that occurs during a time difference T (2) between the off-voltage period T (11) during one-pulse driving and the second off-voltage period T (9) during two-pulse driving. Quantity.
[0084]
From the normal TFT characteristics shown by the solid line in FIG. 12, the current discharged when the gate-off voltage of the gate electrode (G) is applied (for example, the gate-off voltage VGL = -10 V) is 1.0E-14 (A). , T (2) is very small. Accordingly, since the va voltage becomes almost a value close to 0 (zero), even if the driving is switched from the one-pulse driving to the two-pulse driving, the luminance of the display screen hardly changes. Also, in the design of the liquid crystal display device, if the luminance change is recognized in the off-voltage period of T (2), the display quality as the liquid crystal display device is insufficient. Is designed so as not to cause a change in luminance.
[0085]
On the other hand, in a liquid crystal display device having a poor TFT off characteristic, as shown in FIG. 3D, during the second off voltage period of the first field (TF1), the TFT 205 is turned on in the next field (TF2). The drain potential immediately before becomes (ΔVS +) − (ΔV0) − (ΔV2-vb), and the potential becomes higher by vb as compared with the one-pulse driving shown in FIG. In the next field (TF2), during the second off-voltage period, the drain potential immediately before the TFT 205 is turned on in the next field (TF3) is (ΔVS −) − (ΔV0) + (ΔV2-vb). As compared with the one-pulse driving shown in FIG. 11D, the potential is lowered by vb by the shorter off-voltage period. Here, the voltage value of vb is the discharge from the drain electrode generated in the time difference T (2) between the off-voltage period T (11) during one-pulse driving and the second off-voltage period T (9) during two-pulse driving. Quantity.
[0086]
Due to the off-defect characteristic of the TFT shown by the dotted line in FIG. 12, the current discharged when the gate-off voltage of the gate electrode (G) is applied (for example, the gate-off voltage VGL = -10 V) is 1.0E-13 (A). Thus, the discharge current flows ten times more than the normal TFT characteristics. Also, the amount of discharge during the period T (2) is ten times larger than normal TFT characteristics. Therefore, the vb voltage has a sufficient value to change the luminance of the display screen, and when the driving is switched from one-pulse driving to two-pulse driving, the luminance of the display screen changes.
[0087]
As described above, if the luminance change is not recognized in the off-voltage period of T (2), the liquid crystal display device is normal, and if the luminance change occurs, it can be detected as a defective liquid crystal display device. .
[0088]
Therefore, when the off characteristic of the TFT has a defect, the driving is switched from one-pulse driving to two pulses, and as shown in FIG. If there is a difference in the (off-voltage application period), for example, a difference between the off-period T (11) during one-pulse driving and the second off-period T (9) that can be sensed by human eyes during two-pulse driving, T (2) causes a difference in the amount of charge discharged (or charged) from the pixel electrode 201 via the TFT 205 when the TFT is off. In the two-pulse driving in which the TFT is turned off for a short period, the amount of charge discharged (or charged) from the pixel electrode 201 via the TFT 205 is reduced, and the decrease in the voltage applied to the liquid crystal layer LC is reduced. Become. Therefore, for example, in the normally white mode, the screen after the n-th screen where the TFT off period is short has a darker display screen than the screen up to the (n-1) th screen.
[0089]
As described above, according to the present embodiment, in a liquid crystal display device having a TFT off-characteristic defect, there is a difference in the brightness of the display screen between the (n-1) th screen and the nth and subsequent screens. In a liquid crystal display device having normal TFT characteristics, there is no difference in the brightness of the display screen between the (n-1) th screen and the nth and subsequent screens of the screen display. Can be easily and reliably detected by a change in luminance of one screen.
[0090]
As described above, the one-pulse drive and the two-pulse drive may be switched between the (n-1) th screen and the n-th screen. However, by switching between the one-pulse drive and the two-pulse drive every n fields, the display screen is switched. , The liquid crystal display device having a TFT off-characteristic defect can be easily and reliably detected even if the brightness is changed every n fields to obtain a flicker-like display.
[0091]
(Embodiment 2)
FIG. 4 is a block diagram showing a main configuration of a liquid crystal display device according to another embodiment of the present invention. Members having the same functions as those of the liquid crystal display device according to the first embodiment shown in FIG. 1 and the conventional liquid crystal display device shown in FIG. 9 are denoted by the same reference numerals, and description thereof is omitted.
[0092]
The liquid crystal display device 20 includes a liquid crystal panel 200 as an image display unit and a video signal line driving unit that sequentially selects one video signal line 204 from a plurality of video signal lines 204 and supplies each color signal of a video signal. A source driver 300, a gate driver 12 as a control signal line driving means for sequentially selecting one gate signal line 203 from a plurality of gate signal lines 203 and supplying a gate control signal, and a control IC 21 including a switching control signal generating means And
[0093]
The image display control means constituted by the switching control signal generation means, the source driver 300 and the gate driver 12 supplies the TFT 205 as each pixel electrode drive element with an off-voltage period (gate-off voltage) of a control signal for element characteristic inspection. The VGL supply period is switched, and an image is displayed on the liquid crystal panel 200. The switching is performed, for example, within one field of the screen display, at the timing of the same display line position for each field.
[0094]
The serial / parallel conversion circuit 501 of the control IC 21 includes a switching control signal generating unit, and generates a two-pulse signal generation signal PW as a switching control signal in accordance with the input serial signal SI. The PW signal supplied from the control IC 21 is supplied to the V shift register 401 of the gate driver 12, and based on the PW signal, the normal driving operation of supplying the gate signal line 203 once with the gate-on voltage VGH within one vertical display period. (1 pulse drive) and an element characteristic inspection operation (2 pulse drive) to be supplied two or more times (two times in this embodiment) are switched.
[0095]
Further, the control IC 21 includes a CLG thinning circuit 211 for thinning out a clock signal (CLG) supplied to the gate driver 12. The CLG thinning circuit 211 receives the clock signal CLG generated by the CLG generating circuit 502 and the CLG-M1 signal supplied from the serial / parallel circuit 501, and the clock signal CLG1 obtained by thinning the CLG signal during two-pulse driving. Is output to the gate driver 12. The CLG-M1 signal is controlled by a serial signal SI input to the control IC 21, and is driven by a serial / parallel conversion circuit 501 in the control IC 21 at the same display line position within one screen display period during two-pulse driving. A low-level voltage for thinning out gate clock signal CLG is output at a predetermined timing.
[0096]
Next, the operation of the liquid crystal display device 20 thus configured will be described.
[0097]
FIG. 5 is a diagram showing the drive timing of the gate driver 12 in FIG. 4 and the distribution of the gate-off period (off-voltage period) for each display screen.
[0098]
As shown in FIGS. 4 and 5, first, when an SI signal for instructing the determination of the off-characteristic of the TFT is input to the control IC 21, the control IC 21 uses a serial / parallel circuit 501 including a switching control signal generating means to generate a predetermined signal. At the timings (A, B, A ′, B ′, A ″, B ″,...), A CLG-M1 signal that has become a low-level voltage is generated and input to the CLG thinning circuit 211. In this example, the third and sixth clocks of one screen display period (14 clocks) are at the low level voltage.
[0099]
Further, the CLG generation circuit 502 of the control IC 21 generates a CLG signal having a waveform in which an ON period (T (1)) and an OFF period (T (OFF)) are regularly repeated as shown in FIG. The data is input to the thinning circuit 211.
[0100]
The CLG thinning circuit 211 is provided with an AND circuit. The input CLG-M1 signal and the CLG signal are AND-processed, and the CLG1 signal is output to the gate driver 12. In this example, a CLG1 signal in which the third and sixth clocks of the CLG signal are thinned out is generated and supplied to the gate driver 12.
[0101]
When the start pulse signal SPG is input to the V shift register 401 of the gate driver 12, the V shift register 401 selectively outputs a pulse signal so as to sequentially delay the start pulse signal SPG in synchronization with the gate clock signal CLG1. I do. Then, by the output of the pulse signal, first, the buffer circuit 402 for the gate signal line 203 of the first line operates sequentially from the buffer circuit 402 for the gate signal line 203 of the last line, and sequentially to the plurality of gate signal lines 203. , A gate-on voltage VGH is applied, and one screen is displayed. At this time, the V shift register 401 stops outputting the pulse signal during the period (A, B, A ′, B ′, A ″, B ″,...) In which the CLG1 is at the low level voltage.
[0102]
Further, the PW signal input from the control IC 21 switches from a low level voltage to a high level voltage according to the serial signal SI input to the control IC 21. As a result, the gate-on voltage VGH is sequentially supplied from the V shift register 401 through the output buffer 402 to the gate signal line 203 of the first line to the gate signal line 203 of the last line, and each gate-on voltage VGH is supplied. , An element characteristic inspection operation (two-pulse drive) in which the gate-on voltage VGH is supplied again one clock after the gate clock signal CLG1. At this time, the waveforms of the gate control signals (gate voltages) sequentially output from the gate driver 12 to the first to eighth gate signal lines 203 are G1 to G8.
[0103]
In the gate control signal G1 supplied to the first gate signal line 203, a first pulse signal (gate-on voltage) g11 is output in synchronization with the rising timing of the vertical synchronization signal VD and the rising timing of CLG1. You. Next, at point A one clock after CLG1, the signal of the second pulse is normally output. At point A, CLG1 is at the low level, and the V shift register 401 pauses. Therefore, the signal of the second pulse is not output. Then, when CLG1 changes from the low level to the high level next, the signal g12 of the second pulse is output. Therefore, an interval is provided between the first pulse signal (gate-on voltage) g11 and the second pulse signal g12 by a period T (2) for two clocks, and the gate signal line (the first line) The TFT connected to the gate signal line) is turned off only during the period T (2).
[0104]
Also, after the pulse signal g12 is output, the CLG-M1 signal is similarly set to A ', B', A ", B",... In the next field after the next vertical synchronization signal VD rises. And between the pulse signals g13 and g14 and between g15 and g16, like the interval between the pulse signals g11 and g12, with an interval of two clock periods T (2). Is output. Therefore, an interval is provided between the pulse signals g12 and g13 and between the pulse signals g14 and g15 by a period T (10) for ten clocks, and the gate signal line (the gate signal of the first line) is provided. The TFT connected to (line) is turned off only for the period of T (10).
[0105]
Next, in the gate control signal G2 supplied to the gate signal line 203 of the second line, the signal g21 of the first pulse is output one clock after the signal g11 of the first pulse of G1 is output. Next, at point A, an interval of one clock is left between the signal of the first pulse and the signal of the second pulse. At point A, CLG1 is at the low level, and the V shift register Since 401 is paused, the period of one clock interval is postponed to the next clock period. Therefore, the signal g22 of the second pulse is output at the second clock of CLG1 after the signal g21 of the first pulse is output. Accordingly, the signal (gate-on voltage) g21 of the first pulse and the signal g22 of the second pulse are spaced by a period T (2) for two clocks, and the gate signal line (the gate signal of the second line) The TFT connected to the line is turned off only during the period T (2).
[0106]
Also, after the pulse signal g22 is output, the CLG-M1 signal is similarly set to A ′, B ′, A ″, B ″,... In the next field after the next vertical synchronization signal VD rises. It is output at the timing, and between the pulse signals g23 and g24 and between g25 and g26, like the interval between the pulse signals g21 and g22, is output with a period T (2) of two clocks. . Therefore, the interval between the pulse signals g22 and g23 and the interval between the pulse signals g24 and g25 are spaced by a period T (10) for ten clocks, and the gate signal line (the gate signal of the second line) The TFT connected to (line) is turned off only for the period of T (10).
[0107]
Similarly, the gate control signals G3 and G4 supplied to the third and fourth gate signal lines 203 are clock thinning signals CLG at point B between the first pulse signal and the second pulse signal. −M1 becomes low level, and similarly to the above G1 and G2, between the pulse signals g31 and g32 and between the pulse signals g41 and g42, an interval of two clocks T (2) is left. The TFT connected to the gate signal line is turned off only for a period T (2).
[0108]
Also, after the pulse signals g32 and g42 are output, the CLG-M1 signal is similarly changed to A ', B', A ", B",... After the next field in which the vertical synchronization signal VD rises. Is output at the timing of... Between the pulse signals g32 and g33, between the pulse signals g42 and g43, between the pulse signals g34 and g35, and between the pulse signals g44 and g45 for 10 clocks. An interval is provided for the period T (10), and the TFT connected to the gate signal line is turned off only for the period T (10).
[0109]
On the other hand, regarding the gate control signals G5 to G8 supplied to the gate signal lines 203 of the fifth to eighth lines, the period (T (ON)) during which the gate-on signal (pulse signal) is output and the first and second pulses Since the CLG thinning-out signal continues to be at the high level between the pulse and the pulse, the CLG1 signal regularly repeats the ON period and the OFF period, and the V shift register 401 operates without pausing. Therefore, the interval between the first pulse and the second pulse of the gate-on signal is separated by the period T (1) for one clock, and the TFT connected to the gate signal line is in the period T (1). Only the off state. In addition, the interval between the second pulse of the gate-on signal in the first field and the first pulse of the gate-on signal in the second field is spaced by a period T (11) for 11 clocks, and the gate signal line The connected TFT is turned off only for a period of T (1).
[0110]
Next, in the liquid crystal display device 20 of the present embodiment driven as described above, a method of determining whether the off characteristic of the TFT is normal or has a characteristic defect will be described with reference to FIGS. This will be described with reference to FIGS. 6, 11, and 12.
[0111]
FIG. 6A is a signal waveform diagram of a control signal (gate control signal) output to the fifth to eighth gate signal lines 203 during two-pulse driving in the liquid crystal display device 20 of the present embodiment. FIG. 6B is a signal waveform diagram of a video signal (source signal) output from the source driver 300. FIG. 6C is a waveform diagram of the output signal to the drain of the normal TFT, and FIG. 6D is a waveform diagram of the output signal to the drain of the TFT having the off characteristic failure.
[0112]
As shown in FIGS. 5 and 6A, in the gate control signals G1 to G8 supplied to the gate signal lines 203 of the first to eighth lines, the off period (off voltage period) of the TFT is one field period Occurs twice in
[0113]
As shown in FIG. 6A, in G1 to G4, the first off-voltage period is a period T (2) for approximately two clocks, and the second off-voltage period is a period T for approximately 10 locks. (10). Since the first off-voltage period is as short as two clocks, human eyes cannot detect a change in the potential of the drain electrode (D) as a change in luminance of the display screen.
[0114]
Further, as shown in FIG. 6C, during the second off-voltage period of the first field (TF1), if the TFT characteristics are normal, the first pulse signal ( Immediately before the gate-on voltage is output, the drain potential of the first field (TF1) becomes (Vs +) − (ΔV0) − (ΔV1-vc), and is driven by one pulse shown in FIG. As compared with the drain potential, the potential is increased by vc by the shorter the off-voltage period.
[0115]
In addition, as shown in FIG. 6C, in the second off-voltage period of the second field (TF2), the first pulse signal (gate-on voltage) immediately before the first pulse signal (gate-on voltage) is output in the next field (TF3). The drain potential of one field (TF1) is (Vs-)-([Delta] V0) + ([Delta] V1-vc), which is smaller than the drain potential of one pulse driving and the drain potentials of G5 to G8 shown in FIG. Is shorter, the potential is lowered by vc.
[0116]
On the other hand, in G5 to G8, the first off-voltage period is a period T (1) for approximately one clock, and the second off-voltage period is a period T (11) for approximately 11 locks. Since the first off-voltage period is as short as one clock, human eyes cannot detect a change in the potential of the drain electrode (D) as a change in luminance of the display screen.
[0117]
Further, the second off-voltage period of the first field (TF1) is the same as the off-voltage period during one-pulse driving shown in FIG. 11, so that if the TFT characteristics are normal, the next field (TF1) Immediately before the first pulse signal (gate-on voltage) is output in (TF2), the drain potential of the first field (TF1) becomes (Vs +) − (ΔV0) − (ΔV1) as in the case of one-pulse driving. .
[0118]
In the second off-voltage period of the second field (TF2), the drain potential of the first field (TF1) immediately before the first pulse signal (gate-on voltage) is output in the next field (TF3) is As in the case of one-pulse driving, (Vs −) − (ΔV0) + (ΔV1). Here, ΔV1 is almost a value close to 0 (zero), and there is almost no change in luminance even when compared with the display screen at the time of one-pulse driving.
[0119]
Comparing G1 to G4 with G5 to G8, the difference in drain potential immediately before the gate-on voltage is output in the next field in the second off-voltage period is vc. Here, the voltage value of vc is the amount of discharge from the drain electrode generated in the time difference T (1) between the off-voltage period T (11) of G5 to G8 and the second off-voltage period T (10) of G1 to G2. It is. However, considering the normal TFT characteristics shown by the solid line in FIG. 12, vc is almost a value close to 0 (zero), so that even when compared with the display screen at the time of one-pulse driving, almost no luminance change occurs. Absent. Therefore, in a liquid crystal display device having normal TFT characteristics, almost uniform screen display can be obtained.
[0120]
On the other hand, in the liquid crystal display device in which the TFT has a poor off characteristic, in G1 to G4, as shown in FIG. 6D, in the second off voltage period of the first field (TF1), the next field (TF2) ), The drain potential immediately before the TFT 205 is turned on is (ΔVS +) − (ΔV0) − (ΔV2-vd), which is lower than the drain potential during the one-pulse driving shown in FIG. The shorter the off-voltage period, the higher the potential by vd.
[0121]
Also, as shown in FIG. 6D, in the second off-voltage period of the second field (TF2), the first pulse signal (gate-on voltage) immediately before the first pulse signal (gate-on voltage) is output in the next field (TF3). The drain potential of one field (TF1) is (Vs-)-([Delta] V0) + ([Delta] V1-vd), which is shorter than the one-pulse driving and the drain potentials of G5 to G8 shown in FIG. , The potential decreases by vd.
[0122]
On the other hand, in G5 to G8, the second off-voltage period of the first field (TF1) is the same as the off-voltage period at the time of one-pulse driving shown in FIG. 11, so that when the TFT characteristics are normal, The drain potential of the first field (TF1) immediately before the output of the first pulse signal (gate-on voltage) in the next field (TF2) is (Vs +) − (ΔV0) − (ΔV2).
[0123]
In the second off-voltage period of the second field (TF2), the drain potential of the first field (TF1) immediately before the first pulse signal (gate-on voltage) is output in the next field (TF3) is As in the case of one-pulse driving, (Vs −) − (ΔV0) + (ΔV2).
[0124]
Comparing G1 to G4 with G5 to G8, the difference in drain potential immediately before the gate-on voltage is output in the next field in the second off-voltage period is vd. Here, the voltage value of vd is the amount of discharge from the drain electrode generated in the time difference T (1) between the off-voltage period T (11) of G5 to G8 and the second off-voltage period T (10) of G1 to G2. It is. Considering the off-defect characteristics of the TFT shown by the dotted line in FIG. 12, vd is a sufficient value for changing the luminance of the display screen.
[0125]
As described above, according to the present embodiment, in a liquid crystal display device having a TFT off-characteristic defect, there is a difference in brightness between the upper and lower portions of the screen. For example, in a normally white mode, the upper portion of the screen is lower than the lower portion. In a liquid crystal display device which is darker and has normal TFT characteristics, a uniform screen display can be obtained. Therefore, a liquid crystal display device having a TFT off-characteristic defect can be easily and reliably detected based on a change in luminance between the upper screen portion and the lower screen portion within one display screen.
[0126]
(Embodiment 3)
FIG. 7 is a diagram illustrating a drive timing of a gate driver and a distribution of a gate-off period (off-voltage period) for each display screen in the liquid crystal display device according to the third embodiment.
[0127]
In the third embodiment, in the liquid crystal display device 20 shown in FIG. 4, after outputting a gate control signal from the gate driver 12 to display an image as shown in FIG. As shown in FIG. 7, the positions where the CLG-M1 signal becomes low level in G1 to G4 and G5 to G8 so that the first off period and the second off period are opposite to those in FIG. Then, a position where the clock signal is thinned out is set by CLG1 and CLG2, and an image is displayed.
[0128]
Hereinafter, the operation of the liquid crystal display device 20 of the present embodiment will be described with reference to FIGS.
[0129]
First, as shown in FIG. 5, in the control IC 21, the serial-parallel circuit 501 causes the low-level voltage at a predetermined timing (A, B, A ', B', A ", B",...). The CLG-M1 signal is generated, input to the CLG thinning circuit 211, and AND-processed with the CLG signal generated by the CLG generation circuit 502, and the CLG1 signal is output to the gate driver 12. As a result, the gate driver 12 outputs the gate control signals G1 to G4 to the gate signal lines 203 of the first to fourth lines, respectively, and outputs the gate control signals G5 to the gate signal lines 203 of the fifth to eighth lines. To G8 are output.
[0130]
Here, the CLG-M1 signal is generated at the third and sixth clocks from the rise of the vertical synchronization signal VD, and the CLG signal 1 at which the normal high level at the third and sixth clocks has changed to low level is output. I have. As a result, in G1 to G4, the first off-voltage period is T (2) and the second off-voltage period is T (10). In G5 to G8, the first off-voltage period is T (1) and the second off-voltage period is T (1). Is T (11).
[0131]
Next, as shown in FIG. 7, in the control IC 21, the serial-parallel circuit 501 changes the voltage to a low-level voltage at predetermined timings (C, D, C ', D', C ", D",...). The CLG-M2 signal is generated and input to the CLG thinning circuit 211, and is AND-processed with the CLG signal generated by the CLG generation circuit 502, and the CLG2 signal is output to the gate driver 12. As a result, the gate driver 12 outputs the gate control signals G1 to G4 to the gate signal lines 203 of the first to fourth lines, respectively, and outputs the gate control signals G5 to the gate signal lines 203 of the fifth to eighth lines. To G8 are output.
[0132]
Here, the CLG-M2 signal is generated at the seventh and tenth clocks from the rise of the vertical synchronization signal VD, and the CLG2 signal in which the normal high level at the seventh and tenth clocks is low is output. . Accordingly, at this time, the first off-voltage period is T (2), the second off-voltage period is T (10) in G1 to G4, and the first off-voltage period is T (1) in G5 to G8. , And the second off-voltage period is T (11).
[0133]
Thereby, the off-voltage period of G1 to G4 shown in FIG. 5 becomes the off-voltage period of G5 to G8 shown in FIG. 7, and the off-voltage period of G5 to G8 shown in FIG. 5 corresponds to the off-voltage period of G1 to G4 shown in FIG. The off-voltage period is reversed between G1 to G4 and G5 to G8.
[0134]
As described above, by switching the switching direction of the off-voltage period for every m fields in the screen display period in the reverse direction, the off-defect characteristics of the TFT can be reduced in the second off-voltage period of G1 to G4 as shown in FIG. Is T (10), and when the second off-voltage period of G5 to G8 is T (11), even in the liquid crystal display device having the characteristic that the voltage change of the drain electrode becomes the same, By switching between the off-voltage period of G4 and the off-voltage periods of G5 to G8, a liquid crystal display device having TFT off-failure characteristics can be easily and accurately detected.
[0135]
(Embodiment 4)
FIG. 8 is a diagram illustrating the drive timing of the gate driver and the distribution of the gate-off period (off-voltage period) for each display screen in the liquid crystal display device according to the fourth embodiment.
[0136]
In the fourth embodiment, in the liquid crystal display device 20 shown in FIG. 4 of the second embodiment, the gate-off voltage period for the TFT characteristic inspection is set for every predetermined line (for example, every four lines) within one screen display period (one field). To display the image.
[0137]
Hereinafter, the operation of the liquid crystal display device 20 of the present embodiment will be described with reference to FIG.
[0138]
First, in the control IC 21, predetermined timings (E, F, G, H, E ′, F ′, G ′, H ′, E ″, F ″, G ″, H ″. ), A CLG-M3 signal that has become a low level voltage is generated, input to the CLG thinning circuit 211, ANDed with the CLG signal generated by the CLG generation circuit 502, and the CLG3 signal is output to the gate driver 12. You. As a result, the gate control signals G1 to G16 are output from the gate driver 12 to the gate signal lines 203 of the first to sixteenth lines, respectively.
[0139]
Here, the CLG-M3 signal is generated at the seventh, tenth, seventeenth, and twentieth clocks from the rising edge of the vertical synchronization signal VD, and the seventh, tenth, seventeenth, and twentieth clocks are normally set as the CLG3 signals having the high level at the low level. I have. Thus, in G5 and G6, the first off-voltage period is T (2) and the second off-voltage period is T (2) due to the low-level timings E, E ′, E ″,... Of the CLG-M3 signal. In G7 and G8, the first off-voltage period is T (2) and the second off-voltage is due to the low-level timings F, F ′, F ″,... Of the CLG-M3 signal. The period is T (20). In G13 and G14, the first off-voltage period is T (2) and the second off-voltage period is T (20) by the low-level timings G, G ′, G ″,... Of the CLG-M3 signal. In G15 and G16, the first off-voltage period is T (2) and the second off-voltage period is at low level timings H, H ′, H ″,... Of the CLG-M3 signal. Becomes T (20). Further, the first off is performed by the low-level timings E, F, G, H, E ', F', G ', H', E ", F", G ", H"... Of the CLG-M signal. In G1 to G4 and G9 to G12 in which the voltage period is not T (2), the first off-voltage period is T (3) and the second off-voltage period is T (21).
[0140]
As a result, the second off-voltage period is switched every four lines from the top of the gate signal line 203, and the time required for discharging the charge charged in the pixel electrode 201 from the drain electrode (D) of the TFT 205 is discharged. Switching is made between T (21) and T (20).
[0141]
As described above, when the off-voltage period is switched for each predetermined line in the screen display, a uniform display screen is obtained in a liquid crystal display device having normal TFT characteristics, but is not obtained in a liquid crystal display device having TFT off-characteristic defects. In addition, there is a difference in the time required for discharging the charges charged in the pixel electrodes depending on the off period of the TFT. For this reason, in the picture element to which G1 to G4 and G9 to G12 are supplied, the discharge time is longer than that of G5 to G8 and G13 to G16, the discharge amount from the picture element electrode is large, and the voltage is low. For example, in the case of the normally white mode, the screen display becomes bright. Therefore, in a liquid crystal display device having a TFT off-characteristic defect, the brightness changes on a screen, for example, every four lines, and a bright and dark horizontal stripe pattern appears to be generated. The determination can be made based on whether or not a horizontal stripe pattern appears on the screen, and the inspection can be performed easily and reliably.
[0142]
【The invention's effect】
As described above, according to the present invention, an image is displayed by switching the off-voltage period of a control signal for element characteristic inspection for each picture element electrode driving element, so that a liquid crystal display device having a TFT off-characteristic defect is provided. In the above, the brightness of the display image changes according to the off-voltage period, and even a defective product due to a slight shift in element characteristics can be easily and reliably detected and recognized. In addition, as in the related art, a large-scale device that turns on both the device to be inspected and the device to be compared does not require time-consuming luminance comparison, thereby simplifying the inspection work and improving the work efficiency. Can be.
[0143]
A liquid crystal display device having a TFT off defect is provided by changing the luminance of the display screen by switching the off voltage period (gate off voltage period) of the control signal within the screen display period (every n field periods or every n field periods). Since the detection can be performed, there is no need to compare the luminance with a non-defective liquid crystal display device and to measure the brightness of the display screen of the liquid crystal display device unlike the related art. Therefore, the work of judging the quality of the element characteristics is simplified, and the work efficiency is improved.
[0144]
By switching the off period of the control signal output to the control signal line in the middle of one screen (for example, up and down), in a liquid crystal display device having a TFT off-characteristic defect, the luminance difference between the upper and lower parts of the screen is reduced. It is possible to easily and reliably detect the TFT off-characteristics in a shorter time and more reliably than the method of switching the gate-off voltage period of the control signal within the screen display period. .
[0145]
Further, in addition to switching the off-voltage period of the control signal output to the control signal line in the middle of one screen, the switching direction is reversed during the display period, so that part of the display screen (for example, Even if the off-characteristics of the TFTs are different in (1), the change in the voltage of the drain electrode corresponding to the different off-voltage periods can be canceled out to detect a defective off-characteristic of the TFT.
[0146]
Further, by switching the off-voltage period of the control signal every predetermined line (for example, four lines) on the display screen, in a liquid crystal display device having a TFT off-characteristic defect, the brightness of the display is changed every predetermined line within one screen. Is changed, and it appears as a horizontal stripe pattern. Therefore, only by confirming the horizontal stripe pattern, it is possible to easily and reliably detect the off characteristic failure of the TFT. In addition, even when only a part of the display screen has the TFT off-characteristic defect, the portion having the TFT off-characteristic defect appears as a horizontal stripe pattern, so that the TFT has the off-characteristic defect. The portion can be easily and reliably detected.
[0147]
Further, for example, in the control IC of the liquid crystal display device, in addition to the normal operation (one-pulse driving), a switching control signal for switching the element characteristic inspection operation (for example, two-pulse driving) for switching the off-voltage period of the control signal is generated. The provision of the means makes it possible to easily and reliably detect a TFT off-characteristic defect due to static electricity or the like even after being incorporated in a product as a liquid crystal display device.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a main configuration of a liquid crystal display device according to an embodiment of the present invention.
FIG. 2 is a diagram showing a drive timing of a gate driver and an application distribution of a gate-off period for each display screen in the liquid crystal display device according to the first embodiment.
FIG. 3A is a signal waveform diagram of a control signal output to a gate signal line during two-pulse driving in the liquid crystal display device according to the first embodiment, and FIG. 3B is a video signal output from a source driver. (C) is an output signal waveform to a drain of a normal TFT, and (d) is an output signal waveform to a drain of a TFT having an off characteristic failure.
FIG. 4 is a block diagram illustrating a main configuration of a liquid crystal display device according to another embodiment of the present invention.
FIG. 5 is a diagram illustrating a drive timing of a gate driver and an application distribution of a gate-off period for each display screen in the liquid crystal display device according to the second embodiment.
FIG. 6A is a signal waveform diagram of a control signal output to a gate signal line during two-pulse driving in the liquid crystal display device according to the second embodiment, and FIG. 6B is a video signal output from a source driver. (C) is an output signal waveform to a drain of a normal TFT, and (d) is an output signal waveform to a drain of a TFT having an off characteristic failure.
FIG. 7 is a diagram illustrating a drive timing of a gate driver and an application distribution of a gate-off period for each display screen in the liquid crystal display device according to the third embodiment.
FIG. 8 is a diagram illustrating a drive timing of a gate driver and an application distribution during a gate-off period for each display screen in the liquid crystal display device according to the fourth embodiment.
FIG. 9 is a block diagram illustrating a configuration example of a conventional active matrix type liquid crystal display device.
FIG. 10 is a diagram showing a drive timing of a gate driver in a conventional liquid crystal display device and an application distribution in a gate-off period for each display screen.
11A is a signal waveform diagram of a control signal output to a gate signal line in a conventional liquid crystal display device, and FIG. 11B is a signal waveform diagram of a video signal output from a source driver. (C) is a waveform diagram of an output signal to the drain of a normal TFT, and (d) is a waveform diagram of an output signal to the drain of a TFT having an off-characteristic defect.
FIG. 12 is a TFT characteristic diagram showing a relationship between a gate-source voltage VGS and a source-drain current IDS of a TFT.
[Explanation of symbols]
10, 20, 100 liquid crystal display device
11, 21, 500 Control IC
12,400 gate driver
200 LCD panel
201 picture element electrode
203 Control signal line (gate signal line)
204 Video signal line (source signal line)
205 TFT
211 CLG thinning circuit
300 source driver
301 H shift register
302 RGB signal line
303 Sampling switch
304 sampling capacitor
305 Transfer switch
306 Transfer capacitor
307 operational amplifier
401 V shift register
402 output buffer
501 Serial-to-parallel conversion circuit
502 CLG generation circuit

Claims

A plurality of pixel electrodes are provided near each intersection of the plurality of video signal lines and the plurality of control signal lines, and a video signal is applied to each pixel electrode at each drive timing of each pixel electrode drive element by the control signal. In a liquid crystal display device that supplies and displays an image,
A liquid crystal display device having image display control means for enabling an image display by switching an off-voltage period of a control signal for element characteristic inspection supplied to each picture element electrode driving element within a screen display period.

The image display control unit supplies a video signal to a video signal line sequentially selected from a plurality of video signal lines, and supplies a control signal to a control signal line sequentially selected from a plurality of control signal lines. Control signal line driving means, wherein the control signal driving means supplies an ON voltage signal for turning on the picture element electrode driving element to each control signal line once within one vertical display period. 2. The liquid crystal display device according to claim 1, further comprising an on-voltage signal generating means capable of switching an element characteristic inspection operation supplied two or more times.

Switching control signal generating means for supplying an off voltage period switching control signal to the on voltage signal generating means, wherein the on voltage signal generating means performs one vertical display based on the off voltage period switching control signal; 3. The liquid crystal display device according to claim 2, wherein a normal operation of supplying the ON voltage of the control signal once to each control signal line and an element characteristic inspection operation of supplying the control signal twice or more are switched during the period.

4. The liquid crystal display device according to claim 3, wherein the switching control signal generator switches the signal level at least every n (n is a natural number) field period of the screen display.

The image display control means sets an off-voltage period of a control signal for element characteristic inspection supplied to each picture element electrode driving element at a timing of the same display line position for each field within one field of the screen display. The liquid crystal display device according to claim 1, wherein the image can be displayed by switching within a display period.

The image display control means includes: a video signal line driving means for supplying a video signal to a video signal line sequentially selected from a plurality of video signal lines; and a picture element electrode driving element for each control signal line within one vertical display period. ON signal generation means capable of switching between a normal operation of supplying an ON voltage signal once to turn on the device and an element characteristic inspection operation of supplying the element voltage twice or more, and sequentially selecting a control signal line from a plurality of control signal lines Control signal line driving means for supplying a control signal, and clock signal control means for generating a control signal for thinning out a clock signal supplied to the on-voltage signal generating means during an element characteristic inspection operation. A liquid crystal display device according to claim 5.

6. The liquid crystal display device according to claim 5, wherein in one field of the screen display, the off-voltage period switching line position of the control signal is at one or more positions.

6. The liquid crystal display device according to claim 5, wherein switching between two different off-voltage periods is performed in the opposite direction every m (m is a natural number) fields at the off-voltage period switching line position of the control signal.