JP2004038289A - 情報処理装置および同装置における電源制御方法 - Google Patents

Abstract

【課題】電源装置の電力変換効率を十分に向上させることが可能な情報処理装置を実現する。
【解決手段】ＤＣ／ＤＣコンバータ１１３は、複数のスイッチング電源ユニット２０１，２０２を含む。ＤＣ／ＤＣコンバータ１１３には、さらにコントローラ２０３が設けられている。このコントローラ２０３は、ＤＣ／ＤＣコンバータ１１３の負荷状態に応じて、動作させるべきスイッチング電源の総数を可変制御するように構成されている。すなわち、ＤＣ／ＤＣコンバータ１１３の負荷状態は、実装されるＣＰＵの個数によって変動するので、実装されるＣＰＵの個数に応じて動作させるべきスイッチング電源ユニットの総数が制御される。これにより、無駄なスイッチング損失を低減することが出来る。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は情報処理装置および同装置における電源制御方法に関し、特に複数のプロセッサを搭載可能な情報処理装置および同装置で用いられる電源制御方法に関する。
【０００２】
【従来の技術】
近年のコンピュータシステムにおいては、プロセッサ（ＣＰＵ）への電源給電は、そのプロセッサが実装されているマザーボード上のＤＣ／ＤＣコンバータを用いて行うのが一般的である。プロセッサはその動作速度の高速化のために消費電力が年々増大しており、これに伴って大電流出力が可能なＤＣ／ＤＣコンバータが使用され始めている。このため、ＤＣ／ＤＣコンバータの電力変換効率は、システム全体の消費電力に大きな影響を及ぼす。
【０００３】
大電流出力が可能なＤＣ／ＤＣコンバータとしては、通常、複数の電源ユニットを含むものが利用される。複数の電源ユニットは互いに同期して動作し、それら電源ユニットの総電源出力がプロセッサに供給される。
【０００４】
【発明が解決しようとする課題】
従来のＤＣ／ＤＣコンバータにおいては、搭載すべき電源ユニットの数は、そのＤＣ／ＤＣコンバータの出力電源によって駆動すべき最大負荷量に合わせて決められる。しかも、ＤＣ／ＤＣコンバータ内の全ての電源ユニットが常に稼働するように設計されている。このため、ＤＣ／ＤＣコンバータからの出力電源によって駆動すべき負荷量が最大負荷量よりも少ない場合には、各電源ユニット内のスイッチング・トランジスタの無駄なスイッチング動作によって、電力変換効率が低下することとなる。
【０００５】
特に、複数のプロセッサを搭載可能なマルチプロセッサ対応のコンピュータシステムにおいては、ＤＣ／ＤＣコンバータからの出力電源によって駆動すべき負荷量は、そのシステムに実際に搭載されるプロセッサの個数によって大きく変動する。よって、もしシステムに実際に搭載されるプロセッサの個数が搭載可能な最大プロセッサ数よりも少ない場合には、ＤＣ／ＤＣコンバータ内で多くの無駄な電力損失が発生し、これによって電力変換効率の低下を招く。
【０００６】
本発明は上述の事情を考慮してなされたものであり、電源装置の電力変換効率を十分に向上させることが可能な情報処理装置および電源制御方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上述の課題を解決するため、複数のプロセッサを搭載可能な情報処理装置において、複数の電源ユニットを含み、これら複数の電源ユニットを用いて前記情報処理装置に搭載されたプロセッサそれぞれに供給すべき電源を出力する電源装置と、前記電源装置から出力される電源によって駆動すべき負荷量に応じて、前記複数の電源ユニットの内で動作させるべき電源ユニットの総数を可変制御する制御手段とを具備することを特徴とする。
【０００８】
この情報処理装置においては、常に全ての電源ユニットを動作させるのではなく、電源装置から出力される電源によって駆動すべき負荷量に応じて、動作させるべき電源ユニットの総数が可変制御される。よって、負荷量が予め決められた最大負荷量よりも少ない場合には、動作させるべき電源ユニットの総数を減らすことが出来、これによって電力変換効率の向上を図ることが可能となる。特に、搭載されたプロセッサの個数を検出することにより、動作させるべき電源ユニットの総数を効率良く制御することが可能となる。
【０００９】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
図１には、本発明の第１実施形態に係るサーバコンピュータの構成が示されている。このサーバコンピュータ１１は、複数のプロセッサ（ＣＰＵ）を搭載可能な情報処理装置である。以下では、サーバコンピュータ１１が２つのＣＰＵ１１１，１１２を搭載可能に構成されている場合を想定することとする。
【００１０】
第１のＣＰＵ１１１は、サーバコンピュータ１１のマザーボード上に標準実装されているプロセッサである。マザーボードは多層プリント回路基板から構成されている。多層プリント回路基板は、少なくとも電源層と信号配線層とを含む。電源層には、銅箔ベタ層の電源プレーン１１０が形成されている。第１のＣＰＵ１１１は信号配線層の表面上に実装されるが、その電源端子はスルーホールなどを介して電源プレーン１１０に接続されている。
【００１１】
プリント回路基板の信号配線層の表面上には、第２のＣＰＵ１１２を実装するためのエリアが確保されている。第２のＣＰＵ１１２は必要に応じて実装されるオプションのプロセッサであり、たとえば、信号配線層の表面上に設けられたＣＰＵソケットなどを介して信号配線層の表示面上に実装される。第２のＣＰＵ１１２を信号配線層の表示面上に実装した場合、その電源端子はスルーホールなどを介して電源プレーン１１０に接続される。すなわち、電源プレーン１１０は、サーバコンピュータ１１に実装された第１および第２の２つのＣＰＵ１１１，１１２に電源を共通に供給するための給電レーンとして機能する。
【００１２】
さらに、プリント回路基板の信号配線層の表面上には、ＤＣ／ＤＣコンバータ１１３が実装されている。このＤＣ／ＤＣコンバータ１１３はプロセッサ専用のオンボード電源装置であり、入力されたＤＣ電源から、第１および第２の２つのＣＰＵ１１１，１１２に対して一括して供給すべき電源を生成する。このＤＣ／ＤＣコンバータ１１３にはＡＣアダプタなどの外部電源からのＤＣ電源が入力される。ＤＣ／ＤＣコンバータ１１３はその入力されたＤＣ電源の電圧値を、ＣＰＵ１１，１１２に供給すべき電圧値を持つＤＣ電源に変換する。
【００１３】
ＤＣ／ＤＣコンバータ１１３のＤＣ電源出力端子は、スルーホールなどを介して電源プレーン１１０に接続されている。これにより、ＤＣ／ＤＣコンバータ１１３によって得られたＤＣ電源は、電源プレーン１１０を介してＣＰＵ１１，１１２に供給される。
【００１４】
ＤＣ／ＤＣコンバータ１１３は、大電流・低電圧のＤＣ電源を出力するために、複数の電源ユニットを含んでいる。これら複数の電源ユニットの出力は互いに接続されており、それら複数の電源ユニットの総電源出力がＤＣ／ＤＣコンバータ１１３のＤＣ電源出力となる。ＤＣ／ＤＣコンバータ１１３は、サーバコンピュータ１１に搭載されたＣＰＵの個数が最大数（本例では２）である場合でも十分な電源電流を確保できるように設計されている。
【００１５】
以下では、２つのＣＰＵ１１，１１２に対して十分に電源を供給するために、第１および第２の２つのスイッチング電源ユニット２０１，２０２がＤＣ／ＤＣコンバータ１１３に設けられている場合を想定する。
【００１６】
これら第１および第２の２つのスイッチング電源ユニット２０１，２０２の各々は、スイッチング・トランジスタを有するＤＣ／ＤＣコンバータ回路から構成されている。第１および第２の２つのスイッチング電源ユニット２０１，２０２は、互いに同期して動作する。
【００１７】
さらに、ＤＣ／ＤＣコンバータ１１３には、コントローラ２０３が設けられている。このコントローラ２０３は、ＤＣ／ＤＣコンバータ１１３の負荷状態に応じて、動作させるべきスイッチング電源ユニットの総数を可変制御するように構成されている。
【００１８】
すなわち、ＤＣ／ＤＣコンバータ１１３の負荷状態は、実装されるＣＰＵの個数によって変動する。第１および第２の２つのＣＰＵ１１１，１１２が実装されている場合に比べ、第１のＣＰＵ１１１のみが実装されている場合は、ＤＣ／ＤＣコンバータ１１３の負荷量は半減される。よって、第１のＣＰＵ１１１のみが実装されている場合は、ＤＣ／ＤＣコンバータ１１３の電源容量を半減することが出来る。コントローラ２０３は、もし第１および第２の２つのＣＰＵ１１１，１１２が実装されているならば、第１および第２の２つのスイッチング電源ユニット２０１，２０２を動作させ、もし第１のＣＰＵ１１１のみが実装されている場合は、第１および第２の２つのスイッチング電源ユニット２０１，２０２の内の一方のみを動作させる。
【００１９】
さらに、プリント回路基板の信号配線層の表面上には、ＣＰＵ個数検出回路１１４が実装されている。ＣＰＵ個数検出回路１１４は、ＤＣ／ＤＣコンバータ１１３の負荷量を検出するために、プリント回路基板上に実装されたＣＰＵの個数を検出する。実装されたＣＰＵ個数の検出は、例えば、第１および第２の各ＣＰＵ１１１，１１２毎に、それが接続されるべきプリント回路基板上の特定の端子の電圧を監視することによって行われる。
【００２０】
ＣＰＵ個数検出回路１１４は、もし第１のＣＰＵ１１１のみが実装されているならば、シングルプロセッサ構成（ＣＰＵ個数＝１）を示す論理“１”のＣＰＵ個数信号を出力し、もし第１および第２の２つのＣＰＵ１１１，１１２が実装されているならば、デュアルプロセッサ構成（ＣＰＵ個数＝２）を示す論理“０”のＣＰＵ個数信号を出力する。このＣＰＵ個数信号はＤＣ／ＤＣコンバータ１１３のコントローラ２０３に送られ、これによってＤＣ／ＤＣコンバータ１１３が駆動すべき負荷量がコントローラ２０３に通知される。
【００２１】
図２には、ＤＣ／ＤＣコンバータ１１３の具体的な回路構成の一例が示されている。以下では、第１および第２の２つのスイッチング電源ユニット２０１，２０２の各々が、良く知られた同期整流タイプのＤＣ／ＤＣコンバータ回路である場合を想定することとする。この場合、第１および第２の２つのスイッチング電源ユニット２０１，２０２は、２相制御の同期整流方式（ｔｗｏ　ｐｈａｓｅ　ｃｏｎｔｒｏｌｌｅｄｓｙｎｃｈｒｏｎｉｚｅｄ−　ｒｅｃｔｉｆｉｃａｔｉｏｎ）で動作する。この２相制御の同期整流方式では、スイッチング電源ユニット２０１，２０２は互いに同一のスイッチング周波数で動作し、且つスイッチング電源ユニット２０１のスイッチングタイミングよりもスイッチング電源ユニット２０２のスイッチングタイミングが半周期遅れる。
【００２２】
第１のスイッチング電源ユニット２０１は、スイッチングコントローラ３１１と、ハイサイド・トランジスタおよびロウサイド・トランジスタとしてそれぞれ機能する２つのスイッチング・トランジスタＱ１，Ｑ２と、平滑フィルタ３１２とから構成されている。スイッチングコントローラ３１１は、スイッチング・トランジスタＱ１，Ｑ２をスイッチング制御する。
【００２３】
ハイサイド・トランジスタタＱ１は第１のスイッチング制御信号Ｑ１−ｇによって制御され、ロウサイド・トランジスタＱ２は第２のスイッチング制御信号Ｑ２−ｇによって制御される。スイッチング制御信号Ｑ１−ｇ，Ｑ２−ｇは、それぞれ互いに位相が逆転したＰＷＭ信号である。ハイサイド・トランジスタタＱ１がオンのときはロウサイド・トランジスタＱ２はオフされ、ハイサイド・トランジスタタＱ１がオフのときはロウサイド・トランジスタＱ２はオンされる。
【００２４】
ハイサイド・トランジスタタＱ１のオン期間とオフ期間とのデューティ比は、出力電圧監視線を介してスイッチングコントローラ３１１に入力される、電源プレーン１１上の電圧値によって制御される。すなわち、スイッチングコントローラ３１１は、出力電圧監視線を介して入力される電源プレーン１１上の電圧値を監視することによって、電源プレーン１１上の電圧値が適正値となるように出力電源の電源電圧値を調整する。もし電源プレーン１１上の電圧値が適正値よりも低い場合には、ハイサイド・トランジスタタＱ１のスイッチング周期に対するオン期間の割合が増加され、また逆に、電源プレーン１１上の電圧値が適正値よりも高い場合には、ハイサイド・トランジスタタＱ１のスイッチング周期に対するオン期間の割合が減少される。
【００２５】
第２のスイッチング電源ユニット２０２は、スイッチングコントローラ３２１と、ハイサイド・トランジスタおよびロウサイド・トランジスタとしてそれぞれ機能する２つのスイッチング・トランジスタＱ３，Ｑ４と、平滑フィルタ３２２とから構成されている。スイッチングコントローラ３２１は、スイッチング・トランジスタＱ３，Ｑ４をスイッチング制御する。スイッチングコントローラ３２１によるスイッチング・トランジスタＱ３，Ｑ４のスイッチング制御のタイミングは、コントローラ２０３を介してスイッチングコントローラ３１１から送信される同期信号に基づいて制御される。これにより、第１および第２の２つのスイッチング電源ユニット２０１，２０２は、上述の２相制御同期整流方式で、互いに同期して動作する。
【００２６】
コントローラ２０３は、外部からのイネーブル信号によって動作する。このコントローラ２０３は、スイッチング電源ユニット２０１，２０２の各々をイネーブル／ディエーブルする事が出来る。ＣＰＵ個数信号＝“０”（デュアルプロセッサ構成）の場合、コントローラ２０３は、スイッチングコントローラ３１１，３１２にそれぞれアクティブステートのイネーブル信号ＥＮ１，ＥＮ２を供給して、スイッチング電源ユニット２０１，２０２を動作させる。一方、ＣＰＵ個数信号＝“１”（シングルプロセッサ構成）の場合、コントローラ２０３は、アクティブステートのイネーブル信号ＥＮ１およびインアクティブステートのイネーブル信号ＥＮ２をそれぞれスイッチングコントローラ３１１，３１２に供給することによって、スイッチング電源ユニット２０１のみを動作させる。
【００２７】
このように、ＣＰＵ個数が１個の場合にはスイッチング電源ユニット２０１のみを動作させることにより、余計なスイッチングによる電力損失を低減することができる。低減可能な電力損失は、スイッチング電源ユニット２０２のスイッチング・トランジスタＱ３，Ｑ４それぞれのゲート・ドライブ損失Ｐｇ（ｗ）である。１つのスイッチング・トランジスタ当たりのゲート・ドライブ損失Ｐｇ（ｗ）は、以下の式で表される。
【００２８】
Ｐｇ　＝　Ｑｇｄ　×　Ｖｇ　×　ｆ
ここで、Ｑｇｄ：ゲート・チャージ電荷量（Ｃ）、Ｖｇ：ゲート駆動電圧（Ｖ）、ｆ：スイッチング周波数（Ｈｚ）である。
【００２９】
図３には、スイッチング電源ユニット２０１の具体的な回路構成の一例が示されている。平滑フィルタ３１２は、コイルＬとキャパシタＣとから構成されている。ハイサイド・トランジスタＱ１のソース・ドレイン間の電流通路はＤＣ電源入力端子とコイルＬとの間に挿入されており、ロウサイド・トランジスタＱ２のソース・ドレイン間の電流通路は、ハイサイド・トランジスタＱ１とコイルＬとの接続点とグランド端子との間に挿入されている。スイッチング電源ユニット２０２も、図３に示したスイッチング電源ユニット２０１と同じ構成である。
【００３０】
図４には、コントローラ２０３の構成例が示されている。
コントローラ２０３は、図示のように、制御ユニット４０１、イネーブル信号ＥＮ１出力ユニット４０２、イネーブル信号ＥＮ１出力ユニット４０３、およびゲート回路４０４から構成されている。制御ユニット４０１は、外部からのイネーブル信号によって動作状態に設定される。制御ユニット４０１は、ＣＰＵ個数信号に基づいて動作させるべきスイッチング電源ユニットの総数を決定し、そしてその決定結果に基づいて、イネーブル信号ＥＮ１出力ユニット４０２、イネーブル信号ＥＮ１出力ユニット４０３、およびゲート回路４０４を制御する。
【００３１】
イネーブル信号ＥＮ１出力ユニット４０２は、制御ユニット４０１の制御の下、スイッチングコントローラ３１１に供給すべきイネーブル信号ＥＮ１を発生する。イネーブル信号ＥＮ２出力ユニット４０３は、制御ユニット４０１の制御の下、スイッチングコントローラ３２１に供給すべきイネーブル信号ＥＮ２を発生する。ＣＰＵ個数信号＝“０”（デュアルプロセッサ構成）の場合、制御ユニット４０１は、イネーブル信号ＥＮ１出力ユニット４０２およびイネーブル信号ＥＮ２出力ユニット４０３がそれぞれイネーブル信号ＥＮ１，ＥＮ２を発生することを許可する。一方、ＣＰＵ個数信号＝“１”（シングルプロセッサ構成）の場合、制御ユニット４０１は、イネーブル信号ＥＮ１出力ユニット４０２がイネーブル信号ＥＮ１を発生することは許可するが、イネーブル信号ＥＮ２出力ユニット４０３がイネーブル信号２を発生することは禁止する。
【００３２】
ゲート回路４０４は、制御ユニット４０１の制御の下、スイッチングコントローラ３１１から出力される同期信号をスイッチングコントローラ３２１に転送することを許可または禁止する。ＣＰＵ個数信号＝“０”（デュアルプロセッサ構成）の場合、スイッチングコントローラ３１１から出力される同期信号はゲート回路４０４を介してスイッチングコントローラ３２１に転送されるが、ＣＰＵ個数信号＝“１”（シングルプロセッサ構成）の場合は、スイッチングコントローラ３１１から出力される同期信号はゲート回路４０４によって遮断される。
【００３３】
図５には、ＤＣ／ＤＣコンバータ１１３の動作を示すタイミングチャートが示されている。
【００３４】
ＣＰＵ個数信号＝“１”（シングルプロセッサ構成）の場合、スイッチング電源ユニット２０１のスイッチングコントローラ３１１のみが動作し、スイッチング電源ユニット２０２のスイッチングコントローラ３２１は動作しない。ＤＣ電源出力は、スイッチング電源ユニット２０１内のスイッチング・トランジスタＱ１，Ｑ２がスイッチング制御信号Ｑ１−ｇ，Ｑ２−ｇによってスイッチング制御されることによって、生成される。スイッチング制御信号Ｑ３−ｇ，Ｑ４−ｇはインアクティブステートに維持され、これによりスイッチング電源ユニット２０２内のスイッチング・トランジスタＱ３，Ｑ４はオフ状態に維持される。
【００３５】
一方、ＣＰＵ個数信号＝“０”（デュアルプロセッサ構成）の場合、スイッチング電源ユニット２０１のスイッチングコントローラ３１１、およびスイッチング電源ユニット２０２のスイッチングコントローラ３２１がそれぞれ動作する。スイッチング電源ユニット２０１内のスイッチング・トランジスタＱ１，Ｑ２はスイッチング制御信号Ｑ１−ｇ，Ｑ２−ｇによってスイッチング制御され、またスイッチング電源ユニット２０２内のスイッチング・トランジスタＱ３，Ｑ４はスイッチング制御信号Ｑ３−ｇ，Ｑ４−ｇによってスイッチング制御される。
【００３６】
このようにして２つのスイッチング電源ユニット２０１，２０２が同期して動作することにより、十分な電源電流を出力することが可能となる。特に、２つのスイッチング電源ユニット２０１，２０２は互いに位相がずれた状態で動作するので、スイッチング電源ユニット２０１内のスイッチング・トランジスタＱ１とスイッチング電源ユニット２０２内のスイッチング・トランジスタＱ３が同時にオンすることはない。これにより、いわゆるリップル・ノイズの発生も生じない。
【００３７】
以上のように、本実施形態のサーバコンピュータ１１においては、ＤＣ／ＤＣコンバータ１１３から出力される電源によって駆動すべき負荷量に応じて、動作させるべきスイッチング電源ユニットの総数が可変制御される。よって、負荷量が予め決められた最大負荷量よりも少ない場合には、動作させるべきスイッチング電源ユニットの総数を減らすことが出来、これによって電力変換効率の低下を防止することが可能となる。
【００３８】
ＤＣ／ＤＣコンバータ１１３が駆動すべき負荷量は、実装されたＣＰＵの個数によって大きく変動する。このため、負荷量の検出は、上述したように、実装されたＣＰＵの個数を検出することによって効率よく行うことが出来る。
【００３９】
もし実装されたＣＰＵが通常動作モードとそれよりも低消費電力のパワーセーブモードのいずれかで動作することが可能なものであれば、現在のＣＰＵ動作モードが通常動作モードおよびパワーセーブモードのいずれであるかに応じて、動作させるべきスイッチング電源ユニットの総数を可変制御してもよい。
【００４０】
次に、図６を参照して、出力電源電圧を適正に保持するための方法について説明する。
【００４１】
上述したように、ＤＣ／ＤＣコンバータ１１３から出力されるＤＣ電源は、電源プレーン１１０を介してＣＰＵ１１１，１１２に供給される。ＤＣ／ＤＣコンバータ１１３は、その出力電源電圧が適正値であるかどうかを判別するために、出力電圧監視線を介して入力される電源プレーン１１０上の電圧を監視する。本実施形態では、電源プレーン１１０上のある特定の一点を固定的に電圧監視点として使用するのではなく、電源プレーン１１０上に予め用意された複数の電圧監視点の内のいずれか１つを選択的に使用する。
【００４２】
すなわち、電源プレーン１１０上には、２つの電圧監視点５００Ａ，６００Ａが配置されている。電圧監視点５００Ａは、ＣＰＵ１１１の実装位置とＣＰＵ１１２の実装位置との間の中間点に位置する。一方、電圧監視点６００Ａは、ＣＰＵ１１１の実装位置の近辺に位置する。２つの電圧監視点５００Ａ，６００Ａには、それぞれ電圧監視線５００，６００が接続されている。
【００４３】
監視点切り替え器７００は、ＣＰＵ個数信号に応じて、２つの電圧監視線５００，６００の一方を選択する。すなわち、監視点切り替え器７００は、ＣＰＵ個数信号＝“０”（デュアルプロセッサ構成）ならば電圧監視線５００を選択し、ＣＰＵ個数信号＝“１”（シングルプロセッサ構成）ならば電圧監視線６００を選択する。
【００４４】
これにより、デュアルプロセッサ構成の場合にはＣＰＵ１１１とＣＰＵ１１２の実装位置の中間点に位置する電圧監視点５００Ａにおける電圧値が、出力電圧監視線を介してＤＣ／ＤＣコンバータ１１３にフィードバックされる。ＤＣ／ＤＣコンバータ１１３は、フィードバックされた電圧監視点５００Ａにおける電圧値が適正値となるように、出力電源電圧値を調整する。一方、ＣＰＵ１１１，ＣＰＵ１１２の内、ＣＰＵ１１１のみが実装されるシングルプロセッサ構成の場合には、ＣＰＵ１１１の実装位置の近辺に位置する電圧監視点６００Ａにおける電圧値が、出力電圧監視線を介してＤＣ／ＤＣコンバータ１１３にフィードバックされる。ＤＣ／ＤＣコンバータ１１３は、フィードバックされた電圧監視点６００Ａにおける電圧値が適正値となるように、出力電源電圧値を調整する。
【００４５】
このように、実装されたＣＰＵの個数に応じて電圧監視点を切り替えることにより、出力電源電圧値を適切に調整することが可能となる。
【００４６】
なお、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００４７】
【発明の効果】
以上説明したように、本発明によれば、電源装置の電力変換効率を十分に向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る情報処理装置の構成を示すブロック図。
【図２】図１の情報処理装置に設けられた電源装置の構成を示す回路図。
【図３】図２の電源装置に設けられているスイッチング電源ユニットの構成例を示す回路図。
【図４】図２の電源装置に設けられているコントローラの構成を示すブロック図。
【図５】図１の情報処理装置に設けられた電源装置の動作を示すタイミングチャート。
【図６】図１の情報処理装置に設けられた電源装置の電圧監視点を切り替える様子を示す図。
【符号の説明】
１１…サーバコンピュータ
１１０…電源プレーン
１１１，１１２…ＣＰＵ
１１３…ＤＣ／ＤＣコンバータ
１１４…ＣＰＵ個数検出回路
２０１，２０２…スイッチング電源ユニット
２０３…コントローラ
３１１，３２１…スイッチングコントローラ
Ｑ１，Ｑ２，Ｑ３，Ｑ４…スイッチング・トランジスタ
３１２，３２２…平滑フィルタ
４０１…制御ユニット
４０２，４０３…イネーブル信号出力ユニット
４０４…ゲート回路
５００Ａ，６００Ａ…電圧監視点
６００…監視点切り替え器

Claims (16)

1. 複数のプロセッサを搭載可能な情報処理装置において、
   複数の電源ユニットを含み、これら複数の電源ユニットを用いて前記情報処理装置に搭載されたプロセッサそれぞれに供給すべき電源を出力する電源装置と、
   前記電源装置から出力される電源によって駆動すべき負荷量に応じて、前記複数の電源ユニットの内で動作させるべき電源ユニットの総数を可変制御する制御手段とを具備することを特徴とする情報処理装置。
2. 前記情報処理装置に搭載されたプロセッサの個数を検出する手段をさらに具備し、
   前記制御手段は、前記検出されたプロセッサの個数に応じて、前記動作させるべき電源ユニットの総数を可変制御するように構成されていることを特徴とする請求項１記載の情報処理装置。
3. 前記複数の電源ユニットの各々は、スイッチング・トランジスタを有するＤＣ／ＤＣコンバータを含むことを特徴とする請求項１記載の情報処理装置。
4. 前記複数の電源ユニットの各々は、同期整流タイプのＤＣ／ＤＣコンバータを含むことを特徴とする請求項１記載の情報処理装置。
5. 前記制御手段は、前記電源装置から出力される電源によって駆動すべき負荷量に応じて、前記複数の電源ユニットの内の少なくとも１つの電源ユニットをイネーブルおよびディスエーブルのいずれか一方の状態に制御する手段を含むことを特徴とする請求項１記載の情報処理装置。
6. 前記情報処理装置に搭載されたプロセッサの個数を検出する手段をさらに具備し、
   前記制御手段は、前記検出されたプロセッサの個数に応じて、前記複数の電源ユニットの内の少なくとも１つの電源ユニットをイネーブルおよびディスエーブルのいずれか一方の状態に制御する手段を含むことを特徴とする請求項１記載の情報処理装置。
7. 前記電源装置から出力される電源は、前記情報処理装置に搭載された各プロセッサが接続された電源プレーンを介して前記各プロセッサに供給され、
   前記電源装置は、前記電源プレーンの電圧値に応じて、出力すべき電源の電圧値を調整するように構成されていることを特徴とする請求項１記載の情報処理装置。
8. 前記情報処理装置に搭載されたプロセッサの個数を検出する手段と、
   検出されたプロセッサの個数に応じて、前記電源プレーン上に配置された複数の電圧監視点の内の１つを選択する手段とをさらに具備し、
   前記電源装置は、前記電源プレーン上における前記選択された電圧監視点の電圧値に応じて、出力すべき電源の電圧値を調整するように構成されていることを特徴とする請求項７記載の情報処理装置。
9. 複数の電源ユニットを含む電源装置を用いて、情報処理装置に搭載可能な複数のプロセッサに供給すべき電源を生成する電源制御方法であって、
   前記電源装置から出力される電源によって駆動すべき負荷量を検出するステップと、
   前記検出された負荷量に応じて、前記複数の電源ユニットの内で動作させるべき電源ユニットの総数を可変制御する制御ステップとを具備することを特徴とする電源制御方法。
10. 前記負荷量を検出するステップは、前記情報処理装置に搭載されたプロセッサの個数を検出するステップを含み、
    前記制御ステップは、前記検出されたプロセッサの個数に応じて、前記動作させるべき電源ユニットの総数を可変制御することを特徴とする請求項９記載の電源制御方法。
11. 前記複数の電源ユニットの各々は、スイッチング・トランジスタを有するＤＣ／ＤＣコンバータを含むことを特徴とする請求項９記載の電源制御方法。
12. 前記複数の電源ユニットの各々は、同期整流タイプのＤＣ／ＤＣコンバータを含むことを特徴とする請求項９記載の電源制御方法。
13. 前記制御ステップは、前記電源装置から出力される電源によって駆動すべき負荷量に応じて、前記複数の電源ユニットの内の少なくとも１つの電源ユニットをイネーブルおよびディスエーブルのいずれか一方の状態に制御するステップを含むことを特徴とする請求項９記載の電源制御方法。
14. 前記負荷量を検出するステップは、前記情報処理装置に搭載されたプロセッサの個数を検出するステップを含み、
    前記制御ステップは、前記検出されたプロセッサの個数に応じて、前記複数の電源ユニットの内の少なくとも１つの電源ユニットをイネーブルおよびディスエーブルのいずれか一方の状態に制御するステップを含むことを特徴とする請求項９記載の電源制御方法。
15. 前記電源装置からの電源は、前記情報処理装置に搭載された各プロセッサが接続された電源プレーンを介して前記各プロセッサに供給され、
    前記電源装置は、前記電源プレーン上における前記選択された電圧監視位置の電圧値に応じて、出力すべき電源の電圧値を調整するように構成されていることを特徴とする請求項９記載の電源制御方法。
16. 前記負荷量を検出するステップは、前記情報処理装置に搭載されたプロセッサの個数を検出するステップを含み、
    検出されたプロセッサの個数に応じて、前記電源プレーン上に配置された複数の電圧監視位置の内の１つを選択するステップをさらに具備し、
    前記電源装置は、前記電源プレーン上における前記選択された電圧監視位置の電圧値に応じて、出力すべき電源の電圧値を調整するように構成されていることを特徴とする請求項９記載の電源制御方法。

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