【０００１】
【発明の属する技術分野】
本発明は、近年、大規模化および複雑化しているシステムＬＳＩなどにおいてテスト容易化設計のために用いられるスキャン機能を有するスキャン機能付きフリップフロップ回路およびそれを用いたスキャンテスト回路に関する。
【０００２】
【従来の技術】
近年、例えば携帯型電話機や携帯型情報端末機器などの通信機能を有する電子機器の普及に伴って、これらの電子機器に使用されているＬＳＩの小型化、高速化、低消費電力化に対する要求が急速に高まっている。このような要求により、半導体製造技術において微細化が進み、一つのＬＳＩに集積される回路の規模が飛躍的に増大している。その結果、ＬＳＩ内部に組み込まれた全ての機能を外部からテストすることが非常に困難になってきており、この状況に対応するため、様々なテスト容易化設計技術（ＤＦＴ：Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔａｂｉｌｉｔｙ）が開発されている。
【０００３】
このようなテスト容易化設計技術の一つとして、ＬＳＩの故障検出率を向上させるために用いられているスキャンテスト回路がある。スキャンテスト回路は、既存のフリップフロップ回路にスキャン機能を設けて接続し、シフトレジスタ構成としたものである。そのテスト時には、テスト信号（スキャン入力信号）を入力してスキャンパスを通って出力された信号を検出することによって、スキャンパスによって分断された論理回路部分（順序回路接続）をテストすることができる。
【０００４】
しかしながら、上述したように半導体製造技術の微細化に伴って、回路全体の遅延に占める配線遅延の割合が増大するため、クロックスキュー（クロック信号の位相ずれ）や最小パス遅延、最大パス遅延などの整合性を図ることが困難となり、回路を正常に動作させるためには、レイアウト時に遅延素子を挿入したり、駆動素子のドライブ能力を向上させるなどといった措置が必要になっている。
【０００５】
特に、スキャンテスト回路に関しては、その構成がシフトレジスタと同等であるため、その最小パス遅延は、次段のフリップフロップ回路のクロックスキューを考慮したホールド時間を満たす必要がある。
【０００６】
以下に、従来の一般的なスキャンテスト回路の構成およびその問題点について説明する。
【０００７】
図３は、従来のスキャン機能付きフリップフロップ回路３２０の構成を示す回路図である。
【０００８】
図３において、このスキャン機能付きフリップフロップ回路３２０は、クロックバッファ３０２、マルチプレクサ３０３、マスターラッチ回路３００およびスレーブラッチ回路３０１を有している。
【０００９】
クロックバッファ３０２はインバータ３１１，３１２を有しており、クロック信号ＣＬＫを入力してクロック信号ＣＫおよび反転クロック信号ＣＫＮを出力するようにしている。
【００１０】
マルチプレクサ３０３は、スキャンイネーブル信号ＳＥに応じて、通常動作時には入力データ信号Ｄを、スキャン動作時にはスキャン入力信号ＳＩを選択出力する。
【００１１】
マスターラッチ回路３００は、クロックドインバータ３０４，３０６とインバータ３０５とを有しており、クロック信号ＣＬＫのロウレベル（Ｌｏｗ）区間で入力データを取り込み、クロック信号ＣＬＫのハイレベル（Ｈｉｇｈ）区間では取り込んだデータを保持する。
【００１２】
スレーブラッチ回路３０１は、クロックドインバータ３０７，３０９とインバータ３０８とを有しており、クロック信号ＣＬＫのハイレベル（Ｈｉｇｈ）区間でマスターラッチ回路３００からの出力信号を取り込み、クロック信号ＣＬＫのロウレベル（Ｌｏｗ）区間では取り込んだデータを保持する。スレーブラッチ回路３０１からの出力は、データ出力信号Ｑとして出力されると共にインバータ３１０を介して反転データ出力信号ＱＮとして出力される。
【００１３】
ここで、このように構成された従来のスキャン機能付きフリップフロップ回路３２０を用いてスキャンテスト回路を構成した場合の問題点について説明する。
【００１４】
図４（ａ）は、上記図３に示すフリップフロップ回路３２０を用いて構成したスキャンテスト回路４００の構成を示すブロック図である。
【００１５】
図４（ａ）において、このスキャンテスト回路４００は、スキャン機能付きフリップフロップ回路（上記スキャン機能付きフリップフロップ回路３２０にて構成されている）４０１，４０２と、通常動作の際に使用される組み合わせ回路４０３とを有している。実際には、スキャン機能付きフリップフロップ回路４０１の前段、およびスキャン機能付きフリップフロップ回路４０２の後段にも、同様の回路が接続されてスキャンパスが構成されており、スキャン動作（スキャンイネーブル信号ＳＥがハイレベル）の際には、これらがシフトレジスタと同様に動作することになる。スキャン動作時には、組み合わせ回路４０３からの出力はスキャン機能付きフリップフロップ回路４０２のデータ入力端子Ｄから取り込まれないため、組み合わせ回路４０３の動作はスキャンテストに影響を与えない。
【００１６】
ここで、ＣＬＫ＿ａはスキャン機能付きフリップフロップ回路４０１に入力されるクロック信号であり、ＣＬＫ＿ｂはスキャン機能付きフリップフロップ回路４０２に入力されるクロック信号である。また、ＳＩ＿ａはスキャン機能付きフリップフロップ回路４０１に入力されるスキャン入力信号であり、Ｑ＿ａおよびＳＩ＿ｂは、スキャン機能付きフリップフロップ回路４０１から出力されるスキャン出力信号およびスキャン機能付きフリップフロップ回路４０２に入力されるスキャン入力信号である。Ｑ＿ｂはスキャン機能付きフリップフロップ回路４０２から出力されるスキャン出力信号である。ここでは、両スキャン機能付きフリップフロップ回路４０１，４０２に入力されるスキャンイネーブル信号ＳＥはハイレベルで、このスキャンテスト回路４００はスキャン入力信号が選択されてスキャン動作をする。
【００１７】
図４（ｂ）は、上記図４（ａ）に示すスキャンテスト回路４００の一動作例を示すタイミングチャートである。
【００１８】
図４（ｂ）に示すように、クロックスキューの影響により、後段のスキャン機能付きフリップフロップ回路４０２のクロック信号ＣＬＫ＿ｂが前段のスキャン機能付きフリップフロップ回路４０１のクロック信号ＣＬＫ＿ａから遅延して位相がずれた状態で入力されている。このため、例えばクロック信号ＣＬＫ＿ａの立ち上がり時刻４ａにおいてスキャン機能付きフリップフロップ回路４０１から出力されたデータＤ２が、クロック信号ＣＬＫ＿ｂの立ち上がり時刻４ｂ以前（Ｔ４１の期間）に後段のスキャン機能付きフリップフロップ回路４０２に入力されると、クロック信号ＣＬＫ＿ｂがロウレベルである期間Ｔ４１にマスターラッチ回路３００（図３参照）によってデータＤ２が取り込まれるため、クロック信号ＣＬＫ＿ｂの立ち上がり時刻４ｂから立ち下がり時刻（クロック信号ＣＬＫ＿ｂのハイレベル期間）にマスターラッチ回路３００から出力されるデータＤ２がスレーブラッチ回路３０１によって取り込まれる。その結果、本来であれば、時刻４ｂにおいてスキャン機能付きフリップフロップ回路４０２からデータＤ１が出力されるべきであるにも関わらず、データＤ２が出力されてしまい、スキャンテスト回路が誤動作を起こすことになる。
【００１９】
このような誤動作を防ぐために、従来から、前段のスキャン機能付きフリップフロップ回路４０１の出力端に遅延素子を挿入するなどといった方法も用いられているが、回路の大規模化および微細化が進むにつれて、配線遅延も含めた回路遅延の見積もりが困難となり、レイアウト時に大量の遅延素子を挿入する必要が生じ、回路規模や消費電力を増大させてしまうという問題があった。
【００２０】
この問題を解決するために、特開平１０−１７７０６０号公報には、スキャン機能付きフリップフロップ回路の内部にラッチ回路を設けることにより、データ出力信号をクロック信号の１／２クロック遅延させて、スキャンアウト信号として出力することにより、誤動作を防ぐようにしたスキャンテスト回路が開示されている。
【００２１】
図５は、上記特開平１０−１７７０６０号公報に開示されている従来のスキャン機能付きフリップフロップ回路５２０の構成を示す回路図である。
【００２２】
図５において、このフリップフロップ回路５２０は、マスターラッチ回路５００、スレーブラッチ回路５０１、クロックバッファ５０２、ラッチ回路５０３およびマルチプレクサ５０４を有している。
【００２３】
クロックバッファ５０２はインバータ５１５，５１６を有しており、クロック信号ＣＬＫを入力してクロック信号ＣＫおよび反転クロック信号ＣＫＮを出力する。
【００２４】
マルチプレクサ５０４は、スキャンイネーブル信号ＳＥに応じて、通常動作時には入力データ信号Ｄを、スキャン動作時にはスキャン入力信号ＳＩを選択出力する。
【００２５】
マスターラッチ回路５００はクロックドインバータ５０５，５０７とインバータ５０６とを有しており、クロック信号ＣＬＫのロウレベル区間で入力データを取り込み、そのハイレベル区間では取り込んだデータを保持する。
【００２６】
スレーブラッチ回路５０１はクロックドインバータ５０８，５１０とインバータ５０９とを有しており、クロック信号ＣＬＫのハイレベル区間でマスターラッチ回路５００からの出力信号を取り込み、クロック信号ＣＬＫのロウレベル区間では取り込んだデータを保持する。スレーブラッチ回路５０１からの出力は、データ出力信号Ｑとして出力されると共にインバータ５１１を介して反転データ出力信号ＱＮとして出力される。
【００２７】
ラッチ回路５０３はクロックドインバータ５１２，５１４とインバータ５１３とを有しており、クロック信号ＣＬＫのロウレベル区間でスレーブラッチ回路５０１からの出力信号を取り込み、クロック信号ＣＬＫのハイレベル区間では取り込んだデータを保持するため、データ出力信号Ｑを１／２クロック時間分遅延させた信号がスキャンアウト信号ＳＯとして出力される。
【００２８】
このように、フリップフロップ回路５２０のスキャンアウト信号ＳＯを用いてスキャンテスト回路を構成することにより、スキャンアウト信号ＳＯが、データ出力信号Ｑに対して、１／２クロック時間分だけ遅延して出力される。このため、図４に示すようなクロックスキューの影響によってスキャンテスト回路が誤動作を起こすことを防ぐことができる。
【００２９】
【発明が解決しようとする課題】
しかしながら、図３に示すフリップフロップ回路３２０においては、スキャン動作時および通常動作時の何れの場合にも、データ出力用の出力端子Ｑが用いられているのに対して、特開平１０−１７７０６０号公報に開示されているフリップフロップ回路５２０では、スキャン動作のためにスキャンデータ出力用の出力端子ＳＯを新たに用意する必要がある。このため、スキャン機能付きフリップフロップ回路の出力端子として出力端子Ｑのみが設けられた既存の回路設計レイアウト上で、スキャン機能付きフリップフロップ回路をフリップフロップ回路５２０と置き換えることはできない。その結果、回路設計レイアウトを新たに作製・修正する必要があり、作業に手間がかかる。また、データ出力用の出力端子Ｑの配線およびスキャンデータ出力用の出力端子ＳＯの配線という２本の配線が必要となり、スキャン機能付きフリップフロップ回路間の配置・配線時の配線混雑度が増し、回路設計レイアウトの自由度が低くなる。
【００３０】
本発明は、上記従来の問題を解決するもので、従来のように別の出力端子を新たに配置することなく、クロックスキューの影響により誤動作を起こすことを防止できるスキャン機能付きフリップフロップ回路およびスキャンテスト回路を提供することを目的とする。
【００３１】
【課題を解決するための手段】
本発明のスキャン機能付きフリップフロップ回路は、データ入力信号およびスキャン入力信号の何れか一方の信号をクロック信号のタイミングに応じて取り込んで保持すると共に、この保持した一方の信号を出力するスキャン機能付きフリップフロップ回路の前段側に、クロック信号のタイミングに応じてスキャン入力信号を取り込んで保持すると共に、この保持したスキャン入力信号を出力する保持回路が設けられており、そのことにより上記目的が達成される。
【００３２】
また、好ましくは、本発明のスキャン機能付きフリップフロップ回路において、スキャンイネーブル信号に応じて、データ入力信号と、保持回路からのスキャン入力信号とを切り替えて前記一方の信号を出力するセレクタ手段が設けられている。
【００３３】
さらに、好ましくは、本発明のスキャン機能付きフリップフロップ回路において、セレクタ手段の出力端に、クロック信号のロウレベルおよびハイレベルのうちの一方区間で入力された信号を取り込み、この一方区間で取り込んだデータをその他方区間で保持するマスターラッチ回路が接続され、マスターラッチ回路の出力端に、クロック信号のロウレベルおよびハイレベルのうちの他方区間で入力された信号を取り込み、他方区間で取り込んだデータをその一方区間で保持するスレーブラッチ回路が接続されている。
【００３４】
本発明のスキャンテスト回路は、請求項１〜３の何れかに記載のスキャン機能付きフリップフロップ回路が複数接続されてスキャンパスが構成されており、そのことにより上記目的が達成される。
【００３５】
上記構成により、以下、本発明の作用について説明する。
【００３６】
本発明においては、スキャン機能付きフリップフロップ回路のマスターラッチ回路の前段側に、クロック信号のタイミングに応じてスキャン入力信号を取り込んで保持すると共に、保持したスキャン入力信号を出力する保持回路を設けている。このようなスキャン機能付きフリップフロップ回路を複数接続してスキャンパス（シフトレジスタ）構成とする。後段のスキャン機能付きフリップフロップ回路のマスターラッチ回路に正しいデータが入力されるようにその保持回路にてタイミングを調整しているため、クロックスキューの影響により誤動作を起こすことが防止される。
【００３７】
即ち、クロックスキューによって後段のスキャン機能付きフリップフロップ回路に供給されるクロック信号が前段のスキャン機能付きフリップフロップ回路に供給されるクロック信号から遅延して、後段のスキャン機能付きフリップフロップ回路に供給されるクロック信号の立ち上がり時に前段のスキャン機能付きフリップフロップ回路から次のデータが出力されても、後段のスキャン機能付きフリップフロップ回路では、保持回路によって、一つ前のクロック信号の立ち上がり時から立ち下がり時の期間（一つ前のハイレベル期間）に前段のスキャン機能付きフリップフロップ回路から出力されているデータ（正確なデータ）が取り込まれ、その正確なデータが一つ前のクロック信号の立ち下がり時から立ち上がり時の期間（一つ前のロウレベル期間）に保持されている。保持回路からの出力信号は、マスターラッチ回路およびスレーブラッチ回路を通って１クロック分遅延して出力されるので、クロック信号の立ち上がり時から立ち下がり時の期間に、正確なデータを出力することができる。これによって、従来のようにクロックスキューの影響によりスキャンテスト回路が誤動作を起こすことはない。
【００３８】
【発明の実施の形態】
以下に、本発明のスキャン機能付きフリップフロップ回路の実施形態について図面を参照しながら説明する。
【００３９】
図１は、本発明のスキャン機能付きフリップフロップ回路１２０における一実施形態の構成を示す回路図である。
【００４０】
図１において、このスキャン機能付きフリップフロップ回路１２０は、マスターラッチ回路１００、スレーブラッチ回路１０１、クロックバッファ１０２、保持回路であるラッチ回路１０３およびセレクタ手段としてのマルチプレクサ１０７を有している。
【００４１】
クロックバッファ１０２は、直列接続されたインバータ１１５，１１６を有しており、クロック信号ＣＬＫが入力されてクロック信号ＣＫおよび反転クロック信号ＣＫＮを出力する。
【００４２】
ラッチ回路１０３は、クロックドインバータ１０４，１０６とインバータ１０５とを有しており、クロック信号ＣＬＫのハイレベル（Ｈｉｇｈ）区間でスキャン入力信号端子からのスキャン入力信号ＳＩを取り込み、クロック信号ＣＬＫのロウレベル（Ｌｏｗ）区間ではそのハイレベル（Ｈｉｇｈ）区間で取り込んだデータを保持する。
【００４３】
マルチプレクサ１０７はスキャンイネーブル信号ＳＥに応じて、通常動作時には入力データ信号端子からの入力データ信号Ｄを、スキャン動作時にはラッチ回路１０３からの出力信号（スキャン入力信号ＳＩ）を選択出力する。
【００４４】
マスターラッチ回路１００はクロックドインバータ１０８，１１０とインバータ１０９とを有しており、クロック信号ＣＬＫのロウレベル（Ｌｏｗ）区間でマルチプレクサ１０７からのデータを取り込み、クロック信号ＣＬＫのハイレベル（Ｈｉｇｈ）区間ではその取り込んだデータを保持する。
【００４５】
スレーブラッチ回路１０１は、クロックドインバータ１１１，１１３とインバータ１１２とを有しており、クロック信号ＣＬＫのハイレベル（Ｈｉｇｈ）区間でマスターラッチ回路１００からの出力信号を取り込み、クロック信号ＣＬＫのロウレベル（Ｌｏｗ）区間ではその取り込んだデータを保持する。スレーブラッチ回路１０１からの出力は、データ出力信号Ｑとして出力されると共にインバータ１１４を介して反転データ出力信号ＱＮとしても出力される。
【００４６】
図２（ａ）は、図１のフリップフロップ回路１２０を用いて構成したスキャンテスト回路２００の構成を示すブロック図である。
【００４７】
図２（ａ）において、このスキャンテスト回路２００は、スキャン機能付きフリップフロップ回路２０１，２０２（上記スキャン機能付きフリップフロップ回路１２０にて構成されている）と、通常動作の際に使用される組み合わせ回路２０３とを有している。実際には、スキャン機能付きフリップフロップ回路２０１の前段側およびスキャン機能付きフリップフロップ回路２０２の後段側にも、同様の回路が接続されてスキャンパス構成とされており、スキャン動作（スキャンイネーブル信号ＳＥが例えばハイレベル）の際には、これらがシフトレジスタと同様に動作することになる。スキャン動作時には、組み合わせ回路２０３からの出力は、内部のマルチプレクサ１０７の選択動作によってスキャン機能付きフリップフロップ回路２０２のデータ入力端子Ｄから取り込まれないため、組み合わせ回路２０３の動作はスキャンテストに影響を与えない。また、通常動作時（スキャンイネーブル信号ＳＥが例えばロウレベル）の際には、前段側のフリップフロップ２０１のデータ入力端子Ｄから取り込まれたデータは、組み合わせ回路２０３を通って後段側のフリップフロップ２０２のデータ入力端子Ｄから取り込まれて出力される。
【００４８】
図２（ｂ）は、図２（ａ）のスキャンテスト回路２００の一動作例を示すタイミングチャートである。
【００４９】
図２（ａ）において、ＣＬＫ＿ａはスキャン機能付きフリップフロップ回路２０１に入力されるクロック信号であり、ＣＬＫ＿ｂはスキャン機能付きフリップフロップ回路２０２に入力されるクロック信号である。また、ＳＩ＿ａはスキャン機能付きフリップフロップ回路２０１に入力されるスキャン入力信号であり、Ｑ＿ａおよびＳＩ＿ｂは、スキャン機能付きフリップフロップ回路２０１から出力されるスキャン出力信号およびスキャン機能付きフリップフロップ回路２０２に入力されるスキャン入力信号であり、Ｑ＿ｂはスキャン機能付きフリップフロップ回路２０２から出力されるスキャン出力信号である。ここでは、両スキャン機能付きフリップフロップ回路２０１，２０２に入力されるスキャンイネーブル信号ＳＥはハイレベルであり、このとき、スキャンテスト回路２００はスキャン動作をしているものとする。
【００５０】
図２（ｂ）に示すように、上記図４（ｂ）の場合と同様に、クロックスキューの影響により、後段のスキャン機能付きフリップフロップ回路２０２のクロック信号ＣＬＫ＿ｂが前段のスキャン機能付きフリップフロップ回路２０１のクロック信号ＣＬＫ＿ａから位相ずれを起こして遅延して入力されている。しかしながら、クロック信号ＣＬＫ＿ａに対してクロック信号ＣＬＫ＿ｂが遅延しても、スキャンテスト回路（スキャンパス）は正確に動作している。その理由について以下に説明する。
【００５１】
例えばクロック信号ＣＬＫ＿ｂの立ち上がり時刻２ｆにおいては、前段のスキャン機能付きフリップフロップ回路２０１からの出力データＤ３が既に後段のスキャン機能付きフリップフロップ回路２０２のスキャン入力信号ＳＩ＿ｂとして入力されているが、スキャン機能付きフリップフロップ回路２０２では、ラッチ回路１０３によってクロック信号ＣＬＫ＿ｂのハイレベル（Ｈｉｇｈ）区間２ｂ〜２ｄで入力されたデータＤ２を取り込み、クロック信号ＣＬＫ＿ｂのロウレベル（Ｌｏｗ）区間２ｄ〜２ｆではその取り込まれたデータＤ２を保持すると共に、その保持されたデータＤ２を出力する。マスターラッチ回路１００およびスレーブラッチ回路１０１を通って、時刻２ｆでの出力データＱ＿ｂとしてデータＤ２が出力される。
【００５２】
このようにして、本実施形態のスキャン機能付きフリップフロップ回路１２０を用いてスキャンテスト回路２００を構成することにより、クロックスキューの影響を受けることなく、正確にデータをシフトさせることができる。したがって、クロック信号の遅延にばらつきが存在しても、従来のようにスキャンパス上に大量の遅延素子を挿入することなく、正常な動作を保証するスキャンテスト回路を得ることができる。
【００５３】
【発明の効果】
以上のように、本発明によれば、クロックスキュー（クロック信号の位相ずれ）の影響によって、前段のフリップフロップ回路よりも後段のフリップフロップ回路にクロック信号が遅延して入力された場合でも、正確に所望のデータを取り込んで出力することができる。また、端子配置は従来のように別の出力端子を新たに配置することなく、従来から用いられていたスキャン機能付きフリップフロップ回路と同一であるため、既存の回路設計レイアウト上で、従来のスキャン機能付きフリップフロップ回路と置き換えることができ、回路設計レイアウトを修正する必要がない。
【００５４】
また、本発明のスキャン機能付きフリップフロップ回路を用いてスキャンパスを構成することによって、クロックスキューの影響を受けずにスキャン動作を行うことができ、従来のようにスキャンパス上に大量の遅延素子を挿入する必要がないため、回路規模を削減することができる。また、通常動作時およびスキャン動作時でデータ出力端子を別に設ける必要が無いため、スキャン出力用端子を設けた従来のスキャン機能付きフリップフロップ回路と比較して、配線混雑度の削減を図ることができる。
【図面の簡単な説明】
【図１】本発明のスキャン機能付きフリップフロップ回路１２０における一実施形態の構成を示す回路図である。
【図２】（ａ）は、図１のフリップフロップ回路を用いて構成したスキャンテスト回路の構成を示すブロック図、（ｂ）は、（ａ）のスキャンテスト回路の一動作例を示すタイミングチャートである。
【図３】従来のスキャン機能付きフリップフロップ回路３２０の構成を示す回路図である。
【図４】（ａ）は図３のフリップフロップ回路を用いて構成したスキャンテスト回路の構成を示すブロック図、（ｂ）は（ａ）のスキャンテスト回路の一動作例を示すタイミングチャートである。
【図５】従来のスキャン機能付きフリップフロップ回路の他の構成例を示す回路図である。
【符号の説明】
１００ マスターラッチ回路
１０１ スレーブラッチ回路
１０２ クロックバッファ
１０３ ラッチ回路（保持回路）
１０４，１０６，１０８，１１０，１１１，１１３ クロックドインバータ
１０５，１０９，１１２，１１５，１１６ インバータ
１０７ マルチプレクサ（セレクタ回路）
１２０ スキャン機能付きフリップフロップ回路
２０１，２０２ スキャン機能付きフリップフロップ回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a flip-flop circuit having a scan function and having a scan function used for design for testability in a large-scale and complicated system LSI in recent years, and a scan test circuit using the same.
[0002]
[Prior art]
2. Description of the Related Art In recent years, with the spread of electronic devices having a communication function such as mobile phones and portable information terminal devices, there has been a demand for miniaturization, higher speed, and lower power consumption of LSIs used in these electronic devices. It is growing rapidly. Due to such demands, miniaturization has advanced in semiconductor manufacturing technology, and the scale of circuits integrated in one LSI has been dramatically increased. As a result, it has become extremely difficult to externally test all functions incorporated in the LSI, and in order to cope with this situation, various design for testability (DFT: Design For Testability) have been developed. Is being developed.
[0003]
As one of such design techniques for testability, there is a scan test circuit used for improving the fault detection rate of LSI. The scan test circuit has a shift register configuration by providing a scan function to an existing flip-flop circuit and connecting it. At the time of the test, a logic circuit portion (sequential circuit connection) divided by the scan path can be tested by inputting a test signal (scan input signal) and detecting a signal output through the scan path. .
[0004]
However, as described above, with the miniaturization of the semiconductor manufacturing technology, the ratio of the wiring delay to the delay of the entire circuit increases. It is difficult to achieve matching, and in order to operate the circuit normally, measures such as inserting a delay element at the time of layout and improving the drive capability of the drive element are required.
[0005]
In particular, since the scan test circuit has the same configuration as the shift register, the minimum path delay needs to satisfy a hold time in consideration of the clock skew of the next-stage flip-flop circuit.
[0006]
Hereinafter, the configuration of a conventional general scan test circuit and its problems will be described.
[0007]
FIG. 3 is a circuit diagram showing a configuration of a conventional flip-flop circuit 320 with a scan function.
[0008]
In FIG. 3, the flip-flop circuit with scan function 320 includes a clock buffer 302, a multiplexer 303, a master latch circuit 300, and a slave latch circuit 301.
[0009]
The clock buffer 302 has inverters 311 and 312, and receives the clock signal CLK to output the clock signal CK and the inverted clock signal CKN.
[0010]
The multiplexer 303 selectively outputs the input data signal D during the normal operation and the scan input signal SI during the scan operation in accordance with the scan enable signal SE.
[0011]
The master latch circuit 300 has clocked inverters 304 and 306 and an inverter 305, and takes in input data during a low level (Low) section of the clock signal CLK and takes in input data during a high level (High) section of the clock signal CLK. Retain data.
[0012]
The slave latch circuit 301 includes clocked inverters 307 and 309 and an inverter 308. The slave latch circuit 301 captures an output signal from the master latch circuit 300 during a high level (High) period of the clock signal CLK, and outputs a low level ( In the (Low) section, the captured data is held. The output from the slave latch circuit 301 is output as a data output signal Q and also output as an inverted data output signal QN via an inverter 310.
[0013]
Here, a problem when a scan test circuit is configured using the conventional flip-flop circuit with scan function 320 configured as described above will be described.
[0014]
FIG. 4A is a block diagram showing a configuration of a scan test circuit 400 configured using the flip-flop circuit 320 shown in FIG.
[0015]
In FIG. 4A, a scan test circuit 400 is a combination of flip-flop circuits with a scan function (constituted by the flip-flop circuits with a scan function 320) 401 and 402 and a combination used in a normal operation. And a circuit 403. Actually, a similar circuit is connected to the preceding stage of the flip-flop circuit with scan function 401 and the succeeding stage of the flip-flop circuit with scan function 402 to form a scan path, and the scan operation (the scan enable signal SE is generated). At the time of (high level), they operate similarly to the shift register. During the scan operation, the output from the combinational circuit 403 is not taken in from the data input terminal D of the flip-flop circuit with scan function 402, so that the operation of the combinational circuit 403 does not affect the scan test.
[0016]
Here, CLK_a is a clock signal input to the flip-flop circuit with scan function 401, and CLK_b is a clock signal input to the flip-flop circuit with scan function 402. Further, SI_a is a scan input signal input to the flip-flop circuit with scan function 401, and Q_a and SI_b are scan output signals output from the flip-flop circuit with scan function 401 and input to the flip-flop circuit with scan function 402. Scan input signal. Q_b is a scan output signal output from the flip-flop circuit 402 with a scan function. Here, the scan enable signal SE input to the flip-flop circuits 401 and 402 with the scan function is at a high level, and the scan test circuit 400 performs a scan operation by selecting a scan input signal.
[0017]
FIG. 4B is a timing chart showing an operation example of the scan test circuit 400 shown in FIG. 4A.
[0018]
As shown in FIG. 4B, due to the influence of clock skew, the clock signal CLK_b of the subsequent-stage flip-flop circuit with scan function 402 is delayed from the clock signal CLK_a of the preceding-stage flip-flop circuit with scan function 401, and the phase is shifted. Is entered in the inserted state. Thus, for example, a clock signal data D2 outputted from the scan function flip-flop circuit 401 at the rising time 4a of CLK_a is, the clock signal CLK_b rising time 4b previously (period T 41) to the subsequent scan function flip-flop circuit is input to 402, the clock signal CLK_b data D2 is taken in the period T 41 at the low level by the master latch circuit 300 (see FIG. 3), it falls from the rising time 4b of the clock signal CLK_b time (clock signal CLK_b The data D2 output from the master latch circuit 300 during the high-level period of FIG. As a result, although the data D1 should be output from the flip-flop circuit with scan function 402 at the time 4b, the data D2 is output and the scan test circuit malfunctions. Become.
[0019]
In order to prevent such a malfunction, a method of inserting a delay element at the output terminal of the flip-flop circuit 401 with a scan function in the preceding stage has been conventionally used. However, as the circuit becomes larger and more miniaturized, it is used. In addition, it is difficult to estimate a circuit delay including a wiring delay, and it is necessary to insert a large amount of delay elements at the time of layout, which causes a problem that a circuit scale and power consumption are increased.
[0020]
In order to solve this problem, Japanese Patent Application Laid-Open No. H10-177060 discloses a method in which a latch circuit is provided inside a flip-flop circuit having a scan function, so that a data output signal is delayed by a half clock of a clock signal so that a scan is performed. A scan test circuit has been disclosed in which a malfunction is prevented by outputting the signal as an out signal.
[0021]
FIG. 5 is a circuit diagram showing a configuration of a conventional flip-flop circuit with scan function 520 disclosed in Japanese Patent Application Laid-Open No. 10-177060.
[0022]
5, the flip-flop circuit 520 includes a master latch circuit 500, a slave latch circuit 501, a clock buffer 502, a latch circuit 503, and a multiplexer 504.
[0023]
The clock buffer 502 has inverters 515 and 516, receives the clock signal CLK, and outputs the clock signal CK and the inverted clock signal CKN.
[0024]
The multiplexer 504 selects and outputs the input data signal D during the normal operation and the scan input signal SI during the scan operation in response to the scan enable signal SE.
[0025]
The master latch circuit 500 includes clocked inverters 505 and 507 and an inverter 506. The master latch circuit 500 captures input data during a low-level section of the clock signal CLK and holds the captured data during the high-level section.
[0026]
The slave latch circuit 501 has clocked inverters 508 and 510 and an inverter 509. The slave latch circuit 501 captures an output signal from the master latch circuit 500 during a high-level period of the clock signal CLK, and captures the captured data during a low-level period of the clock signal CLK. Hold. The output from the slave latch circuit 501 is output as the data output signal Q and is output via the inverter 511 as the inverted data output signal QN.
[0027]
The latch circuit 503 includes clocked inverters 512 and 514 and an inverter 513. The latch circuit 503 captures an output signal from the slave latch circuit 501 in a low level section of the clock signal CLK, and captures the captured data in a high level section of the clock signal CLK. For holding, a signal obtained by delaying the data output signal Q by ク ロ ッ ク clock time is output as the scan-out signal SO.
[0028]
In this manner, by configuring the scan test circuit using the scan-out signal SO of the flip-flop circuit 520, the scan-out signal SO is output with a delay of 1/2 clock time with respect to the data output signal Q. Is done. Therefore, it is possible to prevent the scan test circuit from malfunctioning due to the influence of clock skew as shown in FIG.
[0029]
[Problems to be solved by the invention]
However, in the flip-flop circuit 320 shown in FIG. 3, the output terminal Q for data output is used in both the scan operation and the normal operation. In the flip-flop circuit 520 disclosed in the publication, it is necessary to newly provide an output terminal SO for outputting scan data for a scan operation. Therefore, the flip-flop circuit with the scan function cannot be replaced with the flip-flop circuit 520 on the existing circuit design layout in which only the output terminal Q is provided as the output terminal of the flip-flop circuit with the scan function. As a result, it is necessary to newly create and modify a circuit design layout, which requires a lot of work. Further, two wirings, ie, a wiring of an output terminal Q for outputting data and a wiring of an output terminal SO for outputting scan data, are required, and the degree of wiring congestion at the time of arrangement / wiring between flip-flop circuits with a scanning function increases. The degree of freedom in circuit design layout is reduced.
[0030]
SUMMARY OF THE INVENTION The present invention solves the above-mentioned conventional problem. A flip-flop circuit with a scan function and a scan function which can prevent a malfunction due to the influence of clock skew without newly arranging another output terminal unlike the related art. It is an object to provide a test circuit.
[0031]
[Means for Solving the Problems]
A flip-flop circuit with a scan function according to the present invention has a scan function to capture and hold one of a data input signal and a scan input signal in accordance with the timing of a clock signal, and to output one of the held signals. A holding circuit that captures and holds the scan input signal in accordance with the timing of the clock signal and that outputs the held scan input signal is provided at the preceding stage of the flip-flop circuit, thereby achieving the above object. You.
[0032]
Preferably, in the flip-flop circuit with a scan function of the present invention, selector means for switching between a data input signal and a scan input signal from a holding circuit and outputting the one signal is provided according to a scan enable signal. Have been.
[0033]
Still preferably, in a flip-flop circuit with a scan function according to the present invention, a signal input in one of a low level and a high level of a clock signal is taken into an output terminal of the selector means, and the data taken in this one section is taken in. Is connected in the other section, the signal input in the other section of the low level and the high level of the clock signal is taken into the output terminal of the master latch circuit, and the data taken in the other section is taken in On the other hand, a slave latch circuit held in the section is connected.
[0034]
In the scan test circuit of the present invention, a plurality of flip-flop circuits with a scan function according to any one of claims 1 to 3 are connected to form a scan path, thereby achieving the above object.
[0035]
The operation of the present invention having the above configuration will be described below.
[0036]
According to the present invention, a holding circuit is provided in front of a master latch circuit of a flip-flop circuit with a scanning function, for capturing and holding a scan input signal in accordance with the timing of a clock signal, and for outputting the held scan input signal. I have. A plurality of such flip-flop circuits with a scan function are connected to form a scan path (shift register). Since the holding circuit adjusts the timing so that correct data is input to the master latch circuit of the flip-flop circuit with a scan function at the subsequent stage, malfunctions due to clock skew are prevented.
[0037]
That is, the clock signal supplied to the subsequent-stage flip-flop circuit having a scan function is delayed from the clock signal supplied to the preceding-stage flip-flop circuit having a scan function by clock skew, and is supplied to the subsequent-stage flip-flop circuit having a scan function. When the next data is output from the preceding flip-flop circuit with scan function at the rising edge of the clock signal, the holding circuit in the succeeding flip-flop circuit with scan function causes the falling edge from the rising edge of the immediately preceding clock signal by the holding circuit. During the time period (the immediately preceding high level period), the data (exact data) output from the flip-flop circuit with the scan function at the preceding stage is taken in, and the accurate data is the falling edge of the previous clock signal. Period from time to rise (the previous row Is held to the bell period). Since the output signal from the holding circuit is output after being delayed by one clock through the master latch circuit and the slave latch circuit, accurate data can be output during the period from the rising edge to the falling edge of the clock signal. it can. As a result, the scan test circuit does not malfunction due to the influence of clock skew unlike the related art.
[0038]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of a flip-flop circuit with a scan function of the present invention will be described with reference to the drawings.
[0039]
FIG. 1 is a circuit diagram showing a configuration of one embodiment of a flip-flop circuit with a scan function 120 according to the present invention.
[0040]
In FIG. 1, the flip-flop circuit with scan function 120 includes a master latch circuit 100, a slave latch circuit 101, a clock buffer 102, a latch circuit 103 as a holding circuit, and a multiplexer 107 as selector means.
[0041]
The clock buffer 102 has inverters 115 and 116 connected in series, receives the clock signal CLK, and outputs a clock signal CK and an inverted clock signal CKN.
[0042]
The latch circuit 103 includes clocked inverters 104 and 106 and an inverter 105. The latch circuit 103 takes in the scan input signal SI from the scan input signal terminal in a high level (High) section of the clock signal CLK and outputs the low level of the clock signal CLK. In the (Low) section, data captured in the high level (High) section is held.
[0043]
In response to the scan enable signal SE, the multiplexer 107 selectively outputs the input data signal D from the input data signal terminal during normal operation and the output signal (scan input signal SI) from the latch circuit 103 during scan operation.
[0044]
The master latch circuit 100 has clocked inverters 108 and 110 and an inverter 109. The master latch circuit 100 takes in data from the multiplexer 107 during a low level (Low) period of the clock signal CLK, and receives data from the multiplexer 107 during a high level (High) period of the clock signal CLK. The captured data is retained.
[0045]
The slave latch circuit 101 has clocked inverters 111 and 113 and an inverter 112. The slave latch circuit 101 captures an output signal from the master latch circuit 100 in a high level (High) section of the clock signal CLK, and outputs a low level ( In the (Low) section, the captured data is held. The output from the slave latch circuit 101 is output as a data output signal Q and also as an inverted data output signal QN via an inverter 114.
[0046]
FIG. 2A is a block diagram illustrating a configuration of the scan test circuit 200 configured using the flip-flop circuit 120 of FIG.
[0047]
In FIG. 2A, the scan test circuit 200 is a combination of flip-flop circuits 201 and 202 with scan function (constituted by the flip-flop circuit 120 with scan function) and a combination used in normal operation. And a circuit 203. Actually, a similar circuit is also connected to the preceding stage of the flip-flop circuit with scan function 201 and the succeeding stage of the flip-flop circuit with scan function 202 to form a scan path, and the scan operation (scan enable signal SE) is performed. Are high level, for example), these operate similarly to the shift register. During the scan operation, the output from the combinational circuit 203 is not taken in from the data input terminal D of the flip-flop circuit with scan function 202 due to the selection operation of the internal multiplexer 107, so that the operation of the combinational circuit 203 affects the scan test. Absent. Also, during normal operation (when the scan enable signal SE is, for example, low level), the data fetched from the data input terminal D of the preceding flip-flop 201 passes through the combinational circuit 203 and is transmitted to the subsequent flip-flop 202. The data is taken in from the data input terminal D and output.
[0048]
FIG. 2B is a timing chart illustrating an operation example of the scan test circuit 200 in FIG.
[0049]
In FIG. 2A, CLK_a is a clock signal input to the flip-flop circuit with scan function 201, and CLK_b is a clock signal input to the flip-flop circuit 202 with scan function. Further, SI_a is a scan input signal input to the flip-flop circuit with scan function 201, and Q_a and SI_b are input to the flip-flop circuit with scan function 202 and the scan output signal output from the flip-flop circuit with scan function 201. Q_b is a scan output signal output from the flip-flop circuit 202 with a scan function. Here, the scan enable signal SE input to the flip-flop circuits 201 and 202 with both scan functions is at a high level, and at this time, the scan test circuit 200 is assumed to be performing a scan operation.
[0050]
As shown in FIG. 2B, similarly to the case of FIG. 4B, the clock signal CLK_b of the flip-flop circuit 202 with a scan function at the subsequent stage is changed by the influence of clock skew. The clock signal CLK_a 201 has a phase shift and is delayed and input. However, even if the clock signal CLK_b is delayed with respect to the clock signal CLK_a, the scan test circuit (scan path) operates correctly. The reason will be described below.
[0051]
For example, at the rising time 2f of the clock signal CLK_b, the output data D3 from the preceding flip-flop circuit with scan function 201 has already been input as the scan input signal SI_b of the subsequent flip-flop circuit with scan function 202. In the flip-flop circuit 202 with the data, the data D2 input by the latch circuit 103 in the high-level (High) sections 2b to 2d of the clock signal CLK_b is captured, and in the low-level (Low) sections 2d to 2f of the clock signal CLK_b. It holds the data D2 and outputs the held data D2. Data D2 is output as output data Q_b at time 2f through master latch circuit 100 and slave latch circuit 101.
[0052]
Thus, by configuring the scan test circuit 200 using the flip-flop circuit with scan function 120 of the present embodiment, data can be accurately shifted without being affected by clock skew. Therefore, even if there is variation in the delay of the clock signal, it is possible to obtain a scan test circuit that guarantees normal operation without inserting a large amount of delay elements on the scan path as in the related art.
[0053]
【The invention's effect】
As described above, according to the present invention, even when a clock signal is delayed and input to a flip-flop circuit subsequent to the previous flip-flop circuit due to the influence of clock skew (phase shift of the clock signal), the present invention provides accurate data. And output the desired data. Also, since the terminal arrangement is the same as the conventional flip-flop circuit with a scan function without newly arranging another output terminal as in the related art, the conventional scan-design flip-flop circuit can be used on the existing circuit design layout. It can be replaced with a functional flip-flop circuit, and there is no need to modify the circuit design layout.
[0054]
In addition, by configuring a scan path using the flip-flop circuit with a scan function of the present invention, a scan operation can be performed without being affected by clock skew. , It is not necessary to insert a circuit, so that the circuit scale can be reduced. Further, since there is no need to provide a separate data output terminal during normal operation and during scan operation, wiring congestion can be reduced as compared with a conventional flip-flop circuit having a scan function provided with a scan output terminal. it can.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of an embodiment of a flip-flop circuit with a scan function 120 of the present invention.
2A is a block diagram illustrating a configuration of a scan test circuit configured using the flip-flop circuit of FIG. 1, and FIG. 2B is a timing chart illustrating an operation example of the scan test circuit of FIG. It is.
FIG. 3 is a circuit diagram showing a configuration of a conventional flip-flop circuit with scan function 320.
4A is a block diagram illustrating a configuration of a scan test circuit configured using the flip-flop circuit of FIG. 3, and FIG. 4B is a timing chart illustrating an operation example of the scan test circuit of FIG. .
FIG. 5 is a circuit diagram showing another configuration example of a conventional flip-flop circuit with a scan function.
[Explanation of symbols]
REFERENCE SIGNS LIST 100 Master latch circuit 101 Slave latch circuit 102 Clock buffer 103 Latch circuit (holding circuit)
104, 106, 108, 110, 111, 113 Clocked inverters 105, 109, 112, 115, 116 Inverter 107 Multiplexer (selector circuit)
120 Flip-flop circuit with scan function 201, 202 Flip-flop circuit with scan function
