JP2004031386A

JP2004031386A - Semiconductor device

Info

Publication number: JP2004031386A
Application number: JP2002180825A
Authority: JP
Inventors: Hiroyasu Ishida; 石田　裕康
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-06-21
Filing date: 2002-06-21
Publication date: 2004-01-29
Anticipated expiration: 2022-06-21
Also published as: JP4086559B2

Abstract

【課題】従来のパワーＭＯＳＦＥＴでは、実動作領域外周のみにゲート引き出し電極を設けており、実動作領域中央付近でゲート抵抗が高くなるため、ターンオン、ターンオフに時間がかかっていた。特にチップサイズが大きいものでは高速動作ができない問題があった。
【解決手段】本発明では、実動作領域上にもゲート引き出し電極を設ける。ストライプ状のゲート電極と直交するゲート引き出し電極を設けることで、交差部でのゲート抵抗Ｒｇが低減でき、チップ全体としてゲート抵抗Ｒｇを低減できるので、ターンオンに要する時間の短縮が実現でき、高速動作が可能となる。
【選択図】　　図１In a conventional power MOSFET, a gate lead-out electrode is provided only on the outer periphery of an actual operation area, and the gate resistance increases near the center of the actual operation area, so that it takes time to turn on and off. In particular, there is a problem that high-speed operation cannot be performed with a large chip size.
According to the present invention, a gate extraction electrode is provided also on an actual operation area. By providing a gate extraction electrode orthogonal to the stripe-shaped gate electrode, the gate resistance Rg at the intersection can be reduced, and the gate resistance Rg can be reduced as a whole chip, so that the time required for turn-on can be reduced, and high-speed operation can be achieved. Becomes possible.
[Selection diagram] Fig. 1

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特にゲート抵抗を低減する半導体装置に関する。
【０００２】
【従来の技術】
チップサイズの大きいＤＣ−ＤＣコンバータ用途などの半導体装置においては、スイッチングタイムを向上するためにゲート抵抗Ｒｇおよびゲート−ドレイン間容量の低減が望まれる。
【０００３】
図３および図４には従来の半導体装置をトレンチ型ＭＯＳＦＥＴを例に説明する。
【０００４】
図３（Ａ）は、ＭＯＳＦＥＴの実動作領域を示す平面図であり、全面を覆うソース電極は省いている。また、図３（Ｂ）は図３（Ａ）の丸印部分の拡大斜視図である。図の如く既知のフォトリソグラフィ工程や拡散工程などにより半導体基板上にトレンチ構造のＭＯＳＦＥＴのセルを配置した実動作領域２０が形成される。トレンチ７はストライプ状に配置され、ゲート電極１３が埋設される。
【０００５】
ゲート引き出し電極３１は、実動作領域２０外周に配置される。トレンチ７に埋設されるゲート電極１３を構成するポリシリコンを、実動作領域２０外周で基板上に引き出し、実動作領域２０を囲んでパターニングする。
【０００６】
図４を用いて従来のトレンチ構造のパワーＭＯＳＦＥＴの構造をＮチャネル型を例に示す。図４は、図３のＤ−Ｄ線断面図である。
【０００７】
Ｎ^＋型のシリコン半導体基板１の上にＮ⁻型のエピタキシャル層からなるドレイン領域２を設け、その表面にＰ型のチャネル層４を設ける。チャネル層４を貫通し、ドレイン領域２まで到達するトレンチ７を設け、トレンチ７の内壁をゲート酸化膜１１で被膜し、トレンチ７に充填されたポリシリコンよりなるゲート電極１３を設ける。トレンチ７に隣接したチャネル層４表面にはＮ^＋型のソース領域１５が形成され、隣り合う２つのセルのソース領域１５間のチャネル層４表面および実動作領域外周にはＰ^＋型のボディコンタクト領域１４を設ける。さらにゲート電極１３に電圧を印加するとソース領域１５からトレンチ７に沿ってチャネル領域（不図示）が形成される。ゲート電極１３上は層間絶縁膜１６で覆い、ソース領域１５およびボディコンタクト領域１４にコンタクトするソース電極１７を設ける。
【０００８】
ゲート電極１３から引き出されたゲート引き出し電極３１の上にはゲート引き出し電極３１とほぼ重畳し、実動作領域２０外のゲートパッド電極（不図示）に接続するＡｌ等よりなるゲート連結電極２３を設ける。また、ゲート引き出し電極３１下の基板表面には、耐圧を確保するためにガードリング２５が設けられる。ゲートパッド電極にゲート電圧を印加することで、ゲート連結電極２３とゲート引き出し電極３１を介してトレンチ７内のゲート電極１３に電圧が印加され、ＭＯＳＦＥＴが動作する。
【０００９】
【発明が解決しようとする課題】
従来構造に於いて、特にチップサイズの大きいＤＣ−ＤＣコンバータ用途などのＭＯＳＦＥＴでは、トレンチ７およびゲート電極１３がストライプ状に設けられている。この構造は、トレンチを格子状に設けた構造と比較して単位セル面積あたりのゲート酸化膜１１の面積が低減できるため、ゲート−ドレイン間の寄生容量を低減できる。つまりチップサイズが大きくてもスイッチング時に電荷をためず、スイッチングスピードが向上できるので、一般的にチップサイズが大きいスイッチング素子に対して採用されるものである。
【００１０】
この従来構造においては、ゲート電圧は、実動作領域２０外周のゲート連結電極２３とその下層にコンタクトするゲート引き出し電極３１を介して、トレンチ７内のゲート電極１３に印加される。
【００１１】
しかし、上記の如くチップサイズが大きくストライプ状のゲート電極１３においては、ゲート引き出し電極３１からの距離が遠くなる実動作領域２０中央部では、ゲート引き出し電極３１からの距離が近い実動作領域２０周辺部と比較してゲート抵抗Ｒｇが大きくなってしまう問題がある。
【００１２】
実動作領域中央部のゲート抵抗Ｒｇが大きくなることで結果的にチップ全体のゲート抵抗Ｒｇは大きくなってしまう。スイッチングスピード（ターンオン時）は、ゲート抵抗Ｒｇとゲート−ドレイン間容量の積に比例するため、ゲート電極１３をストライプ状にすることでゲートドレイン間容量を低減しても、実動作領域の中央付近でゲート抵抗Ｒｇが大きくなってしまうために、ターンオン時間の短縮には限界があった。
【００１３】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、第１に、半導体基板にストライプ状に設けられ、トレンチ構造のゲート電極を有するトランジスタのセルが配置された実動作領域と、該実動作領域外周に設けられ前記ゲート電極に電圧を印加する第１のゲート引き出し電極と、前記実動作領域上で前記ゲート電極と直交して設けられ、前記第１のゲート引き出し電極とコンタクトする第２のゲート引き出し電極とを具備することにより解決するものである。
【００１４】
第２に、ドレイン領域となる一導電型の半導体基板と該半導体基板表面に設けた逆導電型のチャネル層と該チャネル層を貫通し前記半導体基板まで到達しストライプ状に設けられたトレンチと該トレンチ表面に設けたゲート絶縁膜と前記トレンチに埋め込まれた半導体材料からなるゲート電極と前記チャネル層表面の前記トレンチに隣接して設けた一導電型のソース領域とからなるセルを有する実動作領域と、該実動作領域外周に設けられ前記ゲート電極に電圧を印加する第１のゲート引き出し電極と、前記実動作領域上で前記ゲート電極と直交して設けられ、前記第１のゲート引き出し電極とコンタクトする第２のゲート引き出し電極を設けることにより解決するものである。
【００１５】
また、前記第２のゲート引き出し電極と前記ゲート電極は、その交差部においてコンタクトすることを特徴とするものである。
【００１６】
また、前記第２のゲート引き出し電極は互いに平行に複数配置されることを特徴とするものである。
【００１７】
また、前記第２のゲート引き出し電極は前記ゲート電極と同一の半導体材料からなることを特徴とするものである。
【００１８】
また、前記第２のゲート引き出し電極上には絶縁膜を介して前記実動作領域の一部とコンタクトするソース電極が設けられることを特徴とするものである。
【００１９】
更に、前記第１のゲート引き出し電極は全周にわたって金属層とコンタクトし、前記金属層にゲート電圧が印加されることを特徴とするものである。
【００２０】
【発明の実施の形態】
本発明の実施の形態をＮチャネルのトレンチ型ＭＯＳＦＥＴを例に詳細に説明する。
【００２１】
図１には本発明の半導体装置を示す。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）の丸印部分の拡大斜視図である。尚、図３および図４と同一構成要素は同一符号とする。図の如く、本発明の半導体装置は、実動作領域２０と、第１のゲート引き出し電極２１と、第２のゲート引き出し電極２２とから構成される。ここで、全面を覆うソース電極およびゲート連結電極、実動作領域外に設けられるゲートパッド電極は図示を省略する。
【００２２】
実動作領域２０は、ドレイン領域２にストライプ状に設けられたトレンチ７構造のゲート電極１３と、ソース領域１５、ボディコンタクト領域１４とを有するＭＯＳＦＥＴのセルが配置されてなる。
【００２３】
第１のゲート引き出し電極２１は、実動作領域２０外周に設けられる。トレンチ７に埋設されるゲート電極１３を構成するポリシリコンを、実動作領域２０外周で基板上に引き出し、実動作領域２０を囲んでパターニングしたものである。第１ゲート引き出し電極２１上には、ソース電極１７と同一工程により設けられた金属層がほぼ重畳して配置される。この金属層はソース電極１７とは絶縁されたゲート連結電極（図１には不図示）であり、全周にわたって第１ゲート引き出し電極２１とコンタクトし、実動作領域２０外に設けられる不図示のゲートパッド電極に接続している。このゲートパッド電極にゲート電圧を印加することで、ゲート連結電極、第１ゲート引き出し電極２１、第２ゲート引き出し電極２２を介してゲート電極１３に印加され、ＭＯＳＦＥＴが動作する。
【００２４】
第２のゲート引き出し電極２２は、実動作領域２０上でストライプ状のゲート電極１３と直交して設けられ、その交差部においてゲート電極１３とコンタクトする。また実動作領域２０外周では第１のゲート引き出し電極２１とコンタクトする。第１のゲート引き出し電極２１と同様に、トレンチ７に埋設されるゲート電極１３を構成するポリシリコンを、実動作領域２０上でゲート電極１３と直交するようにパターニングしたものである。従ってゲート電極１３と、第１および第２のゲート引き出し電極２１、２２は同一材料から成る。
【００２５】
図２には、図１の実動作領域となるＭＯＳＦＥＴの断面図を示す。図２（Ａ）がＡ−Ａ線断面図であり、図２（Ｂ）が図１のＢ−Ｂ線断面図、図２（Ｃ）が図１のＣ−Ｃ線断面図である。
【００２６】
パワーＭＯＳＦＥＴは、半導体基板１とドレイン領域２と、チャネル層４と、トレンチ７と、ゲート酸化膜１１と、ゲート電極１３と、ソース領域１５と、ボディコンタクト領域１４と、層間絶縁膜１６と、第１ゲート引き出し電極２１と、第２ゲート引き出し電極２２と、ソース電極から構成される。
【００２７】
半導体基板は、Ｎ^＋型のシリコン半導体基板１の上にドレイン領域２となるＮ⁻型のエピタキシャル層を積層したものである。
【００２８】
チャネル層４は、ドレイン領域２の表面に選択的にＰ型のボロン等を注入した拡散領域であり、トレンチ７の深さよりも浅く形成する。このチャネル層４のトレンチ７に隣接した領域に、チャネル領域（図示せず）が形成される。
【００２９】
トレンチ７は、チャネル層４を貫通してドレイン領域２まで到達させる。半導体基板上にストライプ状にパターニングされ、トレンチ７内壁にはゲート酸化膜１１を設け、ゲート電極１３を形成するためにポリシリコンを埋設する。
【００３０】
ゲート酸化膜１１は、少なくともチャネル層４と接するトレンチ７内壁に、駆動電圧に応じて数百Åの厚みに設ける。ゲート酸化膜１１は絶縁膜であるので、トレンチ７内に設けられたゲート電極１３と半導体基板に挟まれてＭＯＳ構造となっている。
【００３１】
ゲート電極１３は、トレンチ７に埋設されたポリシリコンよりなり、そのポリシリコンには、低抵抗化を図るためにＮ型不純物が導入されている。このゲート電極１３は、同一工程で形成される第２ゲート引き出し電極２２および第１ゲート引き出し電極２１を介して半導体基板の周囲を取り巻くゲート連結電極２３まで延在され、半導体基板上に設けられたゲートパッド電極（図示せず）に連結される。
【００３２】
ソース領域１５は、トレンチ７に隣接したチャネル層４表面にＮ^＋型不純物を注入した拡散領域であり、動作領域を覆う金属のソース電極１７とコンタクトする。また、隣接するソース領域１５間のチャネル層４表面および実動作領域外周のチャネル層４表面には、Ｐ^＋型不純物の拡散領域であるボディコンタクト領域１４を設け、基板の電位を安定化させる。これにより隣接するトレンチ７で囲まれた部分が１つのセルとなり、このセルが複数集まって実動作領域２０となっている。
【００３３】
第２ゲート引き出し電極２２は、各ゲート電極１３と直交し、平行に複数配置される。ゲート電極１３との交差部でゲート電極とコンタクトし、実動作領域２０外周で第１ゲート引き出し電極２１とコンタクトする（図２（Ｂ））。
【００３４】
ゲート電極１３から引き出された第１ゲート引き出し電極２１の上にはゲート引き出し電極２１とほぼ重畳し、実動作領域２０外のゲートパッド電極（不図示）に接続するＡｌ等よりなるゲート連結電極２３を設ける（図２（Ｂ）（Ｃ））。第１ゲート引き出し電極２１下の基板表面には、耐圧を確保するためにガードリング２５が設けられる。
【００３５】
層間絶縁膜１６は、ソース電極１７とゲート電極１３との絶縁のため、少なくともゲート電極１３を覆って設けられる。第２ゲート引き出し電極が配置された部分ではその上に設けられる。
【００３６】
ソース電極１７は、アルミニウム等をスパッタして所望の形状にパターニングした金属電極である。第２のゲート引き出し電極２２上に層間絶縁膜１６を介し、実動作領域上全面を覆って設けられ、第２ゲート引き出し電極２２が設けられない部分でソース領域１５およびボディコンタクト領域１４とコンタクトする。ドレイン電極（不図示）は基板裏面に設けられる。
【００３７】
本発明の特徴は、ゲート電極とコンタクトする第２のゲート引き出し電極２２を実動作領域２０上にゲート電極１３と直交して設けることにある。これにより、ゲート電圧印加時にはトレンチ７に埋設されたゲート電極１３に加え、交差部の第２ゲート引き出し電極２２をゲート電極１３の一部として利用することができる。
【００３８】
すなわち、図１（Ｂ）に示す斜線部の如く、ゲート電極１３と第２ゲート引き出し電極２２の交差部ではゲート電極として利用できる断面積が増加する。このように例えば１つのトレンチにおいて断面積が増加すれば、その部分でゲート抵抗Ｒｇが低減でき、従来構造と比較してチップ全体のゲート抵抗Ｒｇが低減できる。ターンオンに要する時間（ｔｄ（ｏｎ））はゲート電極寄生抵抗が小さいと仮定すれば、ゲート抵抗Ｒｇに比例するので、チップ全体としてゲート抵抗Ｒｇが低減されれば、ターンオンに要する時間（ｔｄ（ｏｎ））が低減できる。つまり、従来は実動作領域中央部のゲート抵抗Ｒｇが大きくなることでチップ全体のスイッチングタイムの短縮が困難であったが、本発明によれば、ゲート−ドレイン間容量を抑えるストライプ状のゲート電極構造で、チップサイズの大きい素子であっても、ターンオンに要する時間が短縮でき、動作速度の向上に大きく寄与できる。
【００３９】
ここで、ゲート電極１３の断面積を増加させるのであれば、ゲート電極１３と重畳して第２のゲート引き出し電極２２を設けても良く、セルピッチすなわち隣接するトレンチ間隔の大きいＭＯＳＦＥＴであれば実施可能である。しかし、この場合はゲート電極１３との合わせずれを考慮したマージンが必要となり、後述の如くトレンチ間の微細な間隔にはソース領域およびボディコンタクト領域が配置されるため、マージンを持つことでこれらの領域を狭めることになる。また、第１ゲート引き出し電極２１とのコンタクト部がチップの２辺しかとれないため、隣接するゲート電極１３間に電位差が生じてしまう。そこで、本実施形態では、トレンチに対して直交するように第２のゲート引き出し電極２２を配置することとした。
【００４０】
本発明によれば、ゲート電極１３に直交して配置するので、ゲート電極１３との合わせ精度を考慮する必要がない。また、第１ゲート引き出し電極は、ゲート電極（トレンチ）とも第２ゲート引き出し電極ともコンタクトできる。すなわちトレンチに埋設されたゲート電極はチップ２辺で第１ゲート引き出し電極とコンタクトし、第２ゲート引き出し電極は、残りの２辺で第１ゲート引き出し電極とコンタクトするので、隣接するトレンチ間の電位差を実質なくすことができる。
【００４１】
ゲート引き出し電極は従来から実動作領域周囲に必ず設けられていたものである。本実施形態によれば、ゲート引き出し電極形成のマスクパターンを変更するだけでよい。すなわち、コストを増大させずに、動作速度の向上を実現することができる。
【００４２】
【発明の効果】
本発明の特徴は、第２のゲート引き出し電極を実動作領域上にゲート電極と直交して設けることにある。これにより、ゲート電圧印加時にはトレンチに埋設されたゲート電極に加え、交差部の第２ゲート引き出し電極をゲート電極の一部として利用することができる。
【００４３】
すなわち、ゲート電極１３と第２ゲート引き出し電極２２の交差部ではゲート電極として利用できる断面積が増加する。このように例えば１つのトレンチにおいて断面積が増加すれば、その部分でゲート抵抗Ｒｇが低減でき、従来構造と比較してチップ全体のゲート抵抗Ｒｇが低減できる。ターンオンに要する時間（ｔｄ（ｏｎ））はゲート電極寄生抵抗が小さいと仮定すれば、ゲート抵抗Ｒｇに比例するので、ターンオンに要する時間（ｔｄ（ｏｎ））が低減できる。
【００４４】
つまり、本発明によれば、ゲート−ドレイン間容量を抑えるストライプ状のゲート電極構造で、チップサイズの大きい素子であっても、ターンオンに要する時間が短縮でき、動作速度の向上に大きく寄与できる。
【００４５】
また、直交して配置することによりゲート電極との合わせ精度を考慮する必要がない。第１ゲート引き出し電極は、ゲート電極（トレンチ）とも第２ゲート引き出し電極ともコンタクトでき、すなわちチップ４辺でコンタクトできるので、隣接するトレンチ間の電位差が低減する。
【００４６】
ゲート引き出し電極は従来から実動作領域周囲に必ず設けられていたものである。本実施形態によれば、ゲート引き出し電極のマスクパターンを変更するだけで実施できるので、コストを増大させずに、動作速度の向上を実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の（Ａ）平面図、（Ｂ）斜視図である。
【図２】本発明の半導体装置の断面図である。
【図３】従来の半導体装置の（Ａ）平面図、（Ｂ）斜視図である。
【図４】従来の半導体装置の断面図である。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device for reducing gate resistance.
[0002]
[Prior art]
In a semiconductor device such as a DC-DC converter having a large chip size, it is desired to reduce the gate resistance Rg and the gate-drain capacitance in order to improve the switching time.
[0003]
3 and 4 illustrate a conventional semiconductor device using a trench MOSFET as an example.
[0004]
FIG. 3A is a plan view showing an actual operation region of the MOSFET, and a source electrode covering the entire surface is omitted. FIG. 3B is an enlarged perspective view of a circled portion in FIG. As shown in the figure, an actual operation region 20 in which a MOSFET cell having a trench structure is arranged is formed on a semiconductor substrate by a known photolithography process or a diffusion process. The trench 7 is arranged in a stripe shape, and the gate electrode 13 is buried.
[0005]
The gate extraction electrode 31 is arranged on the outer periphery of the actual operation area 20. Polysilicon constituting the gate electrode 13 buried in the trench 7 is drawn out on the substrate around the actual operation area 20 and patterned around the actual operation area 20.
[0006]
The structure of a conventional trench-structured power MOSFET will be described with reference to FIG. FIG. 4 is a sectional view taken along line D-D of FIG.
[0007]
A drain region 2 made of an N ⁻ type epitaxial layer is provided on an N ⁺ type silicon semiconductor substrate 1, and a P type channel layer 4 is provided on the surface thereof. A trench 7 penetrating through the channel layer 4 and reaching the drain region 2 is provided, an inner wall of the trench 7 is coated with a gate oxide film 11, and a gate electrode 13 made of polysilicon filled in the trench 7 is provided. An N ⁺ type source region 15 is formed on the surface of the channel layer 4 adjacent to the trench 7, and a P ⁺ type body contact is formed on the surface of the channel layer 4 between the source regions 15 of two adjacent cells and the outer periphery of the actual operation region. An area 14 is provided. When a voltage is further applied to the gate electrode 13, a channel region (not shown) is formed from the source region 15 along the trench 7. The gate electrode 13 is covered with an interlayer insulating film 16, and a source electrode 17 that contacts the source region 15 and the body contact region 14 is provided.
[0008]
A gate connection electrode 23 made of Al or the like, which substantially overlaps with the gate extraction electrode 31 and is connected to a gate pad electrode (not shown) outside the actual operation area 20, is provided on the gate extraction electrode 31 extracted from the gate electrode 13. . Further, a guard ring 25 is provided on the surface of the substrate under the gate lead-out electrode 31 in order to ensure a withstand voltage. By applying a gate voltage to the gate pad electrode, a voltage is applied to the gate electrode 13 in the trench 7 via the gate connection electrode 23 and the gate extraction electrode 31, and the MOSFET operates.
[0009]
[Problems to be solved by the invention]
In a conventional structure, particularly in a MOSFET for a DC-DC converter having a large chip size, the trench 7 and the gate electrode 13 are provided in a stripe shape. In this structure, since the area of the gate oxide film 11 per unit cell area can be reduced as compared with a structure in which trenches are provided in a lattice shape, the parasitic capacitance between the gate and the drain can be reduced. That is, even if the chip size is large, no charge is accumulated at the time of switching, and the switching speed can be improved. Therefore, it is generally adopted for a switching element having a large chip size.
[0010]
In this conventional structure, the gate voltage is applied to the gate electrode 13 in the trench 7 via the gate connection electrode 23 on the outer periphery of the actual operation region 20 and the gate extraction electrode 31 contacting the lower layer.
[0011]
However, as described above, in the gate electrode 13 having a large chip size and in the form of a stripe, the central portion of the actual operation region 20 where the distance from the gate extraction electrode 31 is long is near the actual operation region 20 where the distance from the gate extraction electrode 31 is short. There is a problem that the gate resistance Rg becomes larger than that of the portion.
[0012]
Increasing the gate resistance Rg in the central portion of the actual operation area results in an increase in the gate resistance Rg of the entire chip. Since the switching speed (at the time of turn-on) is proportional to the product of the gate resistance Rg and the gate-drain capacitance, even if the gate electrode 13 is formed in a stripe shape to reduce the gate-drain capacitance, the switching speed is close to the center of the actual operation region. As a result, the gate resistance Rg becomes large, so that there is a limit in shortening the turn-on time.
[0013]
[Means for Solving the Problems]
The present invention has been made in view of such a problem, and firstly, an actual operation region provided in a semiconductor substrate in a stripe shape and having a transistor cell having a gate electrode with a trench structure is provided, and an actual operation region is provided around the actual operation region. A first gate extraction electrode for applying a voltage to the gate electrode; and a second gate extraction electrode provided orthogonally to the gate electrode on the actual operation area and in contact with the first gate extraction electrode. It is a solution by providing.
[0014]
Second, a semiconductor substrate of one conductivity type serving as a drain region, a channel layer of the opposite conductivity type provided on the surface of the semiconductor substrate, a trench penetrating the channel layer and reaching the semiconductor substrate, and a trench provided in a stripe shape. An actual operation region having a cell including a gate insulating film provided on a trench surface, a gate electrode made of a semiconductor material embedded in the trench, and a source region of one conductivity type provided adjacent to the trench on the surface of the channel layer A first gate extraction electrode provided on the outer periphery of the actual operation region and applying a voltage to the gate electrode; and a first gate extraction electrode provided on the actual operation region at right angles to the gate electrode. The problem is solved by providing a second gate extraction electrode to be in contact.
[0015]
Further, the second gate extraction electrode and the gate electrode are in contact at an intersection thereof.
[0016]
Also, a plurality of the second gate extraction electrodes are arranged in parallel with each other.
[0017]
Further, the second gate lead-out electrode is made of the same semiconductor material as the gate electrode.
[0018]
Further, a source electrode is provided on the second gate lead-out electrode, the source electrode being in contact with a part of the actual operation region via an insulating film.
[0019]
Further, the first gate extraction electrode is in contact with a metal layer all around, and a gate voltage is applied to the metal layer.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described in detail using an N-channel trench MOSFET as an example.
[0021]
FIG. 1 shows a semiconductor device of the present invention. FIG. 1A is a plan view, and FIG. 1B is an enlarged perspective view of a circle shown in FIG. 1A. The same components as those in FIGS. 3 and 4 have the same reference numerals. As shown in the figure, the semiconductor device of the present invention includes an actual operation region 20, a first gate extraction electrode 21, and a second gate extraction electrode 22. Here, the source electrode and the gate connection electrode covering the entire surface, and the gate pad electrode provided outside the actual operation region are not shown.
[0022]
The actual operation region 20 includes a MOSFET cell having a gate electrode 13 having a trench 7 structure provided in the drain region 2 in a stripe shape, a source region 15, and a body contact region 14.
[0023]
The first gate extraction electrode 21 is provided on the outer periphery of the actual operation area 20. The polysilicon forming the gate electrode 13 buried in the trench 7 is drawn out on the substrate around the actual operation area 20 and patterned around the actual operation area 20. On the first gate extraction electrode 21, a metal layer provided in the same step as the source electrode 17 is arranged so as to substantially overlap. This metal layer is a gate connection electrode (not shown in FIG. 1) insulated from the source electrode 17, contacts the first gate lead-out electrode 21 over the entire circumference, and is provided outside the actual operation region 20. Connected to gate pad electrode. By applying a gate voltage to the gate pad electrode, the gate voltage is applied to the gate electrode 13 via the gate connection electrode, the first gate extraction electrode 21, and the second gate extraction electrode 22, and the MOSFET operates.
[0024]
The second gate extraction electrode 22 is provided orthogonal to the stripe-shaped gate electrode 13 on the actual operation area 20 and contacts the gate electrode 13 at the intersection. Further, the outer periphery of the actual operation region 20 is in contact with the first gate lead electrode 21. Similarly to the first gate extraction electrode 21, polysilicon constituting the gate electrode 13 buried in the trench 7 is patterned on the actual operation area 20 so as to be orthogonal to the gate electrode 13. Therefore, the gate electrode 13 and the first and second gate extraction electrodes 21 and 22 are made of the same material.
[0025]
FIG. 2 is a cross-sectional view of the MOSFET which is the actual operation region in FIG. 2A is a sectional view taken along line AA, FIG. 2B is a sectional view taken along line BB in FIG. 1, and FIG. 2C is a sectional view taken along line CC in FIG.
[0026]
The power MOSFET includes a semiconductor substrate 1, a drain region 2, a channel layer 4, a trench 7, a gate oxide film 11, a gate electrode 13, a source region 15, a body contact region 14, an interlayer insulating film 16, It comprises a first gate lead electrode 21, a second gate lead electrode 22, and a source electrode.
[0027]
The semiconductor substrate is obtained by laminating an N ⁻ -type epitaxial layer serving as a drain region 2 on an N ⁺ -type silicon semiconductor substrate 1.
[0028]
The channel layer 4 is a diffusion region in which P-type boron or the like is selectively implanted into the surface of the drain region 2, and is formed shallower than the depth of the trench 7. A channel region (not shown) is formed in a region of the channel layer 4 adjacent to the trench 7.
[0029]
The trench 7 penetrates the channel layer 4 to reach the drain region 2. Patterned in a stripe pattern on a semiconductor substrate, a gate oxide film 11 is provided on the inner wall of the trench 7, and polysilicon is buried to form a gate electrode 13.
[0030]
The gate oxide film 11 is provided on at least the inner wall of the trench 7 in contact with the channel layer 4 to have a thickness of several hundreds of mm according to the drive voltage. Since the gate oxide film 11 is an insulating film, the gate oxide film 11 has a MOS structure sandwiched between the gate electrode 13 provided in the trench 7 and the semiconductor substrate.
[0031]
The gate electrode 13 is made of polysilicon buried in the trench 7, and an N-type impurity is introduced into the polysilicon to reduce the resistance. The gate electrode 13 extends to the gate connection electrode 23 surrounding the semiconductor substrate via the second gate extraction electrode 22 and the first gate extraction electrode 21 formed in the same step, and is provided on the semiconductor substrate. It is connected to a gate pad electrode (not shown).
[0032]
The source region 15 is a diffusion region in which an N ⁺ -type impurity is implanted into the surface of the channel layer 4 adjacent to the trench 7 and is in contact with a metal source electrode 17 covering the operation region. Further, a body contact region 14, which is a diffusion region of P ⁺ -type impurities, is provided on the surface of the channel layer 4 between the adjacent source regions 15 and on the surface of the channel layer 4 on the outer periphery of the actual operation region to stabilize the potential of the substrate. As a result, a portion surrounded by the adjacent trenches 7 forms one cell, and a plurality of the cells collectively form an actual operation region 20.
[0033]
A plurality of second gate extraction electrodes 22 are arranged orthogonal to and parallel to each gate electrode 13. A contact is made with the gate electrode at the intersection with the gate electrode 13 and with the first gate lead-out electrode 21 around the actual operation area 20 (FIG. 2B).
[0034]
A gate connection electrode 23 made of Al or the like, which substantially overlaps with the gate extraction electrode 21 and is connected to a gate pad electrode (not shown) outside the actual operation region 20, on the first gate extraction electrode 21 extracted from the gate electrode 13. (FIGS. 2B and 2C). A guard ring 25 is provided on the surface of the substrate below the first gate lead-out electrode 21 in order to ensure a withstand voltage.
[0035]
The interlayer insulating film 16 is provided so as to cover at least the gate electrode 13 for insulation between the source electrode 17 and the gate electrode 13. In the portion where the second gate extraction electrode is arranged, it is provided thereon.
[0036]
The source electrode 17 is a metal electrode which is patterned into a desired shape by sputtering aluminum or the like. It is provided on the second gate lead-out electrode 22 via the interlayer insulating film 16 so as to cover the entire surface of the actual operation region, and contacts the source region 15 and the body contact region 14 at a portion where the second gate lead-out electrode 22 is not provided. . The drain electrode (not shown) is provided on the back surface of the substrate.
[0037]
A feature of the present invention resides in that a second gate extraction electrode 22 that is in contact with the gate electrode is provided on the actual operation area 20 at right angles to the gate electrode 13. Thus, when a gate voltage is applied, in addition to the gate electrode 13 buried in the trench 7, the second gate extraction electrode 22 at the intersection can be used as a part of the gate electrode 13.
[0038]
That is, as shown by the hatched portion in FIG. 1B, the cross-sectional area usable as the gate electrode increases at the intersection between the gate electrode 13 and the second gate extraction electrode 22. Thus, for example, if the cross-sectional area increases in one trench, the gate resistance Rg can be reduced at that portion, and the gate resistance Rg of the entire chip can be reduced as compared with the conventional structure. Assuming that the gate electrode parasitic resistance is small, the time required for turn-on (td (on)) is proportional to the gate resistance Rg. Therefore, if the gate resistance Rg of the entire chip is reduced, the time required for turn-on (td (on)) is reduced. )) Can be reduced. That is, conventionally, it was difficult to shorten the switching time of the entire chip due to an increase in the gate resistance Rg in the central portion of the actual operation region. However, according to the present invention, the stripe-shaped gate electrode for suppressing the gate-drain capacitance is reduced. With this structure, even for an element having a large chip size, the time required for turn-on can be shortened, which can greatly contribute to an improvement in operation speed.
[0039]
Here, if the cross-sectional area of the gate electrode 13 is to be increased, the second gate extraction electrode 22 may be provided so as to overlap with the gate electrode 13. It is. However, in this case, a margin is required in consideration of misalignment with the gate electrode 13, and the source region and the body contact region are arranged at minute intervals between trenches as described later. The area will be narrowed. Further, since a contact portion with the first gate extraction electrode 21 can be formed only on two sides of the chip, a potential difference occurs between the adjacent gate electrodes 13. Therefore, in the present embodiment, the second gate extraction electrode 22 is arranged to be orthogonal to the trench.
[0040]
According to the present invention, since it is arranged orthogonally to the gate electrode 13, there is no need to consider the alignment accuracy with the gate electrode 13. Further, the first gate extraction electrode can contact both the gate electrode (trench) and the second gate extraction electrode. That is, the gate electrode buried in the trench contacts the first gate lead electrode on two sides of the chip, and the second gate lead electrode contacts the first gate lead electrode on the remaining two sides. Can be substantially eliminated.
[0041]
The gate lead electrode has always been provided around the actual operation area. According to the present embodiment, it is only necessary to change the mask pattern for forming the gate extraction electrode. That is, the operation speed can be improved without increasing the cost.
[0042]
【The invention's effect】
A feature of the present invention resides in that the second gate extraction electrode is provided on the actual operation region at right angles to the gate electrode. Thus, when a gate voltage is applied, in addition to the gate electrode buried in the trench, the second gate extraction electrode at the intersection can be used as a part of the gate electrode.
[0043]
That is, at the intersection of the gate electrode 13 and the second gate extraction electrode 22, the cross-sectional area usable as the gate electrode increases. Thus, for example, if the cross-sectional area increases in one trench, the gate resistance Rg can be reduced at that portion, and the gate resistance Rg of the entire chip can be reduced as compared with the conventional structure. Assuming that the gate electrode parasitic resistance is small, the time required for turn-on (td (on)) is proportional to the gate resistance Rg, so that the time required for turn-on (td (on)) can be reduced.
[0044]
In other words, according to the present invention, even with an element having a large chip size, the time required for turn-on can be shortened and a large contribution can be made to the improvement of the operation speed, with the striped gate electrode structure for suppressing the gate-drain capacitance.
[0045]
In addition, by arranging orthogonally, it is not necessary to consider the alignment accuracy with the gate electrode. The first gate extraction electrode can contact both the gate electrode (trench) and the second gate extraction electrode, that is, can contact the four sides of the chip, so that the potential difference between adjacent trenches is reduced.
[0046]
The gate lead electrode has always been provided around the actual operation area. According to the present embodiment, the operation can be performed only by changing the mask pattern of the gate extraction electrode, so that the operation speed can be improved without increasing the cost.
[Brief description of the drawings]
FIG. 1A is a plan view and FIG. 1B is a perspective view of a semiconductor device according to the present invention.
FIG. 2 is a cross-sectional view of the semiconductor device of the present invention.
3A is a plan view and FIG. 3B is a perspective view of a conventional semiconductor device.
FIG. 4 is a cross-sectional view of a conventional semiconductor device.

Claims

An actual operating region provided in a semiconductor substrate in a stripe shape and in which a transistor cell having a gate electrode with a trench structure is arranged;
A first gate extraction electrode provided on the outer periphery of the actual operation region and applying a voltage to the gate electrode;
A semiconductor device, comprising: a second gate extraction electrode provided orthogonally to the gate electrode on the actual operation region and in contact with the first gate extraction electrode.

A semiconductor substrate of one conductivity type serving as a drain region, a channel layer of the opposite conductivity type provided on the surface of the semiconductor substrate, a trench penetrating the channel layer and reaching the semiconductor substrate, and a trench provided in a stripe shape and provided on the surface of the trench; An actual operation region having a cell including a gate insulating film, a gate electrode made of a semiconductor material embedded in the trench, and a source region of one conductivity type provided adjacent to the trench on the surface of the channel layer;
A first gate extraction electrode provided on the outer periphery of the actual operation region and applying a voltage to the gate electrode;
A semiconductor device, comprising: a second gate extraction electrode provided orthogonally to the gate electrode on the actual operation region and in contact with the first gate extraction electrode.

3. The semiconductor device according to claim 1, wherein the second gate extraction electrode and the gate electrode contact each other at an intersection thereof.

3. The semiconductor device according to claim 1, wherein a plurality of the second gate extraction electrodes are arranged in parallel with each other.

3. The semiconductor device according to claim 1, wherein said second gate lead electrode is made of the same semiconductor material as said gate electrode.

3. The semiconductor device according to claim 1, wherein a source electrode is provided on the second gate lead-out electrode and in contact with a part of the actual operation region via an insulating film. 4. .

3. The semiconductor device according to claim 1, wherein the first gate lead electrode is in contact with a metal layer all around, and a gate voltage is applied to the metal layer. 4.