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JP2003534670A - ダイナミックフォールト分離の冗長性終端 - Google Patents

ダイナミックフォールト分離の冗長性終端

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JP2003534670A
JP2003534670A JP2000524953A JP2000524953A JP2003534670A JP 2003534670 A JP2003534670 A JP 2003534670A JP 2000524953 A JP2000524953 A JP 2000524953A JP 2000524953 A JP2000524953 A JP 2000524953A JP 2003534670 A JP2003534670 A JP 2003534670A
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JP
Japan
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fault
signal
plane
processing
processing system
Prior art date
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Application number
JP2000524953A
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Inventor
リンドベルグ、ミカエル
ハンソン、ウルフ
ペテルソン、ヨハン
Original Assignee
テレフオンアクチーボラゲツト エル エム エリクソン（パブル）
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US08/989,001 external-priority patent/US6088329A/en
Application filed by テレフオンアクチーボラゲツト エル エム エリクソン（パブル） filed Critical テレフオンアクチーボラゲツト エル エム エリクソン（パブル）
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  • Detection And Prevention Of Errors In Transmission (AREA)
  • Monitoring And Testing Of Exchanges (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Hardware Redundancy (AREA)

Abstract

(57)【要約】 本発明は少なくとも２つの処理プレーンを含むフォールトトレラント処理システムに関する。各処理プレーンは入力信号を処理して出力信号を発生する。システムはさらに処理プレーンの出力信号を受信して非冗長出力信号を発生するプレーン終端論理を含んでいる。本発明に従って、各処理プレーンにはプレーン内の故障を検出する手段および、プレーン内の故障検出に応答して、処理された入力信号の検出された故障に影響された各成分を所定の論理状態を表わす、制御成分と呼ばれる、信号成分で置換する手段が設けられる。さらに、プレーン終端論理は非冗長出力信号の発生において受信信号の影響されない信号成分がもう１つの受信信号の対応する制御成分を無効とするようにプレーンの出力信号に論理演算を実施する手段を含んでいる。

Description

【発明の詳細な説明】
【０００１】 （発明の技術分野） 本発明は一般的にフォールトトレラント（耐故障性）処理システムおよびいく
つかの処理された信号を非冗長信号へ終端する方法だけでなくフォールトトレラ
ント処理システムの動作方法に関する。
【０００２】 （背景） 多くの処理システムにおいて、安全性および信頼性の必要条件を満たしてシス
テムの平均故障間隔（ＭＴＢＳＦ）を改善するために冗長システムアーキテクチ
ュアが利用されている。処理システム内の冗長性は並列に動作する多数の処理装
置を使用して保証される。この構成により、残りのまだ機能する処理装置が全体
処理システムの適切な動作を維持しながら故障した処理装置の動作を容易に切り
離すことができる。以後、処理装置は処理プレーンと呼ばれる。
【０００３】 冗長システムは一般的に冗長性が終端される終端点を有する。終端点において
、プレーン終端論理はどの処理プレーンを使用すべきかを決定し、そのプレーン
の出力信号が処理システムの非冗長出力信号として利用される。
【０００４】 電気通信の特定分野において、交換機および交換システムは交換網のユーザに
対して所望のサービス品質を維持するために、多数の交換プレーンを使用して、
通常冗長性とされる。既知の交換システムでは、送信タイムスロット内に与えら
れるプレーン選択ビットを使用して冗長性が終端される。
【０００５】 図１に従来の冗長交換システムの例を略示する。交換システム１０は制御シス
テム１、および交換装置２を含む。交換装置２は分配ユニット３、いくつかの同
一並列交換プレーン４，５，６、およびプレーン終端論理７を含む。図示する例
では、３つの交換プレーンがある。分配ユニット３は入力信号を受信し、着信入
力信号を各交換プレーン４，５，６へ分配するように設計されている。交換プレ
ーン４，５，６の出力信号は終端論理７へ送られる。従来の交換システムでは、
各プレーン内の各送信タイムスロットには各々が情報の１バイトおよびプレーン
選択ビットを含むようにプレーン選択ビットが与えられる。交換プレーンからの
プレーン選択ビットは終端論理７に内蔵されたプレーン選択アルゴリズム８内で
利用されて、各タイムスロットについて、どの交換プレーンを使用するかが決定
される。全ての交換プレーンが適切に機能する場合には、どのプレーンを選択し
てもかまわず、選択アルゴリズム８は予め定められた１つの交換プレーンを単純
に選択する。しかしながら、２つのプレーンが故障していることが全体コントロ
ールシステム１により確認されると、コントロールシステム１は対応するプレー
ン選択ビットを“無効”にセットし、残りのまだ機能しているプレーンが選択ア
ルゴリズム７により選択される。
【０００６】 従来の制御システムでは、プレーンの状態（ＯＫ／故障）を確認するために交
換プレーン内で妨害や故障のソフトウェア解析が実施される。交換網には、パリ
ティエラー、スポラディックビットエラーおよび回線符号エラー等の妨害の多く
の例がある。これらの妨害のいくつかは不可避的であり、一般的に単一妨害に介
入すべき理由は何もない。しかしながら、外乱レートを監視する必要がある。例
えば、交換プレーン内のビットエラーレートが許容できないレベルまで上昇する
と、ソフトウェアは反応してそのプレーンのプレーン選択ビットを“無効”にセ
ット、故障プレーンを分離しなければならない。
【０００７】 この従来技術の構造では、プレーンが故障しているというソフトウェアの確認
は妨害が実際に発生してからだいぶ後で行われる。したがって、妨害は修正でき
ない。
【０００８】 さらに、妨害は交換網を伝播してさらに妨害を発生し制御システムソフトウェ
アはさまざまな種類のアラームで溢れるようになる。
【０００９】 （発明の概要） 本発明は従来技術の構造のこれらの欠点および他の欠点を克服するものである
。
【００１０】 システム内に発生する故障の分離に関して改善されたフォールトトレラント処
理システムを提供することが本発明の一般的な目的である。
【００１１】 プレーン内に故障が発生すると他の処理プレーンからの有効な処理されたデー
タの回復を容易にする出力信号を発生する、フォールトトレラントシステム内の
少なくとも１つの同様な処理プレーンで使用する、処理プレーンを提供すること
が本発明のもう１つの目的である。
【００１２】 フォールトトレラント処理システムの動作方法を提供することが本発明のさら
にもう１つの目的である。
【００１３】 少なくとも２つの処理された信号を非冗長信号へ終端する方法を提供すること
が本発明のさらにもう１つの目的である。
【００１４】 これらの目的およびその他の目的は添付の特許請求の範囲に明記された本発明
により達成される。
【００１５】 少なくとも２つの処理プレーンを有し、各プレーンが入力信号を処理して出力
信号を発生するように動作し、処理プレーンの出力信号を受信するプレーン終端
論理が非冗長出力信号を発生するフォールトトレラントシステムに特に本発明を
応用することができる。
【００１６】 本発明の第１の特徴に従って、処理プレーンは互いに並列に連続的に動作し、
一実施例では、処理プレーンの出力信号はプレーン終端論理において一緒にＯＲ
されてシステムの非冗長出力信号を発生する。同じ実施例に従って、各処理プレ
ーンはプレーン内の故障もしくは妨害を検出する手段、およびプレーン内の故障
検出に応答して処理された入力信号の検出された故障に影響されるもしくはそれ
に関連する各成分を論理ゼロを表わす信号成分で置換する手段を含んでいる。故
障に影響される信号成分はゼロに“セット”されるため、まだ機能しているプレ
ーンからの有効ビットはプレーン終端論理内のＯＲ演算により非冗長出力信号内
に出力ビットとして与えられる。
【００１７】 もう１つの実施例では、影響される信号成分の論理ゼロへの“リセット”およ
びプレーンの出力信号の論理的ＯＲは影響される信号成分の論理１への“セット
”とプレーンの出力信号の論理的ＡＮＤとの組合せに置換される。
【００１８】 本発明のより一般的な形式では、検出された故障により影響を受けた各信号成
分が所定の論理状態の制御成分と呼ばれる信号成分により置換されることがわか
る。これに関して、論理的ＯＲおよび論理的ＡＮＤは、非冗長出力信号の発生に
おいて、処理された信号内の影響されない信号成分がもう１つの処理された信号
内の対応する制御成分を無効にするようにプレーンの出力信号に論理演算を実施
するより一般的な機能の単なる例に過ぎないことをお判り願いたい。影響されな
い信号成分が影響を受けた信号成分を無効にするため、影響されない有効な信号
成分が非冗長出力信号内に与えられる。
【００１９】 処理プレーンにより実施される処理は好ましくは交換もしくは交換に関連する
、マルチプレクシングおよびデマルチプレクシング等の、他の処理と組み合わせ
た交換である。
【００２０】 故障処理プレーンの分離を提案せずに直接プレーン内でダイナミックかつロー
カルな分離を提案する点において、本発明は従来技術において支配的な傾向とは
逆行するものである。
【００２１】 さらに、本発明に従った冗長性終端はプレーン選択ビットを使用せず、したが
って要求帯域幅が低減される。
【００２２】 本発明の第２の特徴に従って、フォールトトレラントシステム内の少なくとも
１つの同様な処理プレーンで使用する処理プレーンが提供される。処理プレーン
は入力信号を処理するように動作することができ、プレーン内の故障を検出する
手段、および処理された入力信号の検出された故障の影響を受けた各信号成分を
所定の論理状態を表わす信号成分で置換する手段を含んでいる。
【００２３】 本発明は下記の利点を提供する。 − 高速かつダイナミックな故障分離（発生する時の故障の分離） − 要求帯域幅の低減 − 故障の非伝播
【００２４】 本発明の実施例の以下の説明を読めば本発明により提供される他の利点も理解
できるであろう。
【００２５】 （発明の実施例の詳細な説明） 次に特定の処理システム、すなわちフォールトトレラント交換システム、の実
例について本発明を説明する。しかしながら、本発明はそれに限定されるもので
はなく、他種の交換および他種の処理にも同様に応用できることがお判りであろ
う。
【００２６】 図２は本発明の第１の実施例に従った交換システムの実例の回路図である。交
換システム２０は分配ユニット２２、２つの並列交換プレーンＡ，Ｂ，および終
端ユニット３６を含んでいる。各交換プレーンは交換機２４／２６および検出お
よび置換（Ｄ＆Ｓ）ユニット２８／３２を含んでいる。２つの交換プレーンしか
図示されていないが、３つ以上の交換プレーンを使用できることをお判り願いた
い。
【００２７】 分配ユニット２２は着信入力信号を受信し、各交換機２４，２６に同じ入力信
号を受信するように着信入力信号を分配するように設計されている。例えば、交
換機２４，２６は従来の電気通信交換機である。好ましくは、入力信号により運
ばれるユーザデータはタイムスロット内に配置され、タイムスロットは通常フレ
ーム内に配置される。交換機２４，２６内で、ユーザデータはさまざまなタイム
スロットおよびフレーム間を移される。それはメモリ内のユーザデータを遅延さ
せて遂行される。交換機２４，２６の出力信号は終端ユニット３６へ送られる。
終端ユニット３６は受信した出力信号を論理的にＯＲして非冗長出力信号を発生
する回路３７を含んでいる。好ましくは、交換機２４，２６から受信した出力信
号を論理的にＯＲする回路３７はＯＲ演算がビットバイビットベースで実施され
るように複数のＯＲゲートの形とされる。
【００２８】 さらに、各プレーンは少なくとも１つのＤ＆Ｓユニット２８／３２を含んでい
る。各Ｄ＆Ｓユニットは処理された入力信号の１つ以上の成分に影響を与えるプ
レーン内の故障を検出することができる。故障の検出に応答して、Ｄ＆Ｓユニッ
トは処理された信号の検出された故障に影響される各成分を論理ゼロを表わす信
号成分で置換する。図示する例では、Ｄ＆Ｓユニット２８は交換機２４と終端ユ
ニット３６間の回線に内に設けられ、Ｄ＆Ｓユニット３２は交換機２６と終端ユ
ニット３６間に設けられている。しかしながら、Ｄ＆Ｓユニット２８，３２は任
意適切な場所でシステムに内蔵できることをお判り願いたい。この例では、Ｄ＆
Ｓユニット２８は検出ユニット２９およびＡＮＤ回路３０を含んでいる。検出ユ
ニット２９は交換機２４の信号成分を受信して信号の１つ以上の信号成分に関連
する故障を検出する。検出ユニット２９は故障検出時にはハイでありそうでなけ
ればローである制御信号を発生する。ＡＮＤ回路３０は交換機２４の出力信号お
よび反転入力端子により反転形式とされた検出ユニット２９からの制御信号を受
信する。好ましくは、ＡＮＤ回路３０は出力信号が反転された制御信号とビット
バイビットベースで論理的にＡＮＤされるように複数のＡＮＤゲートの形とされ
ている。Ｄ＆Ｓユニット３２もＤ＆Ｓユニット２８と同様に接続された検出ユニ
ット３３およびＡＮＤ回路３４を含んでいる。
【００２９】 好ましくは、検出ユニットはパリティエラー、不正チェックサム、消失フレー
ムアライメントによりまた、交換システムがラインコーディングを使用する場合
には、回線符号エラーによってもハードウェア故障を検出する。そのため、検出
ユニットはパリティチェッカー、不正チェックサム検出器、回線符号エラー検出
器および消失フレームアライメント検出器を含むことができる。
【００３０】 図２の実施例では、交換システム全体を通してシリアルインターフェイスが使
用される。
【００３１】 システムがパリティのある伝送を利用する場合には、システム２０には各送信
バイトに１つ以上のパリティビットを与えるパリティ発生器（図示せず）、およ
びパリティエラーを生じる故障を検出するために受信側に配置されたパリティチ
ェッカーが設けられる。従来のパリティチェッカーの多くの例がある。改善され
た従来のパリティチェッカーは送信バイト内のどのビットが不正であるかを指摘
することさえできる。
【００３２】 例えば、プレーンＢのＤ＆Ｓユニット３２内の検出ユニット３３が交換機２４
からの出力信号内の情報ビットに関連するパリティエラーを検出しているパリテ
ィチェッカーを含むものと仮定する。すると検出ユニット３３の制御信号は影響
を受けたバイトに対してはハイとなる。ＡＮＤ回路の反転入力端子が制御信号の
ハイ状態、“１”、をロー状態、“０”、へ変換する。ＡＮＤ回路３４において
、影響を受けたバイト内の各ビットが“０”とＡＮＤされる。したがって、影響
を受けた各バイトが論理ゼロ、“０”、により置換される。
【００３３】 もちろん、Ｄ＆Ｓユニット内の検出部が信号ビットに影響を与える故障を検出
するように構成される場合には、適切であれば、Ｄ＆Ｓユニットは全体バイトの
替わりに単一ビットを分離することができる。
【００３４】 図３は終端ユニットの入力信号および出力信号の各々に示す情報の２バイトを
有する図２の終端ユニットの回路図である。図２について前記したように、終端
ユニット３６はプレーンの出力信号をビットバイビットベースで論理的にＯＲす
るＯＲ回路３７を含んでいる。処理された信号の完全バイトに影響を与えるプレ
ーンＢ内の故障の場合には、図３に矢符で示すように、Ｄ＆Ｓユニット３２は影
響受けたバイトの各ビットを論理ゼロで置換する。プレーンＡの処理された信号
内の対応するビットは有効であり故障の影響を受けない。プレーンから受信され
た出力信号はＯＲ回路３７内でＯＲされ、プレーンＡの有効ビットはプレーンＢ
の対応するゼロとされたビットを無効とし、ＯＲ回路３７の非冗長出力信号内に
有効ビットを与える。プレーンＡの有効ビットをプレーンＢの対応する有効ビッ
トと論理的にＯＲすることによりＯＲ回路３７の出力信号内に有効ビットが与え
られる。
【００３５】 図４は本発明の第２の実施例に従った交換システムの実例の回路図である。全
体交換システム１００は基本的に交換網端末（ＳＮＴ）１０２，１０４，１４０
，１５０，マルチプレクシング装置（ＭＵＸ）１１４，１１６，交換機１１８，
１２０もしくは同等品、デマルチプレクシング装置（ＤＥＭＵＸ）１２８，１３
０および網端末（ＳＮＴ）、マルチプレクシングおよびデマルチプレクシング装
置および交換機を相互接続する物理リンクを含んでいる。もちろん、交換システ
ム１００は制御システム（図示せず）およびクロックモジュール（図示せず）等
のさまざまな補助装置も含んでいる。物理リンクはファイバ光導体、同軸ケーブ
ル、バックプレーンもしくは無線リンク等の伝送装置を利用する。交換機、制御
システムおよびクロックモジュールの実際の構造等の、交換システムの従来の特
徴は従来技術で既知であり、したがってここでは繰り返さない。簡単にいえば、
通常は階層プロセッサシステムの形である制御システムが全体交換システムの接
続の確立等の操作を制御し、クロックモジュールが交換システムの回路の動作を
同期化させるクロックおよび同期化信号を供給する。
【００３６】 図４には２つの着信ＳＮＴと２つの発信ＳＮＴしか図示されていないが、シス
テム内で複数のＳＮＴを使用できることは明らかである。また、異種のＳＮＴを
使用することもできる。さらに、各プレーン内には１つのＭＵＸおよび１つのＤ
ＥＭＵＸしか図示されていないが、いくつかのＭＵＸおよびＤＥＭＵＸを使用す
ることができる。しかしながら、簡単にするために、以下図４の単純化されたシ
ステムを参照する。
【００３７】 好ましくは、交換機１１８，１２０は正規のワードオリエンテッド回路交換機
もしくはビットオリエンテッド基板交換機に接続されたワードオリエンテッド交
換機である。
【００３８】 図４では、簡単かつ明瞭にするためにトラフィックは一方向（左から右）に流
れるように示されている。しかしながら、実際上トラフィックは典型的には両方
向へ流れることをお判り願いたい。
【００３９】 交換システム１００は冗長アーキテクチュアを有し２つの交換プレーン、プレ
ーンＡおよびプレーンＢ、を含んでいる。交換プレーンの主要部はＳＮＴの外側
に位置しているが、交換プレーンの一部はＳＮＴの内側に組み込むことができ、
冗長性は通常ＳＮＴにおいて終端されるだけでなく開始される。音声およびビデ
オトラフィック等のトラフィックは交換網端末（ＳＮＴ）を介して交換システム
とインターフェイスされる。好ましくは、交換プレーンへの入力信号は同一であ
り、交換プレーンは通常入力信号の処理に関して同一である。
【００４０】 この特定の例では、フラナスツェック他の米国特許第４，４８６，７３９号に
記載された伝送コーディングが利用される。一般的に、回線符号とも呼ばれる伝
送符号はクロッキングを容易に回復できるようにシリアルデータストリームの周
波数スペクトルを変換するのに利用される。回線符号はフレームアライメント語
およびアイドルパターン等の一意的な特殊目的キャラクタを提供するのにも使用
される。米国特許第４，４８６，７３９号のラインコーダは電磁もしくは光伝送
回線を介して伝送されるＤＣ平衡８Ｂ／１０Ｂ回線符号を発生する。図４におい
て、８Ｂ／１０Ｂコーダは８／１０で示され対応する１０Ｂ／８Ｂデコーダは１
０／８で示されている。８Ｂ／１０Ｂコーダおよび１０Ｂ／８ＢデコーダはＳＮ
Ｔ内にしか図示されていないが、ＭＵＸ、交換網およびＤＥＭＵＸの各々がライ
ンデコーダおよびラインコーダを含みラインコーダは交換システムの回路間の伝
送だけに使用され、回路内の伝送には使用されないようにされていることをお判
り願いたい。
【００４１】 各着信ＳＮＴ１０２，１０４は各交換プレーンへ分配される入力信号を受信す
る。第１の着信ＳＮＴ１０４，ＳＮＴ１，はラインコーダ１０６とパラレル／シ
リアルコンバータ１０８（プレーンＡ）の第１の直列接続、およびラインコーダ
１１０とパラレル／シリアルコンバータ１１２（プレーンＢ）の第２の直列接続
へ分布される入力信号を受信する。パラレル／シリアルコンバータ１０８からの
データの回線符号化シリアルストリームはＭＵＸ１１４へ送信され、パラレル／
シリアルコンバータ１１２からのデータの回線符号化シリアルストリームはＭＵ
Ｘ１１６へ送信される。第２の着信ＳＮＴ１０２，ＳＮＴ２，は第１のＳＮＴ１
０４と同様であり、各ＭＵＸ１１４／１１６が第２のＳＮＴ１０２からさらにデ
ータの回線符号化シリアルストリームを受信するように各交換プレーンへ分配さ
れるもう１つの入力信号を受信する。前記したように、各ＭＵＸ１１４／１１６
は各１０ビット語をマルチプレクシング装置内で内部処理するための８ビットへ
変換する１０Ｂ／８Ｂ復号回路（図示せず）を含んでいる。各ＭＵＸ１１４，１
１６において、第１および第２のＳＮＴ１０２，１０４からのデータ信号は多重
化され結合されて単一のパラレル出力信号となる。結合されたパラレル出力信号
は８Ｂ／１０Ｂコーダ（図示せず）により回線符号へ変換されかつシリアル／パ
ラレルコンバータ（図示せず）によりデータのシリアルストリームへ変換される
。ＭＵＸ１１４からのデータのシリアルストリームは交換機１１８へ送信され、
ＭＵＸ１１６からのデータのシリアルストリームは交換機１２０へ送信される。
交換機１１８，１２０において、回線符号が復号され、タイムスロットの従来の
回路交換が実施され、交換されたデータは再度回線符号へ符号化される。交換機
１１８，１２０の出力信号は、それぞれ、デマルチプレクシング装置１２８，１
３０へ送られる。各デマルチプレクシング装置、ＤＥＭＵＸ，１２８，１３０に
おいて、対応する交換機からの交換されたデータが復号され、パラレルデータへ
変換され２つのパラレルデータ信号へデマルチプレクスされる。各パラレルデー
タ信号はＤＥＭＵＸ内で回線符号化され、シリアル形式に変換されて各発信ＳＮ
Ｔ１４０，１５０へ送信される。
【００４２】 したがって、各発信ＳＮＴ１４０，１５０は各交換プレーンＡ，Ｂから回線符
号化されたデータのシリアルストリームを受信する。発信ＳＮＴは好ましくは互
いに同じであり、したがって以下に１つの発信ＳＮＴについてのみ説明する。発
信ＳＮＴ１５０，ＳＮＴ１，においてプレーンＡのＤＥＭＵＸ１２８からのデー
タのシリアルストリームがシリアルデータをパラレルデータへ変換するシリアル
／パラレルコンバータ１５２により受信される。コンバータ１５２からのパラレ
ルデータは各符号化１０ビット後をデータの８ビットへ復号するラインデコーダ
１５４へ送られる。デコーダ１５４からの復号されたデータはＡＮＤ回路１６０
へ送られる。ラインデコーダ１５４は回線符号エラー等のエラーを検出すること
もできる。デコーダ１５４は回線符号エラーの検出等のさまざまな状態を示すい
くつかの制御信号を発生するのに利用される。コンバータ１５２からのパラレル
データは消失フレームアライメントのために検出器１５６へも送られる。消失フ
レームアライメント検出器１５６は消失フレームアライメント時にハイとなり、
そうでなければローである制御信号を発生する。回線符号デコーダ１５４からの
制御信号および消失フレームアライメント検出器１５６の制御信号はプレーンＡ
内で故障発見時にハイとなる第１の１次制御信号を発生するＯＲ回路１５８へ送
られる。第１の１次制御信号はＡＮＤ回路１６０へ送られその反転入力端子にお
いて反転される。回線符号デコーダ１５４および／もしくは消失フレームアライ
メント検出器１５６による故障検出に応答して、第１の１次制御信号は検出され
た故障に関連する信号成分に対してハイとなり、次にＡＮＤ回路１６０の固有機
能はデコーダ１５４からの復号信号の検出された故障に影響される成分の各々を
論理ゼロを表わす信号成分で置換する。
【００４３】 発信ＳＮＴ１５０，ＳＮＴ１，においてプレーンＢのＤＥＭＵＸ１３０からの
データのシリアルストリームはシリアルデータをパラレルデータへ変換するシリ
アル／パラレルコンバータ１６２により受信される。コンバータ１６２からのパ
ラレルデータは各符号化１０ビット語をデータの８ビットへ復号するラインデコ
ーダ１６４へ送られる。デコーダ１６４からの復号データはＡＮＤ回路１７０へ
送られる。デコーダ１６４は回線符号エラー等のエラーを検出し回線符号エラー
の検出等のさまざまな状態を示す制御信号を発生することもできる。コンバータ
１６２からのパラレルデータは消失フレームアライメント時にハイとなり、そう
でなければローである制御信号を発生する消失フレームアライメント検出器１６
６にも送られる。回線符号デコーダ１６４および消失フレームアライメント検出
器１６６からの制御信号はプレーンＢ内で故障検出時にハイとなる第２の１次制
御信号を発生するＯＲ回路１６８へ送られる。第２の１次制御信号はＡＮＤ回路
１７０へ送られその反転入力端子において反転される。故障検出に応答して、第
２の１次制御信号は検出された故障に関連する信号成分に対してハイとなり、Ａ
ＮＤ回路１７０の固有機能はデコーダ１６４からの復号信号の検出された故障に
影響される成分の各々を論理ゼロを表わす信号成分で置換する。
【００４４】 発信ＳＮＴ１５０はさらにＡＮＤ回路１６０，１７０の出力信号を受信し受信
信号に論理ＯＲ演算を実施して非冗長出力信号を発生するＯＲ回路１７２を含ん
でいる。
【００４５】 故障検出回路および置換回路はシステム１００内の任意適切な場所に配置でき
ることが判るであろう。ＭＵＸ１１４，１１６内の１０Ｂ／８Ｂデコーダ、交換
機１１８，１２０およびＤＥＭＵＸ１２８，１３０の回線符号エラー検出能力は
ＡＮＤ回路の“リセット”機能と組み合わせて使用して検出および置換回路とし
て作用することができる。“リセット”回路と組み合わせたパリティ発生器およ
びパリティチェッカーをＭＵＸ１１４，１１６の内側、交換機１１８，１２０の
内側、およびＤＥＭＵＸ１２８，１３０の内側に設けることができる。例えば、
プレーンＡ内のパリティチェッカーの１つが情報の１バイトに関連するパリティ
エラーを検出しているものとする。それによりパリティチェッカーに接続された
置換ＡＮＤ回路はプレーンＡ内で処理された信号のパリティエラーに影響された
各ビットを論理ゼロで置換する。パリティエラーに関連するバイトの各ビットは
“０”へリセットされる。プレーンＡ内の影響を受けたバイトのゼロとされたビ
ットおよびプレーンＢの対応するビットが次に発信ＳＮＴ内で一緒にＯＲされ、
プレーンＢからのビット（有効と仮定する）をＳＮＴの非冗長出力信号内に出力
ビットとして与える。
【００４６】 交換プレーン内で使用される故障検出回路のもう１つの例は重複された処理ハ
ードウェアの出力信号を比較する重複処理ハードウェアおよび回路を含んでいる
。比較された出力信号が互いに異なる場合には、故障が検出されたものと見なさ
れる。
【００４７】 本発明の第１および第２の実施例に従った冗長終端は下記の事実に基づいてい
る。 １） プレーン内の故障検出により検出された故障の影響を受けたビットは“０
”へリセットされる、 ２） 交換プレーンの出力信号が一緒にＯＲされて有効な出力ビットが発生され
る可能性が高くなる。 しかしながら、本発明に従った冗長終端には接続の確立が交換プレーン内で必ず
しも同時には起こらないという固有の問題がある。１つのプレーン、例えばプレ
ーンＢ、内でまだ接続が確立されていない場合には、プレーンＢ内で“アイドル
パターン”が一般的に送信される。“アイドルパターン”は接続が確立されない
場合に送信される特殊目的キャラクタである。音声もしくはビデオデータが送信
されている等プレーンＡ内で対応する接続が確立されている場合には、プレーン
ＢからのアイドルパターンおよびプレーンＡからのデータがＳＮＴ内で一緒にＯ
Ｒされて有効データに歪みが生じる。この問題はアイドルパターンを検出し、そ
のビットを論理ゼロ“０”へリセットして解決される。このようにして、プレー
ンＡからの有効音声データがＯＲ演算後の出力ビットとして与えられる。
【００４８】 図５は特殊状況における“アイドルパターン”を処理するユニットと共に図４
のＳＮＴ１５０を詳細に示す回路図である。発信ＳＮＴ１５０は交換プレーンＡ
，Ｂの各々に対する故障検出回路および置換回路を含んでいる。プレーンＡの故
障検出回路および置換回路は回線符号デコーダ１５４、消失フレームアライメン
ト検出器１５６、ＯＲ回路１５８およびＡＮＤ回路１６０を含んでいる。プレー
ンＢの故障検出回路および置換回路は回線符号デコーダ１６４、消失フレームア
ライメント検出器１６６、ＯＲ回路１６８およびＡＮＤ回路１７０を含んでいる
。さらに、ＳＮＴ１５０の外部で使用されるシリアルデータをＳＮＴ内で使用さ
れるパラレルデータへ変換するためにシリアル／パラレルコンバータ１５２，１
６２が利用される。
【００４９】 デコーダ１５４，１６４は好ましくは前記した米国特許第４，４８６，７３９
号に従って構成される。デコーダ１５４，１６４は“アイドルパターン”等の特
殊目的キャラクタだけでなく回線符号エラーを検出することができ、かつビット
エラーを処理することができる。プレーンＡのデコーダ１５４はアイドルパター
ンの検出時にハイとなる制御信号ＩＰ＿ＤＥＴ＿Ａおよび回線符号エラーの検出
時にハイとなる制御信号ＬＣＥ＿Ａを発生する。それに対応して、プレーンＢの
回線符号デコーダ１６４はアイドルパターンの検出時にハイとなる制御信号ＩＰ
＿ＤＥＴ＿Ｂおよび回線符号エラーの検出時にハイとなる制御信号ＬＣＥ＿Ｂを
発生する。プレーンＡの消失フレームアライメント検出器１５６はフレームアラ
イメント時にローとなり消失フレームアライメント時にハイとなる制御信号ＬＦ
Ａ＿Ａを発生する。プレーンＢの消失フレームアライメント検出器１６６はフレ
ームアライメント時にローとなり消失フレームアライメント時にハイとなる制御
信号ＬＦＡ＿Ｂを発生する。
【００５０】 プレーンＡに対して、デコーダ１５４からの制御信号ＩＰ＿ＤＥＴ＿Ａおよび
ＬＣＥ＿Ａおよび消失フレームアライメント検出器１５６からの制御信号ＬＦＡ
＿Ａは受信した制御信号を論理的にＯＲしてプレーンＡの１次制御信号を発生す
るように動作するＯＲ回路１５８へ送られる。ＯＲ回路１５８の１次制御信号は
受信した制御信号ＩＰ＿ＤＥＴ＿Ａ，ＬＣＥ＿ＡおよびＬＦＡ＿Ａの少なくとも
１つがハイである時はハイである。プレーンＡに対する１次制御信号はＡＮＤ回
路１６０へ送られその反転入力端子により反転される。デコーダ１５４からの復
号されたパラレルデータ信号はＡＮＤ回路の他方の入力端子へ送られ、デコーダ
１５４からのデータ信号およびＯＲ回路１５８からの１次制御信号はＡＮＤ回路
においてビットバイビットベースでＡＮＤされてプレーンＡの出力信号を発生し
それは、故障時に、他方のプレーンからの有効データの回復を容易にする。
【００５１】 デコーダ１５４の復号された信号およびＯＲ回路１５８の１次制御信号はクロ
ックモジュール（図示せず）からのクロック信号により同期化されて復号された
信号の信号成分が１次制御信号の対応する成分とＡＮＤされるようにされる。
【００５２】 プレーンＢに対して、制御信号ＩＰ＿ＤＥＴ＿ＢおよびＬＣＥ＿Ｂおよび制御
信号ＬＦＡ＿Ｂは受信した制御信号を論理的にＯＲしてプレーンＢの１次制御信
号を発生するように動作するＯＲ回路１６８へ送られる。ＯＲ回路１６８の１次
制御信号は受信した制御信号の少なくとも１つがハイである時はハイである。プ
レーンＢに対する１次制御信号はＡＮＤ回路１７０へ送られその反転入力端子に
より反転される。デコーダ１６４からの復号されたパラレルデータ信号はＡＮＤ
回路１７０の他方の入力端子へ送られ、デコーダ１６４からのデータ信号および
ＯＲ回路１６８からの１次制御信号はＡＮＤ回路１７０においてビットバイビッ
トベースでＡＮＤされてプレーンＢの出力信号を発生する。
【００５３】 ＡＮＤ回路１６０，１７０の出力信号、すなわち、プレーンＡ，Ｂの出力信号
は発信ＳＮＴ１５０のＯＲ回路１７２によりビットバイビットベースでＯＲされ
て非冗長出力信号を発生する。
【００５４】 前記したラインコーダおよびラインデコーダはラインコーディングおよびデコ
ーディング回路の例にすぎない。従来の任意のラインコーダおよびラインデコー
ダを使用することができる。
【００５５】 交換システム内で回線符号を使用する必要がないことをお判り願いたい。図２
のシステムに示すように、パリティとのシリアルインターフェイスを使用するこ
とができる。もう１つの方法はパリティとのパラレルインターフェイスを使用す
ることである。
【００５６】 図５には特殊な状況で“アイドルパターン”を処理するユニットおよびマルチ
プレクサも示されている。アイドルパターンユニット１８０は基本的にアイドル
パターンを格納するレジスタ１８２、第１のＯＲ回路１８４、第２のＯＲ回路１
８６およびＡＮＤ回路１８８を含んでいる。マルチプレクサ１７５はＯＲ回路１
７２の非冗長出力信号およびアイドルパターンレジスタ１８２からのアイドルパ
ターンを受信する。アイドルパターンユニット１８０のＡＮＤ回路１８８はＭＵ
Ｘ１７５の動作を制御する制御信号ＭＵＸ＿Ｃを発生する。
【００５７】 対応する信号成分に影響を与える故障が両方のプレーン内にある場合には、す
なわち二重故障状況、両方のプレーンの影響を受けた信号成分がＡＮＤ回路１６
０，１７０によりゼロとされ、ゼロとされた信号成分はＯＲ回路１７２でＯＲさ
れてその出力信号内に論理ゼロを発生する。しかしながら、ＯＲ回路の出力信号
内の論理ゼロは交換システムに接続された電話機のスピーカ内にいらいらさせる
クリック音を生成することがある。したがって、通常二重故障時には非冗長出力
信号内にアイドルパターンを送信する方がよい。アイドルパターンは国際標準に
より指定される。
【００５８】 さらに、アイドルパターンが両方のプレーン内で送信される場合には、各プレ
ーンのアイドルパターンはＡＮＤ回路１６０，１７０により論理ゼロで置換され
、ゼロとされた信号成分はＯＲ回路１７２でＯＲされてその出力信号内に論理ゼ
ロを発生する。しかしながら、両方のプレーンがアイドルパターンを送信する場
合には、非冗長出力信号内に論理ゼロではなくアイドルパターンを有する方が適
切である。
【００５９】 したがって、デコーダ１５４，１６４および消失フレームアライメント検出器
１５６，１６６からの制御信号はアイドルパターンユニット１８０へ送られる。
第１のＯＲ回路１８４はプレーンＡからの制御信号ＩＰ＿ＤＥＴ＿Ａ（１），Ｌ
ＣＥ＿Ａ（２）およびＬＦＡ＿Ａ（３）を受信し、第２のＯＲ回路１８６はプレ
ーンＢからの制御信号ＩＰ＿ＤＥＴ＿Ｂ（４），ＬＣＥ＿Ｂ（５）およびＬＦＡ
＿Ｂ（６）を受信する。第１のＯＲ回路１８４からの出力信号はプレーンＡから
受信した制御信号１，２，３の少なくとも１つがハイとなる時はハイであり、第
２のＯＲ回路１８６からの出力信号はプレーンＢから受信した制御信号４，５，
６の少なくとも１つがハイとなる時はハイである。第１および第２のＯＲ回路１
８４，１８６の出力信号は制御信号ＭＵＸ＿Ｃを発生するＡＮＤ回路１８８へ送
られる。制御信号ＭＵＸ＿Ｃは第１および第２のＯＲ回路１８４，１８６の出力
信号が共にハイとなる時はハイである。ＡＮＤ回路の出力端子はＭＵＸ１７５の
制御入力端子に接続され、制御信号ＭＵＸ＿ＣはＭＵＸ１７５を制御する。ＭＵ
Ｘ＿Ｃがハイであれば、ＭＵＸ１７５はその出力信号内でアイドルパターンレジ
スタ１８２からのアイドルパターンを転送する。ＭＵＸ＿Ｃがローであれば、Ｍ
ＵＸ１７５はＯＲ回路１７２の出力信号を転送する。
【００６０】 それは各プレーン内でアイドルパターンが検出されると、ＩＰ＿ＤＥＴ＿Ａお
よびＩＰ＿ＤＥＴ＿Ｂがハイとなり、第１および第２のＯＲ回路１８４，１８６
の出力信号がハイとなって、ＡＮＤ回路１８８からハイ制御信号ＭＵＸ＿Ｃを生
じることを意味する。ＭＵＸ＿Ｃがハイである限りＭＵＸ１７５はアイドルパタ
ーンレジスタ１８２からアイドルパターンを送信する。
【００６１】 同様に、プレーン内の対応する信号成分、例えばプレーンＢだけでなくプレー
ンＡ内の消失フレームアライメント、に影響を与える二重故障状況がある場合に
は、ＬＦＡ＿ＡおよびＬＦＡ＿Ｂがハイとなり、第１および第２のＯＲ回路１８
４，１８６の出力信号がハイとなって、ＡＮＤ回路１８８からハイ制御信号ＭＵ
Ｘ＿Ｃを生じる。ＭＵＸ＿Ｃがハイである限りＭＵＸ１７５はアイドルパターン
レジスタ１８２からアイドルパターンを送信する。
【００６２】 しかしながら、終端するＳＮＴ１５０自体はＭＵＸ内に設けられる検出ユニッ
ト、交換システムの交換機もしくはＤＥＭＵＸにより検出されている二重故障を
認識せず、二重故障の影響を受けたバイトは論理ゼロで置換されているためオー
ル論理ゼロのバイトを見るだけである。ＳＮＴ１５０は通常受信した論理ゼロを
正規のトラフィックとして処理しＯＲ回路１７２は論理ゼロを転送する。これら
のゼロにより交換システムに接続された電話機のスピーカ内にいらいらするクリ
ック音を生じることがある。この問題を解決するために、替わりの検出および置
換ユニットが利用される。
【００６３】 図６は本発明に従ったこのような替わりの検出および置換ユニットの回路図で
ある。検出および置換ユニット１９０は図２のＤ＆Ｓユニット２８，３２に対応
する検出ユニット１９１およびＡＮＤ回路１９２を含んでいる。しかしながら、
Ｄ＆Ｓユニット１９０はさらにアイドルパターンレジスタ１９３およびマルチプ
レクサ１９４を含んでいる。マルチプレクサ１９４はレジスタ１９３のアイドル
パターンおよびＡＮＤ回路１９２の出力信号を受信するように接続されており、
検出ユニット１９１からの制御信号により制御される。検出ユニット１９１が全
体バイトに影響を与える故障を検出するとさらにマルチプレクサ１９４の制御信
号をセットしてマルチプレクサ１９４がＡＮＤ回路１９２からの出力信号ではな
くレジスタ１９３からのアイドルパターンを選択する可能性がある。このように
して、影響を受けたバイトはアイドルパターンもしくはそれを表わす信号で置換
されることがある。そのため全体バイトに影響を与える故障を検出すると、論理
ゼロの替わりにアイドルパターンが終端ＳＮＴ１５０に送信される。対応するバ
イトに影響を与える二重故障状況がプレーン内にありかつプレーン内に検出およ
び置換回路１９０が設けられている場合には、アイドルパターンがＳＮＴ１５０
へ送信されデコーダ１５４，１６４（図５）により検出される。それはＩＰ＿Ｄ
ＥＴ＿ＡおよびＩＰ＿ＤＥＴ＿Ｂがハイとなって、ＡＮＤ回路１８８からのＭＵ
Ｘ＿Ｃがハイとなることを意味する。ＭＵＸ＿Ｃがハイである限りＭＵＸ１７５
はアイドルパターンレジスタ１８２からアイドルパターンを送信する。
【００６４】 しかしながら、検出ユニット１９１が単独のビットにしか影響を与えない故障
を検出する場合には、検出ユニット１９１からの制御信号は通常ＡＮＤ回路１９
２からの出力信号がマルチプレクサ１９４を介して送信されるようにセットされ
る。この場合、図２について前記したように影響を受けたビットはＡＮＤ回路で
ゼロとされ、ゼロとされたビットは終端ＳＮＴ１５０に送信される。これは基板
交換とも呼ばれるビットオリエンテッド交換において特に有用である。
【００６５】 本発明の別の実施例では、影響を受けた信号成分を論理ゼロへ“リセットし”
かつプレーンの出力信号を論理的にＯＲすることは影響を受けた信号成分を論理
１へ“セットする”こととプレーンの出力信号を論理的にＡＮＤすることの組合
せと置換される。
【００６６】 図７は図２と同様な交換システムの実例の回路図である。しかしながら、図７
では終端ユニット２１６はプレーンの出力信号を論理的にＡＮＤして非冗長出力
信号を発生するＡＮＤ回路２１７を含んでいる。好ましくは、ＡＮＤ回路２１７
は論理的にＡＮＤする演算がビットバイビットベースで行われるように複数のＡ
ＮＤゲートの形とされている。各検出および置換回路２０８，２１２が処理され
た入力信号の１つ以上の信号成分に影響を与えるプレーン内の故障を検出するこ
とができる。故障検出に応答して、各Ｄ＆Ｓユニット２０８／２１２は検出され
た故障により影響される各信号成分を論理“１”を表わす信号成分で置換する。
図７の実施例では、各Ｄ＆Ｓユニット２０８／２１２は検出ユニット２０９／２
１３およびＯＲ回路２１０／２１４を含んでいる。検出ユニット２０９は故障検
出時にハイとなりそうでなければローとなる制御信号を発生する。ＯＲ回路２１
０は交換機２０４の出力信号および検出ユニット２０９からの制御信号を受信す
る。好ましくは、ＯＲ回路２１０は交換機２０４の出力信号が制御信号とビット
バイビットベースで論理的にＯＲされるように複数のＯＲゲートの形とされてい
る。検出ユニット２１３およびＯＲ回路２１４はＤ＆Ｓユニット２０８の場合と
同様に接続されている。
【００６７】 図８は終端ユニットの各入力信号および出力信号内に示す情報の２バイトの例
を有する図７の終端ユニットの回路図である。図７について前記したように、終
端ユニット２１６はプレーンの出力信号をビットバイビットベースで論理的にＡ
ＮＤするＡＮＤ回路２１７を含んでいる。処理された信号の完全なバイトに影響
を与えるプレーンＢ内の故障の場合、図８に矢符で示すように、Ｄ＆Ｓユニット
２１２は影響されたバイトの各ビットを論理“１”で置換する。プレーンＡの処
理された信号内の対応するビットは有効であり故障に影響されない。プレーンか
ら受信された出力信号はＡＮＤ回路２１７によりＡＮＤされ、プレーンＡの有効
ビットは“１”にセットされるプレーンＢの対応するビットを無効とし、ＡＮＤ
回路２１７の非冗長出力信号内に有効ビットを与える。プレーンＡの有効ビット
をプレーンＢの対応する有効ビットと論理的にＡＮＤすることにより有効ビット
はＡＮＤ回路２１７の出力信号内に与えられる。
【００６８】 図９は図４に示すものと同様な交換システムの実例の回路図である。全体交換
システム３００は基本的に交換網端末（ＳＮＴ）３０２，３０４，３４０，３５
０、マルチプレクシング装置（ＭＵＸ）３１４，３１６、交換機３１８，３２０
もしくは同等品、デマルチプレクシング装置（ＤＥＭＵＸ）３２８，３３０およ
び網端末（ＳＮＴ）、マルチプレクシングおよびデマルチプレクシング装置およ
び交換機を相互接続する物理リンクを含んでいる。
【００６９】 しかしながら、図９のシステムでは、図４のＡＮＤ回路１６０，１７０がＯＲ
回路３６０，３７０で置換されている点で発信ＳＮＴ３４０，３５０は図４のも
のとは異なっている。さらに、図４の終端ＡＮＤ回路１７２は終端ＡＮＤ回路３
７２で置換されている。また、交換機およびマルチプレクシングおよびデマルチ
プレクシング装置内に設けられたパリティ発生器およびパリティチェッカーはＡ
ＮＤ回路の“リセッティング”の替わりにＯＲ回路の“セッティング”と組み合
わされている。他の全てについては、図９の交換システム３００は図４の交換シ
ステム１００と同様に動作する。
【００７０】 また、図５のアイドルパターンユニットおよびマルチプレクサを図９の交換シ
ステム３００に接続することもできる。この場合、ＡＮＤ回路３７２の出力信号
およびアイドルパターンレジスタ１８２からのアイドルパターン信号がアイドル
パターンユニット１８０の制御信号により制御されるＭＵＸ１７５へ送られる。
【００７１】 本発明は冗長処理プレーンを含む任意の処理システムに一般的に応用すること
ができ、処理プレーンは典型的な実施例について前記したような交換プレーンで
ある必要はないことをお判り願いたい。
【００７２】 本発明のより一般的な形式では、検出された故障により影響される各信号成分
は、所定の論理状態の、制御成分と呼ばれる信号成分で置換される。論理的にＯ
Ｒしたり論理的にＡＮＤしたりすることは、非冗長出力信号の発生において、処
理された信号内の影響されない信号成分がもう１つの処理された信号内の対応す
る制御成分を無効とするようにプレーンの出力信号に論理演算を実施するより一
般的な機能の単なる例にすぎない。ＡＮＤおよびＯＲと対等な論理演算の例が沢
山ある。それらは通常反転演算やＮＡＮＤおよびＮＯＲ演算等のいくつかの論理
演算の組合せの形である。
【００７３】 図１０は、少なくとも２つの処理された信号を非冗長信号へ終端する方法の略
フロー図である。処理された各信号がいくつかの信号成分を含んでいる。ステッ
プ４０１において、第１の処理された信号の少なくとも１つの信号成分に影響を
与える故障が検出される。故障の検出に応答して、ステップ４０２において、第
１の処理された信号の影響を受けた各信号成分が所定の論理状態を表わす、制御
成分と呼ばれる、信号成分で置換される。次に、ステップ４０３において第２の
処理された信号内の影響されない信号成分が第１の処理された信号内の対応する
制御成分を無効とするように処理された信号に論理演算が実施され、非冗長出力
信号内に有効な信号成分が与えられるように処理された信号を終端する。
【００７４】 一実施例では、各制御成分は論理状態“０”を表わし、処理された信号は論理
的にＯＲされて非冗長出力信号を発生する。
【００７５】 別の実施例では、各制御成分が論理状態“１”を表わし、処理された信号は論
理的にＡＮＤされて非冗長出力信号を発生する。
【００７６】 本発明の好ましい実施例では、少なくとも２つの処理プレーンを有する処理シ
ステムを操作するのに図１０について前記した方法が使用される。各処理プレー
ンは入力信号を処理して出力信号を発生するために動作することができ、処理プ
レーンの出力信号はプレーン終端論理内で非冗長出力信号内へ終端される。
【００７７】 さらに、この方法は処理プレーンの処理された入力信号内の“アイドルパター
ン”を検出し、アイドルパターンの検出に応答して処理された入力信号内の“ア
イドルパターン”の各信号成分を制御成分で置換するステップを含んでいる。
【００７８】 前記した実施例は単なる例に過ぎず、本発明はそれに限定されるものではない
。もちろん、発明の精神を逸脱することなく前記した以外の特定の形式で本発明
を実施することができる。ここに開示され特許請求される基本原理を含む修正お
よび改善は本発明の範囲および精神に含まれる。
【図面の簡単な説明】
本発明の新しい特徴は添付された特許請求の範囲に記載されている。しかしな
がら、添付図と共に特定の実施例の詳細な説明を読めば、本発明の他の特徴およ
び利点だけでなく発明自体をよく理解することができ、ここに、
【図１】 従来の冗長交換システムの例を示す略図である。
【図２】 本発明の第１の実施例に従った交換システムの実例の回路図である。
【図３】 図２の終端ユニットの回路図である。
【図４】 本発明の第２の実施例に従った交換システムの実例の回路図である。
【図５】 特殊な状況において“アイドルパターン”を処理するユニットと共に、図４の
ＳＮＴ１５０を詳細に示す回路図である。
【図６】 本発明に従った別の検出および置換ユニットの回路図である。
【図７】 図２と同様な交換システムの実例の回路図である。
【図８】 図７の終端ユニットの回路図である。
【図９】 図４に示すものと同様な交換システムの実例の回路図である。
【図１０】 少なくとも２つの処理された信号を非冗長信号へ終端する方法の略フロー図で
ある。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１１年１２月７日（１９９９．１２．７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ， ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，Ｌ Ｔ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ， ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，Ｕ Ａ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 ペテルソン、ヨハン スウェーデン国 アルスタ、アルスタベー ゲン 106 Ｆターム(参考） 5K014 AA01 BA02 BA03 EA01 HA00 5K019 AA08 BA01 BB41 CA05 CC05 CD08 DC02 EA27 5K069 AA10 CB01 DA01 EA16 HA01 HA07

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 各々がいくつかの信号成分を含む入力信号を処理するように
    動作する少なくとも２つの処理プレーン（ＡおよびＢ）と、 各処理プレーンからの出力信号を受信して非冗長出力信号を発生するプレーン
    終端論理（３６；１４０，１５０）と、 を含むフォールトトレラント処理システムであって、 各処理プレーンは、 プレーン内の故障を検出する手段（２９／３３；１５４／１６４；１５６／１
    ６６）と、 プレーン内の故障の検出に応答して、処理された入力信号の検出された故障に
    より影響される各成分を論理ゼロを表わす信号成分で置換する手段（３０／３４
    ；１６０／１７０）と、を含み、 プレーン終端論理（３６；１４０，１５０）は受信した出力信号を論理的にＯ
    Ｒして非冗長出力信号を発生する手段（３７；１７２）を含む、ことを特徴とす
    るフォールトトレラント処理システム。
  2. 【請求項２】 請求項１記載のフォールトトレラント処理システムであって
    、論理的にＯＲする前記手段（３７；１７２）は受信した出力信号をビットバイ
    ビットベースでＯＲすることを特徴とするフォールトトレラント処理システム。
  3. 【請求項３】 請求項１記載のフォールトトレラント処理システムであって
    、処理プレーンへの入力信号は同一であり処理プレーンは入力信号の処理に関し
    て同一であることを特徴とするフォールトトレラント処理システム。
  4. 【請求項４】 請求項１記載のフォールトトレラント処理システムであって
    、前記故障検出手段はパリティチェッカー、不正チェックサム検出器、回線符号
    エラー検出器および消失フレームアライメント検出器の少なくとも１つを含むこ
    とを特徴とするフォールトトレラント処理システム。
  5. 【請求項５】 請求項１記載のフォールトトレラント処理システムであって
    、故障検出手段は、 処理プレーン内の重複処理ハードウェアと、 重複処理ハードウェアの出力信号を比較する回路とを含み、比較した出力信号
    が互いに異なる場合に故障が検出されたと見なされることを特徴とするフォール
    トトレラント処理システム。
  6. 【請求項６】 請求項１記載のフォールトトレラント処理システムであって
    、各処理プレーンはさらに、 処理された入力信号内の“アイドルパターン”を検出する手段（１５４／１６
    ４）と、 “アイドルパターン”の検出に応答して、“アイドルパターン”の各信号成分
    を論理ゼロを表わす信号成分で置換する手段（１６０／１７０）と、 を含むことを特徴とするフォールトトレラント処理システム。
  7. 【請求項７】 請求項６記載のフォールトトレラント処理システムであって
    、 該システムはさらに、各処理プレーン内の“アイドルパターン”の検出に応答
    して、非冗長出力信号の対応する信号成分を“アイドルパターン”を表わす信号
    成分で置換する手段（１７５，１８０）を含むことを特徴とするフォールトトレ
    ラント処理システム。
  8. 【請求項８】 請求項１記載のフォールトトレラント処理システムであって
    、 該システムはさらに、検出された故障が全てのプレーン内の対応する信号成分
    に影響を与えるような各処理プレーン内の各故障の検出に応答して、非冗長出力
    信号の検出された故障に関連する信号成分を“アイドルパターン”を表わす信号
    成分で置換する手段（１７５，１８０）を含むことを特徴とするフォールトトレ
    ラント処理システム。
  9. 【請求項９】 請求項１記載のフォールトトレラント処理システムであって
    、 各処理プレーンが交換ユニット（２４／２６；１１８／１２０）、マルチプレ
    クサ（１１４／１１６）およびデマルチプレクサ（１２８／１３０）の少なくと
    も１つを含むことを特徴とするフォールトトレラント処理システム。
  10. 【請求項１０】 各々がいくつかの信号成分を含む入力信号を処理するよう
    に動作する少なくとも２つの処理プレーン（ＡおよびＢ）と、 各処理プレーンからの出力信号を受信して非冗長出力信号を発生するプレーン
    終端論理（２１６；３４０，３５０）と、 を含むフォールトトレラント処理システムであって、 各処理プレーンは、 プレーン内の故障を検出する手段（２０９／２１３；３５４／３６４；３５６
    ／３６６）と、 プレーン内の故障の検出に応答して、処理された入力信号の検出された故障に
    より影響される各成分を論理１を表わす信号成分で置換する手段（２１０／２１
    ４；３６０／３７０）と、を含み、 プレーン終端論理（２１６；３４０，３５０）は受信した出力信号を論理的に
    ＡＮＤして非冗長出力信号を発生する手段（２１７；３７２）を含む、ことを特
    徴とするフォールトトレラント処理システム。
  11. 【請求項１１】 請求項１０記載のフォールトトレラント処理システムであ
    って、論理的にＡＮＤする前記手段（２１７；３７２）は受信した出力信号をビ
    ットバイビットベースでＡＮＤすることを特徴とするフォールトトレラント処理
    システム。
  12. 【請求項１２】 請求項１０記載のフォールトトレラント処理システムで
    あって、処理プレーンへの入力信号は同一であり処理プレーンは入力信号の処理
    に関して同一であることを特徴とするフォールトトレラント処理システム。
  13. 【請求項１３】 請求項１０記載のフォールトトレラント処理システムであ
    って、前記検出手段はパリティチェッカー、不正チェックサム検出器、回線符号
    エラー検出器および消失フレームアライメント検出器の少なくとも１つを含むこ
    とを特徴とするフォールトトレラント処理システム。
  14. 【請求項１４】 請求項１０記載のフォールトトレラント処理システムであ
    って、故障検出手段は、 処理プレーン内の重複処理ハードウェアと、 重複処理ハードウェアの出力信号を比較する回路とを含み、比較した出力信号
    が互いに異なる場合に故障が検出されたと見なされることを特徴とするフォール
    トトレラント処理システム。
  15. 【請求項１５】 請求項１０記載のフォールトトレラント処理システムであ
    って、各処理プレーンはさらに、 処理された入力信号内の“アイドルパターン”を検出する手段（３５４／３６
    ４）と、 “アイドルパターン”の検出に応答して、“アイドルパターン”の各信号成分
    を論理１を表わす信号成分で置換する手段（３６０／３７０）と、 を含むことを特徴とするフォールトトレラント処理システム。
  16. 【請求項１６】 請求項１５記載のフォールトトレラント処理システムであ
    って、該システムはさらに、各処理プレーン内の“アイドルパターン”の検出に
    応答して、非冗長出力信号の対応する信号成分を“アイドルパターン”を表わす
    信号成分で置換する手段（１７５，１８０）を含むことを特徴とするフォールト
    トレラント処理システム。
  17. 【請求項１７】 請求項１０記載のフォールトトレラント処理システムであ
    って、該システムはさらに、検出された故障が全てのプレーン内の対応する信号
    成分に影響を与えるような各処理プレーン内の各故障の検出に応答して、非冗長
    出力信号の検出された故障に関連する信号成分を“アイドルパターン”を表わす
    信号成分で置換する手段（１７５，１８０）を含むことを特徴とするフォールト
    トレラント処理システム。
  18. 【請求項１８】 請求項１０記載のフォールトトレラント処理システムであ
    って、各処理プレーンが交換ユニット（２０４／２０６；３１８／３２０）、マ
    ルチプレクサ（３１４／３１６）およびデマルチプレクサ（３２８／３３０）の
    少なくとも１つを含むことを特徴とするフォールトトレラント処理システム。
  19. 【請求項１９】 各々が入力信号を処理して出力信号を発生するように動作
    する少なくとも２つの処理プレーン（ＡおよびＢ）であって、入力信号および出
    力信号がそれぞれいくつかの信号成分を含む処理プレーン（ＡおよびＢ）と、 前記処理プレーンからの出力信号を受信して非冗長出力信号を発生するプレー
    ン終端論理（３６；１４０，１５０；２１６；３４０，３５０）と、 を含むフォールトトレラント処理システムであって、 各処理プレーンは、 プレーン内の故障を検出する手段（２９／３３；１５４／１６４；１５６／１
    ６６；２０９／２１３；３５４／３６４；３５６／３６６）と、 プレーン内の故障の検出に応答して、処理された入力信号の検出された故障に
    より影響される各成分を所定の論理状態を表わす、以後制御成分と呼ぶ、信号成
    分で置換する手段（３０／３４；１６０／１７０；２１０／２１４；３６０／３
    ７０）と、を含み、 プレーン終端論理は受信した出力信号に論理演算を実施して、非冗長出力信号
    の発生において、受信した出力信号内の影響されない信号成分がもう１つの受信
    した出力信号内の対応する制御成分を無効にするようにする手段（３７；１７２
    ；２１７；３７２）を含む、ことを特徴とするフォールトトレラント処理システ
    ム。
  20. 【請求項２０】 請求項１９記載のフォールトトレラント処理システムであ
    って、論理演算を実施する前記手段は受信した出力信号にビットバイビットベー
    スで論理演算を実施することを特徴とするフォールトトレラント処理システム。
  21. 【請求項２１】 請求項１９記載のフォールトトレラント処理システムであ
    って、プレーンへの入力信号は同一であり処理プレーンは入力信号の処理に関し
    て同一であることを特徴とするフォールトトレラント処理システム。
  22. 【請求項２２】 請求項１９記載のフォールトトレラント処理システムであ
    って、故障はハードウェア検出可能故障であることを特徴とするフォールトトレ
    ラント処理システム。
  23. 【請求項２３】 請求項１９記載のフォールトトレラント処理システムであ
    って、各処理プレーンが交換ユニット、マルチプレクサおよびデマルチプレクサ
    の少なくとも１つを含むことを特徴とするフォールトトレラント処理システム。
  24. 【請求項２４】 請求項１９記載のフォールトトレラント処理システムであ
    って、各処理プレーンはさらに、 処理された入力信号内の“アイドルパターン”を検出する手段（１５４／１６
    ４；３５４／３６４）と、 “アイドルパターン”の検出に応答して、“アイドルパターン”の各信号成分
    を制御成分で置換する手段（１６０／１７０；３６０／３７０）と、 を含むことを特徴とするフォールトトレラント処理システム。
  25. 【請求項２５】 請求項２４記載のフォールトトレラント処理システムであ
    って、該システムはさらに、各処理プレーン内の“アイドルパターン”の検出に
    応答して、非冗長出力信号の対応する信号成分を“アイドルパターン”を表わす
    信号成分で置換する手段（１７５，１８０）を含むことを特徴とするフォールト
    トレラント処理システム。
  26. 【請求項２６】 請求項１９記載のフォールトトレラント処理システムであ
    って、該システムはさらに、検出された故障が全てのプレーン内の対応する信号
    成分に影響を与えるような各処理プレーン内の各故障の検出に応答して、非冗長
    出力信号の検出された故障に関連する信号成分を“アイドルパターン”を表わす
    信号成分で置換する手段（１７５，１８０）を含むことを特徴とするフォールト
    トレラント処理システム。
  27. 【請求項２７】 請求項１９記載のフォールトトレラント処理システムであ
    って、各処理プレーンはさらに、処理された入力信号の語に影響を与えるプレー
    ン内の故障の検出に応答して、影響を受けた語を“アイドルパターン”を表わす
    信号で置換する手段（１９０）を含むことを特徴とするフォールトトレラント処
    理システム。
  28. 【請求項２８】 フォールトトレラント処理システム内の少なくとも１つの
    同様な処理プレーンで使用する処理プレーンであって、該処理プレーンはいくつ
    かの信号成分を含む入力信号を処理するように動作することができ、該処理プレ
    ーンは、 プレーン内の故障を検出する手段（２９／３３；１５４／１６４；１５６／１
    ６６；２０９／２１３；３５４／３６４；３５６／３６６）と、 プレーン内の故障の検出に応答して、処理された入力信号の検出された故障に
    より影響される各成分を所定の論理状態を表わす信号成分で置換する手段（３０
    ／３４；１６０／１７０；２１０／２１４；３６０／３７０）と、 を含むことを特徴とする処理プレーン。
  29. 【請求項２９】 請求項２８記載の処理プレーンであって、 処理プレーンが交換ユニット、マルチプレクサ、およびデマルチプレクサの少な
    くとも１つを含むことを特徴とする処理プレーン。
  30. 【請求項３０】 請求項２８記載の処理プレーンであって、 故障はハードウェア検出可能故障であることを特徴とする処理プレーン。
  31. 【請求項３１】 各々が入力信号を処理して出力信号を発生するように動作
    する少なくとも２つの処理プレーン（ＡおよびＢ）を有するフォールトトレラン
    ト処理システムの動作方法であって、入力信号はいくつかの信号成分を含み、処
    理プレーンの出力信号は非冗長出力信号へ終端され、該方法は、 処理プレーンの処理された入力信号の少なくとも１つの信号成分に影響を与え
    る処理プレーン内の故障を検出するステップ（４０１）と、 故障の検出に応答して、処理された入力信号の検出された故障により影響され
    る各信号成分を論理ゼロを表わす信号成分で置換するステップ（４０２）と、 処理プレーンの出力信号を論理的にＯＲして非冗長出力信号を発生するステッ
    プ（４０３）と、 を含むことを特徴とするフォールトトレラント処理システムの動作方法。
  32. 【請求項３２】 各々が入力信号を処理して出力信号を発生するように動作
    する少なくとも２つの処理プレーン（ＡおよびＢ）を有するフォールトトレラン
    ト処理システムの動作方法であって、入力信号はいくつかの信号成分を含み、処
    理プレーンの出力信号は非冗長出力信号へ終端され、該方法は、 処理プレーンの処理された入力信号の少なくとも１つの信号成分に影響を与え
    る処理プレーン内の故障を検出するステップ（４０１）と、 故障の検出に応答して、処理された入力信号の検出された故障により影響され
    る各信号成分を論理１を表わす信号成分で置換するステップ（４０２）と、 処理プレーンの出力信号を論理的にＡＮＤして非冗長出力信号を発生するステ
    ップ（４０３）と、 を含むことを特徴とするフォールトトレラント処理システムの動作方法。
  33. 【請求項３３】 各々が入力信号を処理して出力信号を発生するように動作
    する少なくとも２つの処理プレーン（ＡおよびＢ）を有するフォールトトレラン
    ト処理システムの動作方法であって、入力信号および出力信号はいくつかの信号
    成分を含み、処理プレーンの出力信号は非冗長出力信号へ終端され、該方法は、 処理プレーンの処理された入力信号の少なくとも１つの信号成分に影響を与え
    る処理プレーン内の故障を検出するステップ（４０１）と、 故障の検出に応答して、処理された入力信号の影響を受けた各信号成分を、以
    後制御成分と呼ぶ、所定の論理状態を表わす信号成分で置換するステップ（４０
    ２）と、 処理プレーンの出力信号に論理演算を実施して出力信号内の影響されない信号
    成分がもう１つの出力信号内の対応する制御成分を無効にするように非冗長出力
    信号を発生するステップ（４０３）と、 を含むことを特徴とするフォールトトレラント処理システムの動作方法。
  34. 【請求項３４】 請求項３３記載のフォールトトレラント処理システムの動
    作方法であって、さらに、 処理プレーンの処理された入力信号内の“アイドルパターン”を検出するステ
    ップと、 “アイドルパターン”の検出に応答して、処理された入力信号内の“アイドル
    パターン”の各信号成分を制御成分で置換するステップと、 を含むことを特徴とするフォールトトレラント処理システムの動作方法。
  35. 【請求項３５】 各々がいくつかの信号成分を含む少なくとも２つの処理さ
    れた信号を非冗長信号へ終端する方法であって、該方法は、 第１の処理された信号の少なくとも１つの信号成分に影響を与える故障を検出
    するステップ（４０１）と、 故障の検出に応答して、第１の処理された入力信号の影響を受けた各信号成分
    を、以後故障制御成分と呼ぶ、所定の論理状態を表わす信号成分で置換するステ
    ップ（４０２）と、 処理された信号に論理演算を実施して第２の処理された信号内の影響されない
    信号成分が第１の処理された信号内の対応する故障制御成分を無効にするよう処
    理された信号を終端するステップ（４０３）と、 を含むことを特徴とする処理された信号の終端方法。
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